DE3724144A1

DE3724144A1 - Anordnung zum pruefen von auf einem baustein integrierten schaltungen

Info

Publication number: DE3724144A1
Application number: DE19873724144
Authority: DE
Inventors: Bruno Dipl Ing Mueller; Wendelin Dr Rer Nat Feiten
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1987-07-21
Filing date: 1987-07-21
Publication date: 1989-02-02

Description

Die Erfindung bezieht sich auf eine Anordnung zum Prüfen von auf einem Baustein integrierten Schaltungen, denen über Anschlüsse des Bausteins Prüfsignale zugeführt werden und die daraufhin Antwortsignale abgeben, die analysiert werden.

Das Testen der immer komplexer werdenden integrierten Schaltungen führt bei den heute verwendeten Testmethoden zu folgenden Problemen:
Beim Testen der Bausteine (Chip) auf dem Wafer sind schon jetzt bis zu 256 Anschlüsse zu kontaktieren. Die Kontaktnadeln liegen deswegen eng benachbart und müssen entsprechend fein sein. Daher sind sie empfindlich gegenüber mechanischen Belastungen, wie sie beim Positioieren auftreten.
Bei der steigenden Betriebsfrequenz führen die langen Ver bindungen zwischen Testmusterspeicher bzw. Testmustergenerator und zu prüfendem Baustein zu Hochfrequenzproblemen; es kommt zu Übersprechen, Signalverzerrungen sowie zusätzlichen Laufzeiten. Es werden längere Testsequenzen erforderlich und damit steigt die Testzeit stark an.
Beim Test reparierbarer Schreib-Lese-Speicher muß für jeden Baustein einzeln die Reparaturdiagnose erstellt und gespeichert werden.

Zur Zeit wird versucht dieses Probleme durch Verfeinerung der herkömmlichen Testautomaten und Testköpfe oder durch Selbst testeinrichtungen zu lösen. Ein derartiges Verfahren ist z. B. aus Elektronische Rechenanlagen, 24. Jahrgang 1982, Heft 1, Seiten 16 bis 18 bekannt.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine weitere Anordnung zum Prüfen von auf einem Baustein inte grierten Schaltungen anzugeben, bei der keine Kontaktierungs probleme mehr bestehen und insbesondere die Testmuster für den zu prüfenden Baustein bei Betriebsfrequenz angelegt werden können.

Diese Aufgabe wird bei einer Anordnung der eingangs angegebenen Art gemäß den Merkmalen des Kennzeichens des Patentanspruchs 1 gelöst.

Zu jedem zu prüfenden Baustein, im folgenden Prüfling genannt, wird somit ein Testbaustein vorgesehen, der dem Prüfling geometrisch unmittelbar benachbart angeordnet wird. Dieser Testbaustein erzeugt Testmuster für den Prüfling und analysiert die Anworten des Prüflings. Ebenso wird das Testergebnis für jeden Prüfling gespeichert, um weitere Prozeßschritte, wie z. B. Reparatur bei Speichern, zu veranlassen.

Der Testbaustein kann z. B. als Universalbaustein realisiert sein, der für viele unterschiedliche zu testende Prüflinge benutzt werden kann. Dazu muß der Testbaustein programmierbar sein. Die Testmuster bzw. Testalgorithmen können z. B. über einen Steuerrechner in die internen Speicher des Testbausteins geladen werden.

Es ist weiterhin möglich, für jeden Prüfling jeweils einen eigenen Testbaustein als Komplementärprodukt mit zu entwickeln. Dann ist es zweckmäßig, eine Modulbibliothek zur Verfügung zu stellen, die alle Elemente eines Testbausteins, wie ROM, RAM, LFSR gegebenenfalls auch Datenpfad und Steuerung enthält. Durch geeignete Anordnung dieser Zellen ergibt sich zusammen mit der eventuellen notwendigen Programmierung ein spezieller Testbaustein für jeden Prüfling.

Um die Kosten für einen zusätzlichen Maskensatz bei der Her stellung des Prüflings zu sparen, kann auf jeder Scheibe (Wafer), die eine Vielzahl von Prüflingen enthält, jeweils ein Testbaustein mit integriert werden. Die Zusatzkosten lassen sich minimieren, wenn der Testbaustein am Rande des Wafers untergebracht wird, wo die Ausbeute ohnehin geringer ist. Es muß nur gewährleistet sein, daß genügend viele funktionsfähige Testbausteine bei der Fertigung der Prüflinge abfallen.

Mit Hilfe einer derartigen Anordnung können die eingangs ange gebenen Probleme gelöst werden:

- Der Prüfling und der Testbaustein sind geometrisch dicht nebeneinander angeordnet. Daher kann beim Wafertest selbst über den gesamten Durchmesser des Wafers eine elektrisch sichere und mechanisch stabile Kontaktierung durchgeführt werden.
- Die hochfrequenten Testmuster werden direkt am Prüfling erzeugt. Die Kommunikation mit der Steuerung ist niederfre quent. Daher sind keine Hochfrequenzprobleme zu erwarten.
- Da die Testmuster bei Betriebsfrequenz des Prüflings ange legt werden und da zudem alle Prüflinge auf dem Wafer parallel getestet werden, stellen längere Testsequenzen kein Problem mehr dar.
- Wie beim Selbsttest kann die Prüfung für jeden Chip auf den Wafer parallel durchgeführt werden.
- Bisher benötigte Testautomaten können vollständig ersetzt werden, wenn neben dem Funktionstest auch der Parametertest durchgeführt wird. Dazu werden Analogschaltungen wie A/D oder D/A Wandler auf dem Testbaustein integriert.

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt

Fig. 1 ein erstes Ausführungsbeispiel, bei der ein in einem Gehäuse angeordneter Baustein geprüft wird,

Fig. 2 ein Ausführungsbeispiel, bei dem die Prüflinge auf einem Wafer geprüft werden,

Fig. 3 einen Ausschnitt aus der Anordnung der Fig. 2,

Fig. 4 ein weiteres Ausführungsbeispiel für die Überprüfung der Prüflinge auf einem Wafer,

Fig. 5 einen Ausschnitt aus der Anordnung der Fig. 4.

Nach Fig. 1 steht für einen zu prüfenden Baustein PR, der in einem Gehäuse GH angeordnet ist und der über mit Anschlußstif ten AS verbundenen Anschlüssen ASE verfügt, jeweils ein Test sockel TS zur Verfügung, der einen Testbaustein TEB enthält. Der Prüfling PR, GH wird in den Testsockel TS gesteckt. Dadurch wird eine Verbindung der Anschlußstifte AS mit den Anschlüssen ASE des Testbausteins TEB über Anschlußleitungen AL herge stellt. Die Anzahl der Anschlüsse ASI, AL des Testbausteines TEB entspricht der Anzahl der Anschlußstifte AS des Prüflings PR, GH. Zusätzlich zu diesen Anschlüssen sind noch weitere Anschlüsse ASZ, ALZ beim Testbaustein TEB vorgesehen, über die der Testbaustein z. B. mit einem Steuerbus SB verbunden werden kann.

Eine Mehrzahl derartiger Testsockel TS kann nebeneinander auf einer Leiterplatte LP angeordnet werden, wobei alle in den Testsockeln TS angeordneten Testbausteine TEB gemeinsam an dem Steuerbus SB angeschlossen sind und gemeinsam gesteuert werden. Über diese Steuerung werden auch eventuelle Testmuster nachge laden und das Testergebnis weitergeleitet.

Während beim Ausführungsbeispiel der Fig. 1 ein im Gehäuse GH angeordneter Prüfling PR geprüft wird, werden bei den Reali sierungen der Fig. 2 bis 5 die noch auf einem Wafer ange ordneten Prüflinge überprüft. In Fig. 2 ist der Wafer oder die Halbleiterscheibe mit WA bezeichnet. In dem Wafer WA liegen die Prüflinge PR, deren Funktion überprüft werden soll. Dazu wird ein Testkopf TK 1 verwendet. Der Testkopf TK 1 weist Test bausteine TEB im Raster der auf dem Wafer angeordneten Prüf linge PR auf. Die Testbausteine TEB sind dabei auf einer Trägerplatte PL 1 angeordnet. Die aktive Fläche der Testbau steine TEB ist den Prüflingen PR abgewandt. Durch eine Führung in der Trägerplatte PL 1 werden Anschlußstifte AS zu Anschlüssen ASE der Prüflinge PR herangeführt und durch Druck P kontak tiert. Jeder Testbaustein TEB enthält wie bei Fig. 1 Anschlüsse ASZ zur Kontaktierung mit einem Steuerbus SB.

Zur Prüfung wird der Testkopf TK über dem Wafer WA positio niert und die Anschlußstifte AS auf die Anschlüsse ASE der Prüflinge PR auf dem zu prüfenden Wafer gedrückt. Die gemein same Steuerung, die z. B. auf einem Baustein BS realisiert sein kann, steuert über den Steuerbus SB die einzelnen Testbausteine TEB.

Fig. 4 und Fig. 5 zeigt ein weiteres Ausführungsbeispiel der Anordnung. Ein Testkopf TK 2 weist wiederum eine Trägerplatte PL 2 auf, auf der Testbausteine TEB im Raster der zu prüfenden Prüflinge auf dem Wafer WA angeordnet sind. Jetzt ist die aktive Fläche der Testbausteine TEB den zu prüfenden Prüflingen PR zugewandt. Jedem Anschluß ASE des Prüflings steht ein An schluß ASI des zugeordneten Testbausteines genau gegenüber. Auf den Anschlüssen ASI der Testbausteine sind z. B. Kontaktfedern KF aufgelötet. Durch diese und unter Druck P werden die An schlüsse ASI der Testbausteine TEB mit den Anschlüssen ASE der Prüflinge PR verbunden. Über zusätzliche Anschlüsse ASZ werden die Testbausteine TEB mit dem Steuerbus SB verbunden.

Bei den Ausführungsbeispielen der Fig. 2 bis 5 steht jedem Prüf ling PR auf dem Wafer WA ein spezieller Testbaustein TEB gegen über, der algorithmische Testmuster für diesen Prüfling erzeugt bzw. aus einem ROM ausliest. Die Testbausteine TEB stehen den Prüflingen PR 1 : 1 gegenüber. Es ist zweckmäßig die Versor gungsspannung für jeden Prüfling separat zuzuführen, während die Testbausteine TEB von einer gemeinsamen Steuerung gesteuert werden.

Die beschriebenen Anordnungen der Fig. 1 bis 5 haben auf die eingangs erwähnten Probleme folgende Auswirkungen:

Bei Integration analoger Schaltungen auf den Testbausteinen TEB kann auf einem aufwendigen Testautomaten verzichtet werden. Ein paralleler Test von praktisch beliebig vielen integrierten Schaltungen ist somit möglich.

Mit der Anordnung können beim Burn-in der Prüflinge voll ständige Tests unter verschiedensten Umweltbedingungen mit einfachen Mitteln durchgeführt werden. Dazu werden die Test bausteine zusammen mit den Prüflingen dem Burn-in unterzogen. Die Testanordnung ist preisgünstig und unkompliziert. Außerdem erlaubt sie keine Rückschlüsse auf die interne Schaltungs struktur der Prüflinge.

Claims

1. Anordnung zum Prüfen von auf einem Baustein integrierten Schaltungen, denen über Anschlüsse des Bausteins Testmuster zugeführt werden und die daraufhin Antwortsignale abgeben, die analysiert werden, gekennzeichnet durch folgende Merkmale:

- es ist dem zu prüfenden Baustein (PR) ein Testbaustein (TEB) zugeordnet, der beim Prüfvorgang unmittelbar benachbart dem zu prüfenden Baustein liegt, so daß die Anschlüsse (ASE) des zu prüfenden Bausteins (PR) mit korrespondierenden Anschlüssen (ASI) des Testbausteins (TEB) verbindbar sind,
- der Testbaustein (TEB) erzeugt die Testmuster und übernimmt und analysiert die Antwortsignale von dem zu prüfenden Baustein (PR).

2. Anordnung nach Anspruch 1, dadurch gekennzeich net, daß der Testbaustein (TEB) neben einer der Anzahl des zu prüfenden Bausteins (PR) korrespondierenden Anzahl von An schlüssen (ASE) weitere Anschlüsse (ASZ) zum Anschluß an einen Steuerbus (SB) aufweist.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß der Testbaustein (TEB) als Universal baustein ausgeführt ist, dessen Anpassung an den zu prüfenden Baustein (PR) durch Programmierung erfolgt.

4. Anordnung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß jedem zu prüfenden Baustein (PR) ein eigener auf dessen Eigenschaften zugeschnittener Testbaustein (TEB) zugeordnet ist.

5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Herstellung des Test bausteins (TEB) gleichzeitig mit der Herstellung der zu prüfenden Bausteine (PR) erfolgt.

6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Testbaustein (TEB) in einem Testsockel (TS) angeordnet ist, in dem der zu prüfende Baustein (PR) steckbar ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeich net, daß eine Mehrzahl von Testbausteinen für eine Mehr zahl von zu prüfenden Bausteinen (PR) auf einer Leiterplatte (LP) vorgesehen sind, und daß alle Testbausteine an den Steuer bus (SB) angeschlossen sind.

8. Anordnung nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet, daß zur Prüfung der Bausteine (PR) eines Wafers (WA) ein Testkopf (TK 1, TK 2) vorgesehen ist, der Testbausteine (TEB) aufweist, deren Anzahl der Anzahl der zu prüfenden Bausteine auf dem Wafer entspricht und die im gleichen Raster wie die zu prüfenden Bausteine au den Wafer angeordnet sind.

9. Anordnung nach Anspruch 8, gekennzeichnet durch folgende Merkmale:

- es ist eine Trägerplatte (PL 1, PL 2) vorgesehen, in der die Testbausteine (TEB) angeordnet sind,
- die Trägerplatte (TK) ist so zum Wafer (WA) angeordnet, daß jeweils ein Testbaustein und ein zu prüfender Baustein un mittelbar benachbart zueinander liegen,
- durch Bewegung der Trägerplatte (PL) zum Wafer (WA) werden Kontakte zwischen den Anschlüssen (ASI) der Testbausteine (TEB) und den Anschlüssen (ASE) der zu prüfenden Bausteine (PR) hergestellt,
- alle Testbausteine sind mit dem Steuerbus (SB) verbunden.

10. Anordnung nach Anspruch 9, dadurch gekenn zeichnet, daß die aktive Fläche der Testbausteine ab gewandt zu den zu prüfenden Bausteinen liegen, daß in der Trägerplatte (PL 1) Führungen vorgesehen sind, durch die die An schlußstifte (ASI) der Testbausteine hindurchgesteckt sind, und daß die Trägerplatte so zum Wafer bewegt wird, daß die An schlußstifte der Testbausteine in Kontakt mit dem korrespon dierenden Anschlüssen der zu prüfenden Bausteine kommen.

11. Anordnung nach Anspruch 9, dadurch gekenn zeichnet, daß die aktiven Flächen der Testbausteine den zu prüfenden Bausteinen zugewandt sind, daß die Testbau steine Kontaktelemente (KF) aufweisen, und daß die Träger platte so zum Wafer bewegt wird, daß die Kontaktelemente auf den Anschlüssen (ASE) der zu prüfenden Bausteine aufliegen.