DE3724144A1 - Anordnung zum pruefen von auf einem baustein integrierten schaltungen - Google Patents
Anordnung zum pruefen von auf einem baustein integrierten schaltungenInfo
- Publication number
- DE3724144A1 DE3724144A1 DE19873724144 DE3724144A DE3724144A1 DE 3724144 A1 DE3724144 A1 DE 3724144A1 DE 19873724144 DE19873724144 DE 19873724144 DE 3724144 A DE3724144 A DE 3724144A DE 3724144 A1 DE3724144 A1 DE 3724144A1
- Authority
- DE
- Germany
- Prior art keywords
- test
- tested
- module
- teb
- modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
Die Erfindung bezieht sich auf eine Anordnung zum Prüfen von
auf einem Baustein integrierten Schaltungen, denen über
Anschlüsse des Bausteins Prüfsignale zugeführt werden und die
daraufhin Antwortsignale abgeben, die analysiert werden.
Das Testen der immer komplexer werdenden integrierten
Schaltungen führt bei den heute verwendeten Testmethoden zu
folgenden Problemen:
Beim Testen der Bausteine (Chip) auf dem Wafer sind schon jetzt bis zu 256 Anschlüsse zu kontaktieren. Die Kontaktnadeln liegen deswegen eng benachbart und müssen entsprechend fein sein. Daher sind sie empfindlich gegenüber mechanischen Belastungen, wie sie beim Positioieren auftreten.
Bei der steigenden Betriebsfrequenz führen die langen Ver bindungen zwischen Testmusterspeicher bzw. Testmustergenerator und zu prüfendem Baustein zu Hochfrequenzproblemen; es kommt zu Übersprechen, Signalverzerrungen sowie zusätzlichen Laufzeiten. Es werden längere Testsequenzen erforderlich und damit steigt die Testzeit stark an.
Beim Test reparierbarer Schreib-Lese-Speicher muß für jeden Baustein einzeln die Reparaturdiagnose erstellt und gespeichert werden.
Beim Testen der Bausteine (Chip) auf dem Wafer sind schon jetzt bis zu 256 Anschlüsse zu kontaktieren. Die Kontaktnadeln liegen deswegen eng benachbart und müssen entsprechend fein sein. Daher sind sie empfindlich gegenüber mechanischen Belastungen, wie sie beim Positioieren auftreten.
Bei der steigenden Betriebsfrequenz führen die langen Ver bindungen zwischen Testmusterspeicher bzw. Testmustergenerator und zu prüfendem Baustein zu Hochfrequenzproblemen; es kommt zu Übersprechen, Signalverzerrungen sowie zusätzlichen Laufzeiten. Es werden längere Testsequenzen erforderlich und damit steigt die Testzeit stark an.
Beim Test reparierbarer Schreib-Lese-Speicher muß für jeden Baustein einzeln die Reparaturdiagnose erstellt und gespeichert werden.
Zur Zeit wird versucht dieses Probleme durch Verfeinerung der
herkömmlichen Testautomaten und Testköpfe oder durch Selbst
testeinrichtungen zu lösen. Ein derartiges Verfahren ist z. B.
aus Elektronische Rechenanlagen, 24. Jahrgang 1982, Heft 1,
Seiten 16 bis 18 bekannt.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine
weitere Anordnung zum Prüfen von auf einem Baustein inte
grierten Schaltungen anzugeben, bei der keine Kontaktierungs
probleme mehr bestehen und insbesondere die Testmuster für den
zu prüfenden Baustein bei Betriebsfrequenz angelegt werden
können.
Diese Aufgabe wird bei einer Anordnung der eingangs angegebenen
Art gemäß den Merkmalen des Kennzeichens des Patentanspruchs 1
gelöst.
Zu jedem zu prüfenden Baustein, im folgenden Prüfling genannt,
wird somit ein Testbaustein vorgesehen, der dem Prüfling
geometrisch unmittelbar benachbart angeordnet wird. Dieser
Testbaustein erzeugt Testmuster für den Prüfling und analysiert
die Anworten des Prüflings. Ebenso wird das Testergebnis für
jeden Prüfling gespeichert, um weitere Prozeßschritte, wie
z. B. Reparatur bei Speichern, zu veranlassen.
Der Testbaustein kann z. B. als Universalbaustein realisiert
sein, der für viele unterschiedliche zu testende Prüflinge
benutzt werden kann. Dazu muß der Testbaustein programmierbar
sein. Die Testmuster bzw. Testalgorithmen können z. B. über
einen Steuerrechner in die internen Speicher des Testbausteins
geladen werden.
Es ist weiterhin möglich, für jeden Prüfling jeweils einen
eigenen Testbaustein als Komplementärprodukt mit zu entwickeln.
Dann ist es zweckmäßig, eine Modulbibliothek zur Verfügung zu
stellen, die alle Elemente eines Testbausteins, wie ROM, RAM,
LFSR gegebenenfalls auch Datenpfad und Steuerung enthält.
Durch geeignete Anordnung dieser Zellen ergibt sich zusammen
mit der eventuellen notwendigen Programmierung ein spezieller
Testbaustein für jeden Prüfling.
Um die Kosten für einen zusätzlichen Maskensatz bei der Her
stellung des Prüflings zu sparen, kann auf jeder Scheibe
(Wafer), die eine Vielzahl von Prüflingen enthält, jeweils ein
Testbaustein mit integriert werden. Die Zusatzkosten lassen
sich minimieren, wenn der Testbaustein am Rande des Wafers
untergebracht wird, wo die Ausbeute ohnehin geringer ist. Es
muß nur gewährleistet sein, daß genügend viele funktionsfähige
Testbausteine bei der Fertigung der Prüflinge abfallen.
Mit Hilfe einer derartigen Anordnung können die eingangs ange
gebenen Probleme gelöst werden:
- - Der Prüfling und der Testbaustein sind geometrisch dicht nebeneinander angeordnet. Daher kann beim Wafertest selbst über den gesamten Durchmesser des Wafers eine elektrisch sichere und mechanisch stabile Kontaktierung durchgeführt werden.
- - Die hochfrequenten Testmuster werden direkt am Prüfling erzeugt. Die Kommunikation mit der Steuerung ist niederfre quent. Daher sind keine Hochfrequenzprobleme zu erwarten.
- - Da die Testmuster bei Betriebsfrequenz des Prüflings ange legt werden und da zudem alle Prüflinge auf dem Wafer parallel getestet werden, stellen längere Testsequenzen kein Problem mehr dar.
- - Wie beim Selbsttest kann die Prüfung für jeden Chip auf den Wafer parallel durchgeführt werden.
- - Bisher benötigte Testautomaten können vollständig ersetzt werden, wenn neben dem Funktionstest auch der Parametertest durchgeführt wird. Dazu werden Analogschaltungen wie A/D oder D/A Wandler auf dem Testbaustein integriert.
Anhand von Ausführungsbeispielen, die in den Figuren dargestellt
sind, wird die Erfindung weiter erläutert.
Es zeigt
Fig. 1 ein erstes Ausführungsbeispiel, bei der ein in einem
Gehäuse angeordneter Baustein geprüft wird,
Fig. 2 ein Ausführungsbeispiel, bei dem die Prüflinge auf einem
Wafer geprüft werden,
Fig. 3 einen Ausschnitt aus der Anordnung der Fig. 2,
Fig. 4 ein weiteres Ausführungsbeispiel für die Überprüfung der
Prüflinge auf einem Wafer,
Fig. 5 einen Ausschnitt aus der Anordnung der Fig. 4.
Nach Fig. 1 steht für einen zu prüfenden Baustein PR, der in
einem Gehäuse GH angeordnet ist und der über mit Anschlußstif
ten AS verbundenen Anschlüssen ASE verfügt, jeweils ein Test
sockel TS zur Verfügung, der einen Testbaustein TEB enthält.
Der Prüfling PR, GH wird in den Testsockel TS gesteckt. Dadurch
wird eine Verbindung der Anschlußstifte AS mit den Anschlüssen
ASE des Testbausteins TEB über Anschlußleitungen AL herge
stellt. Die Anzahl der Anschlüsse ASI, AL des Testbausteines
TEB entspricht der Anzahl der Anschlußstifte AS des Prüflings
PR, GH. Zusätzlich zu diesen Anschlüssen sind noch weitere
Anschlüsse ASZ, ALZ beim Testbaustein TEB vorgesehen, über die
der Testbaustein z. B. mit einem Steuerbus SB verbunden werden
kann.
Eine Mehrzahl derartiger Testsockel TS kann nebeneinander auf
einer Leiterplatte LP angeordnet werden, wobei alle in den
Testsockeln TS angeordneten Testbausteine TEB gemeinsam an dem
Steuerbus SB angeschlossen sind und gemeinsam gesteuert werden.
Über diese Steuerung werden auch eventuelle Testmuster nachge
laden und das Testergebnis weitergeleitet.
Während beim Ausführungsbeispiel der Fig. 1 ein im Gehäuse GH
angeordneter Prüfling PR geprüft wird, werden bei den Reali
sierungen der Fig. 2 bis 5 die noch auf einem Wafer ange
ordneten Prüflinge überprüft. In Fig. 2 ist der Wafer oder die
Halbleiterscheibe mit WA bezeichnet. In dem Wafer WA liegen
die Prüflinge PR, deren Funktion überprüft werden soll. Dazu
wird ein Testkopf TK 1 verwendet. Der Testkopf TK 1 weist Test
bausteine TEB im Raster der auf dem Wafer angeordneten Prüf
linge PR auf. Die Testbausteine TEB sind dabei auf einer
Trägerplatte PL 1 angeordnet. Die aktive Fläche der Testbau
steine TEB ist den Prüflingen PR abgewandt. Durch eine Führung
in der Trägerplatte PL 1 werden Anschlußstifte AS zu Anschlüssen
ASE der Prüflinge PR herangeführt und durch Druck P kontak
tiert. Jeder Testbaustein TEB enthält wie bei Fig. 1 Anschlüsse
ASZ zur Kontaktierung mit einem Steuerbus SB.
Zur Prüfung wird der Testkopf TK über dem Wafer WA positio
niert und die Anschlußstifte AS auf die Anschlüsse ASE der
Prüflinge PR auf dem zu prüfenden Wafer gedrückt. Die gemein
same Steuerung, die z. B. auf einem Baustein BS realisiert sein
kann, steuert über den Steuerbus SB die einzelnen Testbausteine
TEB.
Fig. 4 und Fig. 5 zeigt ein weiteres Ausführungsbeispiel der
Anordnung. Ein Testkopf TK 2 weist wiederum eine Trägerplatte
PL 2 auf, auf der Testbausteine TEB im Raster der zu prüfenden
Prüflinge auf dem Wafer WA angeordnet sind. Jetzt ist die
aktive Fläche der Testbausteine TEB den zu prüfenden Prüflingen
PR zugewandt. Jedem Anschluß ASE des Prüflings steht ein An
schluß ASI des zugeordneten Testbausteines genau gegenüber. Auf
den Anschlüssen ASI der Testbausteine sind z. B. Kontaktfedern
KF aufgelötet. Durch diese und unter Druck P werden die An
schlüsse ASI der Testbausteine TEB mit den Anschlüssen ASE der
Prüflinge PR verbunden. Über zusätzliche Anschlüsse ASZ werden
die Testbausteine TEB mit dem Steuerbus SB verbunden.
Bei den Ausführungsbeispielen der Fig. 2 bis 5 steht jedem Prüf
ling PR auf dem Wafer WA ein spezieller Testbaustein TEB gegen
über, der algorithmische Testmuster für diesen Prüfling erzeugt
bzw. aus einem ROM ausliest. Die Testbausteine TEB stehen den
Prüflingen PR 1 : 1 gegenüber. Es ist zweckmäßig die Versor
gungsspannung für jeden Prüfling separat zuzuführen, während
die Testbausteine TEB von einer gemeinsamen Steuerung gesteuert
werden.
Die beschriebenen Anordnungen der Fig. 1 bis 5 haben auf die
eingangs erwähnten Probleme folgende Auswirkungen:
Bei Integration analoger Schaltungen auf den Testbausteinen TEB
kann auf einem aufwendigen Testautomaten verzichtet werden. Ein
paralleler Test von praktisch beliebig vielen integrierten
Schaltungen ist somit möglich.
Mit der Anordnung können beim Burn-in der Prüflinge voll
ständige Tests unter verschiedensten Umweltbedingungen mit
einfachen Mitteln durchgeführt werden. Dazu werden die Test
bausteine zusammen mit den Prüflingen dem Burn-in unterzogen.
Die Testanordnung ist preisgünstig und unkompliziert. Außerdem
erlaubt sie keine Rückschlüsse auf die interne Schaltungs
struktur der Prüflinge.
Claims (11)
1. Anordnung zum Prüfen von auf einem Baustein integrierten
Schaltungen, denen über Anschlüsse des Bausteins Testmuster
zugeführt werden und die daraufhin Antwortsignale abgeben, die
analysiert werden, gekennzeichnet durch
folgende Merkmale:
- - es ist dem zu prüfenden Baustein (PR) ein Testbaustein (TEB) zugeordnet, der beim Prüfvorgang unmittelbar benachbart dem zu prüfenden Baustein liegt, so daß die Anschlüsse (ASE) des zu prüfenden Bausteins (PR) mit korrespondierenden Anschlüssen (ASI) des Testbausteins (TEB) verbindbar sind,
- - der Testbaustein (TEB) erzeugt die Testmuster und übernimmt und analysiert die Antwortsignale von dem zu prüfenden Baustein (PR).
2. Anordnung nach Anspruch 1, dadurch gekennzeich
net, daß der Testbaustein (TEB) neben einer der Anzahl des
zu prüfenden Bausteins (PR) korrespondierenden Anzahl von An
schlüssen (ASE) weitere Anschlüsse (ASZ) zum Anschluß an einen
Steuerbus (SB) aufweist.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß der Testbaustein (TEB) als Universal
baustein ausgeführt ist, dessen Anpassung an den zu prüfenden
Baustein (PR) durch Programmierung erfolgt.
4. Anordnung nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß jedem zu prüfenden Baustein (PR) ein
eigener auf dessen Eigenschaften zugeschnittener Testbaustein
(TEB) zugeordnet ist.
5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Herstellung des Test
bausteins (TEB) gleichzeitig mit der Herstellung der zu
prüfenden Bausteine (PR) erfolgt.
6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der Testbaustein (TEB) in
einem Testsockel (TS) angeordnet ist, in dem der zu prüfende
Baustein (PR) steckbar ist.
7. Anordnung nach Anspruch 6, dadurch gekennzeich
net, daß eine Mehrzahl von Testbausteinen für eine Mehr
zahl von zu prüfenden Bausteinen (PR) auf einer Leiterplatte
(LP) vorgesehen sind, und daß alle Testbausteine an den Steuer
bus (SB) angeschlossen sind.
8. Anordnung nach einem der Ansprüche 1 bis 5, dadurch ge
kennzeichnet, daß zur Prüfung der Bausteine (PR)
eines Wafers (WA) ein Testkopf (TK 1, TK 2) vorgesehen ist, der
Testbausteine (TEB) aufweist, deren Anzahl der Anzahl der zu
prüfenden Bausteine auf dem Wafer entspricht und die im
gleichen Raster wie die zu prüfenden Bausteine au den Wafer
angeordnet sind.
9. Anordnung nach Anspruch 8, gekennzeichnet
durch folgende Merkmale:
- - es ist eine Trägerplatte (PL 1, PL 2) vorgesehen, in der die Testbausteine (TEB) angeordnet sind,
- - die Trägerplatte (TK) ist so zum Wafer (WA) angeordnet, daß jeweils ein Testbaustein und ein zu prüfender Baustein un mittelbar benachbart zueinander liegen,
- - durch Bewegung der Trägerplatte (PL) zum Wafer (WA) werden Kontakte zwischen den Anschlüssen (ASI) der Testbausteine (TEB) und den Anschlüssen (ASE) der zu prüfenden Bausteine (PR) hergestellt,
- - alle Testbausteine sind mit dem Steuerbus (SB) verbunden.
10. Anordnung nach Anspruch 9, dadurch gekenn
zeichnet, daß die aktive Fläche der Testbausteine ab
gewandt zu den zu prüfenden Bausteinen liegen, daß in der
Trägerplatte (PL 1) Führungen vorgesehen sind, durch die die An
schlußstifte (ASI) der Testbausteine hindurchgesteckt sind, und
daß die Trägerplatte so zum Wafer bewegt wird, daß die An
schlußstifte der Testbausteine in Kontakt mit dem korrespon
dierenden Anschlüssen der zu prüfenden Bausteine kommen.
11. Anordnung nach Anspruch 9, dadurch gekenn
zeichnet, daß die aktiven Flächen der Testbausteine
den zu prüfenden Bausteinen zugewandt sind, daß die Testbau
steine Kontaktelemente (KF) aufweisen, und daß die Träger
platte so zum Wafer bewegt wird, daß die Kontaktelemente auf
den Anschlüssen (ASE) der zu prüfenden Bausteine aufliegen.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873724144 DE3724144A1 (de) | 1987-07-21 | 1987-07-21 | Anordnung zum pruefen von auf einem baustein integrierten schaltungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873724144 DE3724144A1 (de) | 1987-07-21 | 1987-07-21 | Anordnung zum pruefen von auf einem baustein integrierten schaltungen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3724144A1 true DE3724144A1 (de) | 1989-02-02 |
Family
ID=6332053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873724144 Withdrawn DE3724144A1 (de) | 1987-07-21 | 1987-07-21 | Anordnung zum pruefen von auf einem baustein integrierten schaltungen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3724144A1 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4232404A1 (de) * | 1992-09-26 | 1994-03-31 | Diehl Gmbh & Co | Verfahren zum Testen eines integrierten Schaltungs-Chips |
DE19540621A1 (de) * | 1994-10-31 | 1996-05-02 | Nec Corp | Funktionsprüfgerät für integrierte Schaltungen |
DE10034850A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
DE10060436A1 (de) * | 2000-12-05 | 2002-03-28 | Infineon Technologies Ag | Testeinrichtung zum Hochfrequenztest schneller integrierter Schaltkreise |
DE10125029A1 (de) * | 2001-05-22 | 2002-12-05 | Infineon Technologies Ag | Built Off Self Test (BOST) im Kerf |
-
1987
- 1987-07-21 DE DE19873724144 patent/DE3724144A1/de not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4232404A1 (de) * | 1992-09-26 | 1994-03-31 | Diehl Gmbh & Co | Verfahren zum Testen eines integrierten Schaltungs-Chips |
DE19540621A1 (de) * | 1994-10-31 | 1996-05-02 | Nec Corp | Funktionsprüfgerät für integrierte Schaltungen |
DE10034850A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
DE10034850B4 (de) * | 2000-07-18 | 2006-06-08 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
DE10060436A1 (de) * | 2000-12-05 | 2002-03-28 | Infineon Technologies Ag | Testeinrichtung zum Hochfrequenztest schneller integrierter Schaltkreise |
DE10125029A1 (de) * | 2001-05-22 | 2002-12-05 | Infineon Technologies Ag | Built Off Self Test (BOST) im Kerf |
US7219286B2 (en) | 2001-05-22 | 2007-05-15 | Infineon Technologies Ag | Built off self test (BOST) in the kerf |
DE10125029B4 (de) * | 2001-05-22 | 2008-08-21 | Qimonda Ag | Verwendung einer Halbleitervorrichtung mit Nebenschaltung im Kerf-Bereich und Verfahren |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2319011C2 (de) | Verfahren zum Prüfen eines Leiternetzes auf einem isolierenden Substrat und Anordnung zur Durchführung des Verfahrens | |
DE3688612T2 (de) | System mit Elektronenstrahlprüfsonde zum Analysieren integrierter Schaltungen. | |
DE69133311T2 (de) | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung | |
DE102010025760B4 (de) | Vorrichtung zum Testen einer integrierten Schaltung | |
DE68922695T2 (de) | Diagnostika einer Leiterplatte mit einer Mehrzahl elektronischer Hybridbauelemente. | |
DE69809313T2 (de) | Verfahren und Vorrichtung zum Prüfen von Leiterplatten | |
DE19960112B4 (de) | Testanordnung zum Testen von Rückwandplatinen, Zwischenträgersubstraten, oder bestückten Leiterplatten | |
DE3812654C2 (de) | ||
DE102006045081B4 (de) | Vorrichtung und Verfahren zum Prüfen einer integrierten Schaltung | |
DE102010040242B4 (de) | Modularer Prober und Verfahren zu dessen Betrieb | |
DE10060438A1 (de) | Testanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen und Testverfahren | |
DE2360801A1 (de) | Pruefeinrichtung mit kontaktiereinrichtung | |
DE10339940A1 (de) | System und Verfahren zum heterogenen Mehrstellentesten | |
DE69019436T2 (de) | Adapter für integrierte Schaltkreiselemente und Verfahren unter Verwendung des Adapters zur Prüfung von zusammengebauten Elementen. | |
DE2559004B1 (de) | Anordnung zur Pruefung von elektrischen Prueflingen mit einer Vielzahl von Pruefkontakten | |
DE10326317B4 (de) | Testsystem zum Testen von integrierten Bausteinen | |
DE10024875B4 (de) | Bauteilhaltersystem zur Verwendung mit Testvorrichtungen zum Testen elektronischer Bauteile | |
DE102006007439B4 (de) | Halbleitereinzelchip, System und Verfahren zum Testen von Halbleitern unter Verwendung von Einzelchips mit integrierten Schaltungen | |
DE10318181A1 (de) | Verfahren und Vorrichtung zur konfigurierbaren Hardwareverstärkten-Programmerzeugung | |
DE3724144A1 (de) | Anordnung zum pruefen von auf einem baustein integrierten schaltungen | |
EP0175995B1 (de) | Einrichtung für die Funktionsprüfung integrierter Schaltkreise | |
WO2004059329A1 (de) | Adapter zum testen von leiteranordnungen | |
DE10060585A1 (de) | Vorrichtung und Verfahren zur Untersuchung einer integrierten Halbleiterschaltung | |
DE19912417A1 (de) | IC-Testgerät | |
DE69927126T2 (de) | Abtastprüfgerät zum Testen der Kontinuität von unbestückten gedruckten Schaltungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |