DE69432016T2 - Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe - Google Patents

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Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft ein Herstellungsverfahren für monolithisch auf einem Halbleiterträger integrierte elektronische Schaltungen, die auf dem Träger Seite an Seite und durch Trennnuten getrennt regelmäßig angeordnet sind.
  • Die Erfindung betrifft außerdem einen Halbleiterwafer mit mehreren solchen elektronischen Schaltungen.
  • Stand der Technik
  • Es ist bekannt, dass Fertigungsverfahren zur Schaffung von integrierten elektronischen Großschaltkreisen eine Mehrzahl von Verarbeitungsschritten beinhalten, die auf einem dünnen Halbleiterwafer ausgeführt werden, beispielsweise einem sogenannten monokristallinen Siliziumwafer.
  • Der Wafer wird mehreren chemischen und physikalischen Behandlungen und fotolithografischen Verfahren unterzogen, die zur Ausbildung einer komplexen, dreidimensionalen Topografie führen, welche die integrierte Schaltungsarchitektur bilden.
  • Ein einzelner Wafer kann hunderte von identischen integrierten Schaltungen enthalten, üblicherweise als Chips bezeichnet und regelmäßig Seite an Seite angeordnet und durch angerissene Linien getrennt.
  • In der beigefügten 1 ist schematisch eine Draufsicht eines Wafers gezeigt, der eine sogenannte Chip-Matrix enthält.
  • Die Verarbeitung eines Wafers wird abgeschlossen durch eine elektrische Prüfung. Bevor die Schaltungen durch Unterteilen des Wafers abgetrennt werden, wird jede Schaltung geprüft, um zu sehen, ob sie korrekt arbeitet. Da es tatsächlich unmöglich ist, das Vorhandensein von Defekten in dem Wafer zu vermeiden, zeigt ein gewisser Prozentsatz der Schaltungen Defekte oder Fehler, die ihren korrekten Betrieb gefährden.
  • Sogar ein einzelner Defekt kann die gesamte Schaltung ruinieren, beispielsweise ein Kratzer von einigen Mikrometern oder sogar nur ein einzelnes Staubkörnchen kann zu einer Verbindungsunterbrechung führen.
  • Der am weitesten verbreitete Fehlerzustand, der die Halbleiterchips beeinträchtigt, ist das Vorhandensein von Kurzschlüssen innerhalb der integrierten Struktur.
  • Das elektrische Prüfen erfolgt automatisch mit Hilfe einer Prüfmaschine, die von einem Rechner gesteuert wird, der rasch eine Schaltung nach der anderen prüft und die defekten Schaltungen markiert, so dass sie als Ausschuss gekennzeichnet sind.
  • Es ist nicht möglich, die auszusortieren Schaltungen zu reparieren, so dass man sie auch nicht einer nachfolgenden kostspieligen und dennoch nutzlosen Behandlung unterziehen muss, um sie in Gehäuse einzubauen und dann einzukapseln.
  • In dem IBM Technical Disclosure Bulleting, Vol. 33, No. 8, Januar 1991, Seiten 1-2, ist ein Chipfehlertest auf Wafer-Ebene beschrieben. Die Druckschrift beschreibt einen Wafer mit mehreren integrierten Schaltungen, die regelmäßig und durch Kerbzonen getrennt angeordnet sind, wobei in den Kerbzonen Verbindungsleitungen zu den Schaltungen liegen.
  • Außerdem ist aus dem IBM Technical Disclosure Bulleting, Vo. 32, Nr. 6B, November 1989, Seiten 442-443 eine Wafertrennschaltung bekannt, ausgestattet mit einer Dioden- und Schmelzsicherungsverbindung, um die Möglichkeit zu haben, vor der Burn-In-Belastung des Wafers eine vollständige Chip-Trennung vorzunehmen.
  • Schließlich ist ein Halbleiterbauelement mit einer Schutzschaltung ausgestattet, die einen Widerstand und eine Diode enthält, beschrieben in Patent Abstract of Japan Vol. 14, Nr. 461 εt JP-A-02 186 673 vom 20. Juli 1990.
  • Daher ist es notwendig, einen weiteren wichtigen Aspekt dieser Probleme zu berücksichtigen. Einige Chips sind einem sogenannten "Kindstod"-Phänomen ausgesetzt, d.h., sie bestehen den Betriebstest, versagen aber kurz nach Beginn ihres Einsatzes.
  • Auch diese Art von Fehler, d.h. ein Fehler, der kurz nach dem ersten Einsatz der Schaltungen auftritt, ist besonders schädlich und ein schwerwiegender Nachteil für den Hersteller, da die Kosten für die zusätzlich Prüfung und Gehäusung häufig die üblichen Fertigungskosten übersteigen.
  • Der Erfindung liegt die Aufgabe zugrunde, ein neues Fertigungsverfahren für integrierte elektronische Schaltungen mit solchen Merkmalen zu schaffen, die ein einfacheres, wirtschaftlicheres und schnelles Nachweisen von defekten Schaltungen während der elektrischen Prüfung ermöglichen und die bisherigen Unzulänglichkeiten der zum Stand der Technik zählenden Ausführungsformen überwinden.
  • Ein spezielleres technisches Problem ist die Schaffung eines Fertigungsverfahrens, welches das Erkennen und Aussondern auch solcher Schaltungen ermöglicht, die möglicherweise dem "Kindstod" erliegen, um auf diese Weise die Qualität der gesamten endgültigen Fertigung zu steigern.
  • Offenbarung der Erfindung
  • Die erfindungsgemäße Lösungsidee besteht darin, ein Netzwerk von elektrischen Verbindungen zu schaffen, die für die Diagnose in dem Wafer des Halbleitermaterials verwendet werden, auf dem die Schaltungen vorgesehen sind.
  • Auf diese Weise ist es möglich, gleichzeitig eine elektrische Prüfung sämtlicher Schaltungen auf demselben Wafer vorzunehmen und die defekten Schaltungen zu lokalisieren, d.h., kurzgeschlossene integrierte Schaltungen aufzuspüren. Gelöst wird die Aufgabe durch ein Verfahren gemäß Anspruch 1.
  • Außerdem wird die Aufgabe gelöst durch einen Halbleitermaterialwafer gemäß Anspruch 10.
  • Die Besonderheiten und die Vorteile des erfindungsgemäßen Verfahren sind in der folgenden Beschreibung einer Ausführungsform der Erfindung als nicht beschränkendes Beispiel unter Bezugnahme auf einen Halbleitermaterial-Wafer dargelegt, der integrierte elektronische Schaltungen enthält, wobei auf die beigefügten Zeichnungen Bezug genommen wird.
  • Kurze Beschreibung der Zeichnungen In den Zeichnungen zeigen:
  • 1 schematisch eine Draufsicht auf einen Wafer oder einen Halbleitermaterial-Wafer, der eine Mehrzahl von integrierten elektronischen Schaltungen enthält,
  • 2 schematisch im vergrößerten Maßstab eine Gruppe von integrierten elektronischen Schaltungen, die nach dem erfindungsgemäßen Verfahren auf dem in 1 gezeigten Wafer vorgesehen sind,
  • 3 eine Einzelheit eines elektrischen Diagramms einer der integrierten elektronischen Schaltungen aus 2,
  • 4 schematisch in noch stärker vergrößertem Maßstab eine Einzelheit der Gruppe integrierter elektronischer Schaltungen aus 2, und
  • 5 in vergrößertem Maßstab und in Vertikal-Schnittansicht eine Einzelheit des Wafers aus 1 entlang der Schnittebene V-V in 2.
  • Detaillierte Beschreibung
  • In den Figuren bezeichnet das Bezugszeichen 1 insgesamt und schematisch einen dünnen Halbleitermaterial-Wafer, beispielsweise einen Siliziumwafer, auf dem mehrere integrierte Schaltungen 2 ausgebildet sind.
  • Die integrierten Schaltungen 2 sind im wesentlichen quadratisch oder rechteckig mit einer Kantenlänge von einigen Millimetern, sie können von digitalem, analogem oder Leistungs-Typ sein.
  • Die integrierten Schaltungen 2 sind voneinander durch jeweils eine Nut 11 getrennt, d.h. durch eine Trennlinie von etwa 200 (m), bezeichnet als "Anreisslinie" und zwischen einem Chip und dem nächsten Chip vorhanden. Die Anreisslinie 11 umgibt jeden Chip 2 vollständig.
  • Am Ende des Fertigungsverfahrens, welches zur Herstellung und zum Prüfen der integrierten Schaltungen 2 führt, wird der Wafer mit einer dünnen Diamantklinge entlang der Anreisslinie 11 geschnitten, wobei die Klinge den Schnitt entlang einem Schnittweg in der Nähe der Mitte ausführt, in 4 durch das Bezugszeichen 15 angedeutet.
  • Auf diese Weise werden einzelne integrierte Schaltungen 2 abgetrennt, die dann in sogenannten Gehäusen untergebracht werden, was hier nicht dargestellt ist, da es konventionell ausgeführt wird.
  • Jede integrierte Schaltung 2 enthält einen ersten Steuerschaltungsteil, insgesamt durch das Bezugszeichen 3 angedeutet und ausgelegt für den Betrieb bei einer niedrigen Versorgungsspannung Vcc.
  • Ein zweiter Schaltungsteil 4 lässt sich als "Leistungs"-Teil bezeichnen und ist in die Schaltung 2 zusammen mit dem oben erwähnten Teil 3 integriert. Dieser zweite Teil ist so ausgelegt, dass er bei einer höheren Versorgungsspannung Vd arbeitet.
  • Aus Gründen der vereinfachten Diskussion ist der Leistungsschaltungsteil 4 in 3 durch einen einzelnen Leistungstransistor M1 dargestellt, der mit einem Steueranschluss G an einem Ausgang des ersten Teils 3 angeschlossen ist. Natürlich kann der Schaltungsteil 4 in viel komplexerer Weise strukturiert sein.
  • Der Transistor M1 kann z.B, vom DMOS-Typ sein, die integrierte Schaltung 2 kann BCD-Technologie ausgeführt sein.
  • Jede integrierte Schaltung 2 enthält mehrere Anschlüsse 2, die als "Pads" bezeichnet werden, und die eine elektrische Verbindung der Schaltung mit zugeordneten Verbindungsstiften, sogenannten Pins, während des Einbaus in das Gehäuse ermöglichen, nachdem die Schaltung von dem Wafer abgeschnitten ist.
  • Ein erstes Pad 6 dient zur Übernahme der niedrigen Versorgungsspannung Vcc vom Steuerteil 3, ein zweites Pad 7 dient zur Übernahme der Versorgungsspannung Vd des Leistungsteils 4, ein drittes Pad 8 dient zur Verbindung mit einer weiteren Bezugsspannung, beispielsweise Signal-Masse GND.
  • Die Pads 6, 7 und 8 werden nur dann mit verschiedenen Spannungen versorgt, wenn die Schaltung sich im Betriebszustand befindet. In der Mehrzahl der Fälle befinden sich die Pads 6 und 7 in der Nähe einer Seite der integrierten Schaltung 2 gegenüber derjenigen Seite, an der sich das Pad 8 befindet.
  • Weitere Pads 9 und 10 ermöglichen Diagnoseoperationen, hier bezeichnet als test1 und test2, wie aus der weiteren Beschreibung noch deutlich werden wird. Das Pad 10 kann mit dem zahlreichen integrierten Schaltungen vorhandenen Anschluß-"Tristates" übereinstimmen, im Allgemeinen befindet er sich auf der Seite der integrierten Schaltung, die verschieden ist von der Seite, wo sich die Pads 6, 7 und 8 befinden.
  • Erfindungsgemäß sind in und entlang den Anreißlinien 11 leitende Verbindungsleitungen 12 vorgesehen. Speziell sind die Verbindungsleitungen 12 Metallisierungsstreifen 13, bedeckt von einer Schutzisolierschicht 14, bei spielsweise einer durch ein P-Vapox-Verfahren niedergeschlagenen Nitrid oder Siliziumoxidschicht.
  • Die Schutzisolierschicht 14 isoliert die Metallisierungsstreifen auch von der Oberfläche des Halbleitersubstrats 16.
  • Die Metallisierungsstreifen 13 verlaufen im Inneren der Anreißlinien parallel zu deren Längsachse X, allerdings in einer etwas gegenüber der Mitte versetzten Lage bezüglich dieser Achse, wie dies z.B. in 4 dargestellt ist.
  • Die Längsachse X stellt den Schneidweg 15 für die Diamantklinge dar, die zum Trennen der integrierten Schaltung 2 eingesetzt wird.
  • Das erste Pad 6 für die niedrige Versorgungsspannung Vcc ist elektrisch mit der unmittelbar benachbarten Verbindungsleitung 12 durch ein Strombegrenzungselement 17 verbunden. Dieses Strombegrenzungselement 17 enthält einen Widerstand R und eine Schutzdiode D, die in Reihe zu dem Widerstand geschaltet ist.
  • Der Widerstand R kann einen Wert von etwa 10 Kiloohm haben, oder man kann eine Stromquelle entsprechenden Werts verwenden.
  • Normalerweise ist die Anode der Schutzdiode D an die Verbindungsleitung 12 angeschlossen. Allerdings muss bei CMOS-Schaltungen, für die das Halbleitersubstrat auf einer niedrigen Versorgungsspannung +Vcc gehalten wird, die vorher erwähnte Verbindung umgekehrt werden.
  • Das zweite Pad 7 der Versorgungsspannung Vd ist außerdem elektrisch mit der Verbindungsleitung 12 über die Reihenschaltung außer einem Widerstand R und einer Schutzdiode D verbunden. Der Widerstand kann einen Wert von etwa 10 Kiloohm haben.
  • Sämtliche Pads 6 und 7 der integrierten Schaltungen 2 in dem Wafer 1 sind in der oben beschriebenen Weise an die in ihrer Nähe befindlichen Verbindungs leitung 12 angeschlossen, d.h. an die Verbindungsleitung 12 der ihnen benachbarten Anreißlinie 11.
  • Sowohl die Schutzdiode D als auch der Widerstand R sind mit Mitteln zur Diffusion oder durch eine gleichwirkende Methode innerhalb der integrierten Schaltung 2 gebildet.
  • Auch die Masseverbindungspads 8 sind an eine entsprechende Verbindungsleitung 12 angeschlossen, allerdings ist diese Verbindung eine direkte Verbindung und erfordert keine Schutzdiode. Normalerweise ist die Verbindungsleitung 12, an die das Pad 8 angeschlossen ist, der Verbindungsleitung 12 gegenüber angeordnet, an die die Pads 6 und 7 angeschlossen sind, d.h. sie gehört zu einer parallelen Anreißlinie 11.
  • Die spezielle Konfiguration des Wafers, welche das Halbleitermaterial dank der vorliegenden Erfindung annimmt, ermöglicht die Anwendung einer besonders wirksamen Diagnoseprozedur, wie im folgenden beschrieben wird.
  • Der Zweck dieser Diagnoseprozedur besteht darin, defekte integrierte Schaltungen 2 aufzuspüren.
  • Zu diesem Zweck werden die Verbindungsleitungen 12 derart mit Leistung versorgt, dass parallel sämtliche integrierten Schaltungen 2 aktiviert werden. Auch wenn dabei die Temperatur durch Joule'sche Effekte ansteigt, leitet der Hunderte von Schaltungen enthaltende Wafer die elektrische Leistung in Form von Wärme ab.
  • Vorzugsweise erfolgt dieser Verarbeitungsschritt in einer inerten Atmosphäre, beispielsweise in einer stickstoffhaltigen Atmosphäre.
  • Indem von dem Tristate-Pad 10 Gebrauch gemacht wird, besteht auch die Möglichkeit mit Hilfe eines Testpunkts die Schaltung derart auszulöschen, dass nur die defekten Schaltungen elektrische Leistung verbrauchen, d.h. solche Schaltungen, in denen es einen internen Kurzschluss gibt.
  • Es wurde berechnet, dass die Stromaufnahme eines defekten Chips etwa 1 mA beträgt.
  • Wenn nun eine integrierte Schaltung fehlerhaft ist oder einen Fehlerzustand zeigt, so besteht eine Wahrscheinlichkeit für das Vorhandensein eines Kurzschlusses in dieser Schaltung, welcher die Verbindungsleitung 12, die an das Stromversorgungspad 6 angeschlossen ist, mit der anderen Verbindungsleitung 12, die an das Masse-Pad 8 verbunden ist, verbindet.
  • Erfindungsgemäß wird aber diese mögliche Gefahr vermieden durch das Vorhandensein des Widerstands an der Verbindung zwischen den Pads 6 und 7 und der Verbindungsleitung 12. Dieser Widerstand R begrenzt den Stromfluss durch die kurzgeschlossene integrierte Schaltung 2.
  • Die Wahrscheinlichkeit, dass ein Fehlerzustand möglicherweise den Widerstand R abträglich beeinflusst, ist viel geringer als die Wahrscheinlichkeit eines Fehlers in der integrierten Schaltung 2, welcher der Widerstand zugeordnet ist.
  • Außerdem liegt die Schutzdiode D in Reihe zu dem Widerstand und schützt die Schaltung während des Betriebs, bei dem Anschluss gegen Masse gefordert wird.
  • Diese Schutzdiode D liefert einen fortgesetzten Schutz auch dann, wenn die integrierte Schaltung 2 von dem Wafer 1 abgetrennt ist. Es sei auf das in 5 gezeigte Beispiel verwiesen, welches den Metallisierungsstreifen 13 im Vertikalschnitt entlang der Anreißlinie 11 zeigt. Der zugängliche Rand dieses Metallisierungsstreifens 3 könnte einen elektrischen Verbindungsweg zu dem Substrat bilden.
  • Das Vorhandensein der Schutzdiode D in der integrierten Schaltung 2 bietet auch Schutz gegen diese mögliche Leckstelle bezüglich Masse.
  • Es sei außerdem angemerkt, dass die besonderen Merkmale der vorliegenden Erfindung eine drastische Verringerung der "Kindersterblichkeit" von bereits eingebauten Schaltungen ermöglicht, da es möglich ist, auch nach der sogenannten Nullzeit Fehler nachzuweisen.
  • Erreicht wird dieser Zweck dadurch, dass das Gateoxid der CMOS- oder DMOS-Bauelemente in den integrierten Schaltungen 2 mit hoher Temperatur belastet wird. Die Qualität des DMOS ist bezüglich des dünnen Gateoxids kritisch.
  • Die CMOS-Bauelemente können als natürliche "Tristates" betrachtet werden, weil sie keine Leistung aufnehmen, wenn sie sich in einem verbotenen Zustand befinden. Dennoch zeigen sie Absorptions-Spitzen, wenn sie in den Leitungszustand übergehen.
  • In diesem Zusammenhang eignen sich die Pads 9 und 10 deshalb wirksam für diesen Zweck, weil es möglich ist, einen relativ langsamen Synchronisationsimpuls (Takt) an das Pad 9 und ein Freigabesignal beim Starten an das Pad 10 zu legen. Auf diese Weise besteht die Möglichkeit, die integrierte Schaltung 2 zyklisch vom Startzustand in den ausgelöschten Zustand während einer vorbestimmten Zeitspanne zu schalten, um so zu versuchen, zwangsweise einen Fehlerzustand herbeizuführen, der nur dann stattfinden könnte, nachdem die Schaltung zu ersten Mal eingesetzt würde.
  • Die obigen Anmerkungen machen deutlich, wie die vorliegende Erfindung wirksam die technische Aufgabe löst und zahlreiche Vorteil ermöglicht, von denen der erste der Umstand ist, dass das Herstellungsverfahren gemäß der Erfindung die Möglichkeit bietet, ein Burn-in des Wafers dadurch zu vorzunehmen, dass ein Fehlerzustand in all jenen Schaltungen provoziert wird, die keine besonders lange Lebensdauer hätten.

Claims (16)

  1. Verfahren zum monolithischen Herstellen und Testen integrierter elektronischer Schaltungen (2) auf einem Halbleitersubstrat (1), auf welchem die integrierten elektronischen Schaltungen (2) durch Ritzlinien (11) einen regelmäßigen Abstand voneinander haben, wobei jede der integrierten elektronischen Schaltungen eine Steuerschaltung (3), die mit einer Steuerschaltungsenergieversorgungskontaktfläche (6) für eine Energieversorgung der Steuerschaltung versehen ist, und eine Leistungsschaltung (4), die mit einer Leistungsschaltungsenergieversorgungskontaktfläche (7) für eine Leistungsversorgung der Leistungsschaltung versehen ist, aufweist, wobei das Verfahren den Schritt des Bildens elektrischer Energieverbindungsleitungen (12) in den Ritzlinien (11) aufweist und das Verfahren außerdem für jede der integrierten elektronischen Schaltungen folgenden Schritt aufweist: – es werden erste und zweite unidirektionale Schutzelemente (D) gebildet; – jedes der unidirektionalen Schutzelemente wird elektrisch mit einer elektrischen Energieversorgungverbindungsleitung (12) verbunden, die der integrierten elektronischen Schaltung unmittelbar benachbart ist; – eine erste Widerstandsvorrichtung (R) wird gebildet und wird elektrisch zwischen das erste unidirektionale Schutzelement (D) und die Steuerschaltungsenergieversorgungskontaktfläche (6) der integrierten elektronischen Schaltung (2) geschaltet; – eine zweite Widerstandsvorrichtung (R) wird gebildet und wird elektrisch zwischen das zweite unidirektionale Schutzelement (D) und die Leistungsschaltungsenergieversorgungskontaktfläche (7) der integrierten elektronischen Schaltung (2) geschaltet; – die Leitungen (12 ) werden derart mit Energie versorgt, daß eine Spannung über das jeweilige unidirektionale Schutzelement und die Widerstandsvorrichtung zu der Steuerschaltungsenergieversorgungskontaktfläche (6) und zu der Leistungsschaltungsenergieversorgungskontaktfläche (7) einer jeden der integrierten elektronischen Schaltungen geliefert wird, um parallel alle diese integrierten elektronischen Schaltungen (2) für einen elektrischen Inspektionstest der Mehrzahl der integrierten Schaltungen (2) zu aktivieren.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrischen Energieverbindungsleitungen (12) in den Ritzlinien vorgesehene Metallisierungsstreifen (13) sind.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Widerstandsvorrichtung (R) ein Widerstand mit 10 KOhm ist.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Widerstandsvorrichtung ein Stromgenerator ist.
  5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Widerstand (R) durch eine Diffusionsmethode in den integrierten elektronischen Schaltungen (2) vorgesehen wird.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die unidirektionalen Schutzelemente Schutzdioden (D) sind.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Schutzdioden (D) durch Diffusion in die integrierten elektronischen Schaltungen (2) vorgesehen werden.
  8. Verfahren nach Anspruch 2, gekennzeichnet durch den weiteren Schritt des Bedeckens der Metallisierungsstreifen (13) durch eine schützende Isolationsschicht (14).
  9. Verfahren nach Anspruch 1, gekennzeichnet durch den weiteren Schritt, daß eine erste (9) und eine zweite zusätzliche Kontaktfläche (10) der integrierten elektronischen Schaltungen (2) mit einem Synchronisationsimpuls bzw. mit einem Freigabesignal verbunden werden, um einen ersten und einen zweiten Diagnosebetrieb zu ermöglichen, wobei die integrierten elektronischen Schaltungen (2) zyklisch für eine vorbestimmte Zeitdauer von dem Startzu stand zu dem Zustand des Löschens umgeschaltet werden, wobei versucht wird, einen Fehlerzustand zu erzwingen, der nur nach einer ersten Inbetriebnahme der Schaltung aufgetreten wäre, um so ein Einbrennen des Wafers dadurch möglich zu machen, daß alle diejenigen Schaltungen, die kein besonders langes Nutzleben gehabt hätten, beansprucht werden.
  10. Wafer aus einem Halbleitermaterial (1), das eine Mehrzahl elektronischer Schaltungen (2) aufweist, die darauf monolithisch integriert und durch Ritzlinien (11) mit regelmäßigen Abständen versehen sind, wobei elektrische Verbindungsleitungen (12) innerhalb der Ritzenlinien (11) angeordnet sind und jede der integrierten elektronischen Schaltungen eine mit einer Steuerschaltungsenergieversorgungskontaktfläche (6) versehene Steuerschaltung (3) für eine Energieversorgung der Steuerschaltung und eine mit einer Leistungsschaltungsenergieversorgungskontaktfläche (7) versehene Leistungsschaltung (4) für eine Energieversorgung der Leistungsschaltung aufweist, wobei für jede integrierte elektronische Schaltung (2) vorgesehen sind: – erste und zweite unidirektionale Schutzelemente (D), von denen jedes mit einer elektrischen Energieverbindungsleitung (12) verbunden ist, die der integrierten elektronischen Schaltung unmittelbar benachbart ist; und – erste und zweite Widerstandsvorrichtungen (R), wobei die erste Widerstandsvorrichtung (R) elektrisch zwischen das erste unidirektionale Schutzelement (D) und die Steuerschaltungsenergieversorgungskontaktfläche (6) der integrierten elektronischen Schaltung geschaltet ist und die zweite Widerstandsvorrichtung (R) elektrisch zwischen das zweite unidirektionale Schutzelement (D) und die Leistungsschaltungsenergieversorgungsfläche (7) der elektronischen Schaltung geschaltet ist, derart, daß eine Spannung an die Steuerschaltungsenergieversorgungskontaktfläche (6) und die Leistungsschaltungsenergieversorgungskontaktfläche (7) über das jeweilige unidirektionale Schutzelement (D) und die Widerstandsvorrichtung (3) geliefert werden kann, indem die elektrischen Energieverbindungsleitungen (12) mit Energie beaufschlagt werden, um so alle integrierten elektronischen Schaltungen (2) parallel zu aktivieren.
  11. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß die elektrischen Verbindungsleitungen (12) Metallisierungsstreifen (13) sind, die in den Ritzlinien (11) vorgesehen sind.
  12. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß das unidirektionale Schutzelement (D) eine Diode ist.
  13. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß das unidirektionale Schutzelement (D) direkt auf die elektrische Verbindungsleitung (12) gepolt ist.
  14. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß der Widerstand wenigstens 10 KOhm beträgt.
  15. Wafer nach Anspruch 11, dadurch gekennzeichnet, daß die Metallisierungsstreifen (13) von einer Schutzisolationsschicht (14) bedeckt sind.
  16. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß eine erste (9) und eine zweite zusätzliche Kontaktfläche (10) der integrierten elektronischen Schaltungen (2) mit einem Synchronisationsimpuls bzw. mit einem Freigabesignal verbunden sind, um einen ersten und einen zweiten Diagnosevorgang zu ermöglichen, wobei die integrierten elektronischen Schaltungen (2) für eine vorbestimmte Zeitdauer zyklisch geschaltet werden, um zu versuchen, einen Fehlerzustand zu forcieren, der nur nach einer ersten Benutzung der Schaltungen aufgetreten wäre, wodurch ein Einbrennen des Wafers dadurch möglich gemacht wird, daß alle diejenigen Schaltungen, die kein besonders langes Nutzungsleben hätten, unter Belastung gesetzt werden.
DE69432016T 1994-09-13 1994-09-13 Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe Expired - Fee Related DE69432016T2 (de)

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DE69432016D1 DE69432016D1 (de) 2003-02-20
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