JPH02186673A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02186673A JPH02186673A JP1006320A JP632089A JPH02186673A JP H02186673 A JPH02186673 A JP H02186673A JP 1006320 A JP1006320 A JP 1006320A JP 632089 A JP632089 A JP 632089A JP H02186673 A JPH02186673 A JP H02186673A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 5
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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- H—ELECTRICITY
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- H01L2924/1904—Component type
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に入力保護回路部分の
レイアウト構造に関する。
レイアウト構造に関する。
従来、律導体装置の入力保護回路部分は、例えば第２図
に示すように、ポンディングパッド１から一方向へ伸び
たり、あるいはホンディングバッドを取り囲むようにレ
イアウトされて、内部回路素子へ接続されていた。
に示すように、ポンディングパッド１から一方向へ伸び
たり、あるいはホンディングバッドを取り囲むようにレ
イアウトされて、内部回路素子へ接続されていた。
上述した従来の半導体装置は、入力保護回路か、ポンチ
インクパッド回りにある一定の面積を占めて配置されて
いるので、特に近年、ゲート絶縁膜か薄くなるに従って
、入力保護回路も複雑化して、相応の面積を必要とする
為、チップサイズの増大を招き、ウェーハ当りのチップ
収率を悪くリ−るという欠点がある。これは、特に、マ
イクロコンピュータや、クー１〜アレイ等、多数のホン
ディングバッドを有するもので著しくなる。
インクパッド回りにある一定の面積を占めて配置されて
いるので、特に近年、ゲート絶縁膜か薄くなるに従って
、入力保護回路も複雑化して、相応の面積を必要とする
為、チップサイズの増大を招き、ウェーハ当りのチップ
収率を悪くリ−るという欠点がある。これは、特に、マ
イクロコンピュータや、クー１〜アレイ等、多数のホン
ディングバッドを有するもので著しくなる。
〔課題を解決するための１段〕
本発明の半導体装置は、半導体チップのホンディングバ
ット下部に、入力保護回路の少なくとも一部分が設けら
れているというものである。
ット下部に、入力保護回路の少なくとも一部分が設けら
れているというものである。
第１図に１）は、本発明の−・実施例を示すポンチイン
クパッド回りのレイアウト図、第１図（ｂ）は第１図（
ａ＞のｘ−ｘ′線相当部で切断した半導体チップの断面
図である。
クパッド回りのレイアウト図、第１図（ｂ）は第１図（
ａ＞のｘ−ｘ′線相当部で切断した半導体チップの断面
図である。
］０１は正方形状のアルミニウム膜からなるボンデイン
クバット、１０２はホンディンクパソト上のパッシヘー
ション膜上に開口されたスルーホール、１０３は入力保
護抵抗となる多結晶シリコン抵抗層、１０４はボンデイ
ンクバット用のアルミニウム膜と入力保護用の多結晶シ
リ：１ン抵抗層を接続するコンタク１へ開口部、１０５
は多結晶シリコン抵抗層とＮ゛不純物拡散層領域１０６
を接続するコンタク１へ開口部、１０６は人力保護タイ
オー）〜を形成するＮ”不純物拡散層領域、］０７はＮ
“不純物拡散層領域１０６と内部回路のアルミ二二つノ
＼配線Ｊｔ＋７１０８とを接わ°Ｃする＝２ンタクト開
口部、１０８は内部回路のアルミニウム配線層、１０９
はバッシヘーション膜、］１０は多結晶シリコン抵抗層
１０３と、アルミニウム層（ホンディングバット］０］
）間の層間絶縁膜、１１］は、Ｎ゛不純オ勿拡散層領域
１０６と多結晶シリ：Ｚン抵抗層１０３間の層間絶縁膜
、コ１２はフィールド用の酸化シリコン膜である。
クバット、１０２はホンディンクパソト上のパッシヘー
ション膜上に開口されたスルーホール、１０３は入力保
護抵抗となる多結晶シリコン抵抗層、１０４はボンデイ
ンクバット用のアルミニウム膜と入力保護用の多結晶シ
リ：１ン抵抗層を接続するコンタク１へ開口部、１０５
は多結晶シリコン抵抗層とＮ゛不純物拡散層領域１０６
を接続するコンタク１へ開口部、１０６は人力保護タイ
オー）〜を形成するＮ”不純物拡散層領域、］０７はＮ
“不純物拡散層領域１０６と内部回路のアルミ二二つノ
＼配線Ｊｔ＋７１０８とを接わ°Ｃする＝２ンタクト開
口部、１０８は内部回路のアルミニウム配線層、１０９
はバッシヘーション膜、］１０は多結晶シリコン抵抗層
１０３と、アルミニウム層（ホンディングバット］０］
）間の層間絶縁膜、１１］は、Ｎ゛不純オ勿拡散層領域
１０６と多結晶シリ：Ｚン抵抗層１０３間の層間絶縁膜
、コ１２はフィールド用の酸化シリコン膜である。
本実施例においては、入力保護回路として、多結晶シリ
コン抵抗層１０３からなる保護抵抗と、Ｎ”不純物拡散
層領域］−０６とＰ型シリコン基板］１３からなる保護
タイオーＦの直列回路の場合を示した。入力保護回路部
分のほとんとかホンティンクバッ１へ部の１・に存在す
るレイアウト桟造となっている。
コン抵抗層１０３からなる保護抵抗と、Ｎ”不純物拡散
層領域］−０６とＰ型シリコン基板］１３からなる保護
タイオーＦの直列回路の場合を示した。入力保護回路部
分のほとんとかホンティンクバッ１へ部の１・に存在す
るレイアウト桟造となっている。
層間絶縁膜］−３，１、１，］、 Ｏは丁）ＳＧ （リ
ンケイ酸カラス）やシリカフィルムによる乎坦化層にし
、ホンディングバットのアルミニウム層は内部回路のア
ルミニウム配線層１０８より厚・く（２倍前後）してお
くと−層好ましい。ポンチインクの際のＶＡ ’ＡＮか
柔１′−言−フられるので、品質や歩留りか良くなるか
らである。
ンケイ酸カラス）やシリカフィルムによる乎坦化層にし
、ホンディングバットのアルミニウム層は内部回路のア
ルミニウム配線層１０８より厚・く（２倍前後）してお
くと−層好ましい。ポンチインクの際のＶＡ ’ＡＮか
柔１′−言−フられるので、品質や歩留りか良くなるか
らである。
Ｌす、−に説明したように本発明は、入力保護回路の少
なくとも一部分を、ポンディンクパッ１へ部の下に配置
することにより、ボンデインクパフ１〜回りのレイアウ
１〜面積の増加を抑えて、半導体装置のヂップザイスを
縮小化させ、ウェーハ当りのチップ収率を増加させて、
コスＩ〜の低減を図れるという効果かある。
なくとも一部分を、ポンディンクパッ１へ部の下に配置
することにより、ボンデインクパフ１〜回りのレイアウ
１〜面積の増加を抑えて、半導体装置のヂップザイスを
縮小化させ、ウェーハ当りのチップ収率を増加させて、
コスＩ〜の低減を図れるという効果かある。
第１図（ａ＞は本発明の一実施例を示ずポンディングバ
ット回りのレイアウト図、第１図＜１）〉は第１図（ａ
）のＸ−χ′線線素当部切断した半導体チップの断面図
、第２図は従東の半導体装置のホ゛ンディンクパッド回
りのレイアウト図である。 １、．１．０１・・ポンディンクパッ１−１２，１０２
・・・スルーホール、３，１０３・多結晶シリコン抵抗
層、４，１０４．．５，１０５・・：１ンタクト開に１
部、６，１０６・Ｎ 不純物の拡散層領域、７１０７・
・コンタクト開１コ部、８，１．０８・・アルミニウム
配線層、１０９・バッシヘーション膜、１１０．１１１
・・・層間絶縁膜、１１．２・・・酸化シリコン膜、１
１３・・Ｐ型シリコン基板。
ット回りのレイアウト図、第１図＜１）〉は第１図（ａ
）のＸ−χ′線線素当部切断した半導体チップの断面図
、第２図は従東の半導体装置のホ゛ンディンクパッド回
りのレイアウト図である。 １、．１．０１・・ポンディンクパッ１−１２，１０２
・・・スルーホール、３，１０３・多結晶シリコン抵抗
層、４，１０４．．５，１０５・・：１ンタクト開に１
部、６，１０６・Ｎ 不純物の拡散層領域、７１０７・
・コンタクト開１コ部、８，１．０８・・アルミニウム
配線層、１０９・バッシヘーション膜、１１０．１１１
・・・層間絶縁膜、１１．２・・・酸化シリコン膜、１
１３・・Ｐ型シリコン基板。
Claims (1)
- 半導体チップのボンディングパッド下部に、入力保護回
路の少なくとも一部分が設けられていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006320A JPH02186673A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006320A JPH02186673A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186673A true JPH02186673A (ja) | 1990-07-20 |
Family
ID=11635071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006320A Pending JPH02186673A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186673A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702402A1 (en) * | 1994-09-13 | 1996-03-20 | STMicroelectronics S.r.l. | Manufacturing method for integrated circuits and semiconductor wafer so obtained |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| JP2002536848A (ja) * | 1999-02-09 | 2002-10-29 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 集積回路の静電荷放電保護 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167046A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-01-13 JP JP1006320A patent/JPH02186673A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167046A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702402A1 (en) * | 1994-09-13 | 1996-03-20 | STMicroelectronics S.r.l. | Manufacturing method for integrated circuits and semiconductor wafer so obtained |
| US5696404A (en) * | 1994-09-13 | 1997-12-09 | Sgs-Thomson Microelectronics S.R.L. | Semiconductor wafers with device protection means and with interconnect lines on scribing lines |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| JP2002536848A (ja) * | 1999-02-09 | 2002-10-29 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 集積回路の静電荷放電保護 |
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