JPH05235086A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05235086A
JPH05235086A JP4037552A JP3755292A JPH05235086A JP H05235086 A JPH05235086 A JP H05235086A JP 4037552 A JP4037552 A JP 4037552A JP 3755292 A JP3755292 A JP 3755292A JP H05235086 A JPH05235086 A JP H05235086A
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electrode
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lead wire
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Mitsuzo Sakamoto
光造 坂本
Isao Yoshida
功 吉田
Masatoshi Morikawa
正敏 森川
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】本発明は、半導体集積回路装置に用いる低抵抗
半導体素子１、２、３、４の寄生抵抗を低減する方法を
提供することにある。 【構成】半導体素子１、２、３、４の電源側端子１０、
１５、２７と接地側端子１１、１４と負荷側端子１２、
１３、２６、２８の各々に電極パッド８、６、７を設
け、この２つの端子の少なくとも１つには２つ以上の電
極パッドを設ける。 【効果】半導体素子上に配置されるアルミ電極部の抵抗
とアルミ配線の抵抗（とボンディングワイヤの抵抗）を
低減できるため、半導体集積回路装置においてオン抵抗
の絶対値が小さいパワーＭＯＳトランジスタを内蔵で
き、同時に最大電流容量を高くすることも可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は低抵抗素子を共存する半
導体集積回路装置に関し、特に半導体チップ上に形成す
るアルミ配線抵抗等の寄生抵抗を低減することを可能と
した半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体装置を実装するパッケージの構造
に関しては、例えば１９８９年３月発行の「日立ＩＣパ
ッケージ」の１２頁から１３頁に記述してあるように、
半導体チップの電極パッドからボンディングワイヤを用
いて、パッケージの足の部分につながるリード線に接続
した構造としている。リード部の抵抗は２ｍΩ以下、ボ
ンディングワイヤ部は直径１００μｍのアルミニウム線
（Ａｌ線）を用いた場合でも１０ｍΩ以上となる。一
方、ＩＣ構造のパワーＭＯＳトランジスタのオン抵抗
は、例えばアイ エスピー エス デー （１９９１
年）６１頁から６４頁（ＩＳＰＳＤ １９９１ｐｐ６１
−６４）で報告されているように微細化を駆使すること
により、耐圧４０Ｖでオン抵抗は１ｍΩ・ｃｍ2程度が
得られている。
【０００３】
【発明が解決しようとする課題】従来、ＩＣ構造のパワ
ーＭＯＳトランジスタの単位面積あたりの抵抗を下げる
検討は行われてきたが、半導体集積回路装置の中に組み
込んだ場合の配線等の寄生抵抗も含むオン抵抗の絶対値
を低くする手法に関しては配慮がなされていなかった。
もしも、ＩＣチップ内に５００ｍΩの素子を形成する場
合には５ｍｍ2あればよいわけでこのような低抵抗な素
子をＩＣ回路に共存することは素子特性的には可能とな
るはずである。ところが、このように低抵抗なパワーＭ
ＯＳトランジスタを微細ルールの制御回路と共存するた
め製作するためには配線用アルミ電極の厚さを１μｍ以
下にする必要がある。１μｍ厚さのアルミ電極のシート
抵抗は２８ｍΩである。このため、半導体集積回路装置
において通常行われていたように端子をアルミ配線を用
いて半導体チップの周辺に配置する電極パッドまで引き
回すレイアウト法では寄生抵抗が問題となり、上記のよ
うな低抵抗素子を半導体集積回路装置に組み込むことは
現実的には不可能になるという問題がある。また、アル
ミ配線の断面積を大きく取れないため大電流を流すこと
が不可能になるという問題がある。
【０００４】本発明の目的は半導体集積回路装置に用い
る低抵抗半導体素子の寄生抵抗を低減する方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態によれば、半導体素子の少なく
とも１つ以上の端子を２つ以上に分散した電極パッド
６、７、８から取ることにより、前記半導体素子上に配
置されるソースのアルミ電極層１１１とドレインのアル
ミ電極層１１３（４つの長方形の輪郭を持ったパワーＭ
ＯＳトランジスタ１、２、３、４をほぼ覆った領域に対
応する）の抵抗を低減する。また、前記電極パッド６、
７、８は、前記半導体素子上、もしくは、前記半導体素
子とできるだけ近くに形成し、アルミ配線を半導体チッ
プの周辺まではわせるようなことはしない。ここで、ブ
リッジ回路の下アーム用のパワーＭＯＳトランジスタ
１、２を上アーム用ＭＯＳトランジスタ３、４より半導
体チップの周辺近くに配置する場合には半導体チップの
周辺からの電極パッドの距離が接地側電極パッド６、負
荷側電極パッド７、電源側電極パッド８の順番で遠くな
るように配置することによりアルミ電極の抵抗を低減す
ることが可能である。各々の電極パッド６、７、８から
はボンディングワイヤ９で第１のリード線１１、１２、
１３、１４、１５、１６、２６、２７、２８に接続す
る。このとき、ボンディングワイヤ９を交差させること
ができないため、前述の２つ以上に分散した電極パッド
６、７、８に接続する前記第１のリード線は隣接しない
ものもある。すなわち、回路的には同じ端子のリード線
が他の端子のリード線を挾んで置かれるものがある（例
えば、第１のリード線の１２と２６、１３と２８、１５
と２７と１０）。このため、リード線を第１のリード線
と第２のリード線とからなる上下２層構造にし、第２の
リード線１６を用いることにより他の端子と電気的に接
続されることなく、１つのリード線１２、１３（１０と
１５はどちらか１つを省略することが可能）につないで
いることを特徴とする。（図１、図２、図３）。
【０００６】本発明の他の一実施形態によれば、半導体
素子の少なくとも１つ以上の端子を２つ以上に分散した
電極パッド部２５から取ることにより、前記半導体素子
上に配置されるアルミ電極部の抵抗を低減する。また、
前記電極パッド部２５は、前記半導体素子上、もしく
は、前記半導体素子とできるだけ近くに形成し、アルミ
配線を半導体チップの周辺まではわせるようなことはし
ない。ここで、ブリッジ回路の場合には半導体チップの
周辺からの電極パッド部２５の距離が接地側電極パッド
（２１の領域の電極パッド）、負荷側電極パッド（２２
の領域の電極パッド）、電源側電極パッド（２３の領域
の電極パッド）の順番で遠くなるように配置することに
よりアルミ電極の抵抗を低減する。そして、電極パッド
部２５にバンプを形成しボンディングワイヤを介さずに
リード線に直接つなぐことを特徴とする。（図４）
【０００７】
【作用】本発明によれば、半導体素子上に配置されるア
ルミ電極部の抵抗とアルミ配線の抵抗（とボンディング
ワイヤの抵抗）を低減できるため、半導体集積回路装置
においてオン抵抗の絶対値が小さいパワーＭＯＳトラン
ジスタを内蔵でき、同時に最大電流容量を高くすること
も可能となるという効果がある。
【０００８】
【実施例】以下、本発明の実施例を、図面を参照してよ
り詳細に説明する。
【０００９】図１は本発明の第１の実施例の半導体集積
回路装置の平面図である。この図１では、図３の等価回
路図に示すようにＨブリッジ回路と制御回路部５を内蔵
した半導体チップ２０と、パッケージのリード線１０〜
１７、１９とボンディングワイヤ９を示してある。
【００１０】図３の等価回路図に示すように、半導体チ
ップ２０は下アーム用のパワーＭＯＳトランジスタ１、
２と、上アーム用パワーＭＯＳトランジスタ３、４と、
制御回路部５とで構成されている。
【００１１】６は接地側の電極パッドで、下アーム用の
パワーＭＯＳトランジスタ１、２のソース端子となって
いる。
【００１２】７は負荷側の電極パッドで、下アーム用の
パワーＭＯＳトランジスタ１、２と上アーム用パワーＭ
ＯＳトランジスタ３、４のドレイン端子となっている。
【００１３】８は電源側の電極パッドで、上アーム用の
パワーＭＯＳトランジスタのソース端子３、４となって
いる。
【００１４】電極パッド６、７、８に沿った半導体チッ
プ２０の断面図を、図２に示してある。説明の都合上、
ここでは電極パッド６、７、８にくらべ、半導体素子の
内部構造が大きくなるように示した。図の左には下アー
ム用のＮチャネルＭＯＳトランジスタ１または２を、図
の右には上アーム用のＰチャネルＭＯＳトランジスタ３
または４を示してある。
【００１５】尚、１０１はＰ型半導体基板、１０２は高
不純物濃度のＮ型埋込層、１０４はＰ型分離領域、１０
５はＮ型分離領域、１０６は表面絶縁保護膜、１０７は
ゲート多結晶シリコン電極、１０８はＰ型ベース領域、
１０９と１１０はＮ型ソース領域、１１１は１層目のア
ルミ電極からなるソース電極層、１１２は層間絶縁膜、
１１３は２層目のアルミ電極からなるドレイン電極層、
１１４はファイナルパッシベーション用絶縁膜である。
【００１６】これらのパワーＭＯＳトランジスタは通常
のパワーＭＯＳトランジスタと同様にセル構造をメッシ
ュ状につくるため、平面図的にはＭＯＳトランジスタの
素子上には１層目のアルミ電極からなるソース電極層１
１１と２層目のアルミ電極１１３からなるドレイン電極
層でおおわれた構造となる。一方、低オン抵抗のパワー
ＭＯＳトランジスタを得るためには素子のメッシュ数を
増やし素子面積を大きく取る必要があるが、素子を流れ
る電流はパワーＭＯＳトランジスタの平面構造と同様な
平面構造を有するソース電極層１１１とドレイン電極層
１１３にも流れる。アルミ電極のシート抵抗は厚さが１
μｍのとき約２８ｍΩであるため、１Ω程度以下のオン
抵抗のＭＯＳトランジスタを形成する場合には、アルミ
電極の形状、すなわち素子の形状や電極パッドの位置が
パワーＭＯＳトランジスタのオン抵抗の絶対値に大きく
影響することとなる。また、同時にアルミ電極により最
大電流容量も制限されることとなる。
【００１７】図１に示した本発明の実施例では、接地側
端子の電極パッド６を２ヵ所に分散させ、負荷側端子の
電極パッド７を上下各々２ヵ所に分散させ、電源側端子
の電極パッド８は全部で３ヵ所に分散させることによ
り、アルミ電極の抵抗成分を低減している。また、半導
体チップの周辺側に下アーム素子を配置し、半導体チッ
プの内側に上アーム素子を配置しているために、半導体
チップ周辺から電極パッドまでの距離が接地側電極パッ
ド６、負荷側電極パッド７、電源側電極パッド８の順番
で遠くなるように配置することによりアルミの配線抵抗
を小さくすることが可能となる。なお、このままでは回
路的には同じ負荷側の端子のリード線（第１のリード線
１２と２６、１３と２８、１０と１２と１５）が接地側
のリード線を挾んで置かれることになる。そこで、本実
施例では本半導体集積回路の使い勝手を良くするため
に、リード線を第１のリード線と第２のリード線とから
なる上下２層構造にし、第２のリード線１６を用いるこ
とにより他の端子と電気的に接続されることなく、リー
ド線１２、１３につないでいる。尚、１０と１５はどち
らかを省略することが可能である。
【００１８】このリード線の上下２層構造のリード線は
第１のリード線１０、１１、１２、１３、１４、１５、
１９、２６、２７、２８の上に絶縁層を設け、この絶縁
層に第２のリード線１６と電気的に接続するためのコン
タクト部１７を設けることにより実現できる。第１のリ
ード線１１、１４と第２のリード線１６とは、二つのリ
ード線を分離するためのこの絶縁層があるために、電気
的に分離されている。
【００１９】なお、半導体チップの周辺側に上アーム素
子を配置し、半導体チップの内側に下アーム素子を配置
した場合には、半導体チップ周辺から電極パッドまでの
距離が電源側電極パッド、負荷側電極パッド、接地側電
極パッドの順番で遠くなるように配置することによりア
ルミの配線抵抗を小さくすることも可能となる。
【００２０】図４は本発明の第２の実施例の半導体集積
回路装置の平面図である。ここでは、半導体チップ２０
は図１に示した半導体チップと同じ物を使用した場合で
示してある。図４の本実施例では図１に示した場合に比
べさらに寄生抵抗を低減するためにボンディングワイヤ
を使用せずにバンプを半導体チップ２０の電極パッドと
リード線の接続に用いている（２５はバンプと電極パッ
ドの位置）。また、本実施例では、半導体チップの周辺
側に下アーム素子を配置し、半導体チップの内側に上ア
ーム素子を配置しているために、半導体チップ周辺から
電極パッドまでの距離が接地側電極パッド部（２１の領
域の電極パッド）、負荷側電極パッド部（２２の領域の
電極パッド）、電源側電極パッド部（２３の領域の電極
パッド）の順番で遠くなるように配置し、さらにリード
線２１、２２、２３のレイアウトを容易にするため、分
散した電極パッド部２５は半導体チップ２０の周辺と並
行になるようにしてある。ここでは、分散した電極パッ
ド部は半導体チップ２０の周辺と並行に１列だけ配置し
た図となっているが、パワーＭＯＳトランジスタ１、
２、３、４の面積により複数列設けても良い。なお、２
４は制御回路部５のリード線である。
【００２１】なお、これまでの説明で述べたリード線は
一般的にはパッケージのフレームを示すが、図４の実施
例の場合には、半導体チップをベアチップとして使用す
る場合の基板に埋め込まれる配線として考えても良い。
【００２２】また、以上の説明では半導体素子の例とし
てパワーＭＯＳトランジスタを取り上げて説明を行った
がバイポーラトランジスタなど他の半導体素子を用いた
場合にも同様の効果があることはいうまでもない。
【００２３】
【発明の効果】本発明によれば、半導体素子上に配置さ
れるアルミ電極部の抵抗とアルミ配線の抵抗（とボンデ
ィングワイヤの抵抗）を低減できるため、半導体集積回
路装置においてオン抵抗の絶対値が小さいパワーＭＯＳ
トランジスタを内蔵でき、同時に最大電流容量を高くす
ることも可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路装置の
平面図である。
【図２】本発明の第１の実施例の半導体チップの断面図
である。
【図３】本発明の第１の実施例の半導体チップの等価回
路図である。
【図４】本発明の第２の実施例の半導体集積回路装置の
平面図である。
【符号の説明】
１，２…下アーム用パワーＭＯＳトランジスタ、３，４
…上アーム用パワーＭＯＳトランジスタ、５…制御回路
部、６…接地側電極パッド、７…負荷側端子電極パッ
ド、８…電源側電極パッド、９…ボンディングワイヤ、
１０，１５，２７…電源側端子用リード線（第１のリー
ド線）、１１，１４…接地側端子用リード線（第１のリ
ード線）、１２，１３，２６、２８…負荷側端子用リー
ド線（第１のリード線）、１６…第２のリード線、１７
…第１のリード線と第２のリード線を電気的に接続する
コンタクト部、１８…制御回路部用の電極パッド、１９
…制御回路部用のリード線、２０…半導体チップ、２１
…接地側端子用リード線、２２…負荷側端子用リード
線、２３…電源側端子用リード線、２４…制御回路部用
のリード線、２５…電極パッド部（バンプ部）、１０１
…Ｐ型半導体基板、１０２…Ｎ型埋込層、１０３…Ｎ型
エピタキシャル層、１０４，１０８，１１０…Ｐ型拡散
層、１０５，１０９…Ｎ型拡散層、１０６，１１２，１
１４…絶縁層、１０７…ゲート電極層、１１１…第１の
アルミ電極層、１１３…第２のアルミ電極層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の電源側端子または接地側端子
    と負荷側端子の各々に電極パッドを設け、この２つの端
    子の少なくとも１つには２つ以上の電極パッドを設けた
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】ブリッジ回路の接地側端子と電源側端子と
    負荷側端子の各々に電極パッドを設け、この３つの端子
    の少なくとも１つには２つ以上の電極パッドを設けたこ
    とを特徴とする半導体集積回路装置。
  3. 【請求項３】半導体素子の端子の少なくとも１つは２つ
    以上の電極パッドに分散させて配置し、各々の電極パッ
    ドから各々第１のリード線に接続するボンディングワイ
    ヤを設け、前記第１のリード線から第２のリード線を介
    すことにより、前記２つ以上の電極パッドに分散させて
    いた電流通路を共通のリード線に接続することを特徴と
    する半導体集積回路装置。
  4. 【請求項４】半導体素子の端子の少なくとも１つは２つ
    以上の電極パッドに分散させて配置し、各々の電極パッ
    ドにはバンプを設けボンディングワイヤを介さずに直接
    リード線と接続することを特徴とする半導体集積回路。
  5. 【請求項５】ブリッジ回路の接地側端子と電源側端子と
    負荷側端子の各々に電極パッドを設け、これらの電極パ
    ッドの半導体チップ周辺のなかの一つの辺からの距離が
    接地側電極パッド、負荷側の電極パッド、電源側電極パ
    ッドの順番か、または、電源側電極パッド、負荷側電極
    パッド、接地側電極パッドの順番に遠くなることを特徴
    とする半導体集積回路装置。
  6. 【請求項６】ブリッジ回路の接地側端子と電源側端子と
    負荷端子の各々に電極パッドを設け、これらの電極パッ
    ドの半導体チップ周辺のなかの一つの辺からの距離が接
    地側電極パッド、負荷側電極パッド、電源側電極パッド
    の順番か、または、電源側電極パッド、負荷側電極パッ
    ド、接地側電極パッドの順番に遠くなることを特徴とす
    る請求項２から請求項５記載の半導体集積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233509A (ja) * 1997-02-12 1998-09-02 Motorola Semiconducteurs Sa 半導体パワー・デバイス
US8853940B2 (en) 2001-04-23 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Display device with seal member

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JPH10233509A (ja) * 1997-02-12 1998-09-02 Motorola Semiconducteurs Sa 半導体パワー・デバイス
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