JPH01276673A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

Info

Publication number
JPH01276673A
JPH01276673A JP10503788A JP10503788A JPH01276673A JP H01276673 A JPH01276673 A JP H01276673A JP 10503788 A JP10503788 A JP 10503788A JP 10503788 A JP10503788 A JP 10503788A JP H01276673 A JPH01276673 A JP H01276673A
Authority
JP
Japan
Prior art keywords
region
source
substrate
conductivity type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10503788A
Other languages
English (en)
Inventor
Koji Takahashi
孝司 高橋
Kazuo Yamanaka
和夫 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP10503788A priority Critical patent/JPH01276673A/ja
Publication of JPH01276673A publication Critical patent/JPH01276673A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 保護素子付の縦型絶縁ゲート型半導体装置の構造に関し
。
アバランシェ耐量を向上し、応用回路において部品点数
を増加することなく、又該半導体装置に接続する制御系
の破壊の防止を目的とし。
ドレイン領域となる一導電型半導体基板と１該基板内に
その表面より形成された反対一導電型チヤネル形成用領
域及び反対一導電型ソースボンデイングパソド用領域と
、該チャネル形成用領域内にその表面より形成された一
導電型のソース領域と１該ソース領域と該基板間の該チ
ャネル形成用領域表面上にゲート絶縁膜を介して被着さ
れたゲートと、該ソースボンディングパッド用領域を貫
通して該基板内に形成された該基板より高不純物濃度の
一導電型領域と該ソースボンディングパッド用領域とで
構成されるツェナーダイオードとを仔するように構成す
る。
〔産業上の利用分野〕
本発明は保護素子行の縦型絶縁ゲート型半導体装置の構
造に関する。
モータト“ライブやプリンタのコントローラ等に用いら
れるパワーＭＯ５ＦＥＴ等の縦型絶縁ゲート型半導体装
置は１チツプ内に多数の単位ＦＥＴ　（セル）を並列接
続して構成さる。
この半導体装置の破壊を防止するために、セルの配置さ
れている活性領域（構造上電流集中が起きやすい）内で
のブレークダウンを防止することが必要である。
そのために、保護素子として前記活性領域よりも耐圧の
低いツェナーダイオードが半導体装置のソースとドレイ
ン間に外部接続されている。
〔従来の技ｆ？７） 第３図（１１，（２１は従来例による縦型絶縁ゲート型
半導体装置の平面図と断面図である。
図において、ドレインとなるｎ−５ｔ基板１の各セル領
域（活性領域）内にｐ型のチャネル形成用領域ＩＣ，ソ
ースポンディングパソド部にｐ゛型領域ＩＢが形成され
、ｐ型のチャネル形成用領域ＩＣ内にｎ゛型のソース領
域ＩＳが形成されている。
又、ｐ型のチャネル形成用領域Ｉｃの中央部には。
ｐ°型高濃度領域がソース電極５のコンタクト用として
形成されている。
ソースとドレイン間はゲート絶縁膜としてＳｉｎｇ膜２
を、ソースボンディングバソド部周囲は厚いＳｉＯ□膜
２Ｔ全２ＴてゲートとしてポリＳｉ膜３が形成されてい
る。
ゲート３上には層間絶縁膜として気相成長（ＣＶＤ）法
によるＳ　ｉ　０．２膜４を介して、ソ　２領域Ｉｓ。
チャネル形成用領域ＩＣの中央部及びソースボンディン
グパソド部のρ゛型領域ＩＢに接続するＡ１層からなる
ソース電↑）５が形成され、又ソース電極５と分濯して
ゲート３上には直接ゲートボンディングバ・７ド部と各
セルまでの経路内に各セルを連結するＡ１層からなるケ
゛−ト電極６　（平面図参照）が形成されている。
ｎ−−５ｉ基板１の裏面にはドレイン電極７が形成され
ている。
平面図のＳとＧはぞれぞれソースとゲートのポンディン
グパッドである。
この構造においては、１Ｊ１１常セルのソースとドレイ
ン間の耐圧は、ソースボンディングパソド直下のｐｎ接
合の耐圧以下となる。
従って、セルのチャネル形成用領域内の特定個所（図の
矢印の個所等）でアバランシェブレークダウンが生ずる
。
〔発明が解決しようとする課題〕
スイッチング応用回路等において、セルのチャネル形成
用領域内の特定個所でブレークダウンが起きるとそこに
電流が集中し、半導体装置が破壊してしまう。
これを防止するため、半導体のソースとドレイン間に上
記半導体装置よりも耐圧の低いツェナーダイオードを別
途外付けしていたが部品点数の増加となる。
本発明は縦型絶縁ゲート型半導体装置の応用回路におい
て２部品点数を増加することなく、半導体装置のアバラ
ンシェ耐量を向上し、半導体装置の破壊を防止すること
を目的とする。
〔課題を解決するための手段〕
上記課Ｊの解決は、ドレイン領域となる一導電型領域体
基板と、該基板内にその表面より形成された反対導電型
チャネル形成用り１域及び反対導電型ソースボンディン
グパッド用領域と、該チャネル形成用領域内にその表面
より形成された一導電型のソース領域と、該ソース領域
ど該基板間の該チャネル形成用領域表面上にゲート絶縁
膜を介して被着されたゲートと、該ソースボンディング
パッド用領域を貫通して該基板内に形成された該基板よ
り高不純物濃度の一導電型領域と該ソースボンディング
パッド用領域とで構成されるツェナーダイオードとを有
する絶縁ゲート型半導体装置にＪ、り達成される。
〔作用〕
本発明は比較的広い面積を持つソースボンディングパソ
ド部を利用して、ここに保護素子としてソースとドレイ
ン間にツェナーダイオードを活性領域のセル耐圧よりも
低い耐圧を持つように形成し、ブレークダウンを活性領
域のチャネル形成用領域で起こすのを防止すると共に、
大面禎を持つソースボンディングパソド部のツェナーダ
イオードでブレークダウンを起こさせて、アバランシェ
耐量を向上するようにしたものである。
〔実施例〕
第１図（１１，（２１は本発明の一実施例による縦型絶
縁ケ゛−ト型半導体装置の平面図と断面図である。
図において、ドレイン領域となる抵抗率１Ωｃｎ＋で厚
さ９μｍのｎ−５ｉ基板〔実施例ではｎ゛型基板（ｎ’
−５ｕｂ、）上のエビ層〕　■の各セル領域（活性領域
）内に不純物濃度ＩＨ１８ｃｍ−’で厚さ２．７μｍの
ｐ型チャネル形成用領域ＩＣ９ ｐ型のチャネル形成用領域ＩＣ内に不純物）；度２［’
２０ｃｍ−’で厚さ１．２μｍのｎ゛型のソース領域Ｉ
Ｓが形成されている。
ｐ型のチャネル形成用領域ＩＣの中央部はｐ゛型高；度
領域がソース電極５のコンタクト用として形成されてい
る。
ソースボンディングバソド部にツェナーダイオード形成
用の不純物濃度５Ｅ１７ｃｍ−’で厚さ３μｍのｎ′層
ＩＺＮが形成され、更に、ｎ゛層ＩＺＮを覆うように不
純物濃度２Ｆ１９ｃｍ−３で厚さ１．５μｍのｐ′居Ｉ
Ｚｒ’が形成されている。
ｐ゛層ＩＺＰはチャネル形成用領域ＩＣと同時に形成さ
れてもよいし、あるいは単独に形成してされてもよい。
この構造では、　ρ゛型のガードリングＩＧが。
ｐ′層ＩＺｒ’とｎ−Ｓｉ　ｆＪ仮ｌとて形成されるｐ
ｎ１２合の周辺部のみを覆うようにして深く形成されて
いるが、これはｐｎ接合の周辺部でのブレークダウンを
防止するだめのものであるが、場合によってはこれが形
成されないこともある。
このｐ°型のガードリングＩＧは、チャネル形成用領域
内のｐ°型型心濃度領域同時に形成されてもよい。
基板上において、ソースとドレイン間はゲート客色縁膜
として厚さ５００人の５ｉ０２膜２を、ソースボンディ
ングパソド部周囲は厚さ８０００人のＳｉＯ□膜２Ｔを
介して、ゲートとして厚さ６０００人のポリＳｉ膜３が
形成されている。
ゲート３上には層間絶縁膜としてＣＶＤ法による５ｉＯ
ｚ膜４を介して、ソース領域ＩＳ、チャネル形成用Ｓｉ
域ＩＣの中央部及びソースボンディングパソト部のｐ゛
型領域ＩＺｒ’に接続する厚さ４μｍの１層からなるソ
ース電極５が形成され、又ソース電極５と分雛してデー
ト３上には直接ゲートポンディングパッド部と各セルま
での経路内に厚さ４μｍのへ１層からなるゲート電極６
　（平面図参照）が形成されている。
ｎ−−３ｉ基板１の裏面には厚さ１．４μｍのＴ＋／Ｎ
ｉ／ＡｇＪｆｆｌからなるドレイン”：Ｈｔ’ｉ１が形
成されている。
第２図は本発明の絶縁ゲート型半導体装置の等価回路図
である。
図において、　ＺＤはＦＥＴのソースＳとドレインＤ間
に挿入されたツェナーダイオードである。ここで、Ｇは
ゲートを示す。
〔発明の効果〕
以上説明したように本発明によれば、縦型絶縁ゲート型
上４体装置のアバランシェ耐■を向」−でき、該半導体
装置の破壊を防止できる。
又、応用凹Ｓ８において部品点数を増加することはない
。
【図面の簡単な説明】
第１図（１１，（２１は本発明の一実施例による縦型絶
縁デー１−型’ｌｉ導体装置の平面図と断面図。 第２図に本発明の絶縁ゲート型半導体装置の等価回路図
。 第３図（１）、　（２１は従来例による縦型絶縁ゲート
型半導体装置の平面図と断面図である。 図において。 １はドレイン領域てｎ”’−５ｉ　基１反。 ＩＣはｐ型のチャネル形成用領域。 １Ｂはソースボンディングバソト部の ｐ゛型頌域。 ＩＳは口型のソース領域。 ＩＺＮはツェナーダイオードのｎ゛層。 ＩＺｒ’はツェナーダイオードのｐ゛層。 ＩＧはｐ゛型のガードリング。 ２はゲート絶縁段で５ｉｎ２膜。 ３ばゲートでポリＳｉ膜。 ４は層間絶縁膜でＣＶＤ−３ｉｎ２膜。 ５はＡ１層からなるソース電極。 ６はＡ１層からなるゲート電極。 ７はＴｉ／Ｎｉ／Ａｇ層力）らなるドレイン電（所（１
）邦橿り’？１４　（７）＋上口 、％ＩＩＺ 力箇芒Ｂ月０窩イ凸口取ｊ 第　２　口 （１）インゴ式二５ｋｉイクＨとｙ＋ｉ　σモ＝１男　
３　［Ｆ］

Claims (1)

  1. 【特許請求の範囲】 　ドレイン領域となる一導電型半導体基板と、該基板内
    にその表面より形成された反対導電型チャネル形成用領
    域及び反対導電型ソースボンディングパッド用領域と、 該チャネル形成用領域内にその表面より形成された一導
    電型のソース領域と、 該ソース領域と該基板間の該チャネル形成用領域表面上
    にゲート絶縁膜を介して被着されたゲートと、 該ソースボンディングパッド用領域を貫通して該基板内
    に形成された該基板より高不純物濃度の一導電型領域と
    該ソースボンディングパッド用領域とで構成されるツェ
    ナーダイオードとを有することを特徴とする絶縁ゲート
    型半導体装置。
JP10503788A 1988-04-27 1988-04-27 絶縁ゲート型半導体装置 Pending JPH01276673A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10503788A JPH01276673A (ja) 1988-04-27 1988-04-27 絶縁ゲート型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10503788A JPH01276673A (ja) 1988-04-27 1988-04-27 絶縁ゲート型半導体装置

Publications (1)

Publication Number Publication Date
JPH01276673A true JPH01276673A (ja) 1989-11-07

Family

ID=14396811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10503788A Pending JPH01276673A (ja) 1988-04-27 1988-04-27 絶縁ゲート型半導体装置

Country Status (1)

Country Link
JP (1) JPH01276673A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410171A (en) * 1992-03-30 1995-04-25 Nippondenso Co., Ltd. Vertical type semiconductor with main current section and emulation current section
EP0677877A2 (en) * 1994-03-16 1995-10-18 Hitachi, Ltd. Insulating gate type semiconductor device and power inverter using such a device
US5550067A (en) * 1992-03-30 1996-08-27 Nippondenso Co., Ltd. Method for producing semiconductor device having DMOS and NMOS elements formed in the same substrate
JP2010287909A (ja) * 2003-04-11 2010-12-24 Fuji Electric Systems Co Ltd 半導体装置および降伏電圧の決定方法
WO2016167015A1 (ja) * 2015-04-15 2016-10-20 シャープ株式会社 半導体装置および複合型半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410171A (en) * 1992-03-30 1995-04-25 Nippondenso Co., Ltd. Vertical type semiconductor with main current section and emulation current section
US5534454A (en) * 1992-03-30 1996-07-09 Nippondenso Co., Ltd. Method of producing a semiconductor device having accurate current detection
US5550067A (en) * 1992-03-30 1996-08-27 Nippondenso Co., Ltd. Method for producing semiconductor device having DMOS and NMOS elements formed in the same substrate
EP0677877A2 (en) * 1994-03-16 1995-10-18 Hitachi, Ltd. Insulating gate type semiconductor device and power inverter using such a device
EP0677877A3 (en) * 1994-03-16 1998-03-04 Hitachi, Ltd. Insulating gate type semiconductor device and power inverter using such a device
JP2010287909A (ja) * 2003-04-11 2010-12-24 Fuji Electric Systems Co Ltd 半導体装置および降伏電圧の決定方法
WO2016167015A1 (ja) * 2015-04-15 2016-10-20 シャープ株式会社 半導体装置および複合型半導体装置
JPWO2016167015A1 (ja) * 2015-04-15 2017-10-05 シャープ株式会社 半導体装置および複合型半導体装置

Similar Documents

Publication Publication Date Title
KR102306576B1 (ko) 반도체 장치
JPS5825264A (ja) 絶縁ゲート型半導体装置
JPS62274664A (ja) 半導体装置
JPH01276673A (ja) 絶縁ゲート型半導体装置
JPH0427711B2 (ja)
JPS5987828A (ja) 半導体装置
JPH07105495B2 (ja) 絶縁ゲート型半導体装置
JPH08116049A (ja) 絶縁ゲート型半導体装置
JPS6257250A (ja) 半導体装置
JPH09307103A (ja) 複合型半導体装置とその製造方法
JPH0553303B2 (ja)
JP2664911B2 (ja) 半導体装置
JPH04206768A (ja) 半導体装置の保護回路
JPH04239137A (ja) 縦型電界効果トランジスタ
JPH0239468A (ja) 半導体装置
JPH06188369A (ja) 静電気破壊防止層を有する半導体回路
JPH02186673A (ja) 半導体装置
JPS61256665A (ja) 半導体集積回路の入力保護装置
JP2676958B2 (ja) 縦型電界効果トランジスタ
JPH02192170A (ja) 半導体素子
JP2822727B2 (ja) 半導体入力保護装置
JPS627160A (ja) 半導体装置
JPS5810834A (ja) 半導体装置
JPS62244172A (ja) トランジスタ
JPH0563167A (ja) 半導体装置