JPH08116049A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH08116049A JPH08116049A JP6252102A JP25210294A JPH08116049A JP H08116049 A JPH08116049 A JP H08116049A JP 6252102 A JP6252102 A JP 6252102A JP 25210294 A JP25210294 A JP 25210294A JP H08116049 A JPH08116049 A JP H08116049A
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Abstract
(57)【要約】
【目的】 ゲートに対するサージ電圧耐量の改善された
新規な構造の絶縁ゲート型半導体装置を提供する。 【構成】 第１主電極領域（ドレイン領域）となる第１
の半導体領域１０の上部に第２の半導体領域１１を形成
し、第２の半導体領域の表面に、第２の半導体領域とは
反対導電型の第３の半導体領域１９、第４の半導体領域
１２を形成し、第４の半導体領域１２の内部に第２主電
極領域（ソース領域）となる第５の半導体領域を形成し
た絶縁ゲート型半導体装置であって、第２の半導体領域
の中央部付近は第３の半導体領域を設けず、その上に酸
化膜１５を介して、ゲート抵抗１６を構成する。
新規な構造の絶縁ゲート型半導体装置を提供する。 【構成】 第１主電極領域（ドレイン領域）となる第１
の半導体領域１０の上部に第２の半導体領域１１を形成
し、第２の半導体領域の表面に、第２の半導体領域とは
反対導電型の第３の半導体領域１９、第４の半導体領域
１２を形成し、第４の半導体領域１２の内部に第２主電
極領域（ソース領域）となる第５の半導体領域を形成し
た絶縁ゲート型半導体装置であって、第２の半導体領域
の中央部付近は第３の半導体領域を設けず、その上に酸
化膜１５を介して、ゲート抵抗１６を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート構造の個別
半導体装置、特に比較的小電力の電力用途のＭＯＳＦＥ
Ｔ等のサージ電圧耐量の小さな半導体装置のゲートに対
するサージ電圧耐量向上に関するものである。
半導体装置、特に比較的小電力の電力用途のＭＯＳＦＥ
Ｔ等のサージ電圧耐量の小さな半導体装置のゲートに対
するサージ電圧耐量向上に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴ等の絶縁ゲート半導体装置
において、ゲートにサージ電圧が印加された場合、ゲー
ト・ソース間のＭＯＳコンデンサ等に電荷がチャージさ
れる。この時、このコンデンサに大きな電荷がチャージ
された場合、このＭＯＳコンデンサ両端の電圧が上がり
静電破壊を起こす。このコンデンサの容量は、チップの
面積に比例しチップサイズが小さいほど、静電耐量は弱
くなる。
において、ゲートにサージ電圧が印加された場合、ゲー
ト・ソース間のＭＯＳコンデンサ等に電荷がチャージさ
れる。この時、このコンデンサに大きな電荷がチャージ
された場合、このＭＯＳコンデンサ両端の電圧が上がり
静電破壊を起こす。このコンデンサの容量は、チップの
面積に比例しチップサイズが小さいほど、静電耐量は弱
くなる。
【０００３】この問題を解決する方法としては、ＭＯＳ
ＦＥＴのゲートにゲート抵抗を直結し、等価的にゲート
・ソース間にコンデンサを挿入しサージ電圧を抑える手
法がある。従来例のＭＯＳＦＥＴを図８に示す。図８に
おいてＭＯＳＦＥＴの第１主電極領域であるｎ+ ドレイ
ン領域１０の上に低不純物密度の高抵抗ｎ- ドリフト領
域１１が形成されている。ｎ- ドリフト領域１１の表面
に、その表面が露出するようにｐ型ベース領域１２が形
成されている。更に、このｐ型ベース領域１２中にその
表面が露出するようにＭＯＳＦＥＴの第２主電極領域で
あるｎ+ ソース領域１３を形成する。そして、ｐ型ベー
ス領域１２の表面および隣接するｐ型ベース領域の間の
ｎ- ドリフト領域１１の表面にはＳｉＯ2 などの薄い絶
縁膜１４を介してポリシリコンゲート電極６が設けられ
ている。ｎ+ ソース領域１３とｐ型ベース領域１２とを
表面で短絡するように金属ソース電極７が設けられ、ポ
リシリコンゲート電極６に接続して金属ゲート１８、ｎ
+ ドレイン領域１０に接続して金属ドレイン電極９がそ
れぞれ設けられている。図８のｎ+ ドリフト領域１１の
表面の中央部にはｐベース１９が配置され、ｐベース１
９の表面の酸化膜１５を介してポリシリコンゲート抵抗
１６が配置されている。図９は、図８に対応する平面図
であり、図９のＡ−Ａ′面に沿った断面図が図８であ
る。図９で、ｐ型ベース領域１２はｐベース１９の周辺
部に複数個の島として配置されている。さらにそれぞれ
のｐ型ベース領域１２の島の内部に４角のリング状にｎ
+ ソース領域１３が形成されている。ゲート抵抗１６
は、ｎ- ドリフト領域１１の表面にｐベース１９を拡散
により形成し、その上にゲート抵抗下酸化膜１５を成長
させ、そのゲート抵抗下酸化膜１５上に多結晶Ｓｉ等を
堆積させ形成している。なお、ｐベースはソース領域１
３とＳｉ基板表面で金属ソース電極７によりショートさ
れている。ゲート抵抗１６はゲートコンタクトホール６
１を介してゲートボンディングパッド１８８と、ゲート
コンタクトホール６２，６３を介してポリシリコンゲー
ト電極６と接続されている。
ＦＥＴのゲートにゲート抵抗を直結し、等価的にゲート
・ソース間にコンデンサを挿入しサージ電圧を抑える手
法がある。従来例のＭＯＳＦＥＴを図８に示す。図８に
おいてＭＯＳＦＥＴの第１主電極領域であるｎ+ ドレイ
ン領域１０の上に低不純物密度の高抵抗ｎ- ドリフト領
域１１が形成されている。ｎ- ドリフト領域１１の表面
に、その表面が露出するようにｐ型ベース領域１２が形
成されている。更に、このｐ型ベース領域１２中にその
表面が露出するようにＭＯＳＦＥＴの第２主電極領域で
あるｎ+ ソース領域１３を形成する。そして、ｐ型ベー
ス領域１２の表面および隣接するｐ型ベース領域の間の
ｎ- ドリフト領域１１の表面にはＳｉＯ2 などの薄い絶
縁膜１４を介してポリシリコンゲート電極６が設けられ
ている。ｎ+ ソース領域１３とｐ型ベース領域１２とを
表面で短絡するように金属ソース電極７が設けられ、ポ
リシリコンゲート電極６に接続して金属ゲート１８、ｎ
+ ドレイン領域１０に接続して金属ドレイン電極９がそ
れぞれ設けられている。図８のｎ+ ドリフト領域１１の
表面の中央部にはｐベース１９が配置され、ｐベース１
９の表面の酸化膜１５を介してポリシリコンゲート抵抗
１６が配置されている。図９は、図８に対応する平面図
であり、図９のＡ−Ａ′面に沿った断面図が図８であ
る。図９で、ｐ型ベース領域１２はｐベース１９の周辺
部に複数個の島として配置されている。さらにそれぞれ
のｐ型ベース領域１２の島の内部に４角のリング状にｎ
+ ソース領域１３が形成されている。ゲート抵抗１６
は、ｎ- ドリフト領域１１の表面にｐベース１９を拡散
により形成し、その上にゲート抵抗下酸化膜１５を成長
させ、そのゲート抵抗下酸化膜１５上に多結晶Ｓｉ等を
堆積させ形成している。なお、ｐベースはソース領域１
３とＳｉ基板表面で金属ソース電極７によりショートさ
れている。ゲート抵抗１６はゲートコンタクトホール６
１を介してゲートボンディングパッド１８８と、ゲート
コンタクトホール６２，６３を介してポリシリコンゲー
ト電極６と接続されている。
【０００４】
【発明が解決しようとする課題】しかし、図８および９
に示した従来例の場合、図１０にその等価回路を示すよ
うに、ゲートにサージが印加された場合、ゲート・ソー
ス間、つまりゲート抵抗６の下のｐベース１９とゲート
抵抗１６との間に電圧が印加され、ゲート抵抗１６の下
のゲート抵抗下酸化膜１５がコンデンサとなり、電界の
最も高くなるゲート抵抗コンタクトホール６１部直下の
ゲート抵抗下酸化膜１５が絶縁破壊するという問題があ
った。
に示した従来例の場合、図１０にその等価回路を示すよ
うに、ゲートにサージが印加された場合、ゲート・ソー
ス間、つまりゲート抵抗６の下のｐベース１９とゲート
抵抗１６との間に電圧が印加され、ゲート抵抗１６の下
のゲート抵抗下酸化膜１５がコンデンサとなり、電界の
最も高くなるゲート抵抗コンタクトホール６１部直下の
ゲート抵抗下酸化膜１５が絶縁破壊するという問題があ
った。
【０００５】そこで、本発明はこの問題点に鑑み、ＭＯ
Ｓトランジスタ等のゲートのサージ電圧耐量を向上させ
ることのできる新規な構造の半導体装置を提供すること
を目的とする。
Ｓトランジスタ等のゲートのサージ電圧耐量を向上させ
ることのできる新規な構造の半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は図１に示すように、第１主電
極領域（ドレイン領域）となる第１導電型高不純物密度
の第１の半導体領域１０と、第１の半導体領域の上部に
形成されたドリフト領域となる第１導電型の第２の半導
体領域１１と、この２の半導体領域１１の表面の所定の
部分に設けられた第２導電型の第３の半導体領域１９お
よび複数の第４の半導体領域１２と、第４の半導体領域
１２の表面に設けられた第２主電極領域（ソース領域）
となる第１導電型高不純物密度の第５の半導体領域１３
と、第３および第４の半導体領域の上部、複数の第４の
半導体領域の相互の間および第３の半導体領域と第４の
半導体領域の間の第２の半導体領域１１の上部に設けら
れたゲート絶縁膜１４と、その上部に設けられたゲート
電極６と、第２の半導体領域１１の表面部分であって、
第３および第４の半導体領域の形成されていない部分の
表面に形成されたゲート抵抗下酸化膜１５と、このゲー
ト抵抗下酸化膜１５の上部に形成されたゲート抵抗１６
とを少なく共具備し、ゲート電圧がこのゲート抵抗を介
してゲート電極に印加される縦型ＭＯＳＦＥＴであるこ
とである。ソース領域とドレイン領域とは相互に交換し
てもかまわないし、ゲート酸化膜１４は第２の半導体領
域１１の表面に形成されたＶ型あるいはＵ型の溝部に形
成されていてもかまわない。
に、本発明の第１の特徴は図１に示すように、第１主電
極領域（ドレイン領域）となる第１導電型高不純物密度
の第１の半導体領域１０と、第１の半導体領域の上部に
形成されたドリフト領域となる第１導電型の第２の半導
体領域１１と、この２の半導体領域１１の表面の所定の
部分に設けられた第２導電型の第３の半導体領域１９お
よび複数の第４の半導体領域１２と、第４の半導体領域
１２の表面に設けられた第２主電極領域（ソース領域）
となる第１導電型高不純物密度の第５の半導体領域１３
と、第３および第４の半導体領域の上部、複数の第４の
半導体領域の相互の間および第３の半導体領域と第４の
半導体領域の間の第２の半導体領域１１の上部に設けら
れたゲート絶縁膜１４と、その上部に設けられたゲート
電極６と、第２の半導体領域１１の表面部分であって、
第３および第４の半導体領域の形成されていない部分の
表面に形成されたゲート抵抗下酸化膜１５と、このゲー
ト抵抗下酸化膜１５の上部に形成されたゲート抵抗１６
とを少なく共具備し、ゲート電圧がこのゲート抵抗を介
してゲート電極に印加される縦型ＭＯＳＦＥＴであるこ
とである。ソース領域とドレイン領域とは相互に交換し
てもかまわないし、ゲート酸化膜１４は第２の半導体領
域１１の表面に形成されたＶ型あるいはＵ型の溝部に形
成されていてもかまわない。
【０００７】好ましくはゲート抵抗は図３に示すように
複数のゲート抵抗１６１，１６２，１６３，・・・・か
ら成り、この複数のゲート抵抗が金属配線１８２，１８
３，・・・・により相互に直列接続されることである。
複数のゲート抵抗１６１，１６２，１６３，・・・・か
ら成り、この複数のゲート抵抗が金属配線１８２，１８
３，・・・・により相互に直列接続されることである。
【０００８】また、好ましくは図４に示すようにゲート
抵抗が複数のゲート抵抗１６７，１６８，１６９，・・
・・の並列接続よりなることである。
抵抗が複数のゲート抵抗１６７，１６８，１６９，・・
・・の並列接続よりなることである。
【０００９】本発明の第２の特徴は図６および図７に示
すように、第１主電極領域（コレクタもしくはアノード
領域）となる第１導電型高不純物密度の第１の半導体領
域３８，５８と、この第１の半導体領域の上部に形成さ
れたドリフト領域となる第２導電型の第２の半導体領域
３２と、この第２の半導体領域３２の表面の所定の部分
に設けられた第１導電型の第３の半導体領域１９および
複数の第４の半導体領域１２と、第４の半導体領域１２
の表面に設けられた第２主電極領域（エミッタ領域、カ
ソード領域）となる第１導電型高不純物密度の第５の半
導体領域７７，７８と、第３および第４の半導体領域の
上部、複数の第４の半導体領域の相互の間および第３の
半導体領域と第４の半導体領域の間の第２の半導体領域
１１の上部に設けられたゲート絶縁膜１４と、その上部
に設けられたゲート電極６と、第２の半導体領域３２の
表面部分であって、第３および第４の半導体領域の形成
されていない部分の表面に形成されたゲート抵抗下酸化
膜１５と、このゲート抵抗下酸化膜の上部に形成された
ゲート抵抗１６とを少なく共具備し、ゲート電圧がこの
ゲート抵抗１６を介してゲート電極６に印加されるよう
なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＥＳＴ（Ｅｍｉｔｔ
ｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔｏｒ）等のＭ
ＯＳ複合型半導体装置であることである。エミッタ領域
とコレクタ領域とは、あるいはカソード領域とアノード
領域とは相互に交換してもかはわないし、ゲート酸化膜
１４は第２の半導体領域１１の表面に形成されたＶ型あ
るいはＵ型の溝部に形成されていてもかまわない。図６
および図７では第１の半導体領域３８，５８と第２の半
導体領域３２との間に第２導電型のバッファ領域３１が
形成されているが、これは耐圧を向上させるためのもの
でバッファ領域３１はなくてもよい。
すように、第１主電極領域（コレクタもしくはアノード
領域）となる第１導電型高不純物密度の第１の半導体領
域３８，５８と、この第１の半導体領域の上部に形成さ
れたドリフト領域となる第２導電型の第２の半導体領域
３２と、この第２の半導体領域３２の表面の所定の部分
に設けられた第１導電型の第３の半導体領域１９および
複数の第４の半導体領域１２と、第４の半導体領域１２
の表面に設けられた第２主電極領域（エミッタ領域、カ
ソード領域）となる第１導電型高不純物密度の第５の半
導体領域７７，７８と、第３および第４の半導体領域の
上部、複数の第４の半導体領域の相互の間および第３の
半導体領域と第４の半導体領域の間の第２の半導体領域
１１の上部に設けられたゲート絶縁膜１４と、その上部
に設けられたゲート電極６と、第２の半導体領域３２の
表面部分であって、第３および第４の半導体領域の形成
されていない部分の表面に形成されたゲート抵抗下酸化
膜１５と、このゲート抵抗下酸化膜の上部に形成された
ゲート抵抗１６とを少なく共具備し、ゲート電圧がこの
ゲート抵抗１６を介してゲート電極６に印加されるよう
なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＥＳＴ（Ｅｍｉｔｔ
ｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔｏｒ）等のＭ
ＯＳ複合型半導体装置であることである。エミッタ領域
とコレクタ領域とは、あるいはカソード領域とアノード
領域とは相互に交換してもかはわないし、ゲート酸化膜
１４は第２の半導体領域１１の表面に形成されたＶ型あ
るいはＵ型の溝部に形成されていてもかまわない。図６
および図７では第１の半導体領域３８，５８と第２の半
導体領域３２との間に第２導電型のバッファ領域３１が
形成されているが、これは耐圧を向上させるためのもの
でバッファ領域３１はなくてもよい。
【００１０】好ましくは第１の特徴と同様にゲート抵抗
は図３に示すように複数のゲート抵抗１６１，１６２，
１６３，・・・・の直列接続、あるいは図４に示すよう
に複数のゲート抵抗１６７，１６８，１６９，・・・・
の並列接続からなることである。
は図３に示すように複数のゲート抵抗１６１，１６２，
１６３，・・・・の直列接続、あるいは図４に示すよう
に複数のゲート抵抗１６７，１６８，１６９，・・・・
の並列接続からなることである。
【００１１】
【作用】本発明の第１の特徴によれば、図１に示すよう
に、ゲート抵抗１６を形成する部分の第２の半導体領域
１１の表面部分に第３の半導体領域１９が形成されてい
ない。つまり、図１のｎチャンネル型ＭＯＳＦＥＴでは
ゲート抵抗１６の直下にｐベース１９が形成されていな
い。したがって本発明の第１特徴の等価回路は図２に示
すようになり、ゲートにサージ電圧が印加された場合、
そのサージ電圧は、ゲート抵抗１６とｐベース１９との
間に印加されるのではなく、ゲート抵抗１６とｎ+ ドレ
イン領域１０との間に印加されることとなり、ゲート抵
抗下酸化膜１５にはサージ電圧全体が直接印加されな
い。したがってゲート抵抗下酸化膜１５が破壊されるの
が防止され、静電耐量が向上する。
に、ゲート抵抗１６を形成する部分の第２の半導体領域
１１の表面部分に第３の半導体領域１９が形成されてい
ない。つまり、図１のｎチャンネル型ＭＯＳＦＥＴでは
ゲート抵抗１６の直下にｐベース１９が形成されていな
い。したがって本発明の第１特徴の等価回路は図２に示
すようになり、ゲートにサージ電圧が印加された場合、
そのサージ電圧は、ゲート抵抗１６とｐベース１９との
間に印加されるのではなく、ゲート抵抗１６とｎ+ ドレ
イン領域１０との間に印加されることとなり、ゲート抵
抗下酸化膜１５にはサージ電圧全体が直接印加されな
い。したがってゲート抵抗下酸化膜１５が破壊されるの
が防止され、静電耐量が向上する。
【００１２】本発明の第２の特徴によれば、図６，７に
示すように、ゲート抵抗１６を形成する部分の第２の半
導体領域３２の表面に第３の半導体領域１９が形成され
ていない。図６のｎチャネル型ＩＧＢＴではゲート抵抗
１６の直下にｐベース１９が形成されていない。したが
ってゲートにサージ電圧が印加された場合、そのサージ
電圧はゲート抵抗１６とｐベース１９との間に印加され
るのではなく、ゲート抵抗１６とｐ+ コレクタ領域３８
あるいはｐ+ アノード領域５８との間に印加されること
となり、ゲート抵抗下酸化膜１５にはサージ電圧全体が
直接印加されない。したがって、ゲート抵抗下酸化膜１
５が破壊されるのが防止され、静電耐量が向上する。
示すように、ゲート抵抗１６を形成する部分の第２の半
導体領域３２の表面に第３の半導体領域１９が形成され
ていない。図６のｎチャネル型ＩＧＢＴではゲート抵抗
１６の直下にｐベース１９が形成されていない。したが
ってゲートにサージ電圧が印加された場合、そのサージ
電圧はゲート抵抗１６とｐベース１９との間に印加され
るのではなく、ゲート抵抗１６とｐ+ コレクタ領域３８
あるいはｐ+ アノード領域５８との間に印加されること
となり、ゲート抵抗下酸化膜１５にはサージ電圧全体が
直接印加されない。したがって、ゲート抵抗下酸化膜１
５が破壊されるのが防止され、静電耐量が向上する。
【００１３】また図３、および図４に示すようにゲート
抵抗を複数のゲート抵抗に分割し、各ゲート抵抗の下は
ほぼ完全に空乏化したｎ- ドリフト領域１１、あるいは
ｎ-ドリフト領域３２とすることによりソース・ドレイ
ン間耐圧、エミッタ・コレクタ間耐圧、カソード・アノ
ード間耐圧の低下を防止することができる。
抵抗を複数のゲート抵抗に分割し、各ゲート抵抗の下は
ほぼ完全に空乏化したｎ- ドリフト領域１１、あるいは
ｎ-ドリフト領域３２とすることによりソース・ドレイ
ン間耐圧、エミッタ・コレクタ間耐圧、カソード・アノ
ード間耐圧の低下を防止することができる。
【００１４】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。従来技術の説明に用いた図８，図９と同一部分
には同一符号を付している。図１は本発明の第１の実施
例に掛るＭＯＳＦＥＴの断面図を示す。図１においてｎ
+ 型ドレイン領域１０の上に厚さ１０〜２０μｍで不純
物密度の１０15〜１０16ｃｍ-3のｎ- ドリフト領域１１
が形成されている。ｎ- ドリフト領域１１の表面に、そ
の表面が露出するようにｐ型ベース領域１２が形成され
ている。更に、このｐ型ベース領域１２中にその表面が
露出するようにｎ+ ソース領域１３が形成されている。
そして、ｐ型ベース領域１２の表面および隣接するｐ型
ベース領域の間のｎ- ドリフト領域１１の表面には厚さ
３０〜７０ｎｍのゲート酸化膜１４を介してポリシリコ
ンゲート電極６が設けられている。
明する。従来技術の説明に用いた図８，図９と同一部分
には同一符号を付している。図１は本発明の第１の実施
例に掛るＭＯＳＦＥＴの断面図を示す。図１においてｎ
+ 型ドレイン領域１０の上に厚さ１０〜２０μｍで不純
物密度の１０15〜１０16ｃｍ-3のｎ- ドリフト領域１１
が形成されている。ｎ- ドリフト領域１１の表面に、そ
の表面が露出するようにｐ型ベース領域１２が形成され
ている。更に、このｐ型ベース領域１２中にその表面が
露出するようにｎ+ ソース領域１３が形成されている。
そして、ｐ型ベース領域１２の表面および隣接するｐ型
ベース領域の間のｎ- ドリフト領域１１の表面には厚さ
３０〜７０ｎｍのゲート酸化膜１４を介してポリシリコ
ンゲート電極６が設けられている。
【００１５】図１のｎ- ドリフト領域１１の中央部は図
８と異なりｐベース１９は形成されずに、ゲート抵抗１
６の下部となる領域を除いてｐ型ベース領域１２の近傍
にｐベース１９が配置されている。ｎ- ドリフト領域の
ｐベース１９の形成されていない部分の表面に厚さ５０
０ｎｍのゲート抵抗下酸化膜１５が形成され、その上に
厚さ３５０〜５００ｎｍのポリシリコンゲート抵抗１６
が形成されている。ポリシリコンゲート電極６、ポリシ
リコンゲート抵抗１６の上部には厚さ約１μｍ程度のＳ
ｉＯ2 膜（ＵＤＯ膜）、ＢＰＳＧ膜、ＰＳＧ膜等の絶縁
膜１７が形成され、その絶縁膜１７に形成されたコンタ
クトホールを介してｎ+ ソース領域１３とｐベース１
９、ｐ型ベース領域１２とを表面で短絡するようにＴｉ
／ＡｌあるいはＡｌ−Ｃｕ−Ｓｉ，Ａｌ−Ｓｉ等の金属
ソース電極が設けられ、ポリシリコンゲート電極６，ポ
リシリコンゲート抵抗１６に接続して金属ゲート電極８
が設けられている。裏面側は、ｎ+ ドレイン領域１０に
接続して金属ドレイン電極９が設けられている。
８と異なりｐベース１９は形成されずに、ゲート抵抗１
６の下部となる領域を除いてｐ型ベース領域１２の近傍
にｐベース１９が配置されている。ｎ- ドリフト領域の
ｐベース１９の形成されていない部分の表面に厚さ５０
０ｎｍのゲート抵抗下酸化膜１５が形成され、その上に
厚さ３５０〜５００ｎｍのポリシリコンゲート抵抗１６
が形成されている。ポリシリコンゲート電極６、ポリシ
リコンゲート抵抗１６の上部には厚さ約１μｍ程度のＳ
ｉＯ2 膜（ＵＤＯ膜）、ＢＰＳＧ膜、ＰＳＧ膜等の絶縁
膜１７が形成され、その絶縁膜１７に形成されたコンタ
クトホールを介してｎ+ ソース領域１３とｐベース１
９、ｐ型ベース領域１２とを表面で短絡するようにＴｉ
／ＡｌあるいはＡｌ−Ｃｕ−Ｓｉ，Ａｌ−Ｓｉ等の金属
ソース電極が設けられ、ポリシリコンゲート電極６，ポ
リシリコンゲート抵抗１６に接続して金属ゲート電極８
が設けられている。裏面側は、ｎ+ ドレイン領域１０に
接続して金属ドレイン電極９が設けられている。
【００１６】本発明の第１の実施例のＭＯＳＦＥＴは以
下のような方法で製造すればよい。まず抵抗率０．００
６〜０．０２Ωｃｍ程度、厚み２５０〜４５０μｍ程度
のドレイン領域１０となるｎ+ Ｓｉ基板上に、ＳｉＣｌ
4 ，ＳｉＨＣｌ3 ，ＳｉＨ2Ｃｌ2 ，あるいはＳｉＨ4
とＨ2 ガスを用いてシリコン気相エピタキシャル成長で
厚さ１０〜２０μｍ、不純物密度１０15〜１０16ｃｍ-3
程度のｎ- ドリフト領域１１となるエピタキシャル成長
層を形成する。次にＬＯＣＯＳ法等を用い、ＭＯＳＦＥ
Ｔの活性領域となる以外の部分に０．５〜１μｍのフィ
ールド酸化膜を形成する。このフィールド酸化膜をその
ままゲート抵抗下酸化膜１５として用いてもよいし、フ
ィールド酸化膜形成後にさらにゲート抵抗下酸化膜１５
を新たに形成してもよい。ＬＯＣＯＳ法を用いてフィー
ルド酸化膜を形成した場合は、次にＬＯＣＯＳ時の耐酸
化性マスクとして用いたＳｉ3 Ｎ4 膜およびその下地の
パッド酸化膜を除去すれば、ｎ- ドリフト領域１１の表
面はＳｉ表面が露出する。露出したＳｉ表面を再び加熱
酸化してゲート酸化膜１４を３０〜７０ｎｍ程度形成す
る。その上に３５０〜５００ｎｍのポリシリコン膜６，
１６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等により形成する。この後ポリシリ
コン膜６，１６をフォトリソグラフィ技術およびＲＩＥ
等を用いてゲート形状にパターンを形成し、その後この
ポリシリコンゲート６とポリシリコンゲート抵抗１６と
フィールド酸化膜をマスクとしてボロンを深さ２〜５μ
ｍ程度拡散してｐ型ベース領域１２、ｐ型ベース１９を
同時に形成する。このときポリシリコン膜６，１６は不
純物を添加され、いわゆるドープド・ポリシリコン（Ｄ
ＯＰＯＳ）膜となり低抵抗化する。次にポリシリコンゲ
ート６等に囲まれた窓の中に熱酸化又はＣＶＤ法などに
より酸化膜を形成し、その後フォトリソグラフィにより
ソース領域１３形成用の開孔を持つ酸化膜マスクを形成
し、この酸化膜とポリシリコンゲート６をマスクとして
あるいはさらにフォトレジストをマスクとしてたとえば
ドーズ量５×１０15ｃｍ-2の75Ａs + 等のイオンの注入
を行い、その後熱処理をしてｎ+ ソース領域１３をｐ型
ベース領域１２内に形成する。次に、ｎ- ドリフト領域
の表面の全面にＣＶＤ法によりＵＤＯ膜、ＢＰＳＧ膜、
ＰＳＧ膜等の絶縁膜１７を１μｍ程度形成する。
下のような方法で製造すればよい。まず抵抗率０．００
６〜０．０２Ωｃｍ程度、厚み２５０〜４５０μｍ程度
のドレイン領域１０となるｎ+ Ｓｉ基板上に、ＳｉＣｌ
4 ，ＳｉＨＣｌ3 ，ＳｉＨ2Ｃｌ2 ，あるいはＳｉＨ4
とＨ2 ガスを用いてシリコン気相エピタキシャル成長で
厚さ１０〜２０μｍ、不純物密度１０15〜１０16ｃｍ-3
程度のｎ- ドリフト領域１１となるエピタキシャル成長
層を形成する。次にＬＯＣＯＳ法等を用い、ＭＯＳＦＥ
Ｔの活性領域となる以外の部分に０．５〜１μｍのフィ
ールド酸化膜を形成する。このフィールド酸化膜をその
ままゲート抵抗下酸化膜１５として用いてもよいし、フ
ィールド酸化膜形成後にさらにゲート抵抗下酸化膜１５
を新たに形成してもよい。ＬＯＣＯＳ法を用いてフィー
ルド酸化膜を形成した場合は、次にＬＯＣＯＳ時の耐酸
化性マスクとして用いたＳｉ3 Ｎ4 膜およびその下地の
パッド酸化膜を除去すれば、ｎ- ドリフト領域１１の表
面はＳｉ表面が露出する。露出したＳｉ表面を再び加熱
酸化してゲート酸化膜１４を３０〜７０ｎｍ程度形成す
る。その上に３５０〜５００ｎｍのポリシリコン膜６，
１６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等により形成する。この後ポリシリ
コン膜６，１６をフォトリソグラフィ技術およびＲＩＥ
等を用いてゲート形状にパターンを形成し、その後この
ポリシリコンゲート６とポリシリコンゲート抵抗１６と
フィールド酸化膜をマスクとしてボロンを深さ２〜５μ
ｍ程度拡散してｐ型ベース領域１２、ｐ型ベース１９を
同時に形成する。このときポリシリコン膜６，１６は不
純物を添加され、いわゆるドープド・ポリシリコン（Ｄ
ＯＰＯＳ）膜となり低抵抗化する。次にポリシリコンゲ
ート６等に囲まれた窓の中に熱酸化又はＣＶＤ法などに
より酸化膜を形成し、その後フォトリソグラフィにより
ソース領域１３形成用の開孔を持つ酸化膜マスクを形成
し、この酸化膜とポリシリコンゲート６をマスクとして
あるいはさらにフォトレジストをマスクとしてたとえば
ドーズ量５×１０15ｃｍ-2の75Ａs + 等のイオンの注入
を行い、その後熱処理をしてｎ+ ソース領域１３をｐ型
ベース領域１２内に形成する。次に、ｎ- ドリフト領域
の表面の全面にＣＶＤ法によりＵＤＯ膜、ＢＰＳＧ膜、
ＰＳＧ膜等の絶縁膜１７を１μｍ程度形成する。
【００１７】次にフォトリソグラフィおよびＲＩＥ等を
用いて絶縁膜１７の一部を選択的に除去し、コンタクト
ホールを開孔し、Ｔｉ／Ａｌ，Ａｌ−Ｓｉ，あるいはＡ
ｌ−Ｃｕ−Ｓｉ等の金属を前面に形成した後パターニン
グし、ソース電極５および金属ゲート電極１８を同時に
形成する。裏面のｎ+ ドレイン領域にはＡｌ，Ａｕ，Ｍ
ｏ，またはＷ等の金属を堆積させて金属ドレイン電極９
を形成し、図１に示す本発明の第１の実施例の半導体装
置が完成する。本発明の構造はＵＭＯＳＦＥＴやＶＭＯ
ＳＦＥＴに適用してもよいことはもちろんである。
用いて絶縁膜１７の一部を選択的に除去し、コンタクト
ホールを開孔し、Ｔｉ／Ａｌ，Ａｌ−Ｓｉ，あるいはＡ
ｌ−Ｃｕ−Ｓｉ等の金属を前面に形成した後パターニン
グし、ソース電極５および金属ゲート電極１８を同時に
形成する。裏面のｎ+ ドレイン領域にはＡｌ，Ａｕ，Ｍ
ｏ，またはＷ等の金属を堆積させて金属ドレイン電極９
を形成し、図１に示す本発明の第１の実施例の半導体装
置が完成する。本発明の構造はＵＭＯＳＦＥＴやＶＭＯ
ＳＦＥＴに適用してもよいことはもちろんである。
【００１８】図３は本発明の第２の実施例に係るＭＯＳ
ＦＥＴのゲート抵抗周辺の平面図を示す。本発明の第２
の実施例ではゲート抵抗は、ゲート抵抗１６１，ゲート
抵抗１６２，ゲート抵抗１６３に３分割され、それぞれ
Ａｌ線１８２，１８３で接続されている。ゲート抵抗１
６１はゲートコンタクトホール６１を介してＡｌ配線１
８１によりゲートボンディングパッドに接続され、ゲー
ト抵抗１６３はゲートコンタクトホール６２を介してＡ
ｌ配線１８４によりポリシリコンゲート６に接続されて
いる。図３において、ゲート抵抗１６１，１６２，１６
３の直下にはｐベース１９が形成されていないが、ゲー
ト抵抗１６１，１６２の間、ゲート抵抗１６２と１６３
の間等、ゲート抵抗の周辺部分にはｐベース１９が形成
されている。ゲート抵抗１６１，１６２，１６３の下部
にはｐベース１９とｎ- ドリフト領域１１間で形成され
るｐｎ接合の空乏層が拡がるようにゲート抵抗１６１，
１６２，１６３の幅は設計され、ゲート抵抗直下にｐベ
ース１９がないことにより、ドレイン−ソース間耐圧が
低下することを防止している。図３のようにゲート抵抗
１６１，１６２，１６３のそれぞれの間のｐベース１９
を形成した場合、ソース、ドレイン間に電圧を印加する
と、ｐベース１９とｎ- ドリフト領域１１の間に空乏層
が広がり易くなり酸化膜がシールドされる。よって、ゲ
ート抵抗下酸化膜１５を厚くする必要がなく、ゲート抵
抗下酸化膜１５をゲート酸化膜１４と同一の厚みとする
こともでき、この場合は工程を短縮することができ、コ
ストを下げることが可能である。
ＦＥＴのゲート抵抗周辺の平面図を示す。本発明の第２
の実施例ではゲート抵抗は、ゲート抵抗１６１，ゲート
抵抗１６２，ゲート抵抗１６３に３分割され、それぞれ
Ａｌ線１８２，１８３で接続されている。ゲート抵抗１
６１はゲートコンタクトホール６１を介してＡｌ配線１
８１によりゲートボンディングパッドに接続され、ゲー
ト抵抗１６３はゲートコンタクトホール６２を介してＡ
ｌ配線１８４によりポリシリコンゲート６に接続されて
いる。図３において、ゲート抵抗１６１，１６２，１６
３の直下にはｐベース１９が形成されていないが、ゲー
ト抵抗１６１，１６２の間、ゲート抵抗１６２と１６３
の間等、ゲート抵抗の周辺部分にはｐベース１９が形成
されている。ゲート抵抗１６１，１６２，１６３の下部
にはｐベース１９とｎ- ドリフト領域１１間で形成され
るｐｎ接合の空乏層が拡がるようにゲート抵抗１６１，
１６２，１６３の幅は設計され、ゲート抵抗直下にｐベ
ース１９がないことにより、ドレイン−ソース間耐圧が
低下することを防止している。図３のようにゲート抵抗
１６１，１６２，１６３のそれぞれの間のｐベース１９
を形成した場合、ソース、ドレイン間に電圧を印加する
と、ｐベース１９とｎ- ドリフト領域１１の間に空乏層
が広がり易くなり酸化膜がシールドされる。よって、ゲ
ート抵抗下酸化膜１５を厚くする必要がなく、ゲート抵
抗下酸化膜１５をゲート酸化膜１４と同一の厚みとする
こともでき、この場合は工程を短縮することができ、コ
ストを下げることが可能である。
【００１９】図４は本発明の第３の実施例に係るＭＯＳ
ＦＥＴのゲート抵抗周辺の平面図を示す。本発明の第３
の実施例は第２の実施例の変形である。本発明の第３の
実施例ではゲート抵抗１６７，ゲート抵抗１６８，ゲー
ト抵抗１６９の３本にゲート抵抗が分割され、それぞれ
がコンタクトホール６２およびＡｌ配線１８４を介し
て、ポリシリコンゲート６に接続され、またそれぞれが
コンタクトホール６１およびＡｌ配線１８１を介してゲ
ートボンディングパッドに接続されている。ゲート抵抗
１６７，１６８，１６９の直下にはｐベース１９は形成
されていないが、その周辺部にはｐベース１９が形成さ
れ、第２の実施例と同様に、ｐベース１９とｎ- ドリフ
ト領域１１の間のｐｎ接合による空乏層がゲート抵抗１
６７，１６８，１６９の下部に拡がり、ゲート抵抗下酸
化膜１５の耐圧の負担を軽減している。
ＦＥＴのゲート抵抗周辺の平面図を示す。本発明の第３
の実施例は第２の実施例の変形である。本発明の第３の
実施例ではゲート抵抗１６７，ゲート抵抗１６８，ゲー
ト抵抗１６９の３本にゲート抵抗が分割され、それぞれ
がコンタクトホール６２およびＡｌ配線１８４を介し
て、ポリシリコンゲート６に接続され、またそれぞれが
コンタクトホール６１およびＡｌ配線１８１を介してゲ
ートボンディングパッドに接続されている。ゲート抵抗
１６７，１６８，１６９の直下にはｐベース１９は形成
されていないが、その周辺部にはｐベース１９が形成さ
れ、第２の実施例と同様に、ｐベース１９とｎ- ドリフ
ト領域１１の間のｐｎ接合による空乏層がゲート抵抗１
６７，１６８，１６９の下部に拡がり、ゲート抵抗下酸
化膜１５の耐圧の負担を軽減している。
【００２０】図５は本発明の第４の実施例に係るＭＯＳ
ＦＥＴの平面図を示し、ゲート・ソース間にツェナーダ
イオードを構成し、さらに静電耐量を向上させた場合で
ある。ゲートボンディングパッド１８８の下には、ゲー
トボンディングパッド下ポリシリコン６９が形成され、
このゲートボンディングパッド下ポリシリコン６９の内
部にｎ+ 領域６９１，６９３、およびｐ+ 領域６９２と
からなる双方向ツェナーダイオードが形成されている。
ツェナーダイオードはツェナーダイオードコンタクトホ
ール６４を介して金属ソース電極７と、ツェナーダイオ
ードコンタクトホール６５を介してゲートボンディング
パッド１８８と電気的に接続されている。また同時にゲ
ートボンディングパッド１８８はゲートコンタクトホー
ル６１を介してゲート抵抗１６に接続され、ゲート抵抗
１６はゲートコンタクトホール６２，６３を介してポリ
シリコンゲート電極６に接続されている。
ＦＥＴの平面図を示し、ゲート・ソース間にツェナーダ
イオードを構成し、さらに静電耐量を向上させた場合で
ある。ゲートボンディングパッド１８８の下には、ゲー
トボンディングパッド下ポリシリコン６９が形成され、
このゲートボンディングパッド下ポリシリコン６９の内
部にｎ+ 領域６９１，６９３、およびｐ+ 領域６９２と
からなる双方向ツェナーダイオードが形成されている。
ツェナーダイオードはツェナーダイオードコンタクトホ
ール６４を介して金属ソース電極７と、ツェナーダイオ
ードコンタクトホール６５を介してゲートボンディング
パッド１８８と電気的に接続されている。また同時にゲ
ートボンディングパッド１８８はゲートコンタクトホー
ル６１を介してゲート抵抗１６に接続され、ゲート抵抗
１６はゲートコンタクトホール６２，６３を介してポリ
シリコンゲート電極６に接続されている。
【００２１】図６は本発明の第５の実施例に係るＩＧＢ
Ｔ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ Ｔ
ｒａｎｓｉｔｏｒ）の断面図である。図６において厚さ
２５０〜３００μｍのｐ+ コレクタ領域３８の上に厚さ
１０〜２０μｍのｎ+ バッファ層３１が形成され、その
上に厚さ５０〜１１０μｍのｎ- ドリフト領域３２が形
成されている。ｎ+ バッファ層３１は省略してもよい。
ｎ- ドリフト領域３２の表面に深さ５〜２０μｍのｐ型
ベース領域１２およびｐベース１９が形成され、ｐ型ベ
ース領域１２の内部にはｎ+ エミッタ領域が形成されて
いる。ｎ- ドリフト領域３２の中央部にはｐベース１９
は形成されず、その上部にベース抵抗下酸化膜１５とポ
リシリコンベース抵抗１６が形成されている。またｎ+
エミッタ領域７７，ｐ型ベース領域１２、ｐベース９と
を表面で金属エミッタ電極３７で電気的に接続してい
る。裏面のｐ+ コレクタ領域３８には金属コレクタ電極
３９が形成されている。本発明の第５の実施例は、ｎバ
ッファ付ＩＧＢＴ以外のコレクタショート型ＩＧＢＴ等
に適用できることはもちろんである。
Ｔ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ Ｔ
ｒａｎｓｉｔｏｒ）の断面図である。図６において厚さ
２５０〜３００μｍのｐ+ コレクタ領域３８の上に厚さ
１０〜２０μｍのｎ+ バッファ層３１が形成され、その
上に厚さ５０〜１１０μｍのｎ- ドリフト領域３２が形
成されている。ｎ+ バッファ層３１は省略してもよい。
ｎ- ドリフト領域３２の表面に深さ５〜２０μｍのｐ型
ベース領域１２およびｐベース１９が形成され、ｐ型ベ
ース領域１２の内部にはｎ+ エミッタ領域が形成されて
いる。ｎ- ドリフト領域３２の中央部にはｐベース１９
は形成されず、その上部にベース抵抗下酸化膜１５とポ
リシリコンベース抵抗１６が形成されている。またｎ+
エミッタ領域７７，ｐ型ベース領域１２、ｐベース９と
を表面で金属エミッタ電極３７で電気的に接続してい
る。裏面のｐ+ コレクタ領域３８には金属コレクタ電極
３９が形成されている。本発明の第５の実施例は、ｎバ
ッファ付ＩＧＢＴ以外のコレクタショート型ＩＧＢＴ等
に適用できることはもちろんである。
【００２２】図７は本発明の第６の実施例に係るＥＳＴ
（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔ
ｏｒ）の断面図である。図７のＥＳＴは金属カソード電
極５７、ｎ+ ソース領域７９、ｎ+ フローティングカソ
ード領域７８、ｐ型ベース領域１２、ｐ+ 領域１２２、
ｎ- ドリフト領域３２、ｎバッファ層３１、ｐ+ アノー
ド領域５８、金属アノード電極５９、ポリシリコンゲー
ト電極６、ゲート酸化膜１４等から構成されている。第
１，第５の実施例と同様ｎ- ドリフト３２の中央部には
ｐベース１９は形成されず、ｐベースの形成されていな
い部分のｎ- ドリフト領域３２の表面にゲート抵抗下酸
化膜１５を介してポリシリコンゲート抵抗１６が形成さ
れている。ポリシリコンゲート電極６に正の電圧を印加
することによりｐ型ベース領域１２の表面に形成された
ｎ+ ソース領域７９を有するｎチャネルＭＯＳＦＥＴが
導通し、ｎ+ フローティングカソード７８、ｐ型ベース
領域１２、ｎ- ドリフト領域３２、ｎバッファ層３１、
ｐ+ アノード領域５８からなるｎｐｎｐサイリスタがタ
ーンオンする。
（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓｔ
ｏｒ）の断面図である。図７のＥＳＴは金属カソード電
極５７、ｎ+ ソース領域７９、ｎ+ フローティングカソ
ード領域７８、ｐ型ベース領域１２、ｐ+ 領域１２２、
ｎ- ドリフト領域３２、ｎバッファ層３１、ｐ+ アノー
ド領域５８、金属アノード電極５９、ポリシリコンゲー
ト電極６、ゲート酸化膜１４等から構成されている。第
１，第５の実施例と同様ｎ- ドリフト３２の中央部には
ｐベース１９は形成されず、ｐベースの形成されていな
い部分のｎ- ドリフト領域３２の表面にゲート抵抗下酸
化膜１５を介してポリシリコンゲート抵抗１６が形成さ
れている。ポリシリコンゲート電極６に正の電圧を印加
することによりｐ型ベース領域１２の表面に形成された
ｎ+ ソース領域７９を有するｎチャネルＭＯＳＦＥＴが
導通し、ｎ+ フローティングカソード７８、ｐ型ベース
領域１２、ｎ- ドリフト領域３２、ｎバッファ層３１、
ｐ+ アノード領域５８からなるｎｐｎｐサイリスタがタ
ーンオンする。
【００２３】なお、以上の実施例ではｎチャネル型ＩＧ
ＢＴ ｎチャネル型ＭＯＳトランジスタ等のｎチャネル
型半導体装置について説明したが、導電型を逆にしｐチ
ャネル型としてもよいことはもちろんである。なお、本
発明の実施例では，ＭＯＳＦＥＴ，ＩＧＢＴ，ＥＳＴに
ついて説明したが、これ以外の絶縁ゲート型半導体装
置、たとえばＭＣＴ（ＭＯＳ−Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ），ＢＲＴ（Ｂａｓｅ Ｒｅｓｉｓ
ｔａｎｃｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏ
ｒ），ＭＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ Ｇａｔｅ
Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏｒ），ＤＭＴ
（Ｄｅｐｌｅｔｉｏｎ−Ｍｏｄｅ Ｔｈｙｒｉｓｔｏ
ｒ），あるいはＭＯＳ制御ＳＩサイリスタ等に適用可能
であることもろんである。またＳｉデバイスに限定する
必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれ
ば、特に６００℃以上での高温においても高静電耐量の
パワーデバイスが実現される。またＧａＡｓ−ＧａＡｌ
Ａｓヘテロ接合による絶縁ゲート構造の半導体装置やＩ
ｎＰの表面に形成したＳＩＯ2 膜によるＭＯＳ半導体装
置等他の絶縁ゲート型半導体装置に適用できることはも
ちろんである。特に化合物半導体に対しては良好な絶縁
膜を形成するのが困難であるので、本発明の適用によ
り、高静電耐量の化合物半導体パワーデバイスが実現で
きる。
ＢＴ ｎチャネル型ＭＯＳトランジスタ等のｎチャネル
型半導体装置について説明したが、導電型を逆にしｐチ
ャネル型としてもよいことはもちろんである。なお、本
発明の実施例では，ＭＯＳＦＥＴ，ＩＧＢＴ，ＥＳＴに
ついて説明したが、これ以外の絶縁ゲート型半導体装
置、たとえばＭＣＴ（ＭＯＳ−Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ），ＢＲＴ（Ｂａｓｅ Ｒｅｓｉｓ
ｔａｎｃｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏ
ｒ），ＭＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ Ｇａｔｅ
Ｔｒｉｇｇｅｒｅｄ Ｔｈｙｒｉｓｔｏｒ），ＤＭＴ
（Ｄｅｐｌｅｔｉｏｎ−Ｍｏｄｅ Ｔｈｙｒｉｓｔｏ
ｒ），あるいはＭＯＳ制御ＳＩサイリスタ等に適用可能
であることもろんである。またＳｉデバイスに限定する
必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成すれ
ば、特に６００℃以上での高温においても高静電耐量の
パワーデバイスが実現される。またＧａＡｓ−ＧａＡｌ
Ａｓヘテロ接合による絶縁ゲート構造の半導体装置やＩ
ｎＰの表面に形成したＳＩＯ2 膜によるＭＯＳ半導体装
置等他の絶縁ゲート型半導体装置に適用できることはも
ちろんである。特に化合物半導体に対しては良好な絶縁
膜を形成するのが困難であるので、本発明の適用によ
り、高静電耐量の化合物半導体パワーデバイスが実現で
きる。
【００２４】
【発明の効果】以上述べたように本発明によれば、ゲー
トにサージが印加されたとき、ゲート抵抗下にｐベース
がないので、ゲート抵抗下の酸化膜に電圧が印加され
ず、ゲート抵抗コンタクト部直下の酸化膜が破壊するの
を防ぎ静電耐量を向上できる。本発明は、特にチップサ
イズが小さいため、静電耐量が小さいような１Ａ〜数Ａ
クラスの絶縁ゲート型半導体装置の耐圧を向上させ、ま
た信頼性を向上させることができる。
トにサージが印加されたとき、ゲート抵抗下にｐベース
がないので、ゲート抵抗下の酸化膜に電圧が印加され
ず、ゲート抵抗コンタクト部直下の酸化膜が破壊するの
を防ぎ静電耐量を向上できる。本発明は、特にチップサ
イズが小さいため、静電耐量が小さいような１Ａ〜数Ａ
クラスの絶縁ゲート型半導体装置の耐圧を向上させ、ま
た信頼性を向上させることができる。
【図１】本発明の第１の実施例に係るＭＯＳＦＥＴの断
面図
面図
【図２】本発明の第１の実施例に係るＭＯＳＦＥＴの等
価回路表現
価回路表現
【図３】本発明の第２の実施例に係るＭＯＳＦＥＴのゲ
ート抵抗周辺の平面図
ート抵抗周辺の平面図
【図４】本発明の第３の実施例に係るＭＯＳＦＥＴのゲ
ート抵抗周辺の平面図
ート抵抗周辺の平面図
【図５】本発明の第４の実施例に係るＭＯＳＦＥＴの平
面図
面図
【図６】本発明の第５の実施例に係るＩＧＢＴの断面図
【図７】本発明の第６の実施例に係るＥＳＴの断面図
【図８】従来のＭＯＳＦＥＴの断面図
【図９】従来のＭＯＳＦＥＴの平面図
【図１０】従来のＭＯＳＦＥＴの等価回路
６ ポリシリコンゲート電極 ７ 金属ソース電極 ９ 金属ドレイン電極 １０ ｎ+ ドレイン領域 １１ ｎ- ドリフト領域 １２ ｐ型ベース領域 １３ ｎ+ ソース領域 １４ ゲート酸化膜 １５ ゲート抵抗下酸化膜 １６，１６１，１６２，１６３，１６７，１６８，１６
９ ゲート抵抗 １７ 絶縁膜（ＵＤＯ，ＢＰＳＧ，ＰＳＧ膜） １８ 金属ゲート １９ ｐベース ３１ ｎ+ バッファ層あるいはｎバッファ層 ３２ ｎ- ドリフト領域 ３７ 金属エミッタ電極 ３８ ｐ+ コレクタ電極 ３９ 金属コレクタ電極 ５７ 金属カソード電極 ５８ ｐ+ アノード電極 ５９ 金属アノード電極 ６１，６２，６３ ゲートコンタクトホール ６４，６５ ツェナーダイオードコンタクトホール ６９ ゲートボンディングパッド下ポリシリコン ７７ ｎ+ エミッタ領域 ７８ ｎ+ フローティングカソード領域 １２２ ｐ- 領域 １８１，１８２，１８３，１８４ Ａｌ配線 １８８ ゲートボンディングパッド ６１１，６１２，６１３，６１４ コンタクトホール ６９１，６９３ ツェナーダイオードｎ+ 領域 ６９２ ツェナーダイオードｐ+ 領域
９ ゲート抵抗 １７ 絶縁膜（ＵＤＯ，ＢＰＳＧ，ＰＳＧ膜） １８ 金属ゲート １９ ｐベース ３１ ｎ+ バッファ層あるいはｎバッファ層 ３２ ｎ- ドリフト領域 ３７ 金属エミッタ電極 ３８ ｐ+ コレクタ電極 ３９ 金属コレクタ電極 ５７ 金属カソード電極 ５８ ｐ+ アノード電極 ５９ 金属アノード電極 ６１，６２，６３ ゲートコンタクトホール ６４，６５ ツェナーダイオードコンタクトホール ６９ ゲートボンディングパッド下ポリシリコン ７７ ｎ+ エミッタ領域 ７８ ｎ+ フローティングカソード領域 １２２ ｐ- 領域 １８１，１８２，１８３，１８４ Ａｌ配線 １８８ ゲートボンディングパッド ６１１，６１２，６１３，６１４ コンタクトホール ６９１，６９３ ツェナーダイオードｎ+ 領域 ６９２ ツェナーダイオードｐ+ 領域
Claims (4)
- 【請求項１】 第１主電極領域となる第１導電型高不純
物密度の第１の半導体領域と、該第１の半導体領域の上
部に形成された第１導電型の第２の半導体領域と、該第
２の半導体領域の表面の所定の部分に設けられた第２導
電型の第３の半導体領域および複数の第４の半導体領域
と、該第４の半導体領域の表面に設けられた第２主電極
領域となる第１導電型高不純物密度の第５の半導体領域
と、 該第３および第４の半導体領域の上部、複数の第４の半
導体領域の相互の間および第３の半導体領域と第４の半
導体領域の間の該第２の半導体領域の上部に設けられた
ゲート絶縁膜と、その上部に設けられたゲート電極と、 該第２の半導体領域の表面部分であって、該第３および
第４の半導体領域の形成されていない部分の表面に形成
されたゲート抵抗下酸化膜と、該ゲート抵抗下酸化膜の
上部に形成されたゲート抵抗とを少なく共具備し、 ゲート電圧が該ゲート抵抗を介して該ゲート電極に印加
されることを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 第１主電極領域となる第１導電型高不純
物密度の第１の半導体領域と、該第１の半導体領域の上
部に形成された第２導電型の第２の半導体領域と、該第
２の半導体領域の表面の所定の部分に設けられた第１導
電型の第３の半導体領域および複数の第４の半導体領域
と、該第４の半導体領域の表面に設けられた第２主電極
領域となる第２導電型高不純物密度の第５の半導体領域
と、 該第３および第４の半導体領域の上部、複数の第４の半
導体領域の相互の間および第３の半導体領域と第４の半
導体領域の間の該第２の半導体領域の上部に設けられた
ゲート絶縁膜と、その上部に設けられたゲート電極と、 該第２の半導体領域の表面部分であって、該第３および
第４の半導体領域の形成されていない部分の表面に形成
されたゲート抵抗下酸化膜と、該ゲート抵抗下酸化膜の
上部に形成されたゲート抵抗とを少なく共具備し、 ゲート電圧が該ゲート抵抗を介して該ゲート電極に印加
されることを特徴とする絶縁ゲート型半導体装置。 - 【請求項３】 前記ゲート抵抗を複数本具備し、該複数
本のゲート抵抗が金属配線により相互に直列接続された
ことを特徴とする請求項１又は２記載の絶縁ゲート半導
体装置。 - 【請求項４】 前記ゲート抵抗は複数のゲート抵抗の並
列接続からなることを特徴とする請求項１又は２記載の
絶縁ゲート型半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25210294A JP3311166B2 (ja) | 1994-10-18 | 1994-10-18 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25210294A JP3311166B2 (ja) | 1994-10-18 | 1994-10-18 | 絶縁ゲート型半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH08116049A true JPH08116049A (ja) | 1996-05-07 |
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ID=17232540
Family Applications (1)
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|---|---|---|---|
| JP25210294A Expired - Fee Related JP3311166B2 (ja) | 1994-10-18 | 1994-10-18 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311166B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083964A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 半導体素子及びこれを用いた半導体装置と変換器 |
| KR100738070B1 (ko) * | 2004-11-06 | 2007-07-12 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 |
| JP2009245985A (ja) * | 2008-03-28 | 2009-10-22 | Sanken Electric Co Ltd | 半導体装置 |
| US9553084B2 (en) | 2013-09-09 | 2017-01-24 | Mitsubishi Electric Corporation | Switching element, semiconductor device, and semiconductor device manufacturing method |
| CN109585535A (zh) * | 2017-09-28 | 2019-04-05 | 三菱电机株式会社 | 碳化硅半导体装置 |
| JP2019068035A (ja) * | 2017-09-28 | 2019-04-25 | 三菱電機株式会社 | 炭化珪素半導体装置 |
-
1994
- 1994-10-18 JP JP25210294A patent/JP3311166B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083964A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 半導体素子及びこれを用いた半導体装置と変換器 |
| KR100738070B1 (ko) * | 2004-11-06 | 2007-07-12 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 |
| JP2009245985A (ja) * | 2008-03-28 | 2009-10-22 | Sanken Electric Co Ltd | 半導体装置 |
| US9553084B2 (en) | 2013-09-09 | 2017-01-24 | Mitsubishi Electric Corporation | Switching element, semiconductor device, and semiconductor device manufacturing method |
| CN109585535A (zh) * | 2017-09-28 | 2019-04-05 | 三菱电机株式会社 | 碳化硅半导体装置 |
| JP2019068035A (ja) * | 2017-09-28 | 2019-04-25 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| CN109585535B (zh) * | 2017-09-28 | 2022-02-25 | 三菱电机株式会社 | 碳化硅半导体装置 |
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|---|---|
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