本発明の実施の形態に係る炭化珪素半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施形態は一態様を示したものであり、実施形態は発明に限定的解釈を与えるものではない。以下に説明する実施形態と図面の開示内容は例示であり、それらの例示によって発明を限定的に解釈すべきではない。
実施の形態1.
図1は、実施の形態1に係る炭化珪素半導体装置の平面図である。図2は図1のA−A’線における断面図である。図1においては、簡単のため、フィールド絶縁膜、層間絶縁膜、およびゲート内蔵抵抗につながるポリシリコンは除外している。また、ゲート内蔵抵抗20は炭化珪素半導体装置10の内部に埋め込まれているので、平面図では見えない。しかし、説明の便宜上、平面図におけるゲート内蔵抵抗20の位置を表した。
実施の形態1に係る炭化珪素半導体装置10は、図2に示すように、n型のドリフト層40を備えている。ドリフト層40は、例えば図30に示されるn型基板43の上に、エピタキシャル成長などによって形成される。ドリフト層40のドナー濃度は例えば1×1014cm−3〜1×1017cm−3とすることができる。炭化珪素半導体基板41は、ドリフト層40と、ドリフト層40の一部の表層部に形成されたp型のウェル領域42とを有している。ウェル領域42のアクセプタ濃度は例えば1×1014cm−3〜1×1018cm−3の範囲とすることができる。ウェル領域42の不純物濃度および厚みは均一でなくてもよい。炭化珪素半導体基板41の上にフィールド絶縁膜47が設けられている。すなわち、ウェル領域42の上に絶縁膜としてフィールド絶縁膜47が設けられている。ウェル領域42の上の絶縁膜の厚さは、フィールド絶縁膜47と同じ厚さである。
フィールド絶縁膜47上にゲート内蔵抵抗20が設けられている。ゲート内蔵抵抗20は、絶縁膜の上に接するポリシリコンで形成することができる。ゲート内蔵抵抗20上には、これを平面視上で覆う層間絶縁膜50が設けられている。層間絶縁膜50の上には、ゲートコンタクト配線15とゲート配線16が設けられている。図28には、ゲートコンタクト配線15がゲートパッド14と接続されたことが示されている。ゲートコンタクト配線15は、ゲート内蔵抵抗20と平面視で重なる。ゲート配線16はゲートコンタクト配線15と離れて設けられている。ゲート配線16は、ゲート内蔵抵抗20と平面視で重なる。ゲート配線16は、ゲートコンタクト配線15に対向している。例えば、ゲート配線16とゲートコンタクト配線15を平行に設けることができる。
図2には、第1ゲートコンタクト17aと第2ゲートコンタクト17bが示されている。第1ゲートコンタクト17aは、例えば層間絶縁膜50の貫通孔に設けられ、ゲートコンタクト配線15とゲート内蔵抵抗20を電気的に接続する。第2ゲートコンタクト17bは、例えば層間絶縁膜50の貫通孔に設けられ、ゲート配線16とゲート内蔵抵抗20を電気的に接続する。
前述のドリフト層40は、ウェル領域42又はフィールド絶縁膜47の底面に接触させることができる。フィールド絶縁膜47と炭化珪素半導体基板41の間にゲート酸化膜が形成されていてもよい。
図1に示すゲートパッド14は、ゲート信号線を炭化珪素半導体装置10の外部から設置するために設けられたパッドである。そのため、ゲートパッド14は信号線設置のための十分な面積を有している。ゲートパッド14の大きさは例えば30μm×30μm以上とすることができる。ゲートパッド14は例えばアルミを材料として形成することができる。
ゲートコンタクト配線15は、ゲートパッド14と同一の材料で、ゲートパッド14の1辺よりも小さい幅で、ゲートパッド14に接続して形成される。ゲートコンタクト配線15は、例えば細長い直線的な形状を有し、その一端がゲートパッド14の側面に接する。ゲートコンタクト配線15の幅は例えば10μm以上100μm以下程度とすることが好適である。
ゲート配線16は、炭化珪素半導体装置10のトランジスタ領域に形成されたポリシリコンと電気的に接続している。ゲート配線16の幅は例えば10μm以上100μm以下程度とすることが好適である。ゲート配線16はゲートパッド14と同一の材料で形成してもよい。ゲートコンタクト配線15とゲート配線16は、ゲート内蔵抵抗20と平面視で重なっている。これらの重なる位置に、第1ゲートコンタクト17aと第2ゲートコンタクト17bがある。
ゲート内蔵抵抗20とは、平面視において、第1ゲートコンタクト17aと第2ゲートコンタクト17bの直下の部分と、第1ゲートコンタクト17aと第2ゲートコンタクト17bに挟まれる部分を含むポリシリコン領域のことを指す。
実施の形態1の炭化珪素半導体装置10は、例えば層間絶縁膜の上に形成されたソース電極を備える。例えば、図28に示すソース配線12を設けることができる。ソース電極の本体部12A’は、電流線および信号線を外部から設置するために設けられたソースパッドとして機能する。この本体部12A’に本体部12A’と同じ材料で形成されたソース配線を接続することができる。ソース配線は例えば図28の突出部12D’である。突出部12D’の幅は10μm以上とすることが好適である。
実施の形態1の炭化珪素半導体装置10では、ゲート内蔵抵抗20とゲートパッド14とを電気的に接続する第1ゲートコンタクト17aが、ゲートパッド14から引き出されたゲートコンタクト配線15の下に形成される。そのため、スイッチングによる高dV/dt印加時において、ゲートパッド14の下部のウェル領域42に生じた変位電流が、ゲート内蔵抵抗20の下部のウェル領域42に流れることを抑制できる。その結果、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制することができ、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態2.
図3は、実施の形態2に係る炭化珪素半導体装置の平面図である。図3においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。図4は、図3のA−A’線に沿った断面図である。実施の形態2の炭化珪素半導体装置は、実施の形態1と類似点が多いが、ソース配線12の位置などに特徴がある。
図3に示すとおり、ソース配線12は平面視でゲート内蔵抵抗20とゲートパッド14の間に設けられている。例えば、平面視で、ゲート内蔵抵抗20が存在せずゲート内蔵抵抗20に隣接した部分であり、ゲートパッド14のいずれかの位置とゲート内蔵抵抗20のいずれかの位置を平面視で結んだ線上に、ソース配線12を設けることができる。ソースコンタクト13は、ソース配線12とウェル領域42とを電気的に接続するものである。
図4には、ソースコンタクト13が層間絶縁膜50の貫通孔に設けられたことが示されている。ソース配線12は、ソースコンタクト13を通じてウェル領域42に電気的に接続される。なお、図4ではソース配線12が層間絶縁膜50の上に設けられているが、ソース配線12はフィールド絶縁膜47の上に設けてもよい。
実施の形態2の炭化珪素半導体装置は、第1ゲートコンタクト17aがゲートパッド14から引き出されたゲートコンタクト配線15に形成されていることに加え、ウェル領域42に生じる変位電流がソースコンタクト13を通じてソース配線12へ引き出される。よって、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制することができる。その結果、ゲートとソースのショートによる素子破壊を防止できる。
図3において、ソースコンタクト13と、第1ゲートコンタクト17aと、第2ゲートコンタクト17bの平面形状は長方形となっている。しかし、例えばソースコンタクト13を複数設け、全体として破線状のソースコンタクトとなるようにしてもよい。例えば、ソースコンタクト13は、離散的かつ直線状に複数設けてもよい。第1ゲートコンタクト17aと第2ゲートコンタクト17bについても、複数設けることができる。
さらに、図3では、ソースコンタクト13、第1ゲートコンタクト17aおよび第2ゲートコンタクト17bが平行に設けられているが、非平行としても上記効果を得ることができる。これ以降の記載において、ソースコンタクト13は一体的に任意の形状で形成することも離散的に複数形成することもでき、第1ゲートコンタクト17aおよび第2ゲートコンタクト17bについても一体的に形成することも離散的に複数に形成することもでき、ソースコンタクト13、第1ゲートコンタクト17a又は第2ゲートコンタクト17bが離散的に複数形成された場合には、全体として見たときの長手方向を定義できる。
実施の形態3.
図5は、実施の形態3に係る炭化珪素半導体装置の平面図である。図5においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。図6は、図5のA−A’線に沿った断面図である。
図5には、平面視でゲートコンタクト配線15とゲート配線16を挟む2つのソース配線12が示されている。2つのソース配線12はゲート内蔵抵抗20を挟む位置に設けられている。2つのソース配線12は、ゲートコンタクト配線15とゲート配線16に沿って設けられている。2つのソースコンタクト13は、2つのソース配線12とウェル領域42とを電気的に接続する。第1ゲートコンタクト17a、第2ゲートコンタクト17b、2つのソースコンタクト13の長手方向は平行になっている。
本実施の形態3に係る炭化珪素半導体装置は、第1ゲートコンタクト17aがゲートパッド14から引き出されたゲートコンタクト配線15に形成されていることに加え、ウェル領域42に生じる変位電流が2つのソースコンタクト13を通じて2つのソース配線12へ引き出される。よって、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制することができ、その結果、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態4.
図7は、実施の形態4に係る炭化珪素半導体装置の平面図である。図7においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。ゲート内蔵抵抗20とゲートパッド14は対向している。ゲート内蔵抵抗20とゲートパッド14の間には、ソース配線12とソースコンタクト13が設けられている。ソース配線12は、ゲート内蔵抵抗20が存在しない場所にゲート内蔵抵抗20に隣接して設けられている。ソース配線12は、ゲートパッド14とゲート内蔵抵抗20に挟まれた位置に形成される。
図7において、ソースコンタクト13の形状は1つの長方形となっている。しかし、ソースコンタクト13の形状は任意である。例えば図8に示すように、複数のソースコンタクト13を直線状に設けてもよい。
図9は、図8のA−A’線に沿った断面図である。図9には、ゲート内蔵抵抗20の横にソースコンタクト13があることが示されている。図10は、図8のB−B’線に沿った断面図である。この断面にはソースコンタクト13がない。
図11は、図8のA−A’線に沿った断面図の変形例を示す図である。つまり、図8のA−A’線に沿った断面は、図9のとおりとしてもよいし、図11のとおりとしてもよい。図11には、ゲート酸化膜48を介してソース45、ウェル領域42及びドリフト層40と接したゲート120が示されている。ゲート120の材料は例えばポリシリコンである。図11の断面には、上述の要素を有するトランジスタ構造が形成されている。ゲート酸化膜48の厚さとフィールド絶縁膜47の厚さを一致させてもよい。
ソースコンタクト13は、トランジスタ領域のウェル領域42にコンタクト領域46を通じて接し、さらにソース45にも接している。コンタクト領域46は例えばアクセプタ濃度が1×1019cm−3〜1×1021cm−3のp型の領域とすることができる。ソース45のドナー濃度は例えば1×1018cm−3〜1×1020cm−3とすることができる。図11において、ウェル領域42は複数離れて提供され、2つのウェル領域42の間の部分がトランジスタのオン電流が流れる経路として機能する。なお、図11における複数のウェル領域42は、図11の紙面奥側又は紙面手前側において接続させることができる。このようなトランジスタ構造は、単一セルに限らず、同一断面に複数セルを有してもよい。
ソース配線12は、ソースコンタクト13によってウェル領域42に電気的に接続される。図7又は図8に示すとおり、ソース配線12はゲート内蔵抵抗20とゲートパッド14の間に形成される。そのため、ゲート内蔵抵抗20の下部のウェル領域42に生じる変位電流がソースコンタクト13を通じてソース配線12へ引き出される。その結果、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20下部のウェル領域42に発生する電位を抑制することができる。
また、ゲート内蔵抵抗20とゲートパッド14の間にソース配線12とソースコンタクト13が形成されるため、ゲートパッド14の下部のウェル領域42に流れる変位電流が、ゲート内蔵抵抗20の下部のウェル領域42に流れることを回避又は抑制できる。よって、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態5.
図12は、実施の形態5に係る炭化珪素半導体装置の断面図である。本実施形態においては、炭化珪素半導体基板41の上にフィールド絶縁膜47が設けられている。フィールド絶縁膜47の上には、例えばポリシリコンで形成されたゲート内蔵抵抗20が設けられている。ゲート内蔵抵抗20の上には層間絶縁膜50が設けられている。層間絶縁膜50の上にはゲートパッド14が設けられている。そして、実施の形態2と同様、ソース配線12とソースコンタクト13を備えている。
実施の形態5に係る炭化珪素半導体装置は実施の形態2と類似しているが、炭化珪素半導体基板41の構成が異なっている。実施の形態5に係る炭化珪素半導体基板41は、ゲート内蔵抵抗20の下においてフィールド絶縁膜47の底面と接する低抵抗領域146を備えている。低抵抗領域146はウェル領域42よりも浅く形成されたことで、低抵抗領域146の底面にウェル領域42が接している。低抵抗領域146はウェル領域42よりも低抵抗である。低抵抗領域146は例えば高濃度p型領域である。この場合、低抵抗領域146のアクセプタ濃度は例えば1×1019cm−3〜1×1021cm−3とすることができる。低抵抗領域146はp型でもn型でもよいが、ウェル領域42よりも低抵抗にする。例えば、低抵抗領域146のシート抵抗をウェル領域42のシート抵抗よりも小さくする。ドリフト層40は、ウェル領域42の底面に接する。ドリフト層40はウェル領域42がない場所では低抵抗領域146の底面に接する。ドリフト層40は、ウェル領域42と低抵抗領域146がない場所では、フィールド絶縁膜47の底面に接する。
ソースコンタクト13はソース配線12と低抵抗領域146とを電気的に接続している。本実施形態のソース配線12は、平面視でゲート内蔵抵抗20とゲートパッド14の間の絶縁膜又は層間絶縁膜の上に形成することができる。つまり、例えば図7、8のソース配線12の位置に本実施形態のソース配線を設けることができる。あるいは、図3のソース配線12の位置に本実施形態のソース配線を設けることができる。どちらの場合においてもソースコンタクト13を低抵抗領域146に接触させる。ソースコンタクト13を低抵抗領域146に接触させることで、ソース配線12とウェル領域42をより低抵抗で電気的に接続させることができる。低抵抗領域146は、任意の場所に設けることができる。低抵抗領域146は、上述又は後述の実施の形態に係る炭化珪素半導体装置に組み入れることができる。
実施の形態5に係る炭化珪素半導体装置は、低抵抗領域146をゲート内蔵抵抗20の下部に有するため、スイッチングによる高dV/dt印加時において、変位電流に伴う発生電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態6.
図13は、実施の形態6に係る炭化珪素半導体装置の断面図である。本実施形態の炭化珪素半導体装置は、低抵抗領域を備える点では実施の形態5と同じである。しかし、本実施形態では、高濃度n型領域44又はp型の低抵抗領域146と高濃度n型領域44を並べて設けた点で実施の形態5と異なる。高濃度n型領域44は、例えば、ドナー濃度を1×1018cm−3〜1×1020cm−3とした高濃度n型領域である。高濃度n型領域44はウェル領域42よりも低抵抗とすることができる。例えば高濃度n型領域44のシート抵抗はウェル領域42のシート抵抗より小さい。高濃度n型領域44がウェル領域42よりも浅く形成されたことで、高濃度n型領域44の底面がウェル領域42に接している。
ソース配線12はソースコンタクト13を通じて、ウェル領域42と高濃度n型領域44の少なくとも一方と電気的に接続している。ソースコンタクト13の下部に高濃度p型領域を設け、ソース配線12とウェル領域42をより低抵抗に電気的に接続させてもよい。高濃度n型領域44又はp型の低抵抗領域146と高濃度n型領域44を並べて設けた構成は、任意の場所に設けることができる。高濃度n型領域44又はp型の低抵抗領域146と高濃度n型領域44を並べて設けた構成は、上述又は後述の実施の形態に係る炭化珪素半導体装置に組み入れることができる。
実施の形態6に係る炭化珪素半導体装置は、高濃度n型領域44をゲート内蔵抵抗20下部に有するため、スイッチングによる高dV/dt印加時において、変位電流に伴う発生電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。なお、実施の形態5、6において、ソース配線12とソースコンタクト13は必須の構成ではない。
実施の形態7.
図14は、実施の形態7に係る炭化珪素半導体装置の平面図である。図14においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態3で説明した、2つのソースコンタクト13がゲート内蔵抵抗20を挟んで対向する構造を採用する。本実施形態の右側のソースコンタクト13は、ソース配線12又はソースパッド112と、ウェル領域42を電気的に接続する。また、ゲート内蔵抵抗20の左側にあるソース配線12とソースコンタクト13は、ゲート内蔵抵抗20とゲートパッド14の間に設けられている。左側のソースコンタクト13は、ソース配線12とウェル領域42を電気的に接続する。
図15は、図14のA−A’線に沿った断面図である。図15には、ゲート内蔵抵抗20の両側にソースコンタクト13があることが示されている。スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20下部のウェル領域42に生じる変位電流は、ゲート内蔵抵抗20の両側に設けられたソースコンタクト13を通じてソース配線12又はソースパッド112へ引き出される。よって、ゲート内蔵抵抗20下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態8.
図16は、実施の形態8に係る炭化珪素半導体装置の平面図である。図16においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態のソース配線12は、第1部分12aと第2部分12bを備えている。第1部分12aは、平面視で、ゲート内蔵抵抗20とゲートパッド14の間に、ゲート内蔵抵抗20に沿って設けられている。第2部分12bは、第1部分12aにつながり、第1部分12aとは異なる方向に伸びゲート内蔵抵抗20に隣接する。第1部分12aは、実施の形態4のソース配線12に相当する部分である。第1ソースコンタクト13aは、第1部分12aとウェル領域42とを電気的に接続する。第1ソースコンタクト13aで第1部分12aと低抵抗領域とを電気的に接続してもよい。
第2部分12bの長手方向は、第1部分12aの長手方向に対して非平行となっている。第2部分12bはゲート内蔵抵抗20に隣接する位置に設けられている。第2部分12bは、ソース配線の一部ではなく、ソースパッド112の一部としてもよい。第2ソースコンタクト13bは、第2部分12bとウェル領域42とを電気的に接続する。第2ソースコンタクト13bで第2部分12bと低抵抗領域とを電気的に接続してもよい。
本実施形態では、第1ソースコンタクト13aがゲート内蔵抵抗20の一辺に沿って設けられ、第2ソースコンタクト13bがゲート内蔵抵抗の他の一辺に沿って設けられている。よって、ゲート内蔵抵抗20の2つの辺に対向する位置にソースコンタクトが提供されている。ゲート内蔵抵抗20の3つ以上の辺に対向する位置にソースコンタクトを提供してもよい。言いかえれば、ゲート内蔵抵抗20の外縁に沿って可能な限り長いソースコンタクトを提供することができる。
実施の形態8の炭化珪素半導体装置では、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20の下部のウェル領域42に生じる変位電流が、ゲート内蔵抵抗20の2つの辺に沿って設けられた2つのソースコンタクトを通じてソース配線12又はソースパッド112へ引き出される。よって、ゲート内蔵抵抗20下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態9.
図17は、実施の形態9に係る炭化珪素半導体装置の平面図である。図17においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態4と同様に、ゲート内蔵抵抗20とゲートパッド14の間に、ソース配線12Aとソースコンタクト13Aを備えている。このソースコンタクト13Aは、ソース配線12Aとウェル領域42又は低抵抗領域を電気的に接続する。
ソース配線12Aには、別のソース配線12B又はソースパッド112が接続されている。ソース配線12B又はソースパッド112にソースコンタクトを形成してもよい。ゲートコンタクト配線15とゲート配線16の間のゲート内蔵抵抗20の上には、層間絶縁膜を介して直上部12cが形成されている。直上部12cは、平面視でゲート内蔵抵抗20を縦断するソース配線12Cの一部である。ソース配線12Cのうち直上部12cよりも上の部分に、ソースコンタクト13Bが設けられている。ソースコンタクト13Bの長手方向は、ソースコンタクト13Aの長手方向に対して非平行となっている。ソースコンタクト13Aがゲート内蔵抵抗20の左側に沿って設けられるのに対し、ソースコンタクト13Bはゲート内蔵抵抗20の上側に沿って設けられる。ソースコンタクト13A、13Bは、これらによってゲートコンタクト配線15を挟んだ位置に設けることができる。ソースコンタクト13Bは、ソース配線12Cとウェル領域42又は低抵抗領域を電気的に接続する。
図18は、図17のA−A’線に沿った断面図である。ソース配線の一部を構成する直上部12cが層間絶縁膜50の上に設けられている。実施の形態9に係る炭化珪素半導体装置では、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20の下部のウェル領域42に生じる変位電流が、ゲート内蔵抵抗20の直交する2辺に沿って設けられたソースコンタクト13A、13Bを通じてソース配線12又はソースパッド112へ引き出される。よって、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態10.
図19は、実施の形態10に係る炭化珪素半導体装置の平面図である。図19においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態4と同様に、ゲート内蔵抵抗20とゲートパッド14の間に、ソース配線12Aとソースコンタクト13Aを備えている。このソースコンタクト13Aは、ソース配線12Aとウェル領域42又は低抵抗領域を電気的に接続する。
ソース配線12Aには別のソース配線12B又はソースパッド112が接続されている。ソース配線12B又はソースパッド112にソースコンタクトを形成してもよい。さらに、実施の形態9と同様に、平面視でゲート内蔵抵抗20を縦断するソース配線12Cを備える。ソース配線12Cの一部として直上部12cが形成されている。ソース配線12Cにはソース配線12Dが接続されている。ソース配線12Dは、平面視でゲートパッド14に隣接する位置に隣接部12dを備える。隣接部12dは、フィールド絶縁膜47又は層間絶縁膜50の上に形成することができる。ソース配線12B、12C、12Dはソースパッド112として形成することもできる。
ゲートパッド14に隣接してソースコンタクト13Bが設けられている。ソースコンタクト13Bは、例えばフィールド絶縁膜47又は層間絶縁膜50を貫通し、隣接部12dとウェル領域42とを電気的に接続する。
実施の形態10に係る炭化珪素半導体装置では、ウェル領域42にソースコンタクト13Aを通じて電気的に接続するソース配線12Aが、ゲート内蔵抵抗20とゲートパッド14の間に形成される。よって、スイッチングによる高dV/dt印加時において、ゲート内蔵抵抗20の下部のウェル領域42に生じる変位電流がソースコンタクト13Aを通じてソース配線12へ引き出される。また、ゲートパッド14に隣接して設けられたソースコンタクト13Bを通じてゲートパッド14の下部のウェル領域42に生じる変位電流が引き出される。よって、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態11.
図20は、実施の形態11に係る炭化珪素半導体装置の平面図である。図20においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態では、ゲート内蔵抵抗が2つ設けられている。ゲートパッド14の右側にゲート内蔵抵抗20Aが設けられ、ゲートパッド14の下方にゲート内蔵抵抗20Bが設けられている。このように、2つのゲート内蔵抵抗が、ゲートパッド14の平行では無い2辺に沿って並列に設けられている。
ゲートパッド14とゲート内蔵抵抗20Aの間には、ソース配線12Aとソースコンタクト13Aが設けられている。ソースコンタクト13Aはソース配線12Aとウェル領域42又は低抵抗領域を電気的に接続する。ゲートパッド14とゲート内蔵抵抗20Bの間には、ソース配線12Bとソースコンタクト13Bが設けられている。ソースコンタクト13Bはソース配線12Bとウェル領域42又は低抵抗領域を電気的に接続する。ソース配線12A、12Bとソースコンタクト13A、13Bは、全体として見れば、ゲートパッド14の2つの辺に対向する。ソース配線12A、12Bには、ソース配線12C又はソースパッド112が接続されている。
実施の形態11の炭化珪素半導体装置は、実施の形態4の構成に比べて対称性の高い構造であるため、スイッチングによる高dV/dt印加時において変位電流がより対称に流れ、素子の信頼性が向上する。また、2つのゲート内蔵抵抗20A、20Bを設けるため、実施の形態4のように1つのゲート内蔵抵抗20を設ける場合に比べ、同じ抵抗値を有する場合に1つあたりのゲート内蔵抵抗を小さくできる。よって、ゲート内蔵抵抗20A、20Bの下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態12.
図21は、実施の形態12に係る炭化珪素半導体装置の平面図である。図21においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。ゲートパッド14の右側にゲート内蔵抵抗20Aがあり、ゲートパッド14の左側にゲート内蔵抵抗20Bがある。ゲート内蔵抵抗20A、20Bはゲートパッド14を挟む位置に設けられている。2つのゲート内蔵抵抗20A、20Bがゲートパッド14の平行な2辺に沿って並列に設けられている。
ゲートパッド14とゲート内蔵抵抗20Aの間にソース配線12Aとソースコンタクト13Aが設けられている。ソースコンタクト13Aはソース配線12Aとウェル領域42又は低抵抗領域を電気的に接続する。ゲートパッド14とゲート内蔵抵抗20Bの間にソース配線12Bとソースコンタクト13Bが設けられている。ソースコンタクト13Bはソース配線12Bとウェル領域42又は低抵抗領域を電気的に接続する。
実施の形態12の炭化珪素半導体装置は、実施の形態4の構成に比べて対称性の高い構造であるため、スイッチングによる高dV/dt印加時において変位電流がより対称に流れ、素子の信頼性が向上する。また、2つのゲート内蔵抵抗20A、20Bを設けるため、実施の形態4のように1つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に1つあたりのゲート内蔵抵抗を小さくできる。よって、ゲート内蔵抵抗20A、20Bの下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
実施の形態13.
図22は、実施の形態13に係る炭化珪素半導体装置の平面図である。図22においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。本実施形態では、ゲートパッド14に接続された配線上に2つのゲート内蔵抵抗を直列に設ける。
実施の形態13に係る炭化珪素半導体装置は、ゲートコンタクト配線15と、ゲート配線16Aと、補助ゲート配線16Bを備えている。ゲートコンタクト配線15はゲート配線16Aと対向している。また、ゲート配線16Aと補助ゲート配線16Bは対向している。
平面視で、ゲートコンタクト配線15とゲート配線16Aに重なるようにゲート内蔵抵抗20が設けられている。ゲートコンタクト配線15とゲート内蔵抵抗20は第1ゲートコンタクト17aによって電気的に接続されている。また、ゲート配線16Aとゲート内蔵抵抗20は第2ゲートコンタクト17bによって電気的に接続されている。
平面視で、ゲート配線16Aと補助ゲート配線16Bに重なるように補助ゲート内蔵抵抗20Sが設けられている。補助ゲート内蔵抵抗20Sは、例えば絶縁膜の上に接するポリシリコンで形成することができる。ゲート配線16Aと補助ゲート内蔵抵抗20Sは第3ゲートコンタクト17cによって電気的に接続されている。補助ゲート配線16Bと補助ゲート内蔵抵抗10Aは第4ゲートコンタクト17dによって電気的に接続されている。こうして、ゲート内蔵抵抗20と補助ゲート内蔵抵抗20Sが直列接続されている。
ゲートパッド14とゲート内蔵抵抗20の間にはソース配線12Aとソースコンタクト13Aが設けられている。ソースコンタクト13Aは、ソース配線12Aとウェル領域42又は低抵抗領域を接続する。平面視でゲート内蔵抵抗20と補助ゲート内蔵抵抗20Sの間にソース配線12Bとソースコンタクト13Bが設けられている。ソースコンタクト13Bは、ソース配線12Bとウェル領域42または低抵抗領域とを電気的に接続する。なお、低抵抗領域とはウェル領域よりも抵抗が低い領域である。
実施の形態13の炭化珪素半導体装置ではゲート内蔵抵抗20と補助ゲート内蔵抵抗20Sを直列に設けたため、スイッチングによる高dV/dt印加時において、実施の形態4のように1つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に1つあたりのゲート内蔵抵抗を小さくできる。そのため、ゲート内蔵抵抗20と補助ゲート内蔵抵抗20Sの下部のウェル領域に発生する電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。なお、本実施形態においては、2つのゲート内蔵抵抗を直列に設けた例を説明したが、3つ以上のゲート内蔵抵抗を直列に設けてもよい。
実施の形態14.
図23は、実施の形態14に係る炭化珪素半導体装置の平面図である。図23においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20A、20Bにつながるポリシリコンは除外して図示している。本実施形態では、ゲートパッド14に接続された配線上に2つのゲート内蔵抵抗を並列に設ける。
2つのゲート内蔵抵抗20A,20Bが、ゲートコンタクト配線15とゲート配線16を接続する。具体的には、ゲート内蔵抵抗20Aは、第1ゲートコンタクト17aによってゲートコンタクト配線15に接続され、第2ゲートコンタクト17bによってゲート配線16に接続されている。ゲート内蔵抵抗20Bは、第3ゲートコンタクト17cによってゲートコンタクト配線15に接続され、第4ゲートコンタクト17dによってゲート配線16に接続されている。このように、ゲート内蔵抵抗と、第1ゲートコンタクトと、第2ゲートコンタクトを有する構成を複数備えたことで、複数のゲート内蔵抵抗が並列に接続されている。このような構成は、図7に示す実施の形態4のゲート内蔵抵抗20を、並列につながれた2つのゲート内蔵抵抗に分割したものであるということができる。
ゲート内蔵抵抗20A、20Bと、ゲートパッド14の間にソース配線12A及びソースコンタクト13Aが設けられている。ソースコンタクト13Aはソース配線12Aをウェル領域42又は低抵抗領域に電気的に接続する。ソース配線12Aにはソース配線12B又はソースパッド112が接続されている。ソース配線12B又はソースパッド112には、ゲートコンタクト配線15とゲート配線16の間で、ゲート内蔵抵抗20A、20Bを縦断するソース配線12Cが形成されている。ソース配線12Cは、ゲート内蔵抵抗20A、20Bの上部を通る直上部を備えている。ソース配線12Cのうち、平面視でゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間に形成された部分には、ソースコンタクト13Bが形成されている。ソースコンタクト13Bは、ソース配線12Cと、ウェル領域またはウェル領域よりも抵抗が低い低抵抗領域と、を電気的に接続する。こうして、第1ゲート内蔵抵抗20Aと第2ゲート内蔵抵抗20Bの間に、ソースコンタクト13Bが設けられている。
実施の形態14の炭化珪素半導体装置は、2つのゲート内蔵抵抗20A、20Bを並列に設けるため、ゲート内蔵抵抗が1つの場合に比べて、同じ抵抗値を有する場合に1つあたりのゲート内蔵抵抗を小さくできる。そのため、スイッチングによる高dV/dt印加時において、各々のゲート内蔵抵抗の下部のウェル領域に発生する電位を抑制することができる。
また、上述のとおり、ゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間でソース配線12Cとウェル領域を電気的に接続するソースコンタクト13Bを設けたため、変位電流がソース配線12Cにも引き出されるようになる。よって、各々のゲート内蔵抵抗の下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。なお、本実施形態においては、2つのゲート内蔵抵抗20A、20Bを並列に設け、その間にソースコンタクト13Bを形成した例を説明したが、3つ以上のゲート内蔵抵抗を設ける場合でも同様の効果を得ることができる。
実施の形態15.
図24は、実施の形態15に係る炭化珪素半導体装置の平面図である。図24においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20A、20Bにつながるポリシリコンは除外して図示している。本実施形態は、ゲート内蔵抵抗20A、20Bが並列に接続されるものなので、基本的には実施の形態14と類似するものである。そして、第1ゲート内蔵抵抗20Aと第2ゲート内蔵抵抗20Bの間にソースコンタクト13Bを提供する点も、実施の形態14と同じである。しかし、そのようなソースコンタクトを提供する構成が異なる。
図24に示すように、ゲート配線16は、ゲートコンタクト配線15に対向する部分において、ゲートコンタクト配線15の方に突出した部分を有する。このようにゲート配線16を突出させることで生じたスペースに、ソース配線12Bとソースコンタクト13Bを設けている。ソース配線12Bとソースコンタクト13Bは、ゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間に位置する。ソースコンタクト13Bは、ソース配線12Bと、ウェル領域42又は低抵抗領域を電気的に接続する。このように、実施の形態14で説明したゲート内蔵抵抗20A、20Bの上部を通るソース配線を設けることなく、ゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間にソース配線12Bとソースコンタクト13Bを設ける。
図25は、実施の形態15の炭化珪素半導体装置の変形例の平面図である。ゲートコンタクト配線15は、ゲート配線16に対向する部分において、ゲート配線16の方に突出した部分を有する。このようにゲートコンタクト配線15を突出させることで生じたスペースに、ソース配線12Bとソースコンタクト13Bを設けている。ソース配線12Bとソースコンタクト13Bは、ゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間に位置している。
本実施の形態15の炭化珪素半導体装置は、2つのゲート内蔵抵抗20A、20Bを並列に設けるため、1つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に1つあたりのゲート内蔵抵抗を小さくできる。そのため、スイッチングによる高dV/dt印加時において、各々のゲート内蔵抵抗の下部のウェル領域42に発生する電位を抑制することができる。
また、上述のとおり、ゲート内蔵抵抗20Aとゲート内蔵抵抗20Bの間でソース配線12Bとウェル領域42を電気的に接続するソースコンタクト13Bを設けたため、変位電流がソース配線12Bにも引き出されるようになる。実施の形態14で述べたように、3つ以上のゲート内蔵抵抗を並列に設け、ゲート内蔵抵抗の間にソース配線とソースコンタクトを設けてもよい。
実施の形態16.
図26は、実施の形態16に係る炭化珪素半導体装置の平面図である。図26においては、簡単のため、フィールド絶縁膜47、層間絶縁膜50、およびゲート内蔵抵抗20につながるポリシリコンは除外して図示している。ゲート内蔵抵抗を有する炭化珪素半導体装置においては、ゲート内蔵抵抗の値を測定するためのモニタパッドを設けることがある。本実施形態の炭化珪素半導体装置は、実施の形態4−6のいずれか1つに類似する構成をベースとしつつ、ゲート内蔵抵抗20の値を測定するためのゲート内蔵抵抗モニタパッド114を備える。
ゲート内蔵抵抗モニタパッド114はゲート配線16と接続されている。ゲート内蔵抵抗モニタパッド114は例えばゲート配線16と同一材料で形成することができる。ゲート内蔵抵抗モニタパッド114とゲート内蔵抵抗20に挟まれる位置には、ソース配線12Bとソースコンタクト13Bが設けられている。ソースコンタクト13Bは、ソース配線12Bと、ウェル領域またはウェル領域よりも抵抗が低い低抵抗領域とを電気的に接続する。
図27は、図26のA−A’線に沿った断面図である。ゲート内蔵抵抗20の左右にソースコンタクト13Aとソースコンタクト13Bが設けられている。スイッチングによる高dV/dt印加時においてゲート内蔵抵抗20の下部のウェル領域42に生じる変位電流が、ゲート内蔵抵抗20の両側に設けられたソースコンタクトを通じてソース配線12へ引き出される。よって、ゲート内蔵抵抗20の下部のウェル領域42に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。実施の形態1―16におけるゲート配線は、実施の形態17のゲート配線と同様に、例えばSiC−MOSFETのゲート駆動信号が供給される配線である。また、ここまでの実施形態で説明した半導体装置と、以下の実施形態で説明する半導体装置は、SiC−MOSFETチップとすることができる。そのようなMOSFETは、プレーナ型とすることもできるしトレンチ型とすることもできる。さらに、半導体装置は、MOS構造を採用しているIGBTとすることもできる。
実施の形態17.
図28は、実施の形態17に係る炭化珪素半導体装置10の平面図である。炭化珪素半導体装置10はSiC−MOSFETチップである。炭化珪素半導体装置10は例えばアルミを材料とするソース配線12を備えている。チップコーナーにはゲートパッド14が設けられている。ゲートパッド14はワイヤが接続される部分である。当該ワイヤを介して外部からゲートパッド14へゲート駆動信号が提供される。ゲートパッド14にはゲート内蔵抵抗20A、20Bを介してゲート配線16が接続される。ゲート内蔵抵抗20A、20Bは炭化珪素半導体装置10の内部に埋め込まれているので、平面図では見えない。しかし、説明の便宜上、平面図におけるゲート内蔵抵抗20A、20Bの位置を表した。
ゲート内蔵抵抗20A、20Bは、ゲートパッド14とゲート配線16を接続する抵抗である。ゲート配線16は、チップの外周に沿って形成されることで、ソース配線12の大部分を囲んでいる。ゲート内蔵抵抗は、ゲートパッド14とソース配線12に挟まれた領域の端部にのみ設けることができる。
ソース配線12は、本体部12A’、直上部12B’、包囲部12C’及び突出部12D’を備えている。本体部12A’はセル領域に設けられている。直上部12B’はゲート内蔵抵抗20Bの直上の部分である。包囲部12C’はチップの外縁に沿って設けられることでゲートパッド14を囲む部分である。包囲部12C’は直上部12B’を介して本体部12A’に接続されている。突出部12D’は平面視でゲートパッド14に挟まれた部分である。突出部12D’のy正方向とy負方向にゲートパッド14があるので、突出部12D’はゲートパッド14に挟まれている。突出部12D’は平面視で本体部12A’から突出して設けられている。突出部12D’は本体部12A’に接続されている。
ソース配線12の一部として突出部12D’が形成されたことで、平面視でゲート内蔵抵抗20Bは、突出部12D’と本体部12A’に挟まれている。すなわち、ゲート内蔵抵抗20Bのy正方向には突出部12D’があり、ゲート内蔵抵抗20Bのy負方向には本体部12A’がある。
図29は、図28の一部拡大図である。ゲートパッド14は本体部14A、第1接続部14B、14D、第2接続部14C、14Eを備えている。本体部14Aにワイヤが接続される。本体部14Aと第1接続部14B、14Dは第2接続部14C、14Eを介して接続されている。ソース配線12の一部である突出部12D’は本体部14Aと第1接続部14Bに挟まれている。ソース配線12の一部である突出部12Fは本体部14Aと第1接続部14Dに挟まれている。
ゲート配線16は、チップの外周に沿って形成された環状部16A’、16Cと、環状部16A’に接続された接続部16B’と、環状部16Cに接続された接続部16Dを備えている。ゲートパッド14から、ゲート内蔵抵抗20A、20Bを経由してゲート配線16にゲート駆動信号が提供される。環状部16A’、16Cと接続部16B’、16Dからユニットセルのゲートにゲート電圧が印加される。
ゲート内蔵抵抗20Aの上には、ソース配線12の一部である直上部12Eがある。直上部12Eは、包囲部12C’と本体部12A’をつないでいる。このように、ゲートパッド14のy負方向に、第1接続部14Bと接続部16B’を接続するゲート内蔵抵抗20Bがあり、ゲートパッド14のx正方向に第1接続部14Dと接続部16Dを接続するゲート内蔵抵抗20Aがある。
図30は、図29のIII−III´線(ソースコンタクトホール部、ゲートコンタクトホール部)における断面図である。炭化珪素半導体装置10は炭化珪素を材料とする炭化珪素半導体基板41を備えている。炭化珪素半導体基板41は、n型基板43と、n型のドリフト層40と、n型のドリフト層40の上に設けられたp型のウェル領域42と、p型のウェル領域42の上に設けられた高濃度n型領域44を備えている。高濃度n型領域44はn型不純物が高濃度(1×1019cm−3以上)でドープされたn+領域である。高濃度n型領域44のn型不純物濃度は、n型のドリフト層40のn型不純物濃度より大きい。炭化珪素半導体基板41には、p型のウェル領域42に囲まれたn型のソース45も提供されている。さらに、高濃度n型領域44と接しつつ炭化珪素半導体基板41の表面に位置するp型のコンタクト領域46が設けられている。n型のドリフト層40の下にはn型基板43がある。
炭化珪素半導体基板41の上にはフィールド絶縁膜47とゲート酸化膜48が設けられている。フィールド絶縁膜47の上に、ポリシリコンで形成されたゲート内蔵抵抗20Bが設けられている。そして、ゲート内蔵抵抗20Bの側面と上面の一部は層間絶縁膜50に覆われている。層間絶縁膜50はフィールド絶縁膜47などの絶縁膜より厚いことが好ましい。層間絶縁膜50とフィールド絶縁膜47はゲート酸化膜48より厚いことが好ましい。ゲート内蔵抵抗20Bの上に設けられた層間絶縁膜50には複数の貫通孔が設けられている。ゲートパッド14の一部である第1接続部14Bと、ゲート配線16の一部である接続部16B’は、これらの貫通孔をとおってゲート内蔵抵抗20Bに接する。
ゲート内蔵抵抗20Bの左右の層間絶縁膜50にも複数の貫通孔が形成されている。これらの複数の貫通孔により、ソース配線12の突出部12D’はp型のコンタクト領域46及び高濃度n型領域44に接続され、ソース配線12の本体部12A’もp型のコンタクト領域46及び高濃度n型領域44に接続されている。なお、図30には、本体部12A’の左側の部分がp型のコンタクト領域46とソース45に接続されたことも開示されている。
図30には、ゲート内蔵抵抗20Bに、ゲートパッド14の第1接続部14Bと、ゲート配線16の接続部16B’が接続されたことが示されている。ゲート内蔵抵抗20Bの下には、フィールド絶縁膜47を介して高濃度n型領域44が設けられている。この高濃度n型領域44には、ソース配線12の一部である本体部12A’と突出部12D’が接続されている。ゲートとソースのショートを抑制するためには、フィールド絶縁膜47によってゲート内蔵抵抗20Bと高濃度n型領域44が確実に絶縁される必要がある。
炭化珪素半導体装置10の裏面構造について説明する。炭化珪素半導体基板41の裏面のオーミック電極60の下面に、金属を材料とするドレイン電極62が形成されている。したがって、前述のn型基板43はn型のドリフト層40とオーミック電極60の間に設けられる。こうして、図30にその断面図を示した電力用の炭化珪素半導体装置が完成する。なお、ゲート内蔵抵抗20Aをx方向に横断する線に沿った断面は、図30と同じ断面となる。
図31は、高濃度n型領域44とソース45を形成する際のイオン注入領域を示す図である。高濃度n型領域44とソース45は同一のイオン注入で形成してもよい。基本的には、一点鎖線で囲んだ領域A、Bにn型不純物がドープされる。領域Aはゲート内蔵抵抗20A、20Bが形成される部分を含む。領域Bはソース配線12の本体部12A’が形成される部分を含む。領域Bには、特開2012−109602号公報の図2の中央部のように、MOSFETのユニットセルが形成されている。領域Bの全面にソース45を形成するのではなく特開2012−109602号公報の図3のソース領域80のように部分的にソースを形成する。領域Bでは、等間隔に設けられたソースコンタクトホールの直下にn型不純物がドーピングされていない領域がある。また、領域Aの全面にn型不純物をドーピングするのではなく、領域Aの本体部12A’、包囲部12C’および突出部12D’、12Fの直下にn型不純物がドーピングされていない領域がある。
ここで、本発明の実施の形態17に係る炭化珪素半導体装置の技術的意義の説明を容易にするために、比較例について説明する。図32−34は第1比較例に係る炭化珪素半導体装置の図である。図35は第2比較例に係る炭化珪素半導体装置の平面図である。第1比較例と第2比較例については、実施の形態17の炭化珪素半導体装置10との相違点を述べる。特に言及しない点は炭化珪素半導体装置10と同じ構成を有する。
図32は、第1比較例に係る炭化珪素半導体装置の平面図である。第1比較例のソース配線12は、本体部12A’、直上部12B’、12E及び包囲部12C’を備えているが、前述の突出部12D’、12Fは備えていない。ゲート内蔵抵抗20a、20bは、炭化珪素半導体装置10のゲート内蔵抵抗20A、20Bと同じ機能を有する。
図33は、図32のVI−VI´線における断面図である。ゲート内蔵抵抗20bの直下にはフィールド絶縁膜47を介してp型のウェル領域42がある。AlあるいはBを半導体基板にイオン注入してp+領域であるp型のウェル領域42を形成することができる。p型のウェル領域42は、ゲートパッド14とゲート内蔵抵抗20bの下に形成されている。ゲート内蔵抵抗20bの直下に、前述のn型領域はない。また、第1比較例のソース配線12は突出部12D’を備えていない。そのため、ゲート内蔵抵抗20bの直下のp型のウェル領域42にはソース配線12の本体部12A’だけが接続されている。
図34は、フィールド絶縁膜47にピンホールが形成された第1比較例の炭化珪素半導体装置の断面図である。この場合、ゲート内蔵抵抗20bとp型のウェル領域42の間には薄いゲート酸化膜48だけが設けられる。この場合、高dV/dtにおいてゲート酸化膜48が劣化し、ゲートとソースがショートするおそれがある。
これに対し、実施の形態17に係る炭化珪素半導体装置10では、炭化珪素半導体基板41に例えばN(窒素)またはP(リン)をイオン注入して高濃度n型領域44を形成した。より具体的には、絶縁膜であるフィールド絶縁膜47の底面と接する高濃度n型領域44と、高濃度n型領域44の底面に接するp型のウェル領域42と、ウェル領域42の底面に接するn型のドリフト層40を設けた。炭化珪素半導体基板41の材料が、炭化珪素の場合、p+領域よりもn+領域の方が低抵抗になる。そのため、高濃度n型領域44を設けることで、ゲートパッド14とゲート内蔵抵抗20A、20Bの下の変位電流が流れる経路における抵抗を低抵抗にすることが可能となる。これにより、dV/dtの印加に伴う変位電流を原因とする、ゲートパッド14及びゲート内蔵抵抗20A、20Bと、直下の炭化珪素半導体基板41との電位差を抑制することができる。
次に、実施の形態17の炭化珪素半導体装置のソース配線12が備える突出部12D’の意義について説明する。例えば、100kV/μsec以上の高いdV/dtが印加されるスイッチング動作においては、高濃度n型領域44を形成したとしても、ゲートパッド14の下からソース配線12へ流れる変位電流のためにゲート内蔵抵抗の下のp型のウェル領域42の発生電位が100V以上になることがある。この場合、フィールド絶縁膜47にピンホールがあると、ゲート酸化膜48が劣化する懸念がある。
そこで、高濃度n型領域44を設けることに加えて、ゲートパッド14の本体部14Aとゲート内蔵抵抗20A、20Bの間に、ソース配線12の一部である突出部12F、12Dを設ける。突出部12F、12Dは、その下端部がp型のコンタクト領域46と高濃度n型領域44に接続されている。図30には、突出部12D’の下端部がp型のコンタクト領域46と高濃度n型領域44に接続されたことが示されている。突出部12D’の下端部はp型のコンタクト領域46だけでなく高濃度n型領域44にも直接コンタクトしている。突出部12D’と、突出部12D’の直下の高濃度n型領域44とを接続する部分を第1コンタクトとする。そして、ソース配線12の本体部12A’と、本体部12A’の直下の高濃度n型領域44とを接続する部分を第2コンタクトとする。そして第1コンタクトと第2コンタクトは、平面視でゲート内蔵抵抗20Bを挟む。
図30には、突出部12D’と、突出部12D’の直下の高濃度n型領域44とを接続する第1コンタクトと、ソース配線12の本体部12A’と、本体部12A’の直下の高濃度n型領域44とを接続する第2コンタクトが、ゲート内蔵抵抗20Bを挟んだことが示されている。これにより、ソース配線12と高濃度n型領域44の接触部は、ゲート内蔵抵抗20Bの左右に2箇所設けられる。こうすると、高dV/dt印加時に発生する変位電流を、本体部12A’と突出部12D’の両方から引き出すことができる。図30にはp型のウェル領域42と高濃度n型領域44の変位電流の流れが矢印で示されている。変位電流を本体部12A’と突出部12D’の両方から引き出すことで、p型のウェル領域42の電位を抑制することができる。
例えば図33に示される第1比較例の場合、ゲートパッド14の下にソース配線12と炭化珪素半導体基板41の接続がないので、ゲートパッド14の下に生じた変位電流はそこから遠く離れた本体部12A’と炭化珪素半導体基板41の接続部に流れ込む。よって、p型のウェル領域42の電位が高くなってしまう。
これに対し、実施の形態17ではゲートパッド14に挟まれた突出部12D’、12Fを設け、その突出部12D’、12Fを高濃度n型領域44に接続する。これにより、ゲートパッド14の下のp型のウェル領域42及び高濃度n型領域44に生じた変位電流は、本体部12A’よりも近くにある突出部12D’、12Fへ速やかに流れる。よって、ゲート内蔵抵抗20A、20Bの下部に流れてくる変位電流は抑制され、ゲート内蔵抵抗20A、20Bの下の炭化珪素半導体基板41に大きな電位が生じることを抑制できる。発生電位を抑制することは、フィールド絶縁膜47にピンホールがある場合などにおいて、ゲート酸化膜48の劣化を防止するという効果をもたらす。
このように、高濃度n型領域44とソース配線12を接続する2つのコンタクトを、平面視でゲート内蔵抵抗を挟むように設けることで、変位電流に起因する高電位の発生を防止できる。高濃度n型領域44とソース配線12を複数の場所で電気的に接続することで、変位電流の流れる経路を確保し、炭化珪素半導体基板41の電位が高くなることを防止することができる。特に好ましい例として、突出部12D’、12Fを挙げた。
次に、ゲート内蔵抵抗20A、20Bの位置について議論する。図35は、第2比較例に係る炭化珪素半導体装置の平面図である。この炭化珪素半導体装置のゲート内蔵抵抗20a、20bは、図28のゲート内蔵抵抗20A、20Bよりも、チップ中央側に位置している。すなわち、ゲート内蔵抵抗20a、20bは、図28のゲート内蔵抵抗20A、20Bよりもチップ外縁から離れた位置にある。
図35のゲート内蔵抵抗20a、20bは、チップ端から離れているので、図28の場合よりも接続部16B’、16Dと第1接続部14B、14Dを長くしなければならない。第2比較例の場合、その分だけ無効面積を拡大しなければならない。
実施の形態17では、ゲート内蔵抵抗20A、20Bをチップ端側に配置することで、第2比較例の場合に比べて、接続部16B’、16Dと第1接続部14B、14Dを短くできる。そのため、ソース電極の面積を大きくして有効面積を増やすことが可能である。ゲートパッド14がチップの外縁に沿って設けられた場合、ゲート内蔵抵抗20A、20Bの位置をゲートパッド14の中央よりもチップの端に近づけることが好ましい。図29には、ゲート内蔵抵抗20Aがゲートパッド14の中央よりもy正方向にあることで、ゲート内蔵抵抗20Aがチップ端に近づけられたことが示されている。また、ゲート内蔵抵抗20Bがゲートパッド14の中央よりもx負方向にあることで、ゲート内蔵抵抗20Bがチップ端に近づけられたことも示されている。
実施の形態17に係る炭化珪素半導体装置はその特徴を失わない範囲で様々な変形が可能である。例えば、高濃度n型領域44を設けるだけでゲート内蔵抵抗20A、20Bの直下における半導体基板の電位が高くなりすぎることを防止できる場合は、突出部12D’、12Fを省略してもよい。炭化珪素半導体装置10として炭化珪素を用いた様々なタイプのスイッチング素子を採用することができる。チャネルストッパ、ガードリング、フィールドプレートなどの耐圧保持構造を適宜設けてもよい。
本実施形態では、フィールド絶縁膜47の上にゲート内蔵抵抗20A、20Bを設けた。ゲート内蔵抵抗20A、20Bと炭化珪素半導体基板41の間にフィールド絶縁膜47以外の絶縁膜を設けた場合においても、高濃度n型領域44を設けることによる効果を得ることができる。
これらの変形は以下の実施の形態にかかる炭化珪素半導体装置にも応用することができる。なお、以下の実施の形態にかかる炭化珪素半導体装置は実施の形態17との共通点が多いので実施の形態17との相違点を中心に説明する。
実施の形態18.
図36は、実施の形態18に係る炭化珪素半導体装置の平面図である。ゲートパッド14は、チップコーナーではなく、チップの中央上部端に設けられている。ゲートパッド14にはゲート内蔵抵抗20C、20D、20E、20Fが接続されている。ゲート内蔵抵抗20C、20Dはゲートパッド14の右側にあり、ゲート内蔵抵抗20E、20Fはゲートパッド14の左側にある。
ゲート内蔵抵抗20C、20D、20E、20Fにはゲート配線16が接続されている。ゲート配線16は全体としてはソース配線12の本体部12A’を囲んでいる。ゲート配線16は、ゲート内蔵抵抗に接続される接続部16E、16Gと、接続部16Eと接続部16Gをつなぐ中間部16Fを備えている。接続部16Eはゲート内蔵抵抗20C、20Dに接続されている。接続部16Gはゲート内蔵抵抗20E、20Fに接続されている。
ソース配線12は、本体部12A’、環状部12Hおよび突出部12I、12Jを備えている。環状部12Hは本体部12A’に接続された環状の部分である。環状部12Hは本体部12A’とゲート配線16を取り囲んでいる。環状部12Hに突出部12I、12Jが接続されている。突出部12I、12Jは、実施の形態1の突出部と同じ機能を有する。すなわち、突出部12I、12Jは、平面視でゲートパッド14に挟まれている。そして、平面視において突出部12Iと本体部12A’でゲート内蔵抵抗20E、20Fを挟む。平面視において突出部12Jと本体部12A’でゲート内蔵抵抗20C、20Dを挟む。
さらに、突出部12Iと、突出部12Iの直下の高濃度n型領域44とを接続する第1コンタクトと、本体部12A’と、本体部12A’の直下の高濃度n型領域44とを接続する第2コンタクトで、平面視でゲート内蔵抵抗20E、20Fを挟む。突出部12Jと、突出部12Jの直下の高濃度n型領域44とを接続する第1コンタクトと、本体部12A’と、本体部12A’の直下の高濃度n型領域44とを接続する第2コンタクトで、平面視でゲート内蔵抵抗20C、20Dを挟む。これにより、実施の形態1と同様に、変位電流の発生に伴ってゲートパッド14の直下とその近傍において半導体基板の電位が高くなることを防止できる。
図37は、図36のゲートパッド14とその近傍の拡大図である。ゲートパッド14は、本体部14Aと、第1接続部14F、14Hと、第2接続部14G、14Iを備えている。第1接続部14Fはy方向に伸びる細長い形状を有している。第1接続部14Fの中央を避けて、その端部にのみゲート内蔵抵抗20C、20Dが接続されている。第1接続部14Hの中央を避けて、その端部にのみゲート内蔵抵抗20E、20Fが接続されている。したがって、すべてのゲート内蔵抵抗は、ゲートパッド14とソース配線12に挟まれた領域の端部にのみ設けられる。
ゲートパッド14とソース配線12に挟まれた領域のうち、変位電流が流れた時に最も発生電位が大きくなるのは、その中央部である。したがって、その中央部を避けてゲート内蔵抵抗を配置することで、ゲート内蔵抵抗の下部での絶縁膜の劣化を防止できる。
図38は、変形例に係る炭化珪素半導体装置の一部平面図である。図37に示される構成と比べると、ゲート内蔵抵抗20D、20Fが設けられておらず、チップ端側にあるゲート内蔵抵抗20C、20Eが設けられている点で相違する。ゲート内蔵抵抗として、チップ端側にあるゲート内蔵抵抗20C、20Eだけが設けられているので、図37と比べて、突出部12I、12Jが短くなっている。突出部12I、12Jを短くした分、ゲートパッド14の面積が増大している。
図36、37に示す例では、長い突出部12I、12Jを設ける分だけゲートパッド14の面積が小さくなってしまう。ゲートパッド14の面積が不足する場合は、ソース配線12の面積を犠牲にしてゲートパッド14を大きくしなければならない場合がある。しかしながら、変形例に係る図38に示すようにゲート内蔵抵抗をチップ端側に寄せることで、突出部12I、12Jを短くすることができる。これにより、突出部12I、12Jを設けることによるゲートパッド14の面積縮小が抑制される。よって、ソース配線12が形成された有効領域の面積を大きく保つことができる。なお、ゲート内蔵抵抗20C、20Eの位置は、ゲートパッド14の中央よりもチップの端に近くすることが好ましい。
実施の形態18では4つのゲート内蔵抵抗を設けたが、5つ以上または3つ以下のゲート内蔵抵抗を設けてもよい。図36−38に示すように、複数のゲート内蔵抵抗は、ゲートパッド14とソース配線12に挟まれた領域の中央部を避けて設けることが好ましい。
実施の形態19.
図39は、実施の形態19に係る炭化珪素半導体装置の平面図である。ゲートパッド14は炭化珪素半導体装置の中央に設けられている。ゲート配線16は、平面視で、環状部16L、引出部16H、中間部16I、第1接続部16J及び第2接続部16Kを備えている。環状部16Lはソース配線12を囲む部分である。引出部16Hは環状部16Lにつながり、炭化珪素半導体装置の外縁から中央方向に伸びる部分である。引出部16Hはy軸と平行方向に伸びる細長い形状を有している。
中間部16Iは引出部16Hに接続され、ゲートパッド14の上側に対向する部分である。第1接続部16Jは中間部16Iに接続され、ゲートパッド14の右側に対向する部分である。第2接続部16Kは中間部16Iに接続され、ゲートパッド14の左側に対向する部分である。
図39の一部拡大図である図40に示されるように、ソース配線12は、本体部12A’と、本体部12A’に接続された突出部12K、12Lを備えている。図40には、ゲート内蔵抵抗20G、20Hにより、ゲートパッド14の第1接続部14Fと第1接続部16Jが接続されたことが示されている。また、ゲート内蔵抵抗20I、20Jにより、ゲートパッド14の第1接続部14Hと第2接続部16Kが接続されたことも示されている。
ゲートパッド14とソース配線12に挟まれた領域の中央は、変位電流が流れた時に最も発生電位が大きくなる部分である。したがって、その中央部を避けてゲート内蔵抵抗20G、20H、20I、20Jを配置することで、ゲート内蔵抵抗の下部での酸化膜の劣化を防止できる。
図41は、変形例に係る炭化珪素半導体装置の一部平面図である。図40に示される構成と比べると、ゲート内蔵抵抗20G、20Iが設けられておらず、ゲート内蔵抵抗20H、20Jが設けられている点で相違する。変形例のゲート内蔵抵抗20H、20Jは、ゲートパッド14の中央よりもゲートパッド14の下側に設けられている。言いかえれば、ゲート電極がチップ端から引き込まれる側と反対側のゲートパッド端に、ゲート内蔵抵抗を配置した。これにより、ゲートパッド14の下側から上側の方向に突出する突出部12K、12Lを、図40の突出部12K、12Lより短くすることができる。突出部12K、12Lを短くした分、ゲートパッド14の面積が増大している。
図39、40に示す例では、長い突出部12K、12Lを設ける分だけゲートパッド14の面積が小さくなってしまう。ゲートパッド14の面積が不足する場合は、ソース配線12の面積を犠牲にしてゲートパッド14を大きくしなければならない場合がある。しかしながら、変形例に係る図41に示すようにゲート内蔵抵抗20H、20Jをゲートパッド14の下側に寄せることで、突出部12K、12Lを短くすることができる。これにより、突出部12K、12Lを設けることによるゲートパッド14の面積縮小が抑制される。よって、ソース配線12が形成された有効領域の面積を大きく保つことができる。
実施の形態19では4つのゲート内蔵抵抗を設けたが、5つ以上または3つ以下のゲート内蔵抵抗を設けてもよい。図39−41に示すように、複数のゲート内蔵抵抗は、ゲートパッド14とソース配線12に挟まれた領域の中央部を避けて設けることが好ましい。