CN109585535B - 碳化硅半导体装置 - Google Patents

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Abstract

本发明的目的在于提供能够抑制栅极和源极的短路的碳化硅半导体装置。特征在于具备：碳化硅半导体基板，其具有在漂移层的一部分表层部形成的p型阱区域；绝缘膜，其设置于该阱区域之上；栅极内置电阻，其是由在该绝缘膜之上与该绝缘膜接触的多晶硅形成的；层间绝缘膜，其形成于该栅极内置电阻之上；栅极接触配线，其与栅极焊盘连接，形成于该层间绝缘膜之上；栅极配线，其在该层间绝缘膜之上，与该栅极接触配线分离地设置；第1栅极接触部，其将该栅极接触配线和该栅极内置电阻电连接；以及第2栅极接触部，其将该栅极配线和该栅极内置电阻电连接。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
在专利文献1的图7及其说明部分中公开了下述内容，即，如果在使用了碳化硅的半导体装置中进行通断，则在源极电极侧流过位移电流，在栅极焊盘之下的p阱产生大的电位。并且还公开了下述内容，即，该位移电流越大，p阱的电位越大，漏极电压相对于时间的变化即dV/dt越大，p阱的电位越大。
作为对栅极焊盘之下的2点间所产生的电位差进行抑制的方法，想到在栅极焊盘和栅极内置电阻之下的晶片表面实施Al或B离子注入而形成p型区域，降低晶片表面的电阻，或将源极配线绕引至栅极焊盘周边。
专利文献1：日本特开2012-109602号公报
就具有栅极内置电阻的碳化硅半导体装置而言，在由多晶硅形成的栅极内置电阻之下，存在由场工序形成的例如1μm左右的厚的场绝缘膜。在场绝缘膜存在小孔的情况下，在栅极内置电阻之下存在由栅极工序形成的例如几十nm左右的薄的栅极氧化膜。
就专利文献1所示的半导体装置而言，如果施加大于或等于100kV/μsec的高dV/dt，则有由于位移电流而在栅极内置电阻之下产生大的电位差，栅极氧化膜劣化的风险。高dV/dt意味着使开关元件高速驱动。由于该栅极氧化膜的劣化而使栅极内置电阻与基板接触意味着栅极和源极短路。
与栅极内置电阻连接的栅极焊盘是在厚的层间绝缘膜之上形成的。因此，即使在场绝缘膜存在小孔，由于高dV/dt而在p阱产生了大的电位时层间绝缘膜也不会破坏。与此相对，由于在栅极内置电阻之下没有层间绝缘膜，因此必须特别注意不使栅极和源极短路。
就以碳化硅为材料的MOSFET等开关元件而言，在施加高dV/dt时不能够对在栅极内置电阻之下产生的电位充分地进行抑制。例如，在栅极内置电阻之下的场绝缘膜形成小孔，在栅极内置电阻之下仅残留薄的栅极氧化膜的情况下，在施加高dV/dt时有栅极氧化膜劣化，栅极和源极短路的风险。
发明内容
本发明就是为了解决上述那样的课题而提出的，其目的在于提供能够抑制栅极和源极的短路的碳化硅半导体装置。
本发明涉及的碳化硅半导体装置的特征在于具备：碳化硅半导体基板，其具有n型漂移层、以及在该漂移层的一部分表层部形成的p型阱区域；绝缘膜，其设置于该阱区域之上；栅极内置电阻，其是由在该绝缘膜之上与该绝缘膜接触的多晶硅形成的；层间绝缘膜，其形成于该栅极内置电阻之上；栅极接触配线，其与栅极焊盘连接，形成于该层间绝缘膜之上；栅极配线，其在该层间绝缘膜之上，与该栅极接触配线分离地设置；第1栅极接触部，其将该栅极接触配线和该栅极内置电阻电连接；以及第2栅极接触部，其将该栅极配线和该栅极内置电阻电连接。
本发明涉及的其它碳化硅半导体装置的特征在于具备：碳化硅半导体基板；绝缘膜，其设置于该碳化硅半导体基板之上；栅极内置电阻，其设置于该绝缘膜之上，是由多晶硅形成的；层间绝缘膜，其形成于该栅极内置电阻之上；以及栅极焊盘，其形成于该层间绝缘膜之上，该碳化硅半导体基板具备：低电阻区域，其在该栅极内置电阻之下与该绝缘膜的底面接触；p型阱区域，其与该低电阻区域的底面接触；以及n型漂移层，其与该阱区域的底面或该低电阻区域的底面或该绝缘膜的底面接触，该低电阻区域与该阱区域相比为低电阻。
本发明的其他特征将在以下阐明。
发明的效果
根据本发明，能够降低在栅极内置电阻的下部的阱区域产生的电压，能够提高碳化硅半导体装置的可靠性。
附图说明
图1是实施方式1涉及的碳化硅半导体装置的俯视图。
图2是实施方式1涉及的碳化硅半导体装置的剖视图。
图3是实施方式2涉及的碳化硅半导体装置的俯视图。
图4是实施方式2涉及的碳化硅半导体装置的剖视图。
图5是实施方式3涉及的碳化硅半导体装置的俯视图。
图6是实施方式3涉及的碳化硅半导体装置的剖视图。
图7是实施方式4涉及的碳化硅半导体装置的俯视图。
图8是实施方式4涉及的碳化硅半导体装置的俯视图。
图9是实施方式4涉及的碳化硅半导体装置的剖视图。
图10是实施方式4涉及的碳化硅半导体装置的剖视图。
图11是实施方式4涉及的碳化硅半导体装置的剖视图。
图12是实施方式5涉及的碳化硅半导体装置的剖视图。
图13是实施方式6涉及的碳化硅半导体装置的剖视图。
图14是实施方式7涉及的碳化硅半导体装置的俯视图。
图15是实施方式7涉及的碳化硅半导体装置的剖视图。
图16是实施方式8涉及的碳化硅半导体装置的俯视图。
图17是实施方式9涉及的碳化硅半导体装置的俯视图。
图18是实施方式9涉及的碳化硅半导体装置的剖视图。
图19是实施方式10涉及的碳化硅半导体装置的俯视图。
图20是实施方式11涉及的碳化硅半导体装置的俯视图。
图21是实施方式12涉及的碳化硅半导体装置的俯视图。
图22是实施方式13涉及的碳化硅半导体装置的俯视图。
图23是实施方式14涉及的碳化硅半导体装置的俯视图。
图24是实施方式15涉及的碳化硅半导体装置的俯视图。
图25是实施方式15涉及的碳化硅半导体装置的俯视图。
图26是实施方式16涉及的碳化硅半导体装置的俯视图。
图27是实施方式16涉及的碳化硅半导体装置的剖视图。
图28是实施方式17涉及的碳化硅半导体装置的俯视图。
图29是图28的局部放大图。
图30是图29的III-III′线处的剖视图。
图31是表示形成n型区域和源极时的离子注入区域的图。
图32是第1对比例涉及的碳化硅半导体装置的俯视图。
图33是第1对比例涉及的碳化硅半导体装置的剖视图。
图34是第1对比例涉及的碳化硅半导体装置的剖视图。
图35是第2对比例涉及的碳化硅半导体装置的俯视图。
图36是实施方式18涉及的碳化硅半导体装置的俯视图。
图37是图36的局部放大图。
图38是变形例涉及的碳化硅半导体装置的局部俯视图。
图39是实施方式19涉及的碳化硅半导体装置的俯视图。
图40是图39的局部放大图。
图41是变形例涉及的碳化硅半导体装置的局部俯视图。
标号的说明
10碳化硅半导体装置，10A辅助栅极内置电阻，12源极配线，12a第1部分，12A源极配线，12A’主体部，12b第2部分，12B源极配线，12B’正上部，12c正上部，12C源极配线，12C’包围部，12d相邻部，12D源极配线，12D’凸出部，12E正上部，12F凸出部，12H环状部，12I凸出部，12J凸出部，12K凸出部，13源极接触部，13a第1源极接触部，13A源极接触部，13b第2源极接触部，13B源极接触部，14栅极焊盘，14A主体部，14B第1连接部，14C第2连接部，15栅极接触配线，16栅极配线，17a第1栅极接触部，17b第2栅极接触部，17c第3栅极接触部，17d第4栅极接触部，20A、20B栅极内置电阻，20S辅助栅极内置电阻，40漂移层，41碳化硅半导体基板，42阱区域，43n型基板，44高浓度n型区域，45源极，46接触区域，47场绝缘膜，48栅极氧化膜，50层间绝缘膜，60欧姆电极，62漏极电极，80源极区域，112源极焊盘，114栅极内置电阻监视焊盘，120栅极，146低电阻区域。
具体实施方式
参照附图对本发明的实施方式涉及的碳化硅半导体装置进行说明。有时对相同或对应的结构要素标注相同标号，省略重复说明。实施方式表示的是一个方式，实施方式并不是对发明给予限定性的解释。下面说明的实施方式和附图的公开内容是例示，并不应通过这些例示对发明进行限定性解释。
实施方式1.
图1是实施方式1涉及的碳化硅半导体装置的俯视图。图2是图1的A-A’线处的剖视图。在图1中，为了简单，刨除了场绝缘膜、层间绝缘膜、以及与栅极内置电阻连接的多晶硅。另外，由于将栅极内置电阻20埋入至碳化硅半导体装置10的内部，因此在俯视图中观察不到。但是，为了方便说明，示出俯视图中的栅极内置电阻20的位置。
如图2所示，实施方式1涉及的碳化硅半导体装置10具备n型漂移层40。漂移层40例如是在图30所示的n型基板43之上由外延生长等形成的。漂移层40的施主浓度能够设为例如1×1014cm-3～1×1017cm-3。碳化硅半导体基板41具有漂移层40、在漂移层40的一部分的表层部形成的p型阱区域42。阱区域42的受主浓度能够设为例如1×1014cm-3～1×1018cm-3的范围。阱区域42的杂质浓度及厚度也可以不是均匀的。在碳化硅半导体基板41之上设置有场绝缘膜47。即，在阱区域42之上作为绝缘膜设置有场绝缘膜47。阱区域42之上的绝缘膜的厚度为与场绝缘膜47相同的厚度。
在场绝缘膜47之上设置有栅极内置电阻20。栅极内置电阻20能够由在绝缘膜之上与绝缘膜接触的多晶硅形成。在栅极内置电阻20之上，设置有在俯视观察时对其进行覆盖的层间绝缘膜50。在层间绝缘膜50之上设置有栅极接触配线15和栅极配线16。在图28中示出栅极接触配线15连接至栅极焊盘14。栅极接触配线15在俯视观察时与栅极内置电阻20重叠。栅极配线16是与栅极接触配线15分离地设置的。栅极配线16在俯视观察时与栅极内置电阻20重叠。栅极配线16与栅极接触配线15相对。例如，能够将栅极配线16和栅极接触配线15平行地设置。
在图2中示出第1栅极接触部17a和第2栅极接触部17b。第1栅极接触部17a例如设置于层间绝缘膜50的贯穿孔，将栅极接触配线15和栅极内置电阻20电连接。第2栅极接触部17b例如设置于层间绝缘膜50的贯穿孔，将栅极配线16和栅极内置电阻20电连接。
上述漂移层40能够与阱区域42或场绝缘膜47的底面接触。也可以在场绝缘膜47和碳化硅半导体基板41之间形成有栅极氧化膜。
图1所示的栅极焊盘14是用于从碳化硅半导体装置10的外部设置栅极信号线而设置的焊盘。因此，栅极焊盘14具有用于信号线的设置的足够的面积。能够将栅极焊盘14的大小设为例如大于或等于30μm×30μm。栅极焊盘14能够以例如铝为材料而形成。
栅极接触配线15是通过与栅极焊盘14为相同的材料，以比栅极焊盘14的1边小的宽度与栅极焊盘14连接地形成的。栅极接触配线15具有例如细长的直线的形状，其一端与栅极焊盘14的侧面接触。优选将栅极接触配线15的宽度设为例如大于或等于10μm且小于或等于100μm左右。
栅极配线16与在碳化硅半导体装置10的晶体管区域形成的多晶硅电连接。优选将栅极配线16的宽度设为例如大于或等于10μm且小于或等于100μm左右。栅极配线16也可以由与栅极焊盘14相同的材料形成。栅极接触配线15和栅极配线16在俯视观察时与栅极内置电阻20重叠。在它们重叠的位置，存在第1栅极接触部17a和第2栅极接触部17b。
栅极内置电阻20是指，在俯视观察时，包含第1栅极接触部17a和第2栅极接触部17b的正下方的部分，以及被第1栅极接触部17a和第2栅极接触部17b夹着的部分在内的多晶硅区域。
实施方式1的碳化硅半导体装置10具备例如在层间绝缘膜之上形成的源极电极。例如，能够设置图28所示的源极配线12。源极电极的主体部12A’作为为了从外部设置电流线及信号线而设置的源极焊盘发挥功能。在该主体部12A’能够连接与主体部12A’以相同材料形成的源极配线。源极配线为例如图28的凸出部12D’。优选将凸出部12D’的宽度设为大于或等于10μm。
就实施方式1的碳化硅半导体装置10而言，将栅极内置电阻20和栅极焊盘14电连接的第1栅极接触部17a形成于从栅极焊盘14引出的栅极接触配线15之下。因此，能够对在施加由通断引起的高dV/dt时，栅极焊盘14的下部的阱区域42所产生的位移电流在栅极内置电阻20的下部的阱区域42流过进行抑制。其结果，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，能够防止由栅极和源极的短路引起的元件破坏。
实施方式2.
图3是实施方式2涉及的碳化硅半导体装置的俯视图。为了简单，在图3中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。图4是沿图3的A-A’线的剖视图。实施方式2的碳化硅半导体装置与实施方式1的类似点较多，其特征在于源极配线12的位置等。
如图3所示，在俯视观察时源极配线12设置于栅极内置电阻20和栅极焊盘14之间。例如，是在俯视观察时，不存在栅极内置电阻20且与栅极内置电阻20相邻的部分，能够在俯视观察时在将栅极焊盘14的任意的位置和栅极内置电阻20的任意的位置连接的线上设置源极配线12。源极接触部13将源极配线12和阱区域42电连接。
在图4中示出将源极接触部13设置于层间绝缘膜50的贯穿孔。源极配线12通过源极接触部13与阱区域42电连接。此外，在图4中源极配线12设置于层间绝缘膜50之上，但源极配线12也可以设置于场绝缘膜47之上。
就实施方式2的碳化硅半导体装置而言，除了第1栅极接触部17a形成于从栅极焊盘14引出的栅极接触配线15之外，将阱区域42所产生的位移电流通过源极接触部13向源极配线12引出。因此，在施加由通断引起的高dV/dt时，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制。其结果，能够防止由栅极和源极的短路引起的元件破坏。
在图3中，源极接触部13、第1栅极接触部17a以及第2栅极接触部17b的平面形状为长方形。但是，例如也可以设置多个源极接触部13，作为整体而成为虚线状的源极接触部。例如，源极接触部13也可以离散且直线状地设置多个。对于第1栅极接触部17a和第2栅极接触部17b，也能够设置多个。
并且，在图3中，将源极接触部13、第1栅极接触部17a及第2栅极接触部17b平行地设置，但设为非平行也能够得到上述效果。在此后的记载中，源极接触部13既能够一体地以任意形状形成，也能够离散地形成多个，对于第1栅极接触部17a及第2栅极接触部17b，同样地既能够一体地形成、也能够离散地形成多个，在将源极接触部13、第1栅极接触部17a或第2栅极接触部17b离散地形成多个的情况下，能够定义作为整体进行观察时的长度方向。
实施方式3.
图5是实施方式3涉及的碳化硅半导体装置的俯视图。为了简单，在图5中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。图6是沿图5的A-A’线的剖视图。
在图5中示出在俯视观察时夹着栅极接触配线15和栅极配线16的2个源极配线12。2个源极配线12设置于夹着栅极内置电阻20的位置。2个源极配线12是沿栅极接触配线15和栅极配线16设置的。2个源极接触部13将2个源极配线12和阱区域42电连接。第1栅极接触部17a、第2栅极接触部17b、2个源极接触部13的长度方向是平行的。
就本实施方式3涉及的碳化硅半导体装置而言，除了第1栅极接触部17a形成于从栅极焊盘14引出的栅极接触配线15之外，将阱区域42所产生的位移电流通过2个源极接触部13向2个源极配线12引出。因此，在施加由通断引起的高dV/dt时，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，其结果，能够防止由栅极和源极的短路引起的元件破坏。
实施方式4.
图7是实施方式4涉及的碳化硅半导体装置的俯视图。为了简单，在图7中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。栅极内置电阻20与栅极焊盘14相对。在栅极内置电阻20和栅极焊盘14之间，设置有源极配线12和源极接触部13。源极配线12是在不存在栅极内置电阻20的位置与栅极内置电阻20相邻地设置的。源极配线12形成于被栅极焊盘14和栅极内置电阻20夹着的位置。
在图7中，源极接触部13的形状为1个长方形。但是，源极接触部13的形状是任意的。例如，如图8所示，也可以将多个源极接触部13设置为直线状。
图9是沿图8的A-A’线的剖视图。在图9中示出，在栅极内置电阻20的旁边存在源极接触部13。图10是沿图8的B-B’线的剖视图。在该剖面中没有源极接触部13。
图11是表示沿图8的A-A’线的剖视图的变形例的图。即，沿图8的A-A’线的剖面既可以如图9所示，也可以如图11所示。在图11中示出隔着栅极氧化膜48与源极45、阱区域42及漂移层40接触的栅极120。栅极120的材料例如是多晶硅。在图11的剖面中，形成有具有上述要素的晶体管构造。也可以使栅极氧化膜48的厚度和场绝缘膜47的厚度一致。
源极接触部13通过接触区域46与晶体管区域的阱区域42接触，并且与源极45也接触。能够将接触区域46设为例如受主浓度为1×1019cm-3～1×1021cm-3的p型区域。能够将源极45的施主浓度设为例如1×1018cm-3～1×1020cm-3。在图11中提供多个分离的阱区域42，2个阱区域42之间的部分作为晶体管的导通电流流过的路径发挥功能。此外，能够使图11中的多个阱区域42在图11的纸面远端侧或纸面近端侧连接。这样的晶体管构造并不限于单一单元，也可以在同一剖面具有多个单元。
源极配线12通过源极接触部13与阱区域42电连接。如图7或图8所示，源极配线12形成于栅极内置电阻20和栅极焊盘14之间。因此，将栅极内置电阻20的下部的阱区域42所产生的位移电流通过源极接触部13向源极配线12引出。其结果，在施加由通断引起的高dV/dt时，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制。
另外，由于在栅极内置电阻20和栅极焊盘14之间形成源极配线12和源极接触部13，因此能够避免或抑制在栅极焊盘14的下部的阱区域42流过的位移电流从栅极内置电阻20的下部的阱区域42流过。因此，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式5.
图12是实施方式5涉及的碳化硅半导体装置的剖视图。在本实施方式中，在碳化硅半导体基板41之上设置有场绝缘膜47。在场绝缘膜47之上，设置有例如由多晶硅形成的栅极内置电阻20。在栅极内置电阻20之上设置有层间绝缘膜50。在层间绝缘膜50之上设置有栅极焊盘14。而且，与实施方式2相同地，具备源极配线12和源极接触部13。
实施方式5涉及的碳化硅半导体装置与实施方式2类似，但碳化硅半导体基板41的结构不同。实施方式5涉及的碳化硅半导体基板41在栅极内置电阻20之下具备与场绝缘膜47的底面接触的低电阻区域146。通过使低电阻区域146比阱区域42形成得浅，从而阱区域42与低电阻区域146的底面接触。低电阻区域146与阱区域42相比为低电阻。低电阻区域146例如为高浓度p型区域。在该情况下，能够将低电阻区域146的受主浓度设为例如1×1019cm-3～1×1021cm-3。低电阻区域146既可以为p型也可以为n型，但相比于阱区域42而设为低电阻。例如，使低电阻区域146的薄层电阻比阱区域42的薄层电阻小。漂移层40与阱区域42的底面接触。漂移层40在没有阱区域42的位置与低电阻区域146的底面接触。漂移层40在没有阱区域42和低电阻区域146的位置与场绝缘膜47的底面接触。
源极接触部13将源极配线12和低电阻区域146电连接。本实施方式的源极配线12能够在俯视观察时形成于栅极内置电阻20和栅极焊盘14之间的绝缘膜或层间绝缘膜之上。即，例如能够在图7、8的源极配线12的位置设置本实施方式的源极配线。或者，能够在图3的源极配线12的位置设置本实施方式的源极配线。无论在哪一个情况下均使源极接触部13与低电阻区域146接触。通过使源极接触部13与低电阻区域146接触，从而能够使源极配线12和阱区域42以更低电阻电连接。低电阻区域146能够设置于任意位置。低电阻区域146能够加入至上述或后述的实施方式涉及的碳化硅半导体装置。
由于实施方式5涉及的碳化硅半导体装置在栅极内置电阻20的下部具有低电阻区域146，因此在施加由通断引起的高dV/dt时，能够对与位移电流相伴而产生的电位进行抑制。因此，能够防止由栅极和源极的短路引起的元件破坏。
实施方式6.
图13是实施方式6涉及的碳化硅半导体装置的剖视图。本实施方式的碳化硅半导体装置在具备低电阻区域这一点上与实施方式5相同。但是，在本实施方式中，在并排地设置高浓度n型区域44或p型低电阻区域146和高浓度n型区域44这一点上与实施方式5不同。高浓度n型区域44是例如将施主浓度设为1×1018cm-3～1×1020cm-3的高浓度n型区域。能够将高浓度n型区域44与阱区域42相比设为低电阻。例如，高浓度n型区域44的薄层电阻比阱区域42的薄层电阻小。通过将高浓度n型区域44形成得比阱区域42浅，从而高浓度n型区域44的底面与阱区域42接触。
源极配线12通过源极接触部13，与阱区域42和高浓度n型区域44的至少一者电连接。也可以在源极接触部13的下部设置高浓度p型区域，将源极配线12和阱区域42以更低电阻电连接。能够将并排地设置有高浓度n型区域44或p型低电阻区域146以及高浓度n型区域44的结构设置于任意位置。能够将并排地设置有高浓度n型区域44或p型低电阻区域146以及高浓度n型区域44的结构加入至上述或后述的实施方式涉及的碳化硅半导体装置。
由于实施方式6涉及的碳化硅半导体装置在栅极内置电阻20的下部具有高浓度n型区域44，因此在施加由通断引起的高dV/dt时，能够对与位移电流相伴而产生的电位进行抑制。因此，能够防止由栅极和源极的短路引起的元件破坏。此外，在实施方式5、6中，源极配线12和源极接触部13不是必备的结构。
实施方式7.
图14是实施方式7涉及的碳化硅半导体装置的俯视图。为了简单，在图14中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。本实施方式的碳化硅半导体装置采用实施方式3中说明过的2个源极接触部13夹着栅极内置电阻20而相对的构造。本实施方式的右侧的源极接触部13将源极配线12或源极焊盘112与阱区域42电连接。另外，将处于栅极内置电阻20的左侧的源极配线12和源极接触部13设置于栅极内置电阻20和栅极焊盘14之间。左侧的源极接触部13将源极配线12和阱区域42电连接。
图15是沿图14的A-A’线的剖视图。在图15中示出在栅极内置电阻20的两侧存在源极接触部13。在施加由通断引起的高dV/dt时，将栅极内置电阻20下部的阱区域42所产生的位移电流，通过在栅极内置电阻20的两侧设置的源极接触部13向源极配线12或源极焊盘112引出。因此，能够对栅极内置电阻20下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式8.
图16是实施方式8涉及的碳化硅半导体装置的俯视图。为了简单，在图16中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。本实施方式的源极配线12具备第1部分12a和第2部分12b。在俯视观察时，第1部分12a是在栅极内置电阻20和栅极焊盘14之间沿栅极内置电阻20而设置的。第2部分12b与第1部分12a连接，该第2部分12b在与第1部分12a不同的方向延伸，与栅极内置电阻20相邻。第1部分12a是相当于实施方式4的源极配线12的部分。第1源极接触部13a将第1部分12a和阱区域42电连接。也可以通过第1源极接触部13a将第1部分12a和低电阻区域电连接。
第2部分12b的长度方向不第1部分12a的长度方向平行。第2部分12b设置于与栅极内置电阻20相邻的位置。第2部分12b也可以不是源极配线的一部分，而是作为源极焊盘112的一部分。第2源极接触部13b将第2部分12b和阱区域42电连接。也可以通过第2源极接触部13b将第2部分12b和低电阻区域电连接。
在本实施方式中，第1源极接触部13a是沿栅极内置电阻20的一边而设置的，第2源极接触部13b是沿栅极内置电阻的另一边而设置的。因此，在与栅极内置电阻20的2个边相对的位置提供了源极接触部。也可以在与栅极内置电阻20的大于或等于3个边相对的位置提供源极接触部。换言之，能够沿栅极内置电阻20的边缘提供尽可能长的源极接触部。
就实施方式8的碳化硅半导体装置而言，在施加由通断引起的高dV/dt时，将栅极内置电阻20的下部的阱区域42所产生的位移电流，通过沿栅极内置电阻20的2个边设置的2个源极接触部向源极配线12或源极焊盘112引出。因此，能够对栅极内置电阻20下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式9.
图17是实施方式9涉及的碳化硅半导体装置的俯视图。为了简单，在图17中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。本实施方式的碳化硅半导体装置与实施方式4相同地，在栅极内置电阻20和栅极焊盘14之间，具备源极配线12A和源极接触部13A。该源极接触部13A将源极配线12A与阱区域42或低电阻区域电连接。
向源极配线12A连接有其它源极配线12B或源极焊盘112。也可以在源极配线12B或源极焊盘112形成源极接触部。在栅极接触配线15和栅极配线16之间的栅极内置电阻20之上，隔着层间绝缘膜形成有正上部12c。正上部12c是在俯视观察时将栅极内置电阻20纵向断开的源极配线12C的一部分。源极配线12C中的比正上部12c靠上的部分设置有源极接触部13B。源极接触部13B的长度方向不与源极接触部13A的长度方向平行。源极接触部13A是沿栅极内置电阻20的左侧而设置的，与此相对，源极接触部13B是沿栅极内置电阻20的上侧而设置的。源极接触部13A、13B能够设置于通过它们将栅极接触配线15夹着的位置。源极接触部13B将源极配线12C与阱区域42或低电阻区域电连接。
图18是沿图17的A-A’线的剖视图。构成源极配线一部分的正上部12c设置于层间绝缘膜50之上。就实施方式9涉及的碳化硅半导体装置而言，在施加由通断引起的高dV/dt时，将栅极内置电阻20的下部的阱区域42所产生的位移电流，通过沿栅极内置电阻20的正交的2个边设置的源极接触部13A、13B向源极配线12或源极焊盘112引出。因此，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式10.
图19是实施方式10涉及的碳化硅半导体装置的俯视图。为了简单，在图19中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。本实施方式的碳化硅半导体装置与实施方式4相同地，在栅极内置电阻20和栅极焊盘14之间，具备源极配线12A和源极接触部13A。该源极接触部13A将源极配线12A与阱区域42或低电阻区域电连接。
向源极配线12A连接有其它源极配线12B或源极焊盘112。也可以在源极配线12B或源极焊盘112形成源极接触部。并且，与实施方式9相同地，具备在俯视观察时将栅极内置电阻20纵向断开的源极配线12C。作为源极配线12C的一部分形成有正上部12c。向源极配线12C连接有源极配线12D。源极配线12D在俯视观察时与栅极焊盘14相邻的位置具备相邻部12d。相邻部12d能够在场绝缘膜47或层间绝缘膜50之上形成。源极配线12B、12C、12D也能够作为源极焊盘112而形成。
与栅极焊盘14相邻地设置有源极接触部13B。源极接触部13B例如将场绝缘膜47或层间绝缘膜50贯穿，将相邻部12d和阱区域42电连接。
就实施方式10涉及的碳化硅半导体装置而言，通过源极接触部13A与阱区域42电连接的源极配线12A形成于栅极内置电阻20和栅极焊盘14之间。因此，在施加由通断引起的高dV/dt时，栅极内置电阻20的下部的阱区域42所产生的位移电流通过源极接触部13A向源极配线12引出。另外，通过与栅极焊盘14相邻地设置的源极接触部13B将栅极焊盘14的下部的阱区域42所产生的位移电流引出。因此，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式11.
图20是实施方式11涉及的碳化硅半导体装置的俯视图。为了简单，在图20中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。在本实施方式中，栅极内置电阻设置有2个。在栅极焊盘14的右侧设置有栅极内置电阻20A，在栅极焊盘14的下方设置有栅极内置电阻20B。如上所述，2个栅极内置电阻是沿栅极焊盘14的不平行的2个边并排地设置的。
在栅极焊盘14和栅极内置电阻20A之间设置有源极配线12A和源极接触部13A。源极接触部13A将源极配线12A与阱区域42或低电阻区域电连接。在栅极焊盘14和栅极内置电阻20B之间设置有源极配线12B和源极接触部13B。源极接触部13B将源极配线12B与阱区域42或低电阻区域电连接。如果将源极配线12A、12B和源极接触部13A、13B作为整体来看，则与栅极焊盘14的2个边相对。向源极配线12A、12B连接有源极配线12C或源极焊盘112。
由于实施方式11的碳化硅半导体装置呈与实施方式4的结构相比对称性高的构造，因此在施加由通断引起的高dV/dt时位移电流更对称地流过，元件的可靠性提高。另外，由于设置2个栅极内置电阻20A、20B，因此与如实施方式4那样设置1个栅极内置电阻20的情况相比，在具有相同电阻值的情况下能够减小单个的栅极内置电阻。因此，能够对栅极内置电阻20A、20B的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式12.
图21是实施方式12涉及的碳化硅半导体装置的俯视图。为了简单，在图21中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。在栅极焊盘14的右侧存在栅极内置电阻20A，在栅极焊盘14的左侧存在栅极内置电阻20B。栅极内置电阻20A、20B设置于将栅极焊盘14夹着的位置。2个栅极内置电阻20A、20B是沿栅极焊盘14的平行的2个边并排地设置的。
在栅极焊盘14和栅极内置电阻20A之间设置有源极配线12A和源极接触部13A。源极接触部13A将源极配线12A与阱区域42或低电阻区域电连接。在栅极焊盘14和栅极内置电阻20B之间设置有源极配线12B和源极接触部13B。源极接触部13B将源极配线12B与阱区域42或低电阻区域电连接。
由于实施方式12的碳化硅半导体装置呈与实施方式4的结构相比对称性高的构造，因此在施加由通断引起的高dV/dt时位移电流更对称地流过，元件的可靠性提高。另外，由于设置2个栅极内置电阻20A、20B，因此与如实施方式4那样设置1个栅极内置电阻的情况相比，在具有相同电阻值的情况下能够减小单个的栅极内置电阻。因此，能够对栅极内置电阻20A、20B的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。
实施方式13.
图22是实施方式13涉及的碳化硅半导体装置的俯视图。为了简单，在图22中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。在本实施方式中，在与栅极焊盘14连接的配线之上串联地设置2个栅极内置电阻。
实施方式13涉及的碳化硅半导体装置具备栅极接触配线15、栅极配线16A、以及辅助栅极配线16B。栅极接触配线15与栅极配线16A相对。另外，栅极配线16A与辅助栅极配线16B相对。
以在俯视观察时，与栅极接触配线15和栅极配线16A重叠的方式设置有栅极内置电阻20。栅极接触配线15和栅极内置电阻20通过第1栅极接触部17a电连接。另外，栅极配线16A和栅极内置电阻20通过第2栅极接触部17b电连接。
以在俯视观察时，与栅极配线16A和辅助栅极配线16B重叠的方式设置有辅助栅极内置电阻20S。辅助栅极内置电阻20S例如能够由在绝缘膜之上与绝缘膜接触的多晶硅形成。栅极配线16A和辅助栅极内置电阻20S通过第3栅极接触部17c电连接。辅助栅极配线16B和辅助栅极内置电阻20S通过第4栅极接触部17d电连接。这样，将栅极内置电阻20和辅助栅极内置电阻20S串联连接。
在栅极焊盘14和栅极内置电阻20之间设置有源极配线12A和源极接触部13A。源极接触部13A将源极配线12A与阱区域42或低电阻区域连接。在俯视观察时，在栅极内置电阻20和辅助栅极内置电阻20S之间设置有源极配线12B和源极接触部13B。源极接触部13B将源极配线12B与阱区域42或低电阻区域电连接。此外，低电阻区域是指电阻比阱区域低的区域。
就实施方式13的碳化硅半导体装置而言，由于将栅极内置电阻20和辅助栅极内置电阻20S串联地设置，因此在施加由通断引起的高dV/dt时，与如实施方式4那样设置1个栅极内置电阻的情况相比，在具有相同电阻值的情况下能够减小单个的栅极内置电阻。因此，能够对栅极内置电阻20和辅助栅极内置电阻20S的下部的阱区域所产生的电位进行抑制。因此，能够防止由栅极和源极的短路引起的元件破坏。此外，在本实施方式中，以将2个栅极内置电阻串联地设置为例进行了说明，但也可以将大于或等于3个栅极内置电阻串联地设置。
实施方式14.
图23是实施方式14涉及的碳化硅半导体装置的俯视图。为了简单，在图23中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20A、20B连接的多晶硅而进行图示。在本实施方式中，在与栅极焊盘14连接的配线之上并联地设置2个栅极内置电阻。
2个栅极内置电阻20A、20B将栅极接触配线15和栅极配线16连接。具体而言，栅极内置电阻20A通过第1栅极接触部17a与栅极接触配线15连接，通过第2栅极接触部17b与栅极配线16连接。栅极内置电阻20B通过第3栅极接触部17c与栅极接触配线15连接，通过第4栅极接触部17d与栅极配线16连接。如上所述，通过具备多个具有栅极内置电阻、第1栅极接触部、以及第2栅极接触部的结构，从而使多个栅极内置电阻并联地连接。这样的结构能够将图7所示的实施方式4的栅极内置电阻20分割为并联地连接的2个栅极内置电阻。
在栅极内置电阻20A、20B和栅极焊盘14之间，设置有源极配线12A及源极接触部13A。源极接触部13A将源极配线12A与阱区域42或低电阻区域电连接。向源极配线12A连接有源极配线12B或源极焊盘112。在源极配线12B或源极焊盘112，在栅极接触配线15和栅极配线16之间，形成有将栅极内置电阻20A、20B纵向断开的源极配线12C。源极配线12C具备穿过栅极内置电阻20A、20B上部的正上部。在源极配线12C中的俯视观察时形成于栅极内置电阻20A和栅极内置电阻20B之间的部分形成有源极接触部13B。源极接触部13B将源极配线12C与阱区域或电阻比阱区域低的低电阻区域电连接。这样，在第1栅极内置电阻20A和第2栅极内置电阻20B之间设置有源极接触部13B。
就实施方式14的碳化硅半导体装置而言，由于将2个栅极内置电阻20A、20B并联地设置，因此与栅极内置电阻为1个的情况相比，在具有相同电阻值的情况下能够减小单个的栅极内置电阻。因此，在施加由通断引起的高dV/dt时，能够对各个栅极内置电阻的下部的阱区域所产生的电位进行抑制。
另外，如上所述，由于在栅极内置电阻20A和栅极内置电阻20B之间设置有将源极配线12C和阱区域电连接的源极接触部13B，因此位移电流也会被引出到源极配线12C。因此，能够对各个栅极内置电阻的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。此外，在本实施方式中，以将2个栅极内置电阻20A、20B并联地设置，在其之间形成源极接触部13B为例进行了说明，但在设置大于或等于3个栅极内置电阻的情况下也能够得到相同的效果。
实施方式15.
图24是实施方式15涉及的碳化硅半导体装置的俯视图。为了简单，在图24中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20A、20B连接的多晶硅而进行图示。由于将栅极内置电阻20A、20B并联地连接，因此本实施方式基本上与实施方式14类似。而且，在第1栅极内置电阻20A和第2栅极内置电阻20B之间提供源极接触部13B这一点与实施方式14相同。但是，提供这样的源极接触部的结构不同。
如图24所示，栅极配线16在与栅极接触配线15相对的部分具有向栅极接触配线15凸出的部分。如上所述，在通过使栅极配线16凸出而产生的空间设置有源极配线12B和源极接触部13B。源极配线12B和源极接触部13B位于栅极内置电阻20A和栅极内置电阻20B之间。源极接触部13B将源极配线12B与阱区域42或低电阻区域电连接。如上所述，没有设置实施方式14中说明过的穿过栅极内置电阻20A、20B上部的源极配线，在栅极内置电阻20A和栅极内置电阻20B之间设置源极配线12B和源极接触部13B。
图25是实施方式15的碳化硅半导体装置的变形例的俯视图。栅极接触配线15在与栅极配线16相对的部分具有向栅极配线16凸出的部分。如上所述，在通过使栅极接触配线15凸出而产生的空间设置有源极配线12B和源极接触部13B。源极配线12B和源极接触部13B位于栅极内置电阻20A和栅极内置电阻20B之间。
就本实施方式15的碳化硅半导体装置而言，由于将2个栅极内置电阻20A、20B并联地设置，因此与设置1个栅极内置电阻的情况相比，在具有相同电阻值的情况下能够减小单个的栅极内置电阻。因此，在施加由通断引起的高dV/dt时，能够对各个栅极内置电阻的下部的阱区域42所产生的电位进行抑制。
另外，如上所述，由于在栅极内置电阻20A和栅极内置电阻20B之间设置有将源极配线12B和阱区域42电连接的源极接触部13B，因此位移电流也会被引出到源极配线12B。也可以如实施方式14中叙述的那样，将大于或等于3个栅极内置电阻并联地设置，在栅极内置电阻之间设置源极配线和源极接触部。
实施方式16.
图26是实施方式16涉及的碳化硅半导体装置的俯视图。为了简单，在图26中刨除了场绝缘膜47、层间绝缘膜50、以及与栅极内置电阻20连接的多晶硅而进行图示。在具有栅极内置电阻的碳化硅半导体装置，有时设置用于对栅极内置电阻的值进行测量的监视焊盘。本实施方式的碳化硅半导体装置以与实施方式4-6的任意1个类似的结构为基础，并且具备用于对栅极内置电阻20的值进行测量的栅极内置电阻监视焊盘114。
栅极内置电阻监视焊盘114连接至栅极配线16。栅极内置电阻监视焊盘114例如能够由与栅极配线16相同材料形成。在被栅极内置电阻监视焊盘114和栅极内置电阻20夹着的位置设置有源极配线12B和源极接触部13B。源极接触部13B将源极配线12B与阱区域或电阻比阱区域低的低电阻区域电连接。
图27是沿图26的A-A’线的剖视图。在栅极内置电阻20的左右设置有源极接触部13A和源极接触部13B。在施加由通断引起的高dV/dt时，将栅极内置电阻20的下部的阱区域42所产生的位移电流，通过在栅极内置电阻20的两侧设置的源极接触部向源极配线12引出。因此，能够对栅极内置电阻20的下部的阱区域42所产生的电位进行抑制，防止由栅极和源极的短路引起的元件破坏。实施方式1-16中的栅极配线与实施方式17的栅极配线相同地，例如是被供给SiC-MOSFET的栅极驱动信号的配线。另外，能够将至此为止的实施方式中说明过的半导体装置和下面的实施方式中说明的半导体装置设为SiC-MOSFET芯片。这样的MOSFET既能够设为平面型，也能够设为沟槽型。并且，也能够将半导体装置设为采用了MOS构造的IGBT。
实施方式17.
图28是实施方式17涉及的碳化硅半导体装置10的俯视图。碳化硅半导体装置10为SiC-MOSFET芯片。碳化硅半导体装置10具备例如以铝为材料的源极配线12。在芯片角部设置有栅极焊盘14。栅极焊盘14是连接导线的部分。经由该导线从外部向栅极焊盘14提供栅极驱动信号。栅极配线16经由栅极内置电阻20A、20B连接至栅极焊盘14。由于将栅极内置电阻20A、20B埋入至碳化硅半导体装置10的内部，因此在俯视图中观察不到。但是，为了方便说明，示出俯视图中的栅极内置电阻20A、20B的位置。
栅极内置电阻20A、20B是将栅极焊盘14和栅极配线16连接的电阻。通过沿芯片的外周形成栅极配线16，从而将源极配线12的大部分包围。栅极内置电阻能够仅设置于被栅极焊盘14和源极配线12夹着的区域的端部。
源极配线12具备主体部12A’、正上部12B’、包围部12C’及凸出部12D’。主体部12A’设置于单元区域。正上部12B’是栅极内置电阻20B的正上方的部分。包围部12C’是通过沿芯片的边缘进行设置而将栅极焊盘14包围的部分。包围部12C’经由正上部12B’与主体部12A’连接。凸出部12D’是在俯视观察时被栅极焊盘14夹着的部分。由于在凸出部12D’的y正方向和y负方向存在栅极焊盘14，因此凸出部12D’被栅极焊盘14夹着。凸出部12D’是在俯视观察时从主体部12A’凸出地设置的。凸出部12D’连接至主体部12A’。
通过作为源极配线12的一部分形成了凸出部12D’，从而在俯视观察时栅极内置电阻20B被凸出部12D’和主体部12A’夹着。即，在栅极内置电阻20B的y正方向存在凸出部12D’，在栅极内置电阻20B的y负方向存在主体部12A’。
图29是图28的局部放大图。栅极焊盘14具备主体部14A、第1连接部14B、14D、第2连接部14C、14E。导线连接至主体部14A。主体部14A和第1连接部14B、14D经由第2连接部14C、14E而连接。作为源极配线12的一部分的凸出部12D’被主体部14A和第1连接部14B夹着。作为源极配线12的一部分的凸出部12F被主体部14A和第1连接部14D夹着。
栅极配线16具备沿芯片的外周形成的环状部16A’、16C、与环状部16A’连接的连接部16B’、以及与环状部16C连接的连接部16D。从栅极焊盘14经由栅极内置电阻20A、20B将栅极驱动信号提供至栅极配线16。从环状部16A’、16C和连接部16B’、16D对单位单元(unitcell)的栅极施加栅极电压。
在栅极内置电阻20A之上存在作为源极配线12的一部分的正上部12E。正上部12E将包围部12C’和主体部12A’连接。如上所述，在栅极焊盘14的y负方向存在将第1连接部14B和连接部16B’连接的栅极内置电阻20B，在栅极焊盘14的x正方向存在将第1连接部14D和连接部16D连接的栅极内置电阻20A。
图30是图29的III-III′线(源极接触孔部、栅极接触孔部)处的剖视图。碳化硅半导体装置10具备以碳化硅为材料的碳化硅半导体基板41。碳化硅半导体基板41具备n型基板43、n型漂移层40、在n型漂移层40之上设置的p型阱区域42、在p型阱区域42之上设置的高浓度n型区域44。高浓度n型区域44是以高浓度(大于或等于1×1019cm-3)掺杂有n型杂质的n+区域。高浓度n型区域44的n型杂质浓度比n型漂移层40的n型杂质浓度大。在碳化硅半导体基板41也提供了被p型阱区域42包围的n型源极45。并且，设置有与高浓度n型区域44接触并且位于碳化硅半导体基板41的表面的p型接触区域46。在n型漂移层40之下存在n型基板43。
在碳化硅半导体基板41之上设置有场绝缘膜47和栅极氧化膜48。在场绝缘膜47之上，设置有由多晶硅形成的栅极内置电阻20B。而且，栅极内置电阻20B的侧面和上表面的一部分被层间绝缘膜50覆盖。优选层间绝缘膜50比场绝缘膜47等绝缘膜厚。优选层间绝缘膜50和场绝缘膜47比栅极氧化膜48厚。在栅极内置电阻20B之上设置的层间绝缘膜50设置有多个贯穿孔。作为栅极焊盘14的一部分的第1连接部14B和作为栅极配线16的一部分的连接部16B’穿过这些贯穿孔而与栅极内置电阻20B接触。
在栅极内置电阻20B左右的层间绝缘膜50也形成有多个贯穿孔。通过这些多个贯穿孔，源极配线12的凸出部12D’与p型接触区域46及高浓度n型区域44连接，源极配线12的主体部12A’也与p型接触区域46及高浓度n型区域44连接。此外，在图30中还公开了主体部12A’的左侧的部分与p型接触区域46、源极45连接。
在图30中示出将栅极焊盘14的第1连接部14B和栅极配线16的连接部16B’连接至栅极内置电阻20B。在栅极内置电阻20B之下，隔着场绝缘膜47设置有高浓度n型区域44。作为源极配线12的一部分的主体部12A’和凸出部12D’连接至该高浓度n型区域44。为了对栅极和源极的短路进行抑制，需要通过场绝缘膜47将栅极内置电阻20B和高浓度n型区域44可靠地绝缘。
对碳化硅半导体装置10的背面构造进行说明。在碳化硅半导体基板41的背面的欧姆电极60的下表面形成有以金属为材料的漏极电极62。因此，上述n型基板43设置于n型漂移层40和欧姆电极60之间。这样，完成在图30示出了其剖视图的电力用碳化硅半导体装置。此外，沿着将栅极内置电阻20A在x方向上横向断开的线的剖面为与图30相同的剖面。
图31是表示形成高浓度n型区域44和源极45时的离子注入区域的图。高浓度n型区域44和源极45也可以由同一离子注入形成。基本上，在由单点划线包围的区域A、B掺杂n型杂质。区域A包含形成栅极内置电阻20A、20B的部分。区域B包含形成源极配线12的主体部12A’的部分。在区域B，如日本特开2012-109602号公报的图2的中央部那样，形成有MOSFET的单位单元。不是在区域B的整面形成源极45而是如日本特开2012-109602号公报的图3的源极区域80那样局部地形成源极。在区域B，在等间隔地设置的源极接触孔的正下方存在没有掺杂n型杂质的区域。另外，不是在区域A的整面掺杂n型杂质，在区域A的主体部12A’、包围部12C’及凸出部12D’、12F的正下方存在没有掺杂n型杂质的区域。
此处，为了使本发明的实施方式17涉及的碳化硅半导体装置的技术意义的说明变得容易，针对对比例进行说明。图32-34是第1对比例涉及的碳化硅半导体装置的图。图35是第2对比例涉及的碳化硅半导体装置的俯视图。针对第1对比例和第2对比例，对与实施方式17的碳化硅半导体装置10的区别进行叙述。没有特别提及的则具有与碳化硅半导体装置10相同的结构。
图32是第1对比例涉及的碳化硅半导体装置的俯视图。第1对比例的源极配线12具备主体部12A’、正上部12B’、12E及包围部12C’，但不具备上述凸出部12D’、12F。栅极内置电阻20a、20b具有与碳化硅半导体装置10的栅极内置电阻20A、20B相同的功能。
图33是图32的VI-VI′线处的剖视图。在栅极内置电阻的正下方隔着场绝缘膜47存在p型阱区域42。能够将Al或B向半导体基板进行离子注入而形成作为p+区域的p型阱区域42。p型阱区域42是在栅极焊盘14和栅极内置电阻20b之下形成的。在栅极内置电阻20b的正下方没有上述n型区域。另外，第1对比例的源极配线12不具备凸出部12D’。因此，向栅极内置电阻20b的正下方的p型阱区域42仅连接有源极配线12的主体部12A’。
图34是在场绝缘膜47形成了小孔的第1对比例的碳化硅半导体装置的剖视图。在该情况下，在栅极内置电阻20b和p型阱区域42之间仅设置薄的栅极氧化膜48。在该情况下，存在在高dV/dt下栅极氧化膜48劣化，栅极和源极短路的风险。
与此相对，就实施方式17涉及的碳化硅半导体装置10而言，例如将N(氮)或P(磷)向碳化硅半导体基板41进行离子注入而形成了高浓度n型区域44。更具体而言，设置了与作为绝缘膜的场绝缘膜47的底面接触的高浓度n型区域44、与高浓度n型区域44的底面接触的p型阱区域42、以及与阱区域42的底面接触的n型漂移层40。在碳化硅半导体基板41的材料为碳化硅的情况下，与p+区域相比n+区域成为低电阻。因此，通过设置高浓度n型区域44，能够将栅极焊盘14和栅极内置电阻20A、20B之下的位移电流流过的路径中的电阻设为低电阻。由此，能够对由与dV/dt的施加相伴的位移电流导致的栅极焊盘14及栅极内置电阻20A、20B与正下方的碳化硅半导体基板41之间的电位差进行抑制。
下面，对实施方式17的碳化硅半导体装置的源极配线12所具备的凸出部12D’的意义进行说明。例如，在施加大于或等于100kV/μsec的高dV/dt的通断动作中，即使形成了高浓度n型区域44，有时也会由于从栅极焊盘14之下向源极配线12流过的位移电流，而使栅极内置电阻之下的p型阱区域42所产生的电位变为大于或等于100V。在该情况下，存在如果在场绝缘膜47存在小孔，则栅极氧化膜48劣化的风险。
因此，除了设置高浓度n型区域44之外，还在栅极焊盘14的主体部14A和栅极内置电阻20A、20B之间设置作为源极配线12的一部分的凸出部12F、12D。凸出部12F、12D的下端部连接至p型接触区域46和高浓度n型区域44。在图30中示出，凸出部12D’的下端部连接至p型接触区域46和高浓度n型区域44。凸出部12D’的下端部不仅与p型接触区域46直接接触，还与高浓度n型区域44直接接触。对于将凸出部12D’和凸出部12D’的正下方的高浓度n型区域44连接的部分，将该部分设为第1接触部。而且，对于将源极配线12的主体部12A’和主体部12A’的正下方的高浓度n型区域44连接的部分，将该部分设为第2接触部。而且，第1接触部和第2接触部在俯视观察时夹着栅极内置电阻20B。
在图30中示出，将凸出部12D’和凸出部12D’的正下方的高浓度n型区域44连接的第1接触部、以及将源极配线12的主体部12A’和主体部12A’的正下方的高浓度n型区域44连接的第2接触部夹着栅极内置电阻20B。由此，源极配线12和高浓度n型区域44的接触部设置于栅极内置电阻20B的左右2处。于是，能够将施加高dV/dt时所产生的位移电流从主体部12A’和凸出部12D’这两者引出。在图30中用箭头示出p型阱区域42和高浓度n型区域44的位移电流的流动。通过将位移电流从主体部12A’和凸出部12D’这两者引出，从而能够对p型阱区域42的电位进行抑制。
在例如图33所示的第1对比例的情况下，由于在栅极焊盘14之下没有源极配线12与碳化硅半导体基板41的连接，因此在栅极焊盘14之下产生的位移电流流入至远离此处的主体部12A’与碳化硅半导体基板41的连接部。因此，p型阱区域42的电位会变高。
与此相对，在实施方式17中设置被栅极焊盘14夹着的凸出部12D’、12F，将该凸出部12D’、12F连接至高浓度n型区域44。由此，栅极焊盘14之下的p型阱区域42及高浓度n型区域44所产生的位移电流快速地流向与主体部12A’相比位于更近处的凸出部12D’、12F。因此，能够对在栅极内置电阻20A、20B的下部流动的位移电流进行抑制，抑制在栅极内置电阻20A、20B之下的碳化硅半导体基板41产生大的电位。对所产生的电位进行抑制会在场绝缘膜47存在小孔的情况等下，产生防止栅极氧化膜48的劣化的效果。
如上所述，通过设置为将高浓度n型区域44和源极配线12连接的2个接触部在俯视观察时夹着栅极内置电阻，从而能够防止由位移电流引起的高电位的产生。通过在多个位置将高浓度n型区域44和源极配线12电连接，从而能够确保位移电流的流动路径，防止碳化硅半导体基板41的电位变高。作为特别优选的例子，举出凸出部12D’、12F。
下面，对栅极内置电阻20A、20B的位置进行讨论。图35是第2对比例涉及的碳化硅半导体装置的俯视图。该碳化硅半导体装置的栅极内置电阻20a、20b与图28的栅极内置电阻20A、20B相比位于芯片中央侧。即，栅极内置电阻20a、20b与图28的栅极内置电阻20A、20B相比处于与芯片边缘远离的位置。
由于图35的栅极内置电阻20a、20b远离芯片端部，因此与图28的情况相比必须延长连接部16B’、16D和第1连接部14B、14D。在第2对比例的情况下，与其相应地必须扩大无效面积。
在实施方式17中，通过将栅极内置电阻20A、20B配置于芯片端部侧，从而与第2对比例的情况相比，能够缩短连接部16B’、16D和第1连接部14B、14D。因此，可以扩大源极电极的面积而增加有效面积。在沿芯片的边缘设置了栅极焊盘14的情况下，优选使栅极内置电阻20A、20B的位置相比于栅极焊盘14的中央接近芯片的端部。在图29中示出，由于栅极内置电阻20A相比于栅极焊盘14的中央处于y正方向，因此栅极内置电阻20A接近芯片端部。另外，还示出，由于栅极内置电阻20B相比于栅极焊盘14的中央处于x负方向，因此栅极内置电阻20B接近芯片端部。
实施方式17涉及的碳化硅半导体装置在不丧失其特征的范围能够进行各种变形。例如，在仅设置高浓度n型区域44即可防止栅极内置电阻20A、20B的正下方的半导体基板的电位变得过高的情况下，也可以省略凸出部12D’、12F。作为碳化硅半导体装置10，能够采用使用了碳化硅的各种类型的开关元件。也可以适当设置沟道截断环、保护环、场板等耐压保持构造。
在本实施方式中，在场绝缘膜47之上设置有栅极内置电阻20A、20B。在栅极内置电阻20A、20B和碳化硅半导体基板41之间设置有场绝缘膜47之外的绝缘膜的情况下，也能够得到由设置高浓度n型区域44带来的效果。
这些变形也能够应用于下面的实施方式涉及的碳化硅半导体装置。此外，由于下面的实施方式涉及的碳化硅半导体装置与实施方式17的共同点较多，因此以与实施方式17的区别为中心进行说明。
实施方式18.
图36是实施方式18涉及的碳化硅半导体装置的俯视图。栅极焊盘14没有设置于芯片角部，而是设置于芯片的中央上部端。栅极内置电阻20C、20D、20E、20F连接至栅极焊盘14。栅极内置电阻20C、20D处于栅极焊盘14的右侧，栅极内置电阻20E、20F处于栅极焊盘14的左侧。
栅极配线16连接至栅极内置电阻20C、20D、20E、20F。作为整体来说，栅极配线16将源极配线12的主体部12A’包围。栅极配线16具备与栅极内置电阻连接的连接部16E、16G、以及将连接部16E和连接部16G连接的中间部16F。连接部16E连接至栅极内置电阻20C、20D。连接部16G连接至栅极内置电阻20E、20F。
源极配线12具备主体部12A’、环状部12H及凸出部12I、12J。环状部12H是连接至主体部12A’的环状的部分。环状部12H将主体部12A’和栅极配线16包围。凸出部12I、12J连接至环状部12H。凸出部12I、12J具有与实施方式1的凸出部相同的功能。即，凸出部12I、12J在俯视观察时被栅极焊盘14夹着。而且，在俯视观察时利用凸出部12I和主体部12A’夹着栅极内置电阻20E、20F。在俯视观察时利用凸出部12J和主体部12A’夹着栅极内置电阻20C、20D。
并且，由将凸出部12I和凸出部12I的正下方的高浓度n型区域44连接的第1接触部、以及将主体部12A’和主体部12A’的正下方的高浓度n型区域44连接的第2接触部在俯视观察时夹着栅极内置电阻20E、20F。由将凸出部12J和凸出部12J的正下方的高浓度n型区域44连接的第1接触部以及将主体部12A’和主体部12A’的正下方的高浓度n型区域44连接的第2接触部在俯视观察时夹着栅极内置电阻20C、20D。由此，与实施方式1相同地，能够防止伴随位移电流的产生而在栅极焊盘14的正下方和其附近半导体基板的电位变高。
图37是图36的栅极焊盘14和其附近的放大图。栅极焊盘14具备主体部14A、第1连接部14F、14H、以及第2连接部14G、14I。第1连接部14F具有在y方向延伸的细长形状。避开第1连接部14F的中央，栅极内置电阻20C、20D仅连接至其端部。避开第1连接部14H的中央，栅极内置电阻20E、20F仅连接至其端部。因此，全部栅极内置电阻仅设置于被栅极焊盘14和源极配线12夹着的区域的端部。
被栅极焊盘14和源极配线12夹着的区域中的流过位移电流时所产生的电位最大的是其中央部。因此，通过避开该中央部而配置栅极内置电阻，从而能够防止栅极内置电阻的下部处的绝缘膜的劣化。
图38是变形例涉及的碳化硅半导体装置的局部俯视图。如果与图37所示的结构相比，则在没有设置栅极内置电阻20D、20F，设置有处于芯片端部侧的栅极内置电阻20C、20E这一点上不同。作为栅极内置电阻，由于仅设置有处于芯片端部侧的栅极内置电阻20C、20E，因此与图37相比，凸出部12I、12J变短。缩短了凸出部12I、12J，与其相应地增大了栅极焊盘14的面积。
在图36、37所示的例子中，设置长的凸出部12I、12J，与其相应地栅极焊盘14的面积缩小。在栅极焊盘14的面积不足的情况下，有时必须牺牲源极配线12的面积而增大栅极焊盘14。但是，通过如变形例涉及的图38所示那样使栅极内置电阻靠近芯片端部侧，从而能够缩短凸出部12I、12J。由此，对由设置凸出部12I、12J导致的栅极焊盘14的面积缩小进行抑制。因此，能够将形成有源极配线12的有效区域的面积保持得大。此外，优选栅极内置电阻20C、20E的位置相比于栅极焊盘14的中央靠近芯片的端部。
在实施方式18中设置了4个栅极内置电阻，但也可以设置大于或等于5个或小于或等于3个栅极内置电阻。如图36-38所示，优选多个栅极内置电阻是避开被栅极焊盘14和源极配线12夹着的区域的中央部而设置的。
实施方式19.
图39是实施方式19涉及的碳化硅半导体装置的俯视图。栅极焊盘14设置于碳化硅半导体装置的中央。栅极配线16在俯视观察时，具备环状部16L、引出部16H、中间部16I、第1连接部16J及第2连接部16K。环状部16L是将源极配线12包围的部分。引出部16H是与环状部16L连接，从碳化硅半导体装置的边缘向中央方向延伸的部分。引出部16H具有在与y轴平行方向延伸的细长形状。
中间部16I是与引出部16H连接，与栅极焊盘14的上侧相对的部分。第1连接部16J是与中间部16I连接，与栅极焊盘14的右侧相对的部分。第2连接部16K是与中间部16I连接，与栅极焊盘14的左侧相对的部分。
如作为图39的局部放大图的图40所示，源极配线12具备主体部12A’、以及与主体部12A’连接的凸出部12K、12L。在图40中示出，通过栅极内置电阻20G、20H，将栅极焊盘14的第1连接部14F和第1连接部16J连接。另外，还示出，通过栅极内置电阻20I、20J，将栅极焊盘14的第1连接部14H和第2连接部16K连接。
被栅极焊盘14和源极配线12夹着的区域的中央是在流过位移电流时所产生的电位最大的部分。因此，通过避开该中央部而配置栅极内置电阻20G、20H、20I、20J，从而能够防止栅极内置电阻的下部处的氧化膜的劣化。
图41是变形例涉及的碳化硅半导体装置的局部俯视图。如果与图40所示的结构相比，则在没有设置栅极内置电阻20G、20I，设置有栅极内置电阻20H、20J这一点上不同。变形例的栅极内置电阻20H、20J相比于栅极焊盘14的中央设置于栅极焊盘14的下侧。换言之，在从芯片端部引入栅极电极的这一侧的相反侧的栅极焊盘端部配置有栅极内置电阻。由此，能够使从栅极焊盘14的下侧向上侧的方向凸出的凸出部12K、12L比图40的凸出部12K、12L短。缩短了凸出部12K、12L，与其相应地增大了栅极焊盘14的面积。
在图39、40所示的例子中，设置长的凸出部12K、12L，与其相应地栅极焊盘14的面积缩小。在栅极焊盘14的面积不足的情况下，有时必须牺牲源极配线12的面积而增大栅极焊盘14。但是，通过如变形例涉及的图41所示那样使栅极内置电阻20H、20J靠近栅极焊盘14的下侧，从而能够缩短凸出部12K、12L。由此，对由设置凸出部12K、12L导致的栅极焊盘14的面积缩小进行抑制。因此，能够将形成有源极配线12的有效区域的面积保持得大。
在实施方式19中设置了4个栅极内置电阻，但也可以设置大于或等于5个或小于或等于3个栅极内置电阻。如图39-41所示，优选多个栅极内置电阻是避开被栅极焊盘14和源极配线12夹着的区域的中央部而设置的。

Claims (19)

1.一种碳化硅半导体装置，其特征在于，具备：
碳化硅半导体基板，其具有n型漂移层、以及在所述漂移层的一部分表层部形成的p型阱区域；
绝缘膜，其设置于所述阱区域之上；
栅极内置电阻，其设置于所述绝缘膜之上，是由多晶硅形成的；
层间绝缘膜，其形成于所述栅极内置电阻之上；
栅极接触配线，其与栅极焊盘连接，形成于所述层间绝缘膜之上；
栅极配线，其在所述层间绝缘膜之上，与所述栅极接触配线分离地设置；
第1栅极接触部，其将所述栅极接触配线和所述栅极内置电阻电连接；
第2栅极接触部，其将所述栅极配线和所述栅极内置电阻电连接；
源极配线，其形成于在俯视观察时位于所述栅极内置电阻和所述栅极焊盘之间的所述绝缘膜或所述层间绝缘膜的正上方；以及
源极接触部，其将所述源极配线和所述阱区域电连接。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，具备：
2个源极配线，其在俯视观察时夹着所述栅极接触配线和所述栅极配线，是沿所述栅极接触配线和所述栅极配线而设置的；以及
2个源极接触部，其将所述2个源极配线和所述阱区域电连接。
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
通过具备多个具有所述栅极内置电阻、所述第1栅极接触部、以及所述第2栅极接触部的结构，从而将多个所述栅极内置电阻并联地连接。
4.根据权利要求1所述的碳化硅半导体装置，其特征在于，通过具备：
辅助栅极内置电阻，其是由在所述绝缘膜之上与所述绝缘膜接触的多晶硅形成的；
辅助栅极配线；
第3栅极接触部，其将所述栅极配线和所述辅助栅极内置电阻电连接；以及
第4栅极接触部，其将所述辅助栅极配线和所述辅助栅极内置电阻电连接，
从而将所述栅极内置电阻和所述辅助栅极内置电阻串联连接。
5.根据权利要求1所述的碳化硅半导体装置，其特征在于，具备：
栅极内置电阻监视焊盘，其与所述栅极配线连接；
源极配线，其形成于被所述栅极内置电阻监视焊盘和所述栅极内置电阻夹着的位置；以及
源极接触部，其将所述源极配线与所述阱区域或电阻比所述阱区域低的低电阻区域电连接。
6.一种碳化硅半导体装置，其特征在于，具备：
碳化硅半导体基板；
绝缘膜，其设置于所述碳化硅半导体基板之上；
栅极内置电阻，其设置于所述绝缘膜之上，是由多晶硅形成的；
层间绝缘膜，其形成于所述栅极内置电阻之上；以及
栅极焊盘，其形成于所述层间绝缘膜之上，
所述碳化硅半导体基板具备：
低电阻区域，其在所述栅极内置电阻之下设置于所述绝缘膜的下方，在俯视观察时该低电阻区域与所述栅极内置电阻重叠；
p型阱区域，其与所述低电阻区域的底面接触；以及
n型漂移层，其与所述阱区域的底面或所述低电阻区域的底面或所述绝缘膜的底面接触，
所述低电阻区域与所述阱区域相比为低电阻。
7.根据权利要求6所述的碳化硅半导体装置，其特征在于，具备：
源极配线，其形成于在俯视观察时位于所述栅极内置电阻和所述栅极焊盘之间的所述绝缘膜或所述层间绝缘膜之上；以及
源极接触部，其将所述源极配线和所述阱区域电连接。
8.根据权利要求6所述的碳化硅半导体装置，其特征在于，具备：
源极配线，其形成于在俯视观察时位于所述栅极内置电阻和所述栅极焊盘之间的所述绝缘膜或所述层间绝缘膜之上；以及
源极接触部，其将所述源极配线和所述低电阻区域电连接。
9.根据权利要求6或8所述的碳化硅半导体装置，其特征在于，
所述低电阻区域为p型。
10.根据权利要求6或8所述的碳化硅半导体装置，其特征在于，
所述低电阻区域为n型。
11.根据权利要求7或8所述的碳化硅半导体装置，其特征在于，
所述栅极内置电阻与所述栅极焊盘相对。
12.根据权利要求1或6所述的碳化硅半导体装置，其特征在于，具备：
源极配线，其具有第1部分以及第2部分，该第1部分是俯视观察时在所述栅极内置电阻和所述栅极焊盘之间沿所述栅极内置电阻设置的，该第2部分在与所述第1部分不同的方向延伸，与所述栅极内置电阻相邻；
第1源极接触部，其将所述第1部分和所述阱区域电连接；以及
第2源极接触部，其将所述第2部分和所述阱区域电连接。
13.根据权利要求1或6所述的碳化硅半导体装置，其特征在于，
具备源极配线，
所述栅极内置电阻仅设置于被所述栅极焊盘和所述源极配线夹着的区域的端部。
14.根据权利要求1或6所述的碳化硅半导体装置，其特征在于，
所述绝缘膜的厚度为与栅极氧化膜相同的厚度。
15.根据权利要求1或6所述的碳化硅半导体装置，其特征在于，
所述绝缘膜的厚度为与场绝缘膜相同的厚度。
16.一种碳化硅半导体装置，其特征在于，具备：
碳化硅半导体基板，其具有n型漂移层、以及在所述漂移层的一部分表层部形成的p型阱区域；
绝缘膜，其设置于所述阱区域之上；
栅极内置电阻，其是由在所述绝缘膜之上与所述绝缘膜接触的多晶硅形成的；
层间绝缘膜，其形成于所述栅极内置电阻之上；
栅极接触配线，其与栅极焊盘连接，形成于所述层间绝缘膜之上；
栅极配线，其在所述层间绝缘膜之上，与所述栅极接触配线分离地设置；
第1栅极接触部，其将所述栅极接触配线和所述栅极内置电阻电连接；
第2栅极接触部，其将所述栅极配线和所述栅极内置电阻电连接；以及
源极配线，
所述源极配线具有正上部，该正上部是在所述栅极接触配线和所述栅极配线之间的所述栅极内置电阻之上隔着所述层间绝缘膜形成的。
17.根据权利要求16所述的碳化硅半导体装置，其特征在于，
所述源极配线具备相邻部，该相邻部在俯视观察时在与所述栅极焊盘相邻的位置形成于所述绝缘膜或所述层间绝缘膜之上，
该碳化硅半导体装置具备源极接触部，该源极接触部将所述绝缘膜或所述层间绝缘膜贯穿，将所述相邻部和所述阱区域电连接。
18.一种碳化硅半导体装置，其特征在于，具备：
碳化硅半导体基板，其具有n型漂移层、以及在所述漂移层的一部分表层部形成的p型阱区域；
绝缘膜，其设置于所述阱区域之上；
栅极内置电阻，其是由在所述绝缘膜之上与所述绝缘膜接触的多晶硅形成的；
层间绝缘膜，其形成于所述栅极内置电阻之上；
栅极接触配线，其与栅极焊盘连接，形成于所述层间绝缘膜之上；
栅极配线，其在所述层间绝缘膜之上，与所述栅极接触配线分离地设置；
第1栅极接触部，其将所述栅极接触配线和所述栅极内置电阻电连接；以及
第2栅极接触部，其将所述栅极配线和所述栅极内置电阻电连接，
通过具备多个具有所述栅极内置电阻、所述第1栅极接触部、以及所述第2栅极接触部的结构，从而将多个所述栅极内置电阻并联地连接，
该碳化硅半导体装置具备：
源极配线，其在俯视观察时形成于多个所述栅极内置电阻之间；以及
源极接触部，其将所述源极配线与所述阱区域或电阻比所述阱区域低的低电阻区域电连接。
19.一种碳化硅半导体装置，其特征在于，具备：
碳化硅半导体基板，其具有n型漂移层、以及在所述漂移层的一部分表层部形成的p型阱区域；
绝缘膜，其设置于所述阱区域之上；
栅极内置电阻，其是由在所述绝缘膜之上与所述绝缘膜接触的多晶硅形成的；
层间绝缘膜，其形成于所述栅极内置电阻之上；
栅极接触配线，其与栅极焊盘连接，形成于所述层间绝缘膜之上；
栅极配线，其在所述层间绝缘膜之上，与所述栅极接触配线分离地设置；
第1栅极接触部，其将所述栅极接触配线和所述栅极内置电阻电连接；以及
第2栅极接触部，其将所述栅极配线和所述栅极内置电阻电连接，
该碳化硅半导体装置通过具备：
辅助栅极内置电阻，其是由在所述绝缘膜之上与所述绝缘膜接触的多晶硅形成的；
辅助栅极配线；
第3栅极接触部，其将所述栅极配线和所述辅助栅极内置电阻电连接；以及
第4栅极接触部，其将所述辅助栅极配线和所述辅助栅极内置电阻电连接，
从而将所述栅极内置电阻和所述辅助栅极内置电阻串联连接，
该碳化硅半导体装置具备：
源极配线，其在俯视观察时形成于所述栅极内置电阻和所述辅助栅极内置电阻之间；以及
源极接触部，其将所述源极配线与所述阱区域或电阻比所述阱区域低的低电阻区域电连接。
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