JP6619522B1 - ワイドギャップ半導体装置 - Google Patents

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Abstract

ワイドギャップ半導体装置は、第一ゲート電極１０と、第２導電型からなる第一ウェル領域２０に設けられた第一ソース領域３０とを有する第一ＭＯＳＦＥＴ領域（Ｍ０）と、ゲートパッド１００の下方に設けられ、第二ゲート電極１１０と、第２導電型からなる第二ウェル領域１２０に設けられた第二ソース領域１３０とを有する第二ＭＯＳＦＥＴ領域（Ｍ１）と、前記第二ゲート電極１１０に電気的に接続された内蔵ダイオード領域と、を有する、前記第二ＭＯＳＦＥＴ領域（Ｍ１）の前記第二ソース領域１３０は前記ゲートパッド１００に電気的に接続される。

Description

本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、ウェル領域に設けられたソース領域と、を有するワイドギャップ半導体装置に関する。
従来からＳｉＣ等のワイドギャップ半導体におけるＭＯＳＦＥＴが知られている（国際公開公報２０１２／００１８３７）。このようなＳｉＣ等のワイドギャップ半導体におけるＭＯＳＦＥＴにおいては、セル部において、ドレイン側からゲート絶縁膜への過剰な電界が印加されないように保護することが行われている。しかしながら、このような保護を行うと、一般的に、Ｃｒｓｓが低下することになる。シリコンデバイスにおいてはＣｒｓｓを下げることは好ましいことのように考えられているが、ＳｉＣ等のワイドギャップ半導体の場合、高耐圧でもＲｏｎＡが小さい。このため、Ｃｒｓｓを低下させると、高耐圧で小Ｃｒｓｓということになり、スイッチングの際に非常に高いｄＶ/ｄｔを生じることになる。高ｄＶ/ｄｔはスイッチング損失の低減には有効だが、ｄＶ/ｄｔが高すぎると、サージやノイズの原因となるため、回路条件に応じて適切な値に制御できる必要がある。
このため、ｄＶ/ｄｔを調整するためにアクティブミラー回路やアクティブクランプ回路を用いることが考えられるが、外付けのＭＯＳＦＥＴとダイオードが必要となる。ＳｉＣ等のワイドギャップ半導体の場合、高温で使用できる利点があるが、このように外付けするＭＯＳＦＥＴがシリコンからなる場合では、高温で使用できなくなってしまう。
また、ＳｉＣ等のワイドギャップ半導体は価格が高いことから、ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴを別途設けることになると製造コストが高くなってしまう。
本発明は、製造コストが高くなることを抑えつつｄＶ/ｄｔを調整可能なワイドギャップ半導体装置を提供する。
［概念１］
本発明によるワイドギャップ半導体装置は、
第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
ソースパッドと、
前記ソースパッドの下方に設けられ、第一ゲート電極と、第２導電型からなる第一ウェル領域に設けられた第一ソース領域とを有する第一ＭＯＳＦＥＴ領域（Ｍ０）と、
ゲートパッドと、
前記ゲートパッドの下方に設けられ、第二ゲート電極と、第２導電型からなる第二ウェル領域に設けられた第二ソース領域とを有する第二ＭＯＳＦＥＴ領域（Ｍ１）と、
前記第二ゲート電極に電気的に接続された内蔵ダイオード領域と、
を備え、
前記第二ＭＯＳＦＥＴ領域（Ｍ１）の前記第二ソース領域は前記ゲートパッドに電気的に接続されてもよい。
［概念２］
本発明の概念１によるワイドギャップ半導体装置は、
前記ゲートパッドに電気的に接続される第三ゲート電極と、前記第二ウェル領域に設けられた第三ソース領域とを有する第三ＭＯＳＦＥＴ領域（Ｍ５）をさらに備えてもよい。
［概念３］
本発明の概念２によるワイドギャップ半導体装置において、
前記第三ＭＯＳＦＥＴ領域（Ｍ５）は平面ＭＯＳＦＥＴとなり、前記第二ウェル領域内に、前記第三ソース領域及び第三ドレイン領域が設けられてもよい。
［概念４］
本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置は、
前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
前記内蔵ダイオード領域が前記ダイオード用パッドを介して前記第二ゲート電極に電気的に接続されてもよい。
［概念５］
本発明の概念４によるワイドギャップ半導体装置において、
前記ダイオード用パッドと前記ゲートパッドとは抵抗部を介して電気的に接続されてもよい。
［概念６］
本発明の概念４又は５のいずれかによるワイドギャップ半導体装置において、
前記内蔵ダイオード領域は、前記ダイオード用パッドの下方に設けられ、第二導電型からなる第三上方ウェル領域と、前記第三上方ウェル領域の下方に設けられ、前記第三上方ウェル領域よりも不純物濃度の濃い第三下方ウェル領域と、を有してもよい。
［概念７］
本発明の概念６によるワイドギャップ半導体装置において、
前記ダイオード用パッドと前記第三上方ウェル領域とはショットキー接合をしてもよい。
［概念８］
本発明の概念１乃至７のいずれか１つによるワイドギャップ半導体装置において、
前記ゲートパッドの下方に少なくとも一部が設けられる第一ウェル領域内に、前記ソースパッド及び前記ゲートパッドに電気的に接続される第一保護ダイオード領域（Ｄ６）が設けられてもよい。
［概念９］
本発明の概念１乃至８のいずれか１つによるワイドギャップ半導体装置は、
前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
前記ダイオード用パッドの下方に少なくとも一部が設けられる第二ウェル領域内に、前記ダイオード用パッド及び前記ゲートパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられてもよい。
［概念１０］
本発明の概念１乃至９のいずれか１つによるワイドギャップ半導体装置は、
前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
前記ダイオード用パッドの下方に少なくとも一部が設けられる第一ウェル領域内に、前記ダイオード用パッド及び前記ソースパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられてもよい。
［概念１１］
本発明の概念１乃至１０のいずれか１つによるワイドギャップ半導体装置において、
前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
前記ダイオード用パッドの下方に少なくとも一部が設けられる第二ウェル領域内に、前記ダイオード用パッド及び前記ゲートパッドに電気的に接続される低濃度第一導電型領域を有する抵抗領域が設けられてもよい。
［概念１２］
本発明の概念１乃至１１のいずれか１つによるワイドギャップ半導体装置において、
前記ゲートパッドの下方に前記第二ゲート電極に電気的に接続された第一接続領域が設けられてもよい。
［概念１３］
本発明の概念１２によるワイドギャップ半導体装置において、
前記第一接続領域の下方に、前記第一接続領域に電気的に接続される内蔵ダイオード領域が設けられてもよい。
［概念１４］
本発明の概念１２又は１３のいずれかによるワイドギャップ半導体装置において、
前記ゲートパッドの下方に位置する第二ウェル領域内に、前記第一接続領域及び前記ゲートパッドに電気的に接続される低濃度第一導電型領域を有する抵抗領域が設けられてもよい。
［概念１５］
本発明の概念１２乃至１４のいずれか１つによるワイドギャップ半導体装置において、
面内方向における前記ソースパッドと前記ゲートパッドとの間に、前記第一接続領域及び前記第二ゲート電極に電気的に接続される第二配線層が設けられ、
前記内蔵ダイオード領域は前記第二配線層及び前記第一接続領域を介して前記第二ゲート電極に電気的に接続され、
前記第二配線層の下方に少なくとも一部が設けられる第一ウェル領域内に、前記第二配線層及び前記ソースパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられてもよい。
本発明において、ゲートパッドの下方に第二ＭＯＳＦＥＴ領域（Ｍ１）を設け、この第二ＭＯＳＦＥＴ領域（Ｍ１）の第二ゲート電極に電気的に接続されたダイオード領域（Ｄ２ｂ＋Ｄ４）を設ける態様を採用する場合には、製造コストが高くなることを抑えつつｄＶ/ｄｔを調整可能なワイドギャップ半導体装置を提供できる。
図１は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の図１１及び図１２の仮想線ａ１における断面図である。 図２は、図１に示した断面における層の機能を説明するための図である。 図３は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の図１１及び図１２の仮想線ｂ１における断面図である。 図４は、図３に示した断面における層の機能を説明するための図である。 図５は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の図１１及び図１４の仮想線ｃ１における断面図である。 図６は、図５に示した断面における層の機能を説明するための図である。 図７は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の図１１及び図１４の仮想線ｄ１における断面図である。 図８は、図７に示した断面における層の機能を説明するための図である。 図９は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の図１１、図１２及び図１４の仮想線ｅ１における断面図である。 図１０は、図９に示した断面における層の機能を説明するための図である。 図１１は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の概略平面図である。 図１２は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図１３は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の別の態様を示した平面図である。 図１４は、図１２及び図１３とは異なる箇所における、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図１５は、本発明の第１の実施の形態で用いられうる炭化ケイ素半導体装置における回路図である。 図１６は、本発明の第２の実施の形態で用いられうる炭化ケイ素半導体装置の図２０の仮想線ａ２における断面図である。 図１７は、図１６に示した断面における層の機能を説明するための図である。 図１８は、本発明の第２の実施の形態で用いられうる炭化ケイ素半導体装置の図２１の仮想線ｃ２における断面図である。 図１９は、図１８に示した断面における層の機能を説明するための図である。 図２０は、本発明の第２の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図２１は、図２０とは異なる箇所における、本発明の第２の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図２２は、本発明の第２の実施の形態で用いられうる炭化ケイ素半導体装置における回路図である。 図２３は、本発明の第３の実施の形態で用いられうる炭化ケイ素半導体装置の図２６の仮想線ｆ３における断面図である。 図２４は、図２３に示した断面における層の機能を説明するための図である。 図２５は、本発明の第３の実施の形態で用いられうる炭化ケイ素半導体装置の概略平面図である。 図２６は、本発明の第３の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図２７は、本発明の第３の実施の形態で用いられうる炭化ケイ素半導体装置における回路図である。 図２８は、図２５に示す態様とは異なる態様であり、本発明の第３の実施の形態で用いられうる炭化ケイ素半導体装置の図２６の仮想線ｆ３における断面図である。 図２９は、図２８に示した断面における層の機能を説明するための図である。 図３０は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の図３９の仮想線ｃ４における断面図である。 図３１は、図３０に示した断面における層の機能を説明するための図である。 図３２は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の図３９の仮想線ｄ４における断面図である。 図３３は、図３２に示した断面における層の機能を説明するための図である。 図３４は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の図３９の仮想線ｇ４における断面図である。 図３５は、図３４に示した断面における層の機能を説明するための図である。 図３６は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の図３９の仮想線ｅ４における断面図である。 図３７は、図３６に示した断面における層の機能を説明するための図である。 図３８は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の概略平面図である。 図３９は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。 図４０は、本発明の第４の実施の形態で用いられうる炭化ケイ素半導体装置における回路図である。 図４１は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の図５２の仮想線ｃ５における断面図である。 図４２は、図４１に示した断面における層の機能を説明するための図である。 図４３は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の図５２の仮想線ｄ５における断面図である。 図４４は、図４３に示した断面における層の機能を説明するための図である。 図４５は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の図５２の仮想線ｇ５における断面図である。 図４６は、図４５に示した断面における層の機能を説明するための図である。 図４７は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の図４１及び図５２の仮想線ｈ５ａにおける断面図である。 図４８は、図４７に示した断面における層の機能を説明するための図である。 図４９は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の図４１及び図５２の仮想線ｈ５ｂにおける断面図である。 図５０は、図４９に示した断面における層の機能を説明するための図である。 図５１は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の概略平面図である。 図５２は、本発明の第５の実施の形態で用いられうる炭化ケイ素半導体装置の一態様を示した平面図である。
第１の実施の形態
本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１では厚み方向である上下方向を第一方向として示している。図１の厚み方向（第一方向）と直交する方向を「面内方向」と呼ぶ。すなわち、図１の左右方向（第二方向）及び紙面の法線方向を含む面が「面内方向」になる。
図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３０と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３０は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極１９が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。本実施の形態のドリフト層１２における不純物濃度は例えば１×１０１４〜４×１０１６ｃｍ−３であり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８〜３×１０１９ｃｍ−３である。
図１及び図２に示すように、炭化ケイ素半導体装置は、ソースパッド１と、ソースパッド１の下方に設けられ、ポリシリコン等からなる第一ゲート電極１０と、第２導電型からなる第一ウェル領域２０に設けられた第一ソース領域３０とを有する第一ＭＯＳＦＥＴ領域（Ｍ０）と、を有してもよい。第一ゲート電極１０の上面及び側面は層間絶縁膜６５によって取り囲まれ、第一ゲート電極１０の下面はゲート酸化膜等からなる第一絶縁膜６０が設けられてもよい（図１１及び図１２の仮想線ａ１参照）。
第一ソース領域３０のうち、ソースパッド１に接続される箇所は超高濃度ｎ型領域（ｎ＋＋）３２となり、超高濃度ｎ型領域３２に隣接して高濃度ｎ型領域（ｎ＋）３１が設けられてもよい。超高濃度ｎ型領域３２に隣接して超高濃度ｐ型半導体領域（ｐ＋＋）２１が設けられてもよい。超高濃度ｎ型領域３２及び超高濃度ｐ型半導体領域２１は金属層４０を介してソースパッド１と接続されてもよい。第一ウェル領域２０と層間絶縁膜６５との間にも第一絶縁膜６０が設けられてもよい。
炭化ケイ素半導体装置は、ゲートパッド１００と、ゲートパッド１００の下方に設けられ、ポリシリコン等からなる第二ゲート電極１１０と、第２導電型からなる第二ウェル領域１２０に設けられた第二ソース領域１３０とを有する第二ＭＯＳＦＥＴ領域（Ｍ１）と、を有してもよい。第二ゲート電極１１０の上面及び側面は層間絶縁膜６５によって取り囲まれ、第二ゲート電極１１０の下面はゲート酸化膜等からなる第一絶縁膜６０が設けられてもよい。
第二ソース領域１３０は、第二ゲート電極１１０の下方にその一部が位置する高濃度ｎ型領域（ｎ＋）１３１と、高濃度ｎ型領域１３１に隣接する超高濃度ｎ型領域（ｎ＋＋）１３２を有してもよい。第二ウェル領域１２０のうち、超高濃度ｎ型領域１３２に隣接する領域は低濃度ｐ型領域（ｐ−）１２２となり、高濃度ｎ型領域１３１とドリフト層１２との間の領域は高濃度ｐ型領域（ｐ＋）１２１となってもよい。超高濃度ｎ型領域（ｎ＋＋）及び低濃度ｐ型領域（ｐ−）は金属層４０を介してゲートパッド１００に接続されてもよい。ゲートパッド１００の下方の金属層４０と第二ウェル領域１２０の低濃度ｐ型領域（ｐ−）とはショットキー接合をしてもよい。
面内方向の第一ソース領域３０と第二ソース領域１３０との間にｎ型領域（ｎ）からなる第一分離領域８０が設けられることによってウェル領域が分断され、前述した第一ウェル領域２０と第二ウェル領域１２０が形成されてもよい。
図３及び図４に示すように、第一ＭＯＳＦＥＴ領域（Ｍ０）が存在する箇所と異なる箇所では（図１１及び図１２の仮想線ｂ１参照）、ゲートパッド１００が第一ゲート電極１０に接続されて、ゲート接続領域を形成してもよい。ゲート接続領域は、層間絶縁膜６５に設けられたゲートコンタクトホールを介して第一ゲート電極１０とゲートパッド１００とが接触することで形成されてもよい。
図５及び図６に示すように、面内方向におけるゲートパッド１００とソースパッド１との間に第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）が設けられてもよい（図１１及び図１４の仮想線ｃ１参照）。この第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）はアルミニウム等からなるダイオード用パッド２００及び外付けの抵抗部４００（図１１参照）を介してゲートパッド１００に接続されてもよい。
第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）は、第三ウェル領域２１０を有してもよい。第三ウェル領域２１０は、ダイオード用パッド２００の下方に設けられ、ｐ型からなる第三上方ウェル領域２１１と、第三上方ウェル領域２１１の下方に設けられ、第三上方ウェル領域２１１よりも不純物濃度の濃い第三下方ウェル領域２１５と、を有してもよい。第三上方ウェル領域２１１とダイオード用パッド２００とは金属層４０を介して接続されてもよい。第三下方ウェル領域２１５は、第三上方ウェル領域２１１の下方でストライプ状に設けられてもよい。
図５及び図６に示すように、第三下方ウェル領域２１５は第三上方ウェル領域２１１の周縁を取り囲むように構成されてもよい。面内方向における第三下方ウェル領域２１５と第二ウェル領域１２０との間にｎ型領域（ｎ）からなる第二分離領域８５が設けられることによって、これらが分断されてもよい。図７及び図８に示すように、第二ゲート電極１１０とダイオード用パッド２００は接続されてもよい。
第三上方ウェル領域２１１は低濃度ｐ型領域（ｐ−）から構成されてもよく、ダイオード用パッド２００に接続された金属層４０と第三上方ウェル領域２１１とはショットキー接合をしてもよい。第三下方ウェル領域２１５はｐ型領域（ｐ）から構成されてもよい。
図９及び図１０に示すように、面内方向におけるゲートパッド１００の周縁部に第三ＭＯＳＦＥＴ領域（Ｍ５）が設けられてもよい（図１１、図１２及び図１４の仮想線ｅ１参照）。第三ＭＯＳＦＥＴ領域（Ｍ５）は、ゲートパッド１００に電気的に接続される第三ゲート電極５１０と、第二ウェル領域１２０に設けられた第三ソース領域とを有してもよい。第三ＭＯＳＦＥＴ領域（Ｍ５）は平面ＭＯＳＦＥＴとなり、第二ウェル領域１２０内に、第三ソース領域及び第三ドレイン領域が設けられてもよい。
具体的には、第三ゲート電極５１０の下方にその一部が位置する一対の高濃度ｎ型領域（ｎ＋）５３１と、高濃度ｎ型領域５３１に隣接する一対の超高濃度ｎ型領域（ｎ＋＋）５３２が設けられてもよい。第二ウェル領域１２０のうち一対の高濃度ｎ型領域５３１の間には高濃度ｐ型領域（ｐ＋）５２１が設けられてもよい。そして、一方側（図９及び図１０では右側）の高濃度ｎ型領域５３１及び超高濃度ｎ型領域５３２によって第三ソース領域が構成され、他方側（図９及び図１０では左側）の高濃度ｎ型領域５３１及び超高濃度ｎ型領域５３２によって第三ドレイン領域が構成されてもよい。図９及び図１０に示す態様では、第三ゲート電極５１０と第三ソース領域とがゲートパッド１００によって接続されている。
第二ウェル領域１２０のうち、第二ＭＯＳＦＥＴ領域（Ｍ１）側の超高濃度ｎ型領域５３２に隣接して超高濃度ｐ型領域（ｐ＋＋）５２２が設けられてもよい。超高濃度ｎ型領域（ｎ＋＋）及び超高濃度ｐ型領域（ｐ＋＋）は金属層４０を介してアルミニウム等から構成される第一配線層５８０に接続されてもよい。この第一配線層５８０は超高濃度ｎ型領域（ｎ＋＋）及び超高濃度ｐ型領域（ｐ＋＋）以外のいずれにも接続されてなくてもよい。この第一配線層５８０を設けることで、超高濃度ｎ型領域（ｎ＋＋）と超高濃度ｐ型領域（ｐ＋＋）とを短絡させることができる。
第一ゲート電極１０、第二ゲート電極１１０、第三ゲート電極５１０等のゲート電極は例えばポリシリコン等によって形成されてもよく、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は例えば二酸化ケイ素によって形成されてもよく、ＣＶＤ法等によって形成されてもよい。
金属層４０は、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。
図１１に示すように、ソースパッド１の周縁外方には、ソースパッド１の全体を取り囲むようにしてガードリング等の耐圧構造９０が設けられてもよい。
第一ＭＯＳＦＥＴ領域（Ｍ０）のセルは、図１２に示すように面内方向で略矩形状（スクエアセル）となってもよいが、図１３に示すようにストライプ形状（ストライプセル）となってもよい。第二ＭＯＳＦＥＴ領域（Ｍ１）は、図１２及び図１３に示すように面内方向で略矩形状（スクエアセル）となってもよいが、これに限られることはなく、ストライプ形状（ストライプセル）となってもよい。第二ＭＯＳＦＥＴ領域（Ｍ１）が面内方向で略矩形状（スクエアセル）となる場合には、第二ウェル領域１２０の電位が浮いてしまうことを防止するために、図３及び図４に示すように第二ＭＯＳＦＥＴ領域（Ｍ１）の下方で第二ウェル領域１２０が繋がるようにしてもよい。
本実施の形態において、超高濃度ｎ型領域（ｎ＋＋）の不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３となり、高濃度ｎ型領域（ｎ＋）の不純物濃度は例えば１×１０１８〜２×１０１９ｃｍ−３となり、ｎ型領域（ｎ）の不純物濃度は例えば４×１０１６〜１×１０１８ｃｍ−３となり、後述する低濃度ｎ型領域（ｎ−）の不純物濃度は例えば１×１０１４〜４×１０１６ｃｍ−３となる。超高濃度ｐ型半導体領域（ｐ＋＋）の不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３となり、高濃度ｐ型領域（ｐ＋）の不純物濃度は例えば３×１０１７〜１×１０１９ｃｍ−３となり、ｐ型領域（ｐ）の不純物濃度は例えば１×１０１７〜５×１０１８ｃｍ−３で高濃度ｐ型領域（ｐ＋）の不純物濃度よりも低い値となり、低濃度ｐ型領域（ｐ−）の不純物濃度は例えば１×１０１６〜１×１０１７ｃｍ−３となる。
本実施の形態において、ゲートパッド１００の下方に第二ＭＯＳＦＥＴ領域（Ｍ１）を設け、第二ＭＯＳＦＥＴ領域（Ｍ１）の第二ゲート電極１１０に電気的に接続された第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）を設ける態様を採用する場合には、ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴを別途設けることが必要なくなることから、製造コストが高くなることを抑えつつｄＶ/ｄｔを調整可能となる。
本実施の形態によれば図１５に示すような回路構成となり、第一ＭＯＳＦＥＴ領域（Ｍ０）と第二ＭＯＳＦＥＴ領域（Ｍ１）を用いたミラー回路とすることもできる。
なお、図１５において破線で囲った部分で別々のウェル領域になっている。第二ＭＯＳＦＥＴ領域（Ｍ１）の第二ウェル領域１２０が負バイアスになると、第二ＭＯＳＦＥＴ領域がノーマリーオンになる可能性があるが、図１５に示すように第二ウェル領域１２０を有する第三ＭＯＳＦＥＴ領域（Ｍ５）を設けることで、基板バイアス効果で第二ＭＯＳＦＥＴ領域がノーマリーオンになる前に、第三ＭＯＳＦＥＴ領域（Ｍ５）をオンにすることができ、ゼロバイアスに戻すことができる。
第２の実施の形態
次に、本発明の第２の実施の形態について説明する。
本実施の形態では、面内方向において、ソースパッド１の下方の第一ＭＯＳＦＥＴ領域（Ｍ０）とゲートパッド１００の下方の第二ＭＯＳＦＥＴ領域（Ｍ１）との間に、図１６及び図１７に示すように、第一ウェル領域２０に設けられた第一保護ダイオード領域（Ｄ６）が設けられている（図２０の仮想線ａ２参照）。また、面内方向において、ダイオード用パッド２００の下方の第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）とゲートパッド１００の下方の第二ＭＯＳＦＥＴ領域（Ｍ１）との間に、第二ウェル領域１２０に設けられた第二保護ダイオード領域（Ｄ７）が設けられている（図２１の仮想線ｃ２参照）。その他については、第１の実施の形態と同様であり、第１の実施の形態で採用したあらゆる構成を第２の実施の形態でも採用することができる。第１の実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、図２０の仮想線ｂ２、図２１の仮想線ｄ２及び仮想線ｅ２の断面は、それぞれ、第１の実施の形態における仮想線ｂ１、仮想線ｄ１及び仮想線ｅ１の断面と同様の態様を採用することができる。
図１６及び図１７に示すように、第一保護ダイオード領域（Ｄ６）は、第一ソース領域３０の超高濃度ｎ型半導体領域（ｎ＋＋）３２に面内方向で隣接して設けられてもよい。第一保護ダイオード領域（Ｄ６）は、超高濃度ｐ型半導体領域（ｐ＋＋）６１３と、超高濃度ｐ型半導体領域（ｐ＋＋）に面内方向で隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）６１１と、を有してもよい。高濃度ｎ型半導体領域６１１に面内方向で隣接して、超高濃度ｎ型半導体領域（ｎ＋＋）６１２が設けられてもよい。超高濃度ｎ型半導体領域（ｎ＋＋）は金属層４０を介して第一ゲートパッド１００に接続されてもよい。
第一保護ダイオード領域（Ｄ６）の超高濃度ｐ型半導体領域６１３と高濃度ｎ型半導体領域６１１との接合面の上方にはパッド等の金属部材が設けられていないようにしてもよい。このような態様を採用することで、耐熱性を上げることを期待できる。
図１８及び図１９に示すように、第二保護ダイオード領域（Ｄ７）は、第二ソース領域１３０の超高濃度ｎ型半導体領域（ｎ＋＋）１３２に面内方向で低濃度ｐ型半導体領域（ｐ−）１２２を介して隣接して設けられてもよい。第二保護ダイオード領域（Ｄ７）は、高濃度ｐ型半導体領域（ｐ＋＋）６２１と、超高濃度ｐ型半導体領域６２１に隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）６２３と、を有してもよい。高濃度ｎ型半導体領域６２３に隣接して、超高濃度ｎ型半導体領域（ｎ＋＋）６２４が設けられてもよい。超高濃度ｎ型半導体領域６２４は金属層４０を介してダイオード用パッド２００に接続されてもよい。
第二保護ダイオード領域（Ｄ７）の超高濃度ｐ型半導体領域６２１と高濃度ｎ型半導体領域６２３との接合面の上方にもパッド等の金属部材が設けられていないようにしてもよい。このような態様を採用することで、耐熱性を上げることを期待できる。
他方、図１８に示す第二保護ダイオード領域（Ｄ７）の超高濃度ｐ型半導体領域６２１はゲートパッド１００と接触しないようにして構成されてもよい。
第二保護ダイオード領域（Ｄ７）では、第二保護ダイオード領域（Ｄ７）の超高濃度ｐ型半導体領域６２１に隣接する低濃度ｐ型半導体領域１２２を介してアバランシェ電流が流れる。
図１８及び図１９に示す第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）の第三下方ウェル領域２１５の間隔を広げることで耐圧を下げることになるが、大きなアバランシェエネルギーが第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）及び抵抗部４００（Ｒ３）に流れ、当該半導体装置のゲート駆動回路にとって過電流又は過電圧となる可能性があることから、これらを防止することが有益である。また、同様の理由で、第一ＭＯＳＦＥＴ領域（Ｍ０）のゲートについても過電圧となる可能性があるが、この過電圧を防止することも有益である。この点、本実施の形態では、第一保護ダイオード領域（Ｄ６）が設けられていることから、及び第一ＭＯＳＦＥＴ領域（Ｍ０）のゲートにおける過電圧等を防止できる。
また、図２２でＲ３として示されている抵抗部４００の値と、第二ＭＯＳＦＥＴ領域（Ｍ１）のゲート入力容量Ｃｉｓｓと第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）の第三下方ウェル領域２１５の接合容量Ｃｊとの比率によっては、第二ＭＯＳＦＥＴ領域（Ｍ１）のゲートについても保護を施した方がよい。この点、本実施の形態のような第二保護ダイオード領域（Ｄ７）を設けることで、第二ＭＯＳＦＥＴ領域（Ｍ１）のゲートを保護することができる。なお、図２２では第二保護ダイオード領域（Ｄ７）が第二ウェル領域１２０に設けられている態様を示しているが、第二保護ダイオード領域（Ｄ７）は第一ウェル領域２０に設けられ、アノードをソース電位としてもよい。
第３の実施の形態
次に、本発明の第３の実施の形態について説明する。
上記各実施の形態では抵抗部４００が設けられていた。本実施の形態では、抵抗部４００の代わりに又は抵抗部４００に加えて、面内方向において、第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）と第一ＭＯＳＦＥＴ領域（Ｍ０）との間に第一内部抵抗領域（Ｒ３ａ）が設けられている（図２５及び図２６の仮想線ｆ３参照）。本実施の形態では、上記各実施の形態で採用したあらゆる構成を採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、図２５の仮想線ａ３、仮想線ｂ３、仮想線ｃ３、仮想線ｄ３及び仮想線ｅ３の断面は、第１の実施の形態における、それぞれ仮想線ａ１、仮想線ｂ１、仮想線ｃ１、仮想線ｄ１及び仮想線ｅ１の断面、又は第２の実施の形態における、それぞれ仮想線ａ２、仮想線ｂ２、仮想線ｃ２、仮想線ｄ２及び仮想線ｅ２の断面と同様の態様を採用することができる。
図２３に示すように、第一内部抵抗領域（Ｒ３ａ）は、第二ウェル領域１２０内に設けられる低濃度ｎ型領域（ｎ−）６５５を有してもよい。低濃度ｎ型領域６５５に面内方向で隣接して、金属層４０を介してダイオード用パッド２００に接続される超高濃度ｎ型領域（ｎ＋＋）６５６が設けられてもよい。また、低濃度ｎ型領域６５５に対して、超高濃度ｎ型領域６５６の面内方向とは逆方向にｎ型領域（ｎ）６５３が設けられてもよい。また、ｎ型領域６５３に面内方向で隣接して高濃度ｎ型領域（ｎ＋）６５２が設けられ、高濃度ｎ型領域６５２に面内方向で隣接して、金属層４０を介してゲートパッド１００に接続される超高濃度ｎ型領域（ｎ＋＋）６５１が設けられてもよい。
ｎ型領域６５３の上方には第一絶縁膜６０を介して第四ゲート電極６６０が設けられてもよい。第四ゲート電極６６０の上方にゲートパッド１００が設けられ、第四ゲート電極６６０とゲートパッド１００とが接続されてもよい。ｎ型領域６５３の厚みは、超高濃度ｎ型領域６５６、低濃度ｎ型領域６５５、高濃度ｎ型領域６５２及び超高濃度ｎ型領域６５１の厚みよりも薄くなってもよい。
第一内部抵抗領域（Ｒ３ａ）の抵抗は、事実上、平面ＭＯＳＦＥＴ（Ｍ３）のＬＤＤ（Lightly Doped Drain）である低濃度ｎ型領域６５５によって実現されてもよい。つまり、抵抗の大きさを低濃度ｎ型領域６５５の長さによって調整されてもよく、低濃度ｎ型領域６５５の図２３における長さは、超高濃度ｎ型領域６５６、低濃度ｎ型領域６５５、高濃度ｎ型領域６５２及び超高濃度ｎ型領域６５１の長さよりも長くなってもよい。
図２３及び図２４に示す態様では、ノーマリーオンの平面ＭＯＳＦＥＴ（Ｍ３）が形成されており、第四ゲート電極６６０とソース領域である超高濃度ｎ型領域６５１とがゲートパッド１００によって短絡している。
図１１に示す態様のように抵抗部４００を外付けした場合には、温度上昇とともに抵抗が上がり、ｄＶ/ｄｔを下げる方向に作用することがある。この場合には、スイッチング損失がさらに増えてさらに温度が上がることになってしまう。他方、本実施の形態のように第一内部抵抗領域（Ｒ３ａ）と平面ＭＯＳＦＥＴ（Ｍ３）を設けることで、温度特性を高めることができる。特に材料として炭化ケイ素を用いる場合にはその界面特性が良くないことから、その影響でＭＯＳチャネルの抵抗値が強い負の温度特性を持つので、抵抗部４００を外付けした場合と比較して温度特性が改善される点で有益である。なお、図２７は本実施の形態における回路図であるが、第一内部抵抗領域（Ｒ３ａ）にける寄生容量Ｃ３も示している。
図２８及び図２９に示すように、超高濃度ｎ型領域６５６の代わりに低濃度ｎ型領域６５７が設けられてもよい。この低濃度ｎ型領域６５７は低濃度ｎ型領域６５５と同じ濃度からなる同じ領域となってもよいが、異なる濃度を有する領域となってもよい。低濃度ｎ型領域６５７が設けられる場合には、低濃度ｎ型領域６５７とダイオード用パッド２００とが金属層４０を介してショットキー接合するようにしてもよく、この場合には第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）のＤ２ｂをＤ４の上に設ける必要がない。このため、図２８及び図２９のように、第三上方ウェル領域２１１が第三下方ウェル領域２１５と同じ平面形状からなるようにし、ダイオード用パッド２００とドリフト層１２とがショットキー接合するようにしてもよい。この場合、第三上方ウェル領域２１１の濃度は、第三下方ウェル領域２１５と同じか、または、より高濃度となってもよい。なお、図２８及び図２９に示す態様では、第一内蔵ダイオード領域（Ｄ２ｂ＋Ｄ４）のＤ２ｂはダイオード用パッド２００と低濃度ｎ型領域６５７との間で形成されることになる。
第４の実施の形態
次に、本発明の第４の実施の形態について説明する。
本実施の形態では、抵抗部４００の代わりに若しくは抵抗部４００に加えて、又は第一内部抵抗領域（Ｒ３ａ）の代わりに若しくは第一内部抵抗領域（Ｒ３ａ）に加えて、面内方向において、ダイオード用パッド２００の下方の第一内蔵ダイオード領域（Ｄ４）とゲートパッド１００の下方の第二ＭＯＳＦＥＴ領域（Ｍ１）との間に第二内部抵抗領域（Ｒ３ｂ）が設けられている（図３８及び図３９の仮想線ｃ４及び仮想線ｄ４参照）。本実施の形態でも上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、図３８の仮想線ａ４及び仮想線ｂ４の断面は、第１の実施の形態又は第２の実施の形態と同様の態様を採用することができる。
図３０及び図３１に示すように、第二内部抵抗領域（Ｒ３ｂ）は、第二ウェル領域１２０内に設けられる低濃度ｎ型領域（ｎ−）７０５を有してもよい。低濃度ｎ型領域７０５に面内方向で隣接して、金属層４０を介してダイオード用パッド２００に接続される超高濃度ｎ型領域（ｎ＋＋）７０６が設けられてもよい。また、低濃度ｎ型領域７０５に対して、超高濃度ｎ型領域７０６の面内方向とは逆方向に低濃度ｐ型領域（ｐ−）７１０が設けられてもよい。また、低濃度ｐ型領域７１０に面内方向で隣接して高濃度ｎ型領域（ｎ＋）７０２が設けられ、高濃度ｎ型領域７０２に面内方向で隣接して、金属層４０を介してゲートパッド１００に接続される超高濃度ｎ型領域（ｎ＋＋）７０１が設けられてもよい。
低濃度ｎ型領域７０５は面内方向の所定方向に沿って連続して設けられてもよい。一例として、図３９に示すように、図３９の紙面の上下方向で低濃度ｎ型領域７０５が延在してもよい。この場合、第二内部抵抗領域（Ｒ３ｂ）に面内方向で隣接する超高濃度ｎ型領域７０６及び低濃度ｐ型領域７１０も当該所定方向に沿って連続して設けられてもよい。
図３０乃至図３３に示すように、低濃度ｐ型領域７１０の上方には第一絶縁膜６０を介して第二ゲート電極１１０が設けられてもよい。第二ゲート電極１１０の上方にダイオード用パッド２００が設けられ、第二ゲート電極１１０とダイオード用パッド２００とが接続されてもよい。ｎ低濃度ｐ型領域７１０の厚みは、超高濃度ｎ型領域７０６、低濃度ｎ型領域７０５、高濃度ｎ型領域７０２及び超高濃度ｎ型領域７０１の厚みよりも薄くなってもよい。
本実施の形態の平面ＭＯＳＦＥＴ（Ｍ３ａ）は、第３の実施の形態のようにノーマリーオンではなく、ノーマリーオフとなっている。本実施の形態の平面ＭＯＳＦＥＴ（Ｍ３ａ）のＶｔｈは第二ＭＯＳＦＥＴ領域（Ｍ１）のＶｔｈよりも低い値とすることもできる。この態様によれば、第一内蔵ダイオード領域のＤ２ｂは設けられなくてもよい。この場合には、図３０乃至図３３に示すように、第三上方ウェル領域２１１が第三下方ウェル領域２１５と同じ平面形状からなり、例えば面内方向で延在するストライプ形状になってもよい。また、第三上方ウェル領域２１１の濃度は、第三下方ウェル領域２１５と同じか、又は、より高濃度となってもよい。このように第一内蔵ダイオード領域のＤ２ｂを設けない態様にすることで、Ｄ４を高耐圧ＳＢＤ（ＪＢＳ）にすることができる。このような態様にすることで、アバランシェに入る前にソフトな波形とすることができる。また、全体をオンにしようとするときは、平面ＭＯＳＦＥＴ（Ｍ３ａ）がオフなので、第二ＭＯＳＦＥＴ領域（Ｍ１）のＶｔｈが低くてもよい。
図３４及び図３５に示すように、ダイオード用パッド２００の下方の第一内蔵ダイオード領域（Ｄ４）とソースパッド１の下方の第一ＭＯＳＦＥＴ領域（Ｍ０）との間に、ダイオード用パッド２００に金属層４０を介して接続される超高濃度ｎ型領域（ｎ＋＋）７２４と、超高濃度ｎ型領域７２４に面内方向で隣接する高濃度ｎ型領域（ｎ＋）７２３が設けられ、高濃度ｎ型領域７２３と第一ＭＯＳＦＥＴ領域（Ｍ０）の超高濃度ｎ型領域（ｎ＋＋）３２との間には超高濃度ｐ型領域（ｐ＋＋）７２１が設けられてもよい（図３８及び図３９の仮想線ｇ４参照）。そして、高濃度ｎ型領域７２３と超高濃度ｐ型領域７２１によって第二保護ダイオード領域（Ｄ７）が形成されてもよい。超高濃度ｐ型領域７２１と第一ＭＯＳＦＥＴ領域（Ｍ０）の超高濃度ｎ型領域３２とは金属層４０を介してソースパッド１に接続されてもよい。
前述した構成によって、第二保護ダイオード領域（Ｄ７）のアノードが、図４０のように第一ＭＯＳＦＥＴ領域（Ｍ０）のソースに接続されることになる。この態様によれば、ターンオフ時のｄＶ/ｄｔを第一保護ダイオード領域（Ｄ６）のＣｊ（及び／又は第二ＭＯＳＦＥＴ領域（Ｍ１）と平面ＭＯＳＦＥＴ（Ｍ３ａ）のＣｉｓｓ）と第二保護ダイオード領域（Ｄ７）のＣｊの比率で按分することができ、第一保護ダイオード領域（Ｄ６）の分だけが第二内部抵抗領域（Ｒ３ｂ）と平面ＭＯＳＦＥＴ（Ｍ３ａ）に流れることになる。このため、第一内蔵ダイオード領域（Ｄ４）の面積がかなり大きくなっても、望ましい実効Ｃｒｓｓにすることができる。また、第一内蔵ダイオード領域（Ｄ４）で過剰にアバランシェした時のエネルギーを第一内蔵ダイオード領域（Ｄ４）と第二保護ダイオード領域（Ｄ７）で吸収することができ、ゲート駆動回路側に過電流や過電圧が及ぶことを防止できる。
図３８の仮想線ｅ４における断面は、第１の実施の形態と同様であってもよいが、図３６及び図３７に示すような態様であってもよい。図３６及び図３７では、第１の実施の形態における高濃度ｐ型領域（ｐ＋）１２１及び高濃度ｐ型領域（ｐ＋）５２１が用いられていない（図９及び図１０参照）。これは、上記のように、第二ＭＯＳＦＥＴ領域（Ｍ１）のＶｔｈが低くてもよく、したがって、第三ＭＯＳＦＥＴ領域（Ｍ５）のＶｔｈも低くてもよいことによる。
第５の実施の形態
次に、本発明の第５の実施の形態について説明する。
本実施の形態では、図４１乃至図４４に示すように、ゲートパッド１００の下方に第三内部抵抗領域（Ｒ３ｃ）と、第二内蔵ダイオード領域（Ｄ４ａ）が設けられている（図５１及び図５２の仮想線ｃ５及び仮想線ｄ５参照）。一例として、図５１に示すように、ゲートパッド１００の下方に第二内蔵ダイオード領域（Ｄ４ａ）が設けられ、第二内蔵ダイオード領域（Ｄ４ａ）の面内方向の両側（図５１の左右）に一対の第二ＭＯＳＦＥＴ領域（Ｍ１）が設けられ、第二内蔵ダイオード領域（Ｄ４ａ）と第二ＭＯＳＦＥＴ領域（Ｍ１）との面内方向の間に一対の第三内部抵抗領域（Ｒ３ｃ）が設けられてもよい。第二内蔵ダイオード領域（Ｄ４ａ）と第三内部抵抗領域（Ｒ３ｃ）との面内方向の間には第二ウェル領域１２０を分離するためのｎ型領域（ｎ）８５ａが設けられてもよい。本実施の形態でも上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
図４１及び図４２に示すように、本実施の形態の第二内蔵ダイオード領域（Ｄ４ａ）は第三ウェル領域８３０を有している。第三ウェル領域８３０は、第三下方ウェル領域８２５と、第三下方ウェル領域８２５に設けられた第三上方ウェル領域８２１とを有してもよい。第三上方ウェル領域８２１は、第４の実施の形態と同様に、ストライプ形状となってもよい。また、第三上方ウェル領域８２１の上方にはポリシリコン等からなる第一接続領域８３１が設けられてもよい。この場合には、第三上方ウェル領域８２１及びドリフト層１２が第一接続領域の第一部分８３１とショットキー接触することになる。
前述したように、第二内蔵ダイオード領域（Ｄ４ａ）と第二ＭＯＳＦＥＴ領域（Ｍ１）との面内方向の間に第三内部抵抗領域（Ｒ３ｃ）が設けられてもよい。第三内部抵抗領域（Ｒ３ｃ）は、図４１及び図４２に示すように、第二ウェル領域１２０内に設けられる低濃度ｎ型領域（ｎ−）８０５を有してもよい。低濃度ｎ型領域８０５に面内方向で第二内蔵ダイオード領域（Ｄ４ａ）側で隣接してｎ型領域（ｎ）８０６が設けられてもよい。また、低濃度ｎ型領域８０５に対して、当該ｎ型領域８０６の面内方向とは逆方向に、低濃度ｐ型領域（ｐ−）８１０が設けられてもよい。また、低濃度ｐ型領域８１０に面内方向で隣接して高濃度ｎ型領域（ｎ＋）８０２が設けられ、高濃度ｎ型領域８０２に面内方向で隣接して超高濃度ｎ型領域（ｎ＋＋）８０１が設けられてもよい。ｎ型領域８０６の上面にポリシリコン等からなる第一接続領域の第二部分８３２が設けられてもよい。
図４５及び図４６に示すように、第二内蔵ダイオード領域（Ｄ４ａ）と第一ＭＯＳＦＥＴ領域（Ｍ０）との間に、超高濃度ｎ型領域（ｎ＋＋）８４４と、超高濃度ｎ型領域８４４に面内方向で隣接する高濃度ｎ型領域（ｎ＋）８４３と、高濃度ｎ型領域（ｎ＋）８４３に隣接する超高濃度ｐ型領域（ｐ＋＋）８４１が設けられてもよい（図５１及び図５２の仮想線ｇ５参照）。そして、高濃度ｎ型領域８４３と超高濃度ｐ型領域８４１によって第二保護ダイオード領域（Ｄ７）が形成されてもよい。超高濃度ｐ型領域（ｐ＋＋）８４１は第一ＭＯＳＦＥＴ領域（Ｍ０）の超高濃度ｎ型領域（ｎ＋＋）３２に隣接してもよく、超高濃度ｐ型領域８４１と第一ＭＯＳＦＥＴ領域（Ｍ０）の超高濃度ｎ型領域３２とは金属層４０を介してソースパッド１に接続されてもよい。
第二保護ダイオード領域（Ｄ７）の超高濃度ｎ型領域８４４は金属層４０を介して第二配線層８５０と接続されてもよい。第二配線層８５０は、第三上方ウェル領域８２１の上方に設けられた第一接続領域の第一部分８３１および第二部分８３２の上方に設けられ、第一接続領域の第一部分８３１および第二部分８３２と接続されてもよい。なお、第一接続領域の第一部分８３１および第二部分８３２の周縁部はゲート酸化膜等からなる第一絶縁膜６０に載り上がって段差を形成するようにして設けられてもよい。第二配線層８５０の下方には、第二内蔵ダイオード領域（Ｄ４ａ）の設けられた第三ウェル領域８３０を第一ウェル領域２０と分離するためのｎ型領域（ｎ）８５ａが設けられてもよい。
なお、図４１における仮想線ｈ５ａでの断面は図４７及び図４８のようになり、図４１における仮想線ｈ５ｂでの断面は図４９及び図５０のようになっており、第一接続領域の第一部分８３１並びに第二部分８３２及び第二ゲート電極１１０が第二配線層８５０を介して電気的に接続されており、その結果として、ダイオード領域Ｄ４ａは第二配線層８５０及び第一接続領域８３１を介して第二ゲート電極１１０に電気的に接続されることになる。
上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１ ソースパッド
１０ 第一ゲート電極
１１ 炭化ケイ素半導体基板（ワイドギャップ半導体基板）
１２ ドリフト層
２０ 第一ウェル領域
３０ 第一ソース領域
１００ ゲートパッド
１１０ 第二ゲート電極
１２０ 第二ウェル領域
１３０ 第二ソース領域
２００ ダイオード用パッド
２１１ 第三上方ウェル領域
２１５ 第三下方ウェル領域
４００ 抵抗部
５１０ 第三ゲート電極
Ｄ２ ダイオード領域
Ｄ４ ダイオード領域
Ｄ６ 第一保護ダイオード領域
Ｄ７ 第二保護ダイオード領域
Ｍ０ 第一ＭＯＳＦＥＴ領域
Ｍ１ 第二ＭＯＳＦＥＴ領域
Ｍ５ 第三ＭＯＳＦＥＴ領域

Claims (15)

  1. 第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
    ソースパッドと、
    前記ソースパッドの下方に設けられ、第一ゲート電極と、第２導電型からなる第一ウェル領域に設けられた第一ソース領域とを有する第一ＭＯＳＦＥＴ領域（Ｍ０）と、
    ゲートパッドと、
    前記ゲートパッドの下方に設けられ、第二ゲート電極と、第２導電型からなる第二ウェル領域に設けられた第二ソース領域とを有する第二ＭＯＳＦＥＴ領域（Ｍ１）と、
    前記第二ゲート電極に電気的に接続された内蔵ダイオード領域と、
    を備え、
    前記第二ＭＯＳＦＥＴ領域（Ｍ１）の前記第二ソース領域は前記ゲートパッドに電気的に接続されることを特徴とするワイドギャップ半導体装置。
  2. 前記ゲートパッドに電気的に接続される第三ゲート電極と、前記第二ウェル領域に設けられた第三ソース領域とを有する第三ＭＯＳＦＥＴ領域（Ｍ５）をさらに備えることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 前記第三ＭＯＳＦＥＴ領域（Ｍ５）は平面ＭＯＳＦＥＴとなり、前記第二ウェル領域内に、前記第三ソース領域及び第三ドレイン領域が設けられることを特徴とする請求項２に記載のワイドギャップ半導体装置。
  4. 前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
    前記内蔵ダイオード領域は前記ダイオード用パッドを介して前記第二ゲート電極に電気的に接続されることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  5. 前記ダイオード用パッドと前記ゲートパッドとは抵抗部を介して電気的に接続されることを特徴とする請求項４に記載のワイドギャップ半導体装置。
  6. 前記内蔵ダイオード領域は、前記ダイオード用パッドの下方に設けられ、第二導電型からなる第三上方ウェル領域と、前記第三上方ウェル領域の下方に設けられ、前記第三上方ウェル領域よりも不純物濃度の濃い第三下方ウェル領域と、を有することを特徴とする請求項４に記載のワイドギャップ半導体装置。
  7. 前記ダイオード用パッドと前記第三上方ウェル領域とはショットキー接合をすることを特徴とする請求項６に記載のワイドギャップ半導体装置。
  8. 前記ゲートパッドの下方に少なくとも一部が設けられる第一ウェル領域内に、前記ソースパッド及び前記ゲートパッドに電気的に接続される第一保護ダイオード領域（Ｄ６）が設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  9. 前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
    前記ダイオード用パッドの下方に少なくとも一部が設けられる第二ウェル領域内に、前記ダイオード用パッド及び前記ゲートパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  10. 前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
    前記ダイオード用パッドの下方に少なくとも一部が設けられる第一ウェル領域内に、前記ダイオード用パッド及び前記ソースパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  11. 前記第二ゲート電極に接続されたダイオード用パッドをさらに備え、
    前記ダイオード用パッドの下方に少なくとも一部が設けられる第二ウェル領域内に、前記ダイオード用パッド及び前記ゲートパッドに電気的に接続される低濃度第一導電型領域を有する抵抗領域が設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  12. 前記ゲートパッドの下方に前記第二ゲート電極に電気的に接続された第一接続領域が設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  13. 前記第一接続領域の下方に、前記第一接続領域に電気的に接続される内蔵ダイオード領域が設けられることを特徴とする請求項１２に記載のワイドギャップ半導体装置。
  14. 前記ゲートパッドの下方に位置する第二ウェル領域内に、前記第一接続領域及び前記ゲートパッドに電気的に接続される低濃度第一導電型領域を有する抵抗領域が設けられることを特徴とする請求項１２に記載のワイドギャップ半導体装置。
  15. 面内方向における前記ソースパッドと前記ゲートパッドとの間に、前記第一接続領域及び前記第二ゲート電極に電気的に接続される第二配線層が設けられ、
    前記内蔵ダイオード領域は前記第二配線層及び前記第一接続領域を介して前記第二ゲート電極に電気的に接続され、
    前記第二配線層の下方に少なくとも一部が設けられる第一ウェル領域内に、前記第二配線層及び前記ソースパッドに電気的に接続される第二保護ダイオード領域（Ｄ７）が設けられることを特徴とする請求項１２に記載のワイドギャップ半導体装置。
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