JPH10229194A

JPH10229194A - 横型絶縁ゲートバイポーラトランジスタ

Info

Publication number: JPH10229194A
Application number: JP34305297A
Authority: JP
Inventors: Koichi Endo; 幸一遠藤; Nobuyuki Sato; 信幸佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-12-13
Filing date: 1997-12-12
Publication date: 1998-08-25
Anticipated expiration: 2017-12-12
Also published as: JP3497716B2

Abstract

(57)【要約】【課題】横型絶縁ゲートバイポーラトランジスタにお
いて、ラッチアップの発生を抑制するとともに、飽和電
圧を下げる。【解決手段】ｎ型エピタキシャル層と、このｎ型エピ
タキシャル層の表面領域に形成されたｐ型ベース領域
と、このｐ型ベース領域内の一部表面領域に形成された
ｎ型エミッタ領域と、このｎ型エミッタ領域と上記ｐ型
ベース領域と上記ｎ型エピタキシャル層の隣接しあう各
露出表面上にゲート絶縁膜を介して形成されたゲート電
極と、前記ｎ型エピタキシャル層の表面領域に上記ｐ型
ベース領域とは独立に形成されたｐ型コレクタ領域とを
有する横型絶縁ゲートバイポーラトランジスタにおい
て、コレクタ領域から上記ｎ型エピタキシャル層を介し
て前記ベース領域に流れ込むキャリヤの主移動経路上か
らずらして上記コレクタ領域が配置される。また、キャ
リヤの移動経路に相当するｎ型エピタキシャル層表面を
ゲート酸化膜を介して広くゲート電極で覆う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型絶縁ゲートバ
イポーラトランジスタに関し、特に、電子とホールの電
流経路に影響を与える素子構造に関するものである。

【０００２】

【従来の技術】図１６は、従来の横型ＭＯＳゲートバイ
ポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate
Bipolar Transistor）と呼ぶ。）の断面構造を示した
図である。

【０００３】一般に、横型ＩＧＢＴは、ｎチャネル型を
例にとると、シリコン（Ｓｉ）単結晶基板上に形成され
た低濃度不純物拡散層であるｎ型エピタキシャル層５３
０の主表面領域に形成される。図１６に示すように、ｎ
型エピタキシャル層５３０の主表面領域には、ｐ型不純
物拡散層であるｐ型ベース領域５５０が形成されてお
り、さらにこのｐ型ベース領域５５０の表面領域の一部
に、高濃度ｎ型不純物拡散層であるｎ型エミッタ領域５
６０が形成されている。

【０００４】ｎ型エミッタ領域５６０の露出表面の一部
とｎ型エピタキシャル層５３０の露出表面の一部および
その間のｐ型ベース領域５５０の露出表面上に、ゲート
酸化膜６００およびゲート電極５４０が形成されてい
る。ｐ型ベース領域５５０およびｎ型エミッタ領域５６
０は、いずれも電気的にエミッタ電極Ｅに接続されてい
る。ゲート電極５４０に接続されたゲート電極Ｇにエミ
ッタに対してある一定以上（しきい値電圧Ｖｔｈ以上）
の正の電圧を加えれば、ゲート電極５４０下に電子が誘
起されたｎ型反転層、即ち電子のチャネルが形成され
る。このように、ゲート電極５４０とこれに近接する周
囲の構造は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor
Field Effect Transistor)と同様な構成を有してい
る。

【０００５】一方、ｐ型ベース領域５５０と一定距離離
れたｎ型エピタキシャル層５３０の主表面領域には、ｐ
型不純物拡散層であるｐ型コレクタ領域５１０が形成さ
れている。ｐ型コレクタ領域５１０は、電気的にコレク
タ電極Ｃに接続されている。このｐ型コレクタ領域５１
０、ｎ型エピタキシャル層５３０、およびｐ型ベース領
域５５０の構造に注目すれば、これらはｐｎｐ型バイポ
ーラトランジスタを構成する。

【０００６】図１７（ａ）は、一般的なＩＧＢＴの等価
回路の一例を示したものである。同回路図に示すよう
に、ＩＧＢＴの等価回路は、ｐｎｐバイポーラトランジ
スタとＭＯＳＦＥＴの複合回路として表すことができ
る。ＭＯＳＦＥＴのソース端子がｐｎｐトランジスタの
コレクタ端子に接続され、ＭＯＳＦＥＴのドレイン端子
がｐｎｐトランジスタのベース端子に接続されている。
即ち、ＩＧＢＴでは、ＭＯＳＦＥＴによって、ｐｎｐト
ランジスタのベース電流を操作していると理解すること
ができる。

【０００７】図１８（ａ）は、従来のＩＧＢＴの平面図
である。図面には、ゲート電極５４０とｐ型コレクタ領
域５１０のみを示している。前述した図１６に示すＩＧ
ＢＴの断面図は、図１８（ａ）中に示した一点鎖線Ａ０
−Ａ’０における断面に相当する。

【０００８】図１８（ａ）に示すように、従来のＩＧＢ
Ｔは、上下両端部が丸い帯状のコレクタ領域５１０と、
その周囲を一定の間隔をおいて環状に取り囲むゲート電
極５４０とを有する。

【０００９】図１８（ｂ）は、図１８（ａ）に示す平面
図の一部を拡大した図である。一点鎖線Ａ０−Ａ’０付
近の平面図に相当する。同図中右側に、帯状のｐ型コレ
クタ領域５１０を示している。ｐ型コレクタ領域５１０
と一定間隔をおいて設けられた帯状のゲート電極５４０
の下層には、ｐ型ベース領域５５０とｎ型エミッタ領域
５６０が一部重複するように形成されている。帯状のゲ
ート電極５４０に平行な破線５５０ａ、および破線５６
０ａは、それぞれｐ型ベース領域５５０とｎ型エミッタ
領域５６０の境界を示す。

【００１０】このように、従来の一般的なＩＧＢＴで
は、局所的には、コレクタ領域５１０、ゲート電極５４
０、ｐ型ベース領域５５０、およびｎ型エミッタ領域５
６０はそれぞれ帯状領域で表現でき、互いに並列に配置
されていると見ることができる。

【００１１】

【発明が解決しようとする課題】まず、従来のＩＧＢＴ
における第１の課題について説明する。

【００１２】図１８（ｂ）に示す平面図において、ＩＧ
ＢＴの動作時における第１キャリヤであるホールの電流
経路を実線５９０で、第２キャリヤである電子の電流経
路を実線５８０でそれぞれ示す。

【００１３】実際には、各キャリヤの電流経路は線状で
はなく面状に形成される。例えば、電子の電流経路は、
ゲート電極５４０の長手方向に垂直な方向であって、ｎ
型エミッタ領域５６０からｐ型コレクタ領域に向かう向
きに形成される。また、ホールの電流経路は、ゲート電
極５４０の長手方向に垂直な方向であって、ｐ型コレク
タ領域５１０からｎ型エミッタ領域５６０に向かう向き
に形成される。即ち、電子とホールの電流経路は上下で
重複しており、キャリヤの進行の向きは互いに逆となっ
ている。

【００１４】再び、図１６を参照し、ＩＧＢＴの動作時
の電子とホールの電流経路を素子の断面図において観察
する。図１６に示すように、横型ＩＧＢＴにおいて、電
子とホールの電流経路は主にデバイス主表面領域の浅い
部分に形成される。

【００１５】ゲート電極５４０に一定電圧がかかるとＭ
ＯＳＦＥＴがオン状態となり、ゲート電極５４０直下の
ｐ型ベース領域５５０の表面に反転層が形成される。ｎ
型エミッタ領域５６０内の多数キャリヤである電子
（ｅ）は、実線５８０に示すように、この反転層である
チャネルを通りｎ型エピタキシャル層５３０に入り、さ
らに、ｎ型エピタキシャル層５３０の表面領域を通過し
ｐ型コレクタ領域５１０に達する。

【００１６】一方、ｐ型コレクタ領域５１０からｎ型エ
ピタキシャル層５３０に注入されるホール（ｈ）は、実
線５９０に示すように、ｎ型エピタキシャル層５３０の
表面領域を通過した後、ｐ型ベース領域５５０に入り、
エミッタ電極Ｅに達する。但し、同図に示すように、ｐ
型コレクタ領域５１０に近い図中右側のｐ型ベース領域
５５０の表面層には、電子のチャネルとｎ型エミッタ領
域５６０とが形成されているので、ホールはこのチャネ
ルとｎ型エミッタ領域５６０の下をくぐり抜けエミッタ
電極Ｅに達する電流経路をとらざるを得ない。

【００１７】この時、ｎ型エミッタ領域５６０、ｐ型ベ
ース領域５５０、およびｎ型エピタキシャル層５３０の
構造に注目すると、これらは寄生のｎｐｎバイポーラト
ランジスタ（以下、寄生ｎｐｎトランジスタという。）
を構成している。

【００１８】図１６において、ホールが通過するｐ型ベ
ース領域５５０は、ｐ型不純物の濃度等に応じた一定の
比抵抗値を有する。ｐ型ベース領域５５０内をホールが
一定距離通過すれば、通過距離に比例した抵抗Ｒが発生
する。よってこの抵抗Ｒとキャリヤの量に依存する電流
値を剰じた電圧降下（Ｖｔ）が、寄生ｎｐｎトランジス
タのベース・エミッタ端子間にかかることになる。ｐ型
ベース領域５５０内でのホールの通過距離が長くなる
程、抵抗Ｒは増大し、電圧降下（Ｖｔ）の値も増加す
る。

【００１９】図１７（ｂ）に示した回路は、この寄生ｎ
ｐｎバイポーラトランジスタを含めたＩＧＢＴの等価回
路を示したものである。同図中破線で囲むトランジスタ
が、寄生ｎｐｎトランジスタに相当する。この寄生ｎｐ
ｎトランジスタのエミッタ端子は、ＭＯＳＦＥＴのソー
ス端子と接続され、寄生ｎｐｎトランジスタのベース端
子はｐｎｐトランジスタのコレクタ端子と接続されてい
る。また寄生ｎｐｎトランジスタのコレクタ端子はＭＯ
ＳＦＥＴのドレイン端子とｐｎｐトランジスタのベース
端子との両方に接続されている。

【００２０】このｐ型ベース領域５５０に発生する抵抗
Ｒによる電圧降下（Ｖｔ）が一定電圧を越えると、破線
で囲んだ寄生ｎｐｎトランジスタがｏｎ状態となり、ｐ
ｎｐトランジスタのベース電流が寄生ｎｐｎトランジス
タ経由で流れてしまう。よって、ＭＯＳＦＥＴのゲート
電位によらず、ＩＧＢＴに電流が流れっぱなしの状態、
いわゆる「ラッチアップ」の状態となる。こうなるとＭ
ＯＳＦＥＴを用いたｐｎｐトランジスタの電流制御がで
きなくなり、素子が破壊される恐れがある。

【００２１】以上、ｎチャネル型ＩＧＢＴを例にとって
説明したが、ｐチャネル型ＩＧＢＴの場合も上述するｎ
チャネル型ＩＧＢＴの各領域の導電型がすべて反対の導
電型を示し、バイアス関係が反転するが、同様にラッチ
アップを発生する。

【００２２】以上の従来のＩＧＢＴが有する問題点に鑑
み、本発明の第１の目的は、上述のような、ラッチアッ
プの発生を抑制できる新規な構造を有する横型ＩＧＢＰ
を提供することである。

【００２３】次に、従来のＩＧＢＴにおける第２の課題
について説明する。

【００２４】ＩＧＢＴをモータのパワースイッチング素
子等として使用する場合、消費電力の低減化のため、規
定のコレクタ電流ＩCを得るために必要となるコレクタ
とエミッタ間の飽和電圧Ｖceが低いことが望まれてい
る。

【００２５】この飽和電圧Ｖceは、キャリヤのドリフト
領域にあたるｎ型エピタキシャル層５３０内の抵抗値が
低い程低下する。また、この抵抗値は総キャリヤ濃度が
高いほど低くなる。

【００２６】図１６に示す従来の横型ＩＧＢＴ構造にお
いては、ｎ型エピタキシャル層５３０表面領域にｐ型コ
レクタ領域５１０が形成されている。これは必然的にｐ
型コレクタ領域５１０の周囲に、ｐｎ接合の存在に伴う
ホールキャリヤの蓄積層Ｃ₀を形成していた。

【００２７】キャリヤ蓄積層Ｃ₀の存在はドリフト領域
のホール濃度を増加させる。電荷保存則により、ホール
濃度の増加はドリフト領域内の電子濃度の増加を伴う。
結果的にドリフト領域内の総キャリヤ濃度が倍増する。
よって、ドリフト領域内の見かけ上のキャリヤ総量は、
ｎ型エピタキシャル層そのものが有する不純物濃度より
高くなり、ドリフト領域の抵抗値も、ｎ型エピタキシャ
ル層そのものがもつ抵抗より低い値となる。

【００２８】このように、一般にＩＧＢＴはその構造上
ドリフト領域にキャリヤ蓄積層を有するため、これを有
さないＭＯＳＦＥＴ等に比較し、飽和電圧Ｖceが低く、
消費電力が少ないという長所を有している。しかしなが
ら、省電力化に対する要請は依然強く、より消費電力の
少ないＩＧＢＴの出現が要望されている。

【００２９】本発明の第２の目的は、この省電力化の要
請に答える新規な構造を有する横型ＩＧＢＴを提供する
ことである。

【００３０】

【課題を解決するための手段】本発明の横型絶縁ゲート
バイポーラトランジスタの第１の特徴は、第１導電型を
有する第１半導体層と、前記第１半導体層の表面領域に
形成された、第２導電型を有するベース領域と、前記ベ
ース領域内の一部表面領域に形成された、第１導電型を
有するエミッタ領域と、前記エミッタ領域から前記ベー
ス領域を経て前記第１半導体層に至る露出表面を覆うよ
うに形成されたゲート絶縁膜と、前記エミッタ領域と前
記ベース領域を経て前記第１半導体層に至る露出表面上
に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第１半導体層の表面領域にベース領域とは独立に形
成された、第２導電型を有するコレクタ領域と、前記エ
ミッタ領域および前記ベース領域に電気的に接続される
エミッタ電極と、前記コレクタ領域に電気的に接続され
るコレクタ電極とを有する横型絶縁ゲートバイポーラト
ランジスタにおいて、前記エミッタ領域が、前記コレク
タ領域から前記第１半導体層を介して前記ベース領域に
流れ込むキャリヤの主電流経路上からずらして配置され
ることである。

【００３１】上記本発明の第１の特徴によれば、上記キ
ャリヤの主電流経路が、ベース領域を通過する際エミッ
タ領域を通過することがないため、ベース領域の有する
抵抗と前記ベース領域内の上記キャリヤの移動距離に起
因する電圧降下がエミッタ電極と第１半導体領域間に発
生しない。よって、上記エミッタ領域、ベース領域およ
び第１半導体層から構成される寄生トランジスタの動作
が抑制され、ラッチアップの発生を防止できる。

【００３２】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第２の特徴は、第１導電型を有する第１半導体
層と、前記第１半導体層の表面領域に形成された、第２
導電型を有するベース領域と、前記ベース領域内の一部
表面領域に形成された、第１導電型を有するエミッタ領
域と、前記エミッタ領域から前記ベース領域を経て前記
第１半導体層に至る露出表面を覆うように形成されたゲ
ート絶縁膜と、前記エミッタ領域と前記ベース領域を経
て前記第１半導体層に至る露出表面上に前記ゲート絶縁
膜を介して形成されたゲート電極と、前記第１半導体層
の表面領域にベース領域と独立に形成された第２導電型
を有するコレクタ領域と、前記エミッタ領域および前記
ベース領域に電気的に接続されるエミッタ電極と、前記
コレクタ領域に電気的に接続されるコレクタ電極とを有
する横型絶縁ゲートバイポーラトランジスタにおいて、
前記ベース領域の横方向の境界線のうち、前記コレクタ
領域に対面する境界線が、平面上規則的な凹凸形状を有
し、前記エミッタ領域が、前記コレクタ領域と前記ベー
ス領域との距離が最短となる位置の両領域を直線で結ん
だ直線経路上からずらして配置されていることである。

【００３３】上記本発明の第２の特徴によれば、コレク
タ領域に対面するベース領域の境界線が上述のように規
則的な凹凸形状を有しているため、コレクタ領域とベー
ス領域との間の距離が場所により規則的に変化する。前
記第１半導体層を介してコレクタ領域からベース領域に
流れ込む主なキャリヤは、両領域間の距離が最短となる
経路を流れる。よって、エミッタ領域を上記最短直線経
路上からずらして配置すれば、上記キャリヤの主電流経
路上にエミッタ領域が形成されることがない。よって、
エミッタ領域、ベース領域および第１半導体層から構成
される寄生トランジスタが動作することを抑制でき、ラ
ッチアップの発生を防止できる。

【００３４】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第３の特徴は、第１導電型を有する第１半導体
層と、前記第１半導体層の表面領域に形成された第２導
電型を有するベース領域と、前記ベース領域内の一部表
面領域に形成された第１導電型を有するエミッタ領域
と、前記エミッタ領域から前記ベース領域を経て前記第
１半導体層に至る露出表面を覆うように形成されたゲー
ト絶縁膜と、前記エミッタ領域と前記ベース領域を経て
前記第１半導体層に至る露出表面上に前記ゲート絶縁膜
を介して形成されたゲート電極と、前記第１半導体層の
表面領域にベース領域と独立に形成された第２導電型を
有するコレクタ領域と、前記エミッタ領域および前記ベ
ース領域に電気的に接続されるエミッタ電極と、前記コ
レクタ領域に電気的に接続されるコレクタ電極とを有
し、平面上、前記コレクタ領域が素子中央に配置され、
前記ゲート電極が前記コレクタ領域を一定の間隔で環状
に囲むよう配置されている横型絶縁ゲートバイポーラト
ランジスタにおいて、前記ベース領域、および前記エミ
ッタ領域が、前記ゲート電極をマスクとして用いたイオ
ン注入法で自己整合的に形成されたものであり、前記ゲ
ート電極の外側境界線が、平面上規則的な凹凸を有する
形状を有し、前記エミッタ領域が、前記ゲート電極の外
側境界線と前記コレクタ領域との距離が最短となる位置
の両領域を直線で結んだ直線経路上からずらして配置さ
れていることである。

【００３５】上記本発明の第３の特徴によれば、ゲート
電極をマスクとしてイオン注入を行う方法により、ベー
ス領域およびエミッタ領域を自己整合的に形成するの
で、ベース領域およびエミッタ領域の形状は、ゲート電
極の平面形状に依存する。よって、コレクタ領域に近接
する側のベース領域の横方向の境界線の平面形状は、ゲ
ート電極の平面形状と同様に規則的な凹凸を有するもの
となる。

【００３６】また、前記ゲート電極の外側境界線と前記
コレクタ領域との距離が最短となる位置の外側境界線と
コレクタ領域を直線で結んだ直線経路が、コレクタ領域
とベース領域との間の距離が最短となる経路とほぼ一致
し、この最短直線経路が前記第１半導体層を介して前記
ベース領域に流れ込むキャリヤの主たる電流経路とな
る。よって、エミッタ領域をこの直線経路上からずらし
て配置すれば、エミッタ領域、ベース領域および第１半
導体層から形成される寄生トランジスタの動作を抑制で
き、ラッチアップの発生を防止できる。

【００３７】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第４の特徴は、第３の特徴に加え、前記ゲート
電極が、外側に櫛歯を有する櫛型の平面形状を有し、前
記ベース領域が、前記外側境界線よりやや内側に、前記
外側境界線の形状に沿った凹凸形状の境界線を持つ平面
形状を有し、前記エミッタ領域が、前記ゲート電極の前
記各櫛歯の両端部下部に形成され、短冊状の平面形状を
有することである。

【００３８】上記本発明の第４の特徴によれば、ベース
領域とコレクタ領域との距離は、隣接する各櫛歯の間の
ゲート電極の下に形成されるベース領域とコレクタ領域
とを結ぶ経路において最も近接するため、ここに上記キ
ャリヤの主電流経路が形成される。この主電流経路上に
エミッタ領域が存在しない為、エミッタ領域、ベース領
域および第１半導体層から形成される寄生トランジスタ
が動作することを抑制でき、ラッチアップの発生を防止
できる。

【００３９】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第５の特徴は、第４の特徴に加え、前記ゲート
電極が、前記各櫛歯の幅を歯の根元部分のみ細く絞った
平面形状を有し、前記エミッタ領域が、細く幅を絞った
部分より先の部分の櫛歯の両端部下部に形成されること
である。

【００４０】上記本発明の第５の特徴によれば、上記第
４の特徴による作用に加え、ゲート電極の櫛歯の根元の
幅を絞っているので、エミッタ領域より手前で、コレク
タ領域と対面するベース領域幅を広げることができる。
このため、エミッタ領域より手前で、上記キャリヤをよ
り確実にベース領域内に取り込むことが可能となり、よ
り効果的にラッチアップの発生を抑制できる。

【００４１】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第６の特徴は、第３の特徴に加え、前記ゲート
電極の前記外側境界線が、疑似波型の凹凸の平面形状を
有し、前記ベース領域が、前記外側境界線よりやや内側
に、前記外側境界線の形状に沿った凹凸形状の境界線を
持つ平面形状を有し、前記エミッタ領域が、前記外側境
界線の前記各凸部の両側下部に短冊状の平面形状を有す
ることである。

【００４２】上記本発明の第６の特徴によれば、ベース
領域およびエミッタ領域の形状は、ゲート電極の平面形
状に依存するため、ベース領域とコレクタ領域間の距離
は、ゲート電極の疑似波型の凹部溝の部分に形成される
ベース領域とコレクタ領域とを結ぶ経路において最も近
接する。よって、ここに上記キャリヤの主電流経路が形
成される。この主電流経路上にエミッタ領域は存在しな
い為、エミッタ領域、ベース領域および第１半導体層か
ら形成される寄生トランジスタが動作することを抑制で
き、ラッチアップの発生を防止できる。

【００４３】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第７の特徴は、第１導電型を有する第１半導体
層と、前記第１半導体層の表面領域に形成された、第２
導電型を有するベース領域と、前記ベース領域内の一部
表面領域に形成された、第１導電型を有するエミッタ領
域と、前記エミッタ領域から前記ベース領域を経て前記
第１半導体層に至る露出表面を覆うように形成されたゲ
ート絶縁膜と、前記エミッタ領域と前記ベース領域を経
て前記第１半導体層に至る露出表面上に前記ゲート絶縁
膜を介して形成されたゲート電極と、前記第１半導体層
の表面領域にベース領域と独立に形成された、第２導電
型を有するコレクタ領域と、前記エミッタ領域および前
記ベース領域に電気的に接続されるエミッタ電極と、前
記コレクタ領域に電気的に接続されるコレクタ電極とを
有し、平面上前記コレクタ領域が素子中央に配置され、
前記ゲート電極が前記コレクタ領域を一定の間隔で環状
に囲むよう配置されている横型絶縁ゲートバイポーラト
ランジスタにおいて、前記ゲート電極が、長手方向に一
列に、一定間隔で、矩形の開口部を配した帯状の平面形
状を有し、前記ベース領域および前記エミッタ領域が、
前記ゲート電極をマスクとし、前記開口部にイオン注入
する方法を用いて形成されたものであり、前記ベース領
域が、前記開口部全体にイオン注入することにより自己
整合的に形成されたものであり、前記エミッタ領域が、
前記開口部のうち前記コレクタ領域に近接する側の一部
を除く領域に形成されることである。

【００４４】上記本発明の第７の特徴によれば、前記第
１半導体層を介して前記ベース領域に流れ込むキャリヤ
は、コレクタ領域から見て、エミッタ領域より手前にあ
るベース領域に流れ込む。よって、このキャリヤの主電
流経路上にエミッタ領域は存在しない為、エミッタ領
域、ベース領域および第１半導体層から形成される寄生
トランジスタが動作することを抑制でき、ラッチアップ
の発生を抑制できる。

【００４５】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第８の特徴は、前記第１半導体層が、周囲を誘
電体層で囲まれていることである。

【００４６】上記本発明の第８の特徴によれば、配線の
寄生容量を小さくすることができる。

【００４７】本発明の横型絶縁ゲートバイポーラトラン
ジスタの第９の特徴は、第１導電型を有する第１半導体
層と、前記第１半導体層の表面領域に形成された、第２
導電型を有するベース領域と、前記ベース領域内の一部
表面領域に形成された、第１導電型を有するエミッタ領
域と、前記エミッタ領域から前記ベース領域を経て前記
第１半導体層に至る露出表面を覆うように形成されたゲ
ート絶縁膜と、前記エミッタ領域から前記ベース領域を
経て前記第１半導体層に至る露出表面上に前記ゲート絶
縁膜を介して形成されたゲート電極と、前記第１半導体
層の表面領域に前記ベース領域とは独立に形成された、
第２導電型を有するコレクタ領域と、前記エミッタ領域
および前記ベース領域に電気的に接続されるエミッタ電
極と、前記コレクタ領域に電気的に接続されるコレクタ
電極とを有する横型絶縁ゲートバイポーラトランジスタ
において、前記コレクタ領域から前記第１半導体層を介
して前記ベース領域に流れ込むキャリヤの主電流経路に
あたる前記第１半導体層上を前記ゲート電極が覆う幅Ｌ
_Gが、少なくとも前記ゲート電極下に形成される別のキ
ャリヤのチャネル長Ｌ_Cの３倍以上であることである。

【００４８】上記本発明の第９の特徴によれば、ゲート
電極で覆われた、ベース領域に隣接する第１半導体層の
表面層に低抵抗な電子の蓄積層が形成される。この低抵
抗な電子の蓄積層の存在は、ベース領域とゲート電極端
部間の電界勾配を下げ、ホールキャリヤのドリフト速度
を制限する。よって、流れを阻止されたホールキャリヤ
はゲート電極端部に残り、蓄積層を形成する。このホー
ルの蓄積層の存在により、キャリヤのドリフト領域にあ
たる第１半導体層内の総キャリヤ数が増加し、コレクタ
領域とエミッタ領域間に発生する飽和電圧を低減するこ
とが可能となる。

【００４９】

【発明の実施の形態】

（第１の実施の形態）本発明の第１の実施の形態につい
て、図１（ａ）〜図６（ｂ）を参照して説明する。

【００５０】図１（ａ）は、第１の実施の形態における
横型ＩＧＢＴの構成を示す平面図である。なお、同図面
中、ｎ型エミッタ領域、ｐ型ベース領域、エミッタ電
極、コレクタ電極尚の図示は省略し、ゲート電極４０お
よびコレクタ領域１０のみを明示している（以下、各実
施の形態における平面図において、同じ）。

【００５１】ＩＧＢＴは、Ｓｉ基板を台基板としその表
面上に絶縁膜を介して形成されたｎ型エピタキシャル層
の表面領域に形成される。図１（ａ）に示すように、従
来と同様、帯状のコレクタ領域１０を中央に配し、その
周囲に一定の間隔をおいてゲート電極４０が環状に形成
されている。第１の実施の形態であるＩＧＢＴにおいて
は、このゲート電極４０が、櫛型形状を有している点に
特徴がある。なお、同図中左下にさらにゲート電極の櫛
歯Ｐｇとその周囲を拡大した図を示している。

【００５２】図１（ｂ）は、図１（ａ）に示した一点鎖
線Ａ１−Ａ’１の周囲領域を拡大した拡大平面図であ
る。同図中右側に帯状のコレクタ領域１０を、図中左側
に櫛型ゲート電極４０を示す。各櫛歯Ｐｇはゲート電極
の外側に形成されており、ゲート電極４０の内側（図中
右側）境界線は、コレクタ領域１０の境界線に平行な直
線で示される。

【００５３】ゲート電極４０の櫛型形状に沿って、その
やや内側に形成された破線５０ａは、ｐ型ベース領域５
０の境界線を示すものである。図中破線５０ａより左
側、即ち外側にｐ型ベース領域５０が形成される。

【００５４】ゲート電極４０の各櫛歯Ｐｇの両側には、
一対の矩形状のｎ型エミッタ領域６０が形成される。ま
た、各ｎ型エミッタ領域６０は、ゲート電極４０の各櫛
歯の付け根部分Ｂｇよりやや外側に形成される。よっ
て、櫛型の溝の底部にあたるゲート電極Ｂｇ、即ち各櫛
歯Ｐｇ間のゲート電極４０の下に形成されるｐ型ベース
領域５０の境界線の位置よりｎ型エミッタ領域６０は、
中央のコレクタ領域１０から離れた位置（図中、より左
側）に形成される。

【００５５】図１（ｂ）に示すＩＧＢＴにおいて、ＭＯ
ＳＦＥＴのチャネルは、ゲート電極４０の各櫛歯Ｐｇの
両端部下のｎ型エミッタ領域６０とｎ型エピタキシャル
層３０との間のｐ型ベース領域５０の表面領域に形成さ
れる。

【００５６】よって、このＩＧＢＴにおける電子（ｅ）
の電流経路の例をこの平面図上に表すと、実線８０ａ、
８０ｂに示すものとなる。実線８０ａに示すように、電
子は各ｎ型エミッタ領域６０からゲート電極４０の櫛歯
Ｐｇの両端下部のチャネルを通り、実線８０ｂに示すよ
うに、ゲート電極４０の各櫛歯Ｐｇの中央下部のｎ型エ
ピタキシャル層３０に流れ込み、さらにｎ型エピタキシ
ャル層３０の表面領域をコレクタ領域１０に向かって流
れる。即ち主な電子は、チャネルを通過する時点ではゲ
ート電極４０の櫛歯Ｐｇに対し垂直に近い向きに移動
し、その後、ゲート電極の櫛歯Ｐｇにほぼ平行な方向に
移動の向きを変える。

【００５７】一方、ホール（ｈ）の電流経路は、例えば
実線９０に示すようなものとなる。一般にキャリヤは、
最も抵抗負荷の少ない電流経路を選択するのが自然であ
り、コレクタ領域１０からｎ型エピタキシャル層３０に
注入されるホールは、コレクタ領域１０に最も近接する
ｐ型ベース領域５０に向かって流れる。即ち、主なホー
ルはコレクタ領域１０から各櫛歯間のゲート電極Ｂｇの
下に形成されるｐ型ベース領域５０に向かって流れるこ
とになる。

【００５８】このように、電子とホールの電流経路を平
面上で観察すると、主な電子はゲート電極４０の櫛歯Ｐ
ｇの下、および櫛歯Ｐｇの延長線上のｎ型エピタキシャ
ル層３０の表面領域を電流経路とする。一方主なホール
は、各櫛歯間のゲート電極Ｂｇの下のｐ型ベース領域５
０とコレクタ領域１０とを最短距離で結ぶ経路を電流経
路にしており、電子とホールの電流経路が平面上分離さ
れている。又、従来のＩＧＢＴのように、主なホールの
電流経路上にはｎ型エミッタ領域が存在していない。

【００５９】次に、図２（ａ）〜図２（ｃ）を参照し
て、上述した電子とホールの電流経路を再度装置の断面
より観察する。

【００６０】図２（ａ）は、図１（ｂ）中の一点鎖線Ａ
１−Ａ’１における切断面図である。図２（ｂ）は、図
１（ｂ）中の一点鎖線Ｂ１−Ｂ’１における切断面図で
ある。図２（ｃ）は、図１（ｂ）中の一点鎖線Ｃ１−
Ｃ’１における切断面図である。

【００６１】図２（ａ）に示すように、ゲート電極４０
の各櫛歯間を通る切断面では、コレクタ領域１０からｎ
型エピタキシャル層３０に注入されたホール（ｈ）は、
ｎ型エピタキシャル層３０の表面領域を通りｐ型ベース
領域５０に入り、エミッタ電極Ｅに達する。ホールの電
流経路上にｎ型エミッタ領域６０が存在しないため、こ
の切断面において寄生ｎｐｎトランジスタは存在しな
い。

【００６２】図２（ｂ）に示すように、ゲート電極４０
の櫛歯Ｐｇを櫛歯の方向に対し垂直な面で切断した切断
面においては、ゲート電極４０の櫛歯Ｐｇの両端下部
に、それぞれｐ型ベース領域５０が形成され、その表面
領域にｎ型エミッタ領域６０が形成されている。両側の
ｎ型エミッタ領域６０の一部を被覆するようにゲート絶
縁膜１００を介してゲート電極４０が形成されている。

【００６３】ゲート電極４０下のｐ型ベース領域５０の
表面領域に電子のチャネルが形成され、電子はこのチャ
ネルを通りゲート電極４０の櫛歯Ｐｇ下のｎ型エピタキ
シャル層３０に入る。この切断面周囲を電流経路とする
ホールはほとんど存在しないので、ｎ型エミッタ領域６
０、ｐ型ベース領域５０、およびｎ型エピタキシャル層
３０からなる寄生ｎｐｎトランジスタが動作することは
ない。

【００６４】図２（ｃ）に示すように、ゲート電極４０
の櫛歯Ｐｇの中央を通る櫛歯方向の切断面においては、
ゲート電極４０の櫛歯の先端部下部にｐ型ベース領域が
形成されている。ゲート電極４０下のチャネルを通って
ｎ型エピタキシャル層３０に入る電子は、ｎ型エピタキ
シャル層３０の主表面に沿って移動し、ｐ型コレクタ領
域１０に達する。この切断面において、ｎ型エミッタ領
域６０は存在しないので、寄生ｎｐｎトランジスタは存
在しない。ホールの電流経路はこの領域にはほとんど形
成されない。

【００６５】このように、第１の実施の形態であるＩＧ
ＢＴでは、図１（ａ）に示すように、ホールの主な電流
経路上からｎ型エミッタ領域がずらして配置される平面
構成を有するため、ｎｐｎ寄生トランジスタが動作する
ことがなく、ラッチアップの発生を抑制できる。

【００６６】なお、より効果的にラッチアップの発生を
抑制する為には、ホールが櫛型のゲート電極４０のうち
各櫛歯間のゲート電極Ｂｇ下のｐ型ベース領域５０に、
より確実に流れ込むように、各櫛歯間のゲート電極Ｂｇ
下にあるｐ型ベース領域５０とコレクタ領域１０との最
短距離Ｌｐに対し、コレクタ領域１０とｎ型エミッタ領
域６０との最短距離Ｌｎを長くとることが望ましい。

【００６７】なお、コレクタ領域１０とｐ型ベース領域
５０とが最も近接する距離Ｌｐは、主に素子の耐電圧設
計値等で決定される。例えば、５００Ｖの耐電圧値が必
要な場合、距離Ｌｐは約５０μｍとされる。

【００６８】発明者らの実験によれば、距離Ｌｐを５０
μｍ、距離Ｌｎを５５μｍとした場合、従来のＩＧＢＴ
に較べ、十分にラッチアップ発生を抑制することができ
た。尚、このとき使用したゲート電極の櫛歯Ｐｇの長さ
は１１μｍ、隣接する櫛歯Ｐｇの間隔は１４μｍであっ
た。

【００６９】第１の実施の形態に示すＩＧＢＴは、一般
的な横型ＩＧＢＴの製造方法を用いて作製できる。以
下、図３（ａ）〜図５（ｅ）を用いてＳＯＩ（Silicon
On Insulator）基板を用いたＩＧＢＴの製造方法につい
て簡単にその工程を説明する。なお各図の右側には、図
１（ｂ）に示す一点鎖線Ａ１−Ａ’１における切断面
図、左側には、図１（ｂ）中の一点鎖線Ｂ１−Ｂ’１に
おける切断面図（以下、Ａ１−Ａ’１断面、Ｂ１−Ｂ’
１断面と呼ぶ）を示す。

【００７０】ＳＯＩ基板は、図３（ａ）に示すように、
台基板であるＳｉ単結晶基板１１０と、その上に形成さ
れた中間絶縁膜１２０とさらに中間絶縁膜１２０上に形
成されたＳｉのｎ型エピタキシャル層３０とで構成され
る。中間絶縁膜１２０としては、例えば膜厚約３〜４μ
ｍのＳｉＯ₂層が用いられ、Ｓｉエピタキシャル層３０
としては、例えばリン（Ｐ）が約５×１０¹⁴／ｃｍ³程
度ドーピングされたｎ型Ｓｉ層が用いられる。ＳＯＩ基
板の製造方法としてはウエハ直接接着法等がある。

【００７１】通常は、この後ｎ型エピタキシャル層３０
の表面を熱酸化することによりフィールド酸化膜を形成
する。後述するように、深い拡散領域を形成する際は、
このフィールド酸化膜をパターニングし、そのパターン
をマスクとして用いてイオン注入を行い、アニールによ
って拡散層を形成する。その後必要に応じてフィールド
酸化膜をエッチング除去し、再度ｎ型エピタキシャル層
３０の表面を露出させる。

【００７２】基板表面を熱酸化することにより、ｎ型エ
ピタキシャル層３０上に、膜厚約５０〜５００ｎｍのゲ
ート酸化膜１００を形成する。ゲート酸化膜１００とし
ては、通常ＳｉＯ₂膜を用いるが、これ以外の絶縁膜を
用いてもよい。

【００７３】さらに、ゲート酸化膜１００上に減圧ＣＶ
Ｄ法を用いて膜厚約５００ｎｍのリン（Ｐ）をドーピン
グした多結晶Ｓｉ膜４０ａを形成する。ここまでの工程
では、Ａ１−Ａ’１断面、Ｂ１−Ｂ’１断面とも同じ構
成となる。

【００７４】図３（ｂ）に示すように、多結晶Ｓｉ膜４
０ａを通常のフォトリソグラフィ工程を用いてパターニ
ングし、ゲート電極４０を形成する。さらにゲート電極
４０が形成された基板表面上にレジスト膜を形成し、こ
れをパターニングし、レジストパターン１３０を得る。

【００７５】ゲート電極４０とレジストパターン１３０
をマスクとして、イオン注入法によりｐ型不純物イオン
であるボロン（Ｂ）を基板表面に注入する。この時用い
るイオン注入条件は、例えばイオン注入エネルギを４０
〜５０ｋｅＶ、ドーズ量を１０¹³〜１０¹⁴／ｃｍ²とす
る。この後約１１００℃で５時間〜１０時間、基板のア
ニールを行い、約２〜３μｍの拡散深さを有するｐ型ベ
ース領域５０とｐ型コレクタ領域１０を同時に形成す
る。ゲート電極４０を注入マスクとして用いるため、ｐ
型ベース領域５０の内側境界線の形状は、ゲート電極４
０の外側境界線の形状に依存したものとなる。この後、
基板上に残ったレジストパターン１３０はエッチング除
去する。

【００７６】図４（ｃ）に示すように、再度レジストパ
ターン１４０を基板表面上に形成する。このレジストパ
ターン１４０とゲート電極４０をマスクとして、イオン
注入法により、ｐ型不純物である砒素（Ａｓ）イオンを
基板表面領域に注入する。イオン注入条件としては、例
えばイオン注入エネルギを３０〜４０ｋｅＶ、ドーズ量
を約１０¹⁵／ｃｍ²とすればよい。この後約９００℃〜
１０００℃で約１０〜２０分基板のアニールを行い、約
０．２〜０．３μｍの拡散深さを有するｎ型エミッタ領
域６０を形成する。不要となったレジストは、この後除
去する。

【００７７】図４（ｄ）に示すように、ＣＶＤ法を用い
て、基板表面上に膜厚約１．５μｍ〜３μｍの層間絶縁
膜１６０を形成する。層間絶縁膜１６０としては、Ｓｉ
Ｏ₂膜、ボロンフォスフォシリケートガラス（ＢＰＳ
Ｇ）膜、またはその積層膜等でもよい。

【００７８】同図に示すように、ｐ型コレクタ領域１
０、ｐ型ベース領域５０およびｎ型エミッタ領域６０上
の層間絶縁膜１６０にそれぞれコンタクトホールを開口
する。その後、スパッタリング法を用いて、基板表面上
に膜厚約１〜４μｍのアルミニウム（Ａｌ）膜を形成
し、これらのコンタクトホールを埋める。フォトリソグ
ラフィ工程を用いて、このＡｌ膜をパターニングし、ｐ
型コレクタ領域１０上に接続されるコレクタ電極１７
０、およびｐ型ベース領域５０とｎ型エミッタ領域６０
に接続されるエミッタ電極１８０を形成する。

【００７９】この後、通常のＩＧＢＴを作製する場合と
同様に、パッシベーション膜を基板表面上に形成し、必
要に応じて、基板をチップごとに切断する。

【００８０】後述する他の実施の形態におけるＩＧＢＴ
も上述した工程を用いて作製することができる。

【００８１】なお、図５（ｅ）に示すように、ｐ型コレ
クタ領域１０からｎ型エピタキシャル層３０にホールの
注入が効率的に行われるように、ｐ型コレクタ領域１０
の周囲に高濃度ｎ型拡散層１９０を形成してもよい。

【００８２】この場合は、図３（ａ）に示す工程におい
てすでに説明したように、ゲート酸化膜１００を形成す
る前に、ｎ型エピタキシャル層３０の表面にフィールド
酸化膜のパターンを形成し、このフィールド酸化膜のパ
ターンをマスクとしてリン等のｎ型不純物イオンをイオ
ン注入し、アニールすることにより高濃度ｎ型不純物拡
散層１９０を形成する。

【００８３】図６（ａ）は、第１の実施の形態における
他のゲート電極４０の平面構成例を示したものである。
ゲート電極の櫛歯は図１（ａ）に示したように、環状の
ゲート電極４０の全周囲に形成する必要はない。図６
（ａ）に示すように、環状ゲート電極４０の曲線部分を
除く直線部分のみに櫛歯を形成してもよい。ＩＧＢＴの
単位セルは各櫛歯ごとに形成されるので、必要なセルの
数に応じて形成する櫛歯の数を調整すればよい。

【００８４】また、より高い電流値を得るためには、単
一チップ上に複数のＩＧＢＴを形成すればよい。図６
（ａ）では、２個のＩＧＢＴがチップ上に並列に形成さ
れており、それぞれのゲート電極の端部からとりだした
引きだし電極が共通となっている。

【００８５】図６（ｂ）は、図６（ａ）中の一点鎖線Ｄ
１−Ｄ’１における切断面図である。切断面の構造は、
上述した図２（ｂ）の構造とほぼ同様であるが、より広
い領域の断面構造を示している。

【００８６】ｎ型エピタキシャル層３０の中央表面領域
にコレクタ領域１０が形成されており、その周囲にｎ型
高濃度不純物領域１９０が形成されている。コレクタ領
域１０の両側には、やや距離をおいて、ｎ型エピタキシ
ャル層３０の表面領域にｐ型ベース領域５０が形成され
ており、その内側の表面領域にｎ型エミッタ領域６０が
形成されている。ゲート電極４０はゲート酸化膜を介し
て、ｎ型エミッタ領域６０、ｐ型ベース領域５０および
ｎ型エピタキシャル層３０の一部を覆うよう形成され
る。コレクタ領域１０は電気的にコレクタ電極Ｃに接続
され、ｎ型エミッタ領域６０とｐ型ベース領域５０はエ
ミッタ電極Ｅに接続され、ゲート電極４０はゲート引き
出し電極Ｇに接続されている。

【００８７】図６（ｂ）に示すように、ｎ型エピタキシ
ャル層３０の周囲の底面にはＳｉＯ₂等の誘電体１２０
が形成されている。さらに、ｎ型エミッタ領域６０より
外側に、基板表面より誘電体層１２０に至る深さを有す
る誘電体層１２０ａで、ｎ型エピタキシャル層３０の周
囲を囲めば、寄生容量の低減を図ることができる。この
ような誘電体層の構造は、他の実施の形態においても有
効にも適用できる。

【００８８】（第２の実施の形態）図７（ａ）〜図７
（ｃ）を参照し、第２の実施の形態であるＩＧＢＴにつ
いて説明する。上述の第１の実施の形態におけるＩＧＢ
Ｔと同様に素子中央に帯状のコレクタ領域１０を形成
し、その周囲に環状のゲート電極４１を配する素子の平
面構成を有する。

【００８９】図７（ａ）は、第２の実施の形態であるＩ
ＧＢＴの一部を示す拡大平面図である。第１の実施の形
態においては、ゲート電極４１の形状を櫛型としたが、
ここでは、各櫛歯の両側端辺に傾斜を施し、各櫛歯の形
状を台形にしている。よって、ゲート電極４１の外側境
界線は疑似波型の凹凸形状を有する。

【００９０】既に第１の実施の形態において説明したよ
うに、ｐ型ベース領域５１は、ゲート電極４１をイオン
注入マスクとして用いて自己整合的に形成するため、ｐ
型ベース領域５１の形状は、ゲート電極４１の形状に依
存する。ゲート電極４１の外側境界線のやや内側に描か
れた破線７１ａがｐ型ベース領域５１の内側境界線とな
る。

【００９１】同図中、実線８１は、電子の電流経路を示
す。電子は、ｎ型エミッタ領域６１からゲート電極４１
下にできるチャネルを通りｎ型エピタキシャル層３０に
入り、さらにコレクタ領域１０にいたる。ゲート電極４
１の櫛歯を台形としたため、チャネルがゲート電極４１
の内側境界線に対し、垂直ではなくやや斜めに形成され
ることとなる。よって、よりスムーズな電子の流れを得
ることができる。

【００９２】一方、同図中実線９１は、コレクタ領域１
０からエピタキシャル層３０に注入される主なホールの
電流経路を示す。これらのホールは、コレクタ領域１０
に最も近接するｐ型ベース領域５１、即ち疑似波型の凹
凸形状を有するゲート電極４１の凹部の下に位置するｐ
型ベース領域５１に流れる。第１の実施の形態の場合と
同様に、主なホールの電流経路上にｎ型エミッタ領域６
１は存在しない。

【００９３】図７（ｂ）は、図７（ａ）中の一点鎖線Ａ
２−Ａ’２における切断面図である。図７（ｃ）は、図
７（ａ）中の一点鎖線Ｂ２−Ｂ’２における切断面図で
ある。

【００９４】図７（ｂ）に示すように、疑似波型の凹凸
形状を有するゲート電極４１の凹部を通り、ゲート電極
４１の内側境界線に垂直な切断面では、主に実線９１で
示されるホールの電流経路が形成される。ホールの電流
経路上にｎ型エミッタ領域６１が存在しないので、この
領域では寄生ｎｐｎトランジスタが存在しない。

【００９５】また、図７（ｃ）に示すように、ｎ型エミ
ッタ領域６１を通り、ゲート電極４１の内側境界線に対
し垂直な切断面では、主に電子の電流経路が形成され
る。従来のようにチャネルおよびｎ型エミッタ領域６１
の下を流れるホールの電流経路が存在しないので、寄生
ｎｐｎトランジスタが動作することはない。

【００９６】このように、第２の実施の態様のＩＧＢＴ
においても、主なホールの電流経路からずらしてｎ型エ
ミッタ領域６１を形成しているので、上述した第１の実
施の形態の場合と同様、寄生ｎｐｎトランジスタが動作
せず、ラッチアップの発生を抑制できる。

【００９７】（第３の実施の形態）図８（ａ）〜図８
（ｃ）を参照し、第３の実施の形態であるＩＧＢＴにつ
いて説明する。中央に帯状のコレクタ領域１０を形成
し、その周囲に環状のゲート電極を配する素子の平面構
成は、上述の第１の実施の形態におけるＩＧＢＴと同様
である。

【００９８】図８（ａ）は、第３の実施の形態であるＩ
ＧＢＴの一部を示す拡大平面図である。第１の実施の形
態と異なる点は、櫛型のゲート電極４２の各櫛歯の根元
を狭く絞った形状としている点である。従って、ゲート
電極４２を用いて自己整合的に形成されるｐ型ベース領
域５２の境界線もほぼ同様な形状を有する。ゲート電極
４２の外側境界線のやや内側に描かれた破線５２ａがｐ
型ベース領域５２の内側境界線となる。ｎ型エミッタ領
域６２は、幅の広い各櫛歯の先端部分の両側下部に形成
される。

【００９９】同図中実線８２に示す電子の電流経路、お
よび実線９２で示すホールの電流経路は、第１の実施の
形態の場合とほぼ同様なものである。

【０１００】ゲート電極４２の櫛歯の根元の幅を絞って
いるので、これに伴いｎ型エミッタ領域６２より手前
で、コレクタ領域１０に対面するｐ型ベース領域５２の
幅が広がる。このため、ｎ型エミッタ領域６１より手前
で、ホールをより確実にｐ型ベース領域５２内に取り込
むことが可能となる。

【０１０１】図８（ｂ）は、図８（ａ）中の一点鎖線Ａ
３−Ａ’３における切断面図である。図８（ｃ）は、図
８（ａ）中の一点鎖線Ｂ３−Ｂ’３における切断面図で
ある。各切断面における電子とホールの電流経路も、第
１の実施の態様の場合とほぼ変わらない。

【０１０２】図８（ｂ）に示すように、ゲート電極４２
の各櫛歯間を通り、ゲート電極の内側境界線に対し垂直
な切断面においては、主なホールは、実線９２に示すよ
うに、コレクタ領域１０よりｎ型エピタキシャル層３０
を経て、ｐ型ベース領域５２に至る。電流経路は基板の
主表面に沿って形成され、この電流経路上に、ｎ型エミ
ッタ領域６２がないため、寄生ｎｐｎトランジスタは存
在しない。

【０１０３】また、図８（ｃ）に示すように、ｎ型エミ
ッタ領域６２が形成されているゲート電極４２の各櫛歯
の下部をゲート電極の内側境界線に平行に切断した切断
面においては、両側のチャネルを通過した電子がゲート
電極４２中央下に合流し、この後図面奥の方向にあるコ
レクタ領域に流れる。ここでは主に電子の電流経路が形
成され、従来のＩＧＢＴのようにチャネルおよびｎ型エ
ミッタ領域６１の下を流れるホールの電流経路が存在し
ないので、寄生ｎｐｎトランジスタが動作することはな
い。

【０１０４】（第４の実施の形態）図９（ａ）〜図１０
（ｂ）を参照し、第４の実施の形態であるＩＧＢＴにつ
いて説明する。中央に帯状のコレクタ領域１０を形成
し、その周囲に環状のゲート電極４３を配する素子の平
面構成は、上述の第１の実施の形態におけるＩＧＢＴと
同様である。

【０１０５】図９（ａ）は、第４の実施の形態であるＩ
ＧＢＴの一部を示す拡大平面図である。同図に示すよう
に、ゲート電極４３には、一定間隔で矩形の開口部４３
ａが形成されている。ｐ型ベース領域５３は、この開口
部４３ａの周囲に設けられた破線５３ａで囲まれる矩形
の領域に形成される。ｎ型エミッタ領域６３は、ｐ型ベ
ース領域５３の内側であって、開口部４３ａ中心より外
側、即ちコレクタ領域１０から離れた側の開口部４３ａ
周囲に凹字型に形成される。

【０１０６】電子は、実線８３ａに示すように、ｎ型エ
ミッタ領域６３からゲート電極４３下部に形成されるチ
ャネルを通り、周囲のｎ型エピタキシャル層３０に達す
る。この後実線８３ｂに示すように、ｐ型ベース領域５
３の外周囲のｎ型エピタキシャル層３０内をコレクタ領
域１０に向けて流れる。

【０１０７】一方、ホールは、実線９３に示すように、
コレクタ領域１０からｎ型エピタキシャル層３０を経
て、コレクタ領域に近接するｐ型ベース領域５３に流れ
込む。上述した第１〜第３の実施の態様と同様、この場
合も、ホールの電流経路上にｎ型エミッタ領域６３は存
在しない。電子の電流経路は、主にホールの電流経路の
両側に形成され、平面上電子とホールの電流経路は分離
されている。

【０１０８】図９（ｂ）は、図９（ａ）中の一点鎖線Ａ
４−Ａ’４における切断面図である。図９（ｂ）に示す
ように、ゲート電極４３に設けられた開口部４３ａを通
り、ゲート電極４３の内側境界線に垂直な切断面におい
ては、ＭＯＳＦＥＴの電子のチャネルは、開口部の中心
より外側のゲート電極４３下に形成される。同図中実線
８３に示すように、電子はｎ型エミッタ領域６３からチ
ャネルを通りｎ型エミッタ領域６３より外側のｎ型エピ
タキシャル層３０に入る。その後ｐ型ベース領域５３の
下をくぐりぬけ、ｐ型コレクタ領域１０に達する。一
方、ｐ型コレクタ領域１０からｎ型エピタキシャル層３
０に注入されたホールは、実線９３に示すように、ｎ型
エピタキシャル層３０を表面の主表面に沿って流れ、ｐ
型ベース領域５３に達する。

【０１０９】ホールがｐ型ベース領域５３内を移動する
距離は短いため、ｎ型エミッタ領域６３、ｐ型ベース領
域５３、およびｎ型エピタキシャル層３０で構成される
寄生ｎｐｎトランジスタは動作しない。

【０１１０】なお、ここでは、ｎ型エミッタ領域６３
は、矩形の開口部４３ａの中心より外側に、凹型に形成
しているが、コレクタ領域１０に最も離れた位置にある
開口部４３ａの一辺のみの周囲に矩形のｎ型エミッタ領
域を形成してもよい。但し、上述のように凹字型のｎ型
エミッタ領域とすることで、チャネル部の幅を実質的に
広げ、チャネルの抵抗を減らすことができる。

【０１１１】図１０（ａ）は、上述した第４の実施の形
態におけるＩＧＢＴと同一なゲート電極パターンを有す
る別のＩＧＢＴを示す平面図である。図９に示した第４
の実施の形態におけるＩＧＢＴと異なる点は、ｎ型エミ
ッタ領域６４が、ゲート電極４４の矩形開口部に対応し
て枠状に形成されていることである。

【０１１２】これに伴い、ゲート電極の開口部周囲に枠
状の電子のチャネル領域が形成されることになる。この
ため、実質的にチャネル幅が広がり、チャネル部の抵抗
が下がり、高い電流値を得ることが可能となる。

【０１１３】図１０（ｂ）は、図１０（ａ）中の一点鎖
線Ａ５−Ａ’５における切断面図である。同図に示すよ
うに、ｎ型エミッタ領域６４を枠状に形成することによ
り、ｐ型ベース領域５４の内側表面領域にもｎ型エミッ
タ領域６４が形成されることとなる。

【０１１４】よって、ｐ型コレクタ領域１０からｎ型エ
ピタキシャル層３０に注入されたホールは、実線９４に
示すように、ｎ型エピタキシャル層３０を表面の主表面
に沿って流れた後、ｐ型ベース領域５４に入り、手前の
ｎ型エミッタ領域６４の下をくぐりエミッタ電極Ｅ２に
達する。この場合には、従来のＩＧＢＴの場合と同様、
ラッチアップの可能性も存在しうるが、外側のｎ型エミ
ッタ領域６４を有するＭＯＳＦＥＴに注目すれば、上述
した第４の実施の形態における場合と同様に、ラッチア
ップを防止する効果を備えている。

【０１１５】（第５の実施の形態）図１１（ａ）〜図１
３を参照し、第５の実施の形態であるＩＧＢＴについて
説明する。このＩＧＢＴは、ラッチアップの発生を抑制
するとともに、飽和電圧Ｖceを低く抑える効果をも備え
るものである。

【０１１６】図１１（ａ）は、このＩＧＢＴの構成を示
す平面図である。図１１（ｂ）は、図１１（ａ）中に示
した一点鎖線Ａ６−Ａ’６の周囲領域の拡大平面図であ
る。基本的な構成は上述した第１の実施の形態に示した
ＩＧＢＴと共通する。基板上には、図１（ａ）に示す第
１の実施の形態におけるＩＧＢＴの場合と同様に、帯状
のコレクタ領域１０と、その周囲に一定の間隔をおいて
環状の櫛型ゲート電極４５とを有する。

【０１１７】第１の実施の形態におけるＩＧＢＴとの違
いは、ゲート電極の櫛歯Ｐｇの間のｐ型ベース領域５０
の境界とゲート電極４５の内側境界との距離Ｌ_Gが広が
っていることである。即ち、キャリヤのドリフト領域で
あるｎ型エピタキシャル層３０が広くゲート電極で覆わ
れている点に特徴を有する。

【０１１８】図１２（ａ）は、図１１（ａ）中の一点鎖
線Ａ６−Ａ’６における切断面図である。図１２（ｂ）
は、図１１（ｂ）中の一点鎖線Ｂ６−Ｂ’６における切
断面図である。

【０１１９】図１２（ａ）に示すように、この場合もコ
レクタ領域１０からｎ型エピタキシャル層３０に注入さ
れたホールキャリヤは、ｎ型エピタキシャル層３０の表
面層、およびｐ型ベース領域５０を通りエミッタ電極Ｅ
に到達する。しかし、第５の実施の形態におけるＩＧＢ
Ｔにおいては、ゲート酸化膜１００を介してｎ型エピタ
キシャル層３０の表面がゲート電極４５によって広く覆
われているので、第１の実施の形態におけるＩＧＢＴと
はキャリヤ移動の態様が異なってくる。

【０１２０】ゲート電極４５で覆われたｎ型エピタキシ
ャル層３０の表面領域には、電子のキャリヤが誘起さ
れ、電子の蓄積層Ｃ１が形成される。この電子の蓄積層
Ｃ１は、高濃度の電子の存在により抵抗値の低い領域と
なる。このため、ゲート電極４５の内側端部直下とｐ型
ベース領域５０間の電位差△Ｖ（Ｌ_G）が極めて小さく
なる。

【０１２１】ホールキャリヤのドリフト速度は電界強度
に依存するため、キャリヤの移動経路にあたるゲート電
極４５の内側端部直下とｐ型ベース領域５０間の電位差
△Ｖ（Ｌ_G）が低下すると、ホールキャリヤのドリフト
速度も遅くなる。その結果、ゲート電極４５の内側端部
直下でホールキャリヤの流れが阻害され、ここにホール
キャリヤが滞留する。これが新たなホールキャリヤの蓄
積層Ｃ２を形成することになる。

【０１２２】即ち、第５の実施の形態におけるＩＧＢＴ
においては、コレクタ領域１０の周囲にできるキャリヤ
蓄積層Ｃ０のみならず、ゲート電極４５に隣接する領域
にもあらたなキャリヤ蓄積層Ｃ２をも形成することがで
きるため、ドリフト領域におけるホールキャリヤ濃度が
見かけ上増大する。電荷保存則に従い、ホールキャリヤ
濃度の増大は、ホールキャリヤ濃度を打ち消すための電
子キャリヤ濃度の増大を促す。その結果、ドリフト領域
内の総キャリヤ濃度が相乗的に増加する。

【０１２３】ドリフト領域内の総キャリヤ濃度の増大
は、ドリフト領域の抵抗値を低減させる。この結果、コ
レクタ電極Ｃとエミッタ電極Ｅ間の電圧である飽和電圧
Ｖceが低下する。

【０１２４】図１３は、ＩＧＢＴのＩ−Ｖ特性例を示す
グラフである。横軸にコレクタ電極Ｃとエミッタ電極Ｅ
間の電圧Ｖce、縦軸にコレクタ電流Ｉcを示している。
破線Ａは従来のＩＧＢＴの特性例、実線Ｂは第５の実施
の形態におけるＩＧＢＴの特性の例示である。破線Ａに
示すように、従来のＩＧＢＴでは、Ｖceが約０．６Ｖを
越えると電流値がリニアに立ち上がり、やがて電流値は
飽和する。ここでは、規定のコレクタ電流に達するため
に必要なコレクタ電極Ｃとエミッタ電極Ｅ間の電圧を飽
和電圧と呼んでいる。

【０１２５】例えば規定電流ＩXを得るためには、従来
の構造ではＶSの飽和電圧が必要であるが、上述の第５
の実施の形態におけるＩＧＢＴでは、ドリフト領域の抵
抗値が下がった結果、実線Ｂに示すように電圧に対する
電流の立ち上がり勾配が大きくなり、必要な飽和電圧が
ＶXまで低下する。よって、第５の実施の形態における
ＩＧＢＴをパワースイッチ等に用いた場合、低電圧での
駆動が可能となり、消費電力を低減できる。

【０１２６】ゲート電極で覆われたドリフト領域の幅を
広くするほど、蓄積層Ｃ２に蓄積されるホールキャリヤ
の量が増え、飽和電圧を小さくできる。しかしその一方
で、チップ上でのゲート電極の占有面積が増加するた
め、チップの小型化には不利となる。

【０１２７】そこで、第５の実施の形態のＩＧＢＴにお
いて、図１２（ｂ）に示す電子チャネルの長さをＬ_Cと
すると、距離Ｌ_Gは少なくともＬ_Cの３倍以上とすること
が好ましい。また、図１２（ａ）中、ゲート酸化膜１０
０を介してゲート電極４５で覆われているＰ型ベース領
域５０の幅Ｌ_Bに対しても、距離Ｌ_Gは少なくともＬ_Bの
３倍以上とすることが好ましい。

【０１２８】図１４（ａ）〜図１５（ｄ）は、第５の実
施の形態におけるＩＧＢＴと同様な効果を有する他のＩ
ＧＢＴの構造例を示す平面図である。いずれも、ゲート
電極の幅を広げ、ドリフト領域であるｎ型エピタキシャ
ル層３０の広い範囲をゲート電極で覆っている。図１４
（ａ）は第２の実施の形態のＩＧＢＴをベースとして、
より幅の広いゲート電極４６を備えたもの、図１４
（ｂ）は第３の実施の形態のＩＧＢＴをベースとして、
より幅の広いゲート電極４７を備えたもの、図１５
（ｃ）は第４の実施の形態のＩＧＢＴをベースとして幅
の広いゲート電極を備えたものである。これらのＩＧＢ
Ｔは、各実施の形態において説明したように、ラッチア
ップの発生を阻止するとともに、飽和電圧をも低減する
ことができる。

【０１２９】なお、図１５（ｄ）は図１８に示した従来
の構造を有するＩＧＢＴをベースとして、より幅の広い
ゲート電極４９を備えたＩＧＢＴである。この構造にお
いても、上述する構造と同様に飽和電圧の低減効果を得
ることができる。

【０１３０】いずれの場合も、それぞれが有するゲート
電極下の電子のチャネル長Ｌcに対し、ホールキャリヤ
のドリフト領域にあたるｐ型ベース領域５０の境界とゲ
ート電極４５の内側境界との距離Ｌ_Gを３倍以上にする
のが好ましい。

【０１３１】以上、第１から第５の実施の形態に沿って
本発明を説明したが、本発明はこれらに制限されるもの
ではない。例えば、上述の実施の形態においては、エミ
ッタ領域をｎ型とし、ベース領域をｐ型、エピタキシャ
ル層をｎ型としているが、これらの導電型を全て逆にし
てもよい。

【０１３２】なお、上述した第１から第４の実施の形態
を説明するために用いた平面図において、エミッタ電
極、コレクタ電極は図示を省略しているが、エミッタ電
極は、ｎ型エミッタ領域とｐ型ベース領域に電気的に接
続されていればよく、コレクタ電極はｐ型コレクタ領域
に電気的に接続されていればよい。よって、パターン形
状は特に限定されない。例えば、図４（ｄ）に示したよ
うに、層間絶縁膜上に広域に各電極を形成し、コンタク
トホールを介して各拡散領域に接続すればよい。

【０１３３】この他種々の変更、改良、組み合わせ等が
可能なことは当業者に自明であろう。

【０１３４】

【発明の効果】本発明の横型絶縁ゲートバイポーラトラ
ンジスタは、前記コレクタ領域から前記ベース領域に流
れるキャリヤの主電流経路上から横あるいは外側にずら
して、前記エミッタ領域を配置しているため、エミッタ
領域、ベース領域および第１半導体層から形成される寄
生トランジスタが動作することを抑制でき、ラッチアッ
プの発生を抑制できる。

【０１３５】また、キャリヤのドリフト領域にあたる第
１半導体領域表面を覆うゲート電極の幅を広げた本発明
の横型絶縁ゲートバイポーラトランジスタは、ゲート電
極に隣接する第１半導体領域内にホールキャリヤの蓄積
層を形成し、ドリフト領域内の実質的な総キャリヤ数を
増加させ、コレクタ領域とエミッタ領域間に発生する飽
和電圧を低減することが可能となる。よって、低電圧で
のデバイス動作が可能となり、消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＩＧＢＴの
構成を示す素子の平面図である。

【図２】本発明の第１の実施の形態におけるＩＧＢＴの
構成を示す素子の部分断面図である。

【図３】本発明の第１の実施の形態におけるＩＧＢＴの
製造工程を説明するための各工程における素子の断面図
である。

【図４】本発明の第１の実施の形態におけるＩＧＢＴの
製造工程を説明するための各工程における素子の断面図
である。

【図５】本発明の第１の実施の形態における他のＩＧＢ
Ｔの構成を示す素子の断面図である。

【図６】本発明の第１の実施の形態における他のＩＧＢ
Ｔの構成を示す素子の平面図である。

【図７】本発明の第２の実施の形態におけるＩＧＢＴの
構成を示す素子の平面図と断面図である。

【図８】本発明の第３の実施の形態におけるＩＧＢＴの
構成を示す素子の平面図と断面図である。

【図９】本発明の第４の実施の形態におけるＩＧＢＴの
構成を示す素子の平面図と断面図である。

【図１０】本発明の第４の実施の形態における別のＩＧ
ＢＴの構成を示す素子の平面図と断面図である。

【図１１】本発明の第５の実施の形態におけるＩＧＢＴ
の構成を示す素子の平面図である。

【図１２】本発明の第５の実施の形態におけるＩＧＢＴ
の構成を示す素子の断面図である。

【図１３】本発明の第５の実施の形態におけるＩＧＢＴ
のＩ−Ｖ特性を示すグラフである。

【図１４】本発明の第５の実施の形態における別のＩＧ
ＢＴの構成を示す素子の平面図である。

【図１５】本発明の第５の実施の形態における別のＩＧ
ＢＴの構成を示す素子の平面図である。

【図１６】従来のＩＧＢＴの構成を示す素子の断面図で
ある。

【図１７】一般的なＩＧＢＴの等価回路、および寄生ト
ランジスタを含む等価回路を示す回路図である。

【図１８】従来のＩＧＢＴの構成を示す素子の平面図で
ある。

【符号の説明】

１０・・・ｐ型コレクタ領域２０・・・コレクタ電極３０・・・ｎ型エピタキシャル層４０〜４９・・・ゲート電極５０〜５３・・・ｐ型ベース領域６０〜６３・・・ｎ型エミッタ領域１００・・・ゲート酸化膜Ｃ0、Ｃ2・・・ホールキャリヤ蓄積層Ｃ1・・・電子キャリヤ蓄積層

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する第１半導体層と、前記第１半導体層の表面領域に形成された、第２導電型
を有するベース領域と、前記ベース領域内の一部表面領域に形成された、第１導
電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面を覆うように形成されたゲート絶
縁膜と、前記エミッタ領域と前記ベース領域を経て前記第１半導
体層に至る露出表面上に前記ゲート絶縁膜を介して形成
されたゲート電極と、前記第１半導体層の表面領域に前記ベース領域とは独立
に形成された、第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続
されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極と
を有する横型絶縁ゲートバイポーラトランジスタにおい
て、前記エミッタ領域が、前記コレクタ領域から前記第１半
導体層を介して前記ベース領域に流れ込むキャリヤの主
電流経路上からずらして配置されることを特徴とする横
型絶縁ゲートバイポーラトランジスタ。
【請求項２】第１導電型を有する第１半導体層と、前記第１半導体層の表面領域に形成された、第２導電型
を有するベース領域と、前記ベース領域内の一部表面領域に形成された、第１導
電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に形成されるゲート絶縁膜と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に前記ゲート絶縁膜を介して形
成されたゲート電極と、前記第１半導体層の表面領域に前記ベース領域とは独立
に形成された第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続
されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極と
を有する横型絶縁ゲートバイポーラトランジスタにおい
て、前記ベース領域の横方向の境界線のうち、前記コレクタ
領域に対面する境界線が、平面上規則的な凹凸形状を有
し、前記エミッタ領域が、前記コレクタ領域と前記ベース領域との距離が最短とな
る位置の両領域を直線で結んだ直線経路上からずらして
配置されていることを特徴とする横型絶縁ゲートバイポ
ーラトランジスタ。
【請求項３】第１導電型を有する第１半導体層と、前記第１半導体層の表面領域に形成された第２導電型を
有するベース領域と、前記ベース領域内の一部表面領域に形成された第１導電
型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に形成されるゲート絶縁膜と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に前記ゲート絶縁膜を介して形
成されたゲート電極と、前記第１半導体層の表面領域に前記ベース領域と独立に
形成された第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続
されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極と
を有し、平面上、前記コレクタ領域が中央に配置され、前記ゲー
ト電極が前記コレクタ領域を一定の間隔で環状に囲むよ
う配置されている横型絶縁ゲートバイポーラトランジス
タにおいて、前記ベース領域、および前記エミッタ領域が、前記ゲー
ト電極をマスクとして用いたイオン注入法で自己整合的
に形成されたものであり、前記ゲート電極の外側境界線が、平面上規則的な凹凸を
有する形状を有し、前記エミッタ領域が、前記ゲート電極の外側境界線と前記コレクタ領域との距
離が最短となる位置の外側境界線とコレクタ領域とを直
線で結んだ直線経路上からずらして配置されていること
を特徴とする横型絶縁ゲートバイポーラトランジスタ。
【請求項４】前記ゲート電極が、外側に櫛歯を有する
櫛型の平面形状を有し、前記ベース領域が、前記外側境界線よりやや内側に、前
記外側境界線の形状に沿った凹凸形状の境界線を持つ平
面形状を有し、前記エミッタ領域が、前記ゲート電極の前記各櫛歯の両
端部下部に形成され、短冊状の平面形状を有することを
特徴とする請求項３に記載の横型絶縁ゲートバイポーラ
トランジスタ。
【請求項５】前記ゲート電極が、前記各櫛歯の幅を歯
の根元部分のみ細く絞った平面形状を有し、前記エミッタ領域が、細く幅を絞った部分より先の部分
の櫛歯の両端部下部に形成される請求項４に記載の横型
絶縁ゲートバイポーラトランジスタ。
【請求項６】前記ゲート電極の前記外側境界線が、疑
似波型の凹凸の平面形状を有し、前記ベース領域が、前記外側境界線よりやや内側に、前
記外側境界線の形状に沿った凹凸形状の境界線を持つ平
面形状を有し、前記エミッタ領域が、前記外側境界線の前記各凸部の両
側下部に短冊状の平面形状を有する請求項３に記載の横
型絶縁ゲートバイポーラトランジスタ。
【請求項７】第１導電型を有する第１半導体層と、前記第１半導体層の表面領域に形成された、第２導電型
を有するベース領域と、前記ベース領域内の一部表面領域に形成された、第１導
電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に形成されるゲート絶縁膜と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に前記ゲート絶縁膜を介して形
成されたゲート電極と、前記第１半導体層の表面領域にベース領域と独立に形成
された、第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続
されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極と
を有し、平面上前記コレクタ領域が素子中央に配置され、前記ゲ
ート電極が前記コレクタ領域を一定の間隔で環状に囲む
よう配置されている横型絶縁ゲートバイポーラトランジ
スタにおいて、前記ゲート電極が、長手方向に一列に、一定間隔で、矩
形の開口部を配した平面形状を有し、前記ベース領域および前記エミッタ領域が、前記ゲート
電極をマスクとし、前記開口部にイオン注入する方法を
用いて自己整合的に形成されたものであり、前記ベース領域が、前記開口部全体にイオン注入するこ
とにより形成されたものであり、前記エミッタ領域が、前記開口部のうち前記コレクタ領
域に近接する側の一部を除く領域に形成されるものであ
る横型絶縁ゲートバイポーラトランジスタ。
【請求項８】前記第１半導体層が、周囲を誘電体層で
囲まれていることを特徴とする請求項１から７のいずれ
か１に記載の横型絶縁ゲートバイポーラトランジスタ。
【請求項９】第１導電型を有する第１半導体層と、前記第１半導体層の表面領域に形成された、第２導電型
を有するベース領域と、前記ベース領域内の一部表面領域に形成された、第１導
電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面を覆うように形成されたゲート絶
縁膜と、前記エミッタ領域から前記ベース領域を経て前記第１半
導体層に至る露出表面上に前記ゲート絶縁膜を介して形
成されたゲート電極と、前記第１半導体層の表面領域に前記ベース領域とは独立
に形成された、第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続
されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極と
を有する横型絶縁ゲートバイポーラトランジスタにおい
て、前記コレクタ領域から前記第１半導体層を介して前記ベ
ース領域に流れ込むキャリヤの主電流経路にあたる前記
第１半導体層上を前記ゲート電極が覆う幅Ｌ_Gが、少な
くとも前記ゲート電極下に形成される別のキャリヤのチ
ャネル長Ｌ_Cの３倍以であることを特徴とする横型絶縁
ゲートバイポーラトランジスタ。
【請求項１０】前記コレクタ領域から前記第１半導体
層を介して前記ベース領域に流れ込むキャリヤの主電流
経路にあたる前記第１半導体層上を前記ゲート電極が覆
う幅Ｌ_Gが、少なくとも前記ゲート電極下に形成される
別のキャリヤのチャネル長Ｌ_Cの３倍以上であることを
特徴とする請求項１から８のいずれか１に記載の横型絶
縁ゲートバイポーラトランジスタ。