JP2001352061A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】
【課題】 逆バイアスの下での特性を高める。
【解決手段】 Ｐベース層６が、互いに平行な複数の帯
状部として配置される。Ｐベース層６の底部には、高不
純物濃度の下方突起部であるＰ+ベース層が形成されな
い。Ｐベース層６はＮ層１７よりも浅く形成され、さら
に、Ｐベース層６をなす複数の帯状部は、その端部で互
いに連結されている。また、Ｎソース層５が、梯子状で
あってその横桟部を通じてのみ、ソース電極１６へ接続
されている。
状部として配置される。Ｐベース層６の底部には、高不
純物濃度の下方突起部であるＰ+ベース層が形成されな
い。Ｐベース層６はＮ層１７よりも浅く形成され、さら
に、Ｐベース層６をなす複数の帯状部は、その端部で互
いに連結されている。また、Ｎソース層５が、梯子状で
あってその横桟部を通じてのみ、ソース電極１６へ接続
されている。
Description
【０００１】
【発明の属する技術分野】この発明は、MOSFET、IGBT等
に代表される絶縁ゲート型の半導体装置に関し、特に、
逆バイアス特性を高めるための改良に関する。
に代表される絶縁ゲート型の半導体装置に関し、特に、
逆バイアス特性を高めるための改良に関する。
【０００２】
【従来の技術】近年において、インバータ制御などに用
いられるスイッチング素子として、MOSFETあるいはIGBT
が注目を集めている。図８は代表的なMOSFETの平面図で
ある。このMOSFETは、いわゆる縦型のMOSFETであり、半
導体基板１の上主面にゲートワイヤボンディングパッド
２およびソースワイヤボンディングパッド３が設けられ
ている。半導体基板１には、その主面に沿って、各々が
単一のMOSFETとして機能するユニットセルが多数配列さ
れている。ユニットセルが配列される領域４０はセル領
域と称され、その一部の領域Ｂは、セル領域４０を代表
している。また、セル領域４０の周囲には、ゲート配線
領域４が形成されており、一部の領域Ａは、セル領域４
０とゲート配線領域４と間の境界部分を代表している。
いられるスイッチング素子として、MOSFETあるいはIGBT
が注目を集めている。図８は代表的なMOSFETの平面図で
ある。このMOSFETは、いわゆる縦型のMOSFETであり、半
導体基板１の上主面にゲートワイヤボンディングパッド
２およびソースワイヤボンディングパッド３が設けられ
ている。半導体基板１には、その主面に沿って、各々が
単一のMOSFETとして機能するユニットセルが多数配列さ
れている。ユニットセルが配列される領域４０はセル領
域と称され、その一部の領域Ｂは、セル領域４０を代表
している。また、セル領域４０の周囲には、ゲート配線
領域４が形成されており、一部の領域Ａは、セル領域４
０とゲート配線領域４と間の境界部分を代表している。
【０００３】図９は図８の領域Ａでの半導体基板１の上
主面に露出する各種の半導体層のパターンを示す拡大平
面図である。また、図１０は図９のＥ−Ｅ切断線に沿っ
た断面図である。半導体基板１は、下主面に露出するＮ
+層１１、その上に形成されたＮ-層１０、その上に形成
され上主面に露出する低抵抗のＮ層１７、上主面に選択
的に形成されたＰベース層６，７，８、Ｐベース層６，
７の底部の中央部において下方に突起した低抵抗のＰ+
ベース層２０、および、上主面に選択的に形成され、か
つＰベース層６の内側にそれよりも浅く形成されたＮソ
ース層５を備えている。Ｎ層１７は、Ｐベース層６，
７，８よりも浅く形成されている。
主面に露出する各種の半導体層のパターンを示す拡大平
面図である。また、図１０は図９のＥ−Ｅ切断線に沿っ
た断面図である。半導体基板１は、下主面に露出するＮ
+層１１、その上に形成されたＮ-層１０、その上に形成
され上主面に露出する低抵抗のＮ層１７、上主面に選択
的に形成されたＰベース層６，７，８、Ｐベース層６，
７の底部の中央部において下方に突起した低抵抗のＰ+
ベース層２０、および、上主面に選択的に形成され、か
つＰベース層６の内側にそれよりも浅く形成されたＮソ
ース層５を備えている。Ｎ層１７は、Ｐベース層６，
７，８よりも浅く形成されている。
【０００４】Ｐベース層６および７は、多角形（図９の
例では正方形）の平面形状を有し、かつ互いに孤立して
マトリクス状に配列されている。また、Ｐベース層６お
よび７は、ゲート配線領域４の直下に形成されているＰ
ベース領域８からも孤立している。
例では正方形）の平面形状を有し、かつ互いに孤立して
マトリクス状に配列されている。また、Ｐベース層６お
よび７は、ゲート配線領域４の直下に形成されているＰ
ベース領域８からも孤立している。
【０００５】Ｐベース層６の内側に形成されるＮソース
層５の平面形状は環状であり、かつＰベース層６と同じ
多角形（図９の例では正方形）をなしている。環状のＮ
ソース層５の外側に位置するＰベース層６の環状の部分
は、チャネル領域として機能する。一方、Ｐベース層
７，８の内側には、Ｎソース層５が形成されておらず、
したがってＰベース層７，８はチャネル領域を持たな
い。Ｐベース層７は、Ｐベース層８の近傍に選択的に形
成されている。
層５の平面形状は環状であり、かつＰベース層６と同じ
多角形（図９の例では正方形）をなしている。環状のＮ
ソース層５の外側に位置するＰベース層６の環状の部分
は、チャネル領域として機能する。一方、Ｐベース層
７，８の内側には、Ｎソース層５が形成されておらず、
したがってＰベース層７，８はチャネル領域を持たな
い。Ｐベース層７は、Ｐベース層８の近傍に選択的に形
成されている。
【０００６】半導体基板１の上主面の上には絶縁層１５
が形成され、その上にはソース電極１６が形成されてい
る。ソース電極１６は、さらに別の絶縁層３０によって
覆われている。Ｐベース層６および７は、絶縁層１５に
選択的に形成された開口部９を通じてソース電極１６へ
接続されている。ソース電極１６は、絶縁層１５に選択
的に形成された開口部３１を通じて、Ｐベース領域８に
も接続されている。すなわち、半導体基板１の中で互い
に孤立するＰベース層６，７，８は、ソース電極１６を
通じてのみ、互いに接続されている。
が形成され、その上にはソース電極１６が形成されてい
る。ソース電極１６は、さらに別の絶縁層３０によって
覆われている。Ｐベース層６および７は、絶縁層１５に
選択的に形成された開口部９を通じてソース電極１６へ
接続されている。ソース電極１６は、絶縁層１５に選択
的に形成された開口部３１を通じて、Ｐベース領域８に
も接続されている。すなわち、半導体基板１の中で互い
に孤立するＰベース層６，７，８は、ソース電極１６を
通じてのみ、互いに接続されている。
【０００７】絶縁層１５の中にはゲート電極１４が埋設
されており、絶縁層１５の一部であるゲート絶縁膜１３
を挟んで、半導体基板１の上主面に対向している。ゲー
ト電極１４は、Ｐベース層６のチャネル領域に対向する
とともに、Ｎ層１７の露出面（以下、露出面とは、半導
体基板１の上主面に露出する部分を意味する）にも対向
している。さらに、Ｐベース層７の露出面の一部、およ
び、Ｐベース領域８の露出面の略全領域に対向してい
る。ゲート電極１４の中で、Ｐベース領域８の露出面の
略全領域に対向する部分は、ゲート配線として機能す
る。
されており、絶縁層１５の一部であるゲート絶縁膜１３
を挟んで、半導体基板１の上主面に対向している。ゲー
ト電極１４は、Ｐベース層６のチャネル領域に対向する
とともに、Ｎ層１７の露出面（以下、露出面とは、半導
体基板１の上主面に露出する部分を意味する）にも対向
している。さらに、Ｐベース層７の露出面の一部、およ
び、Ｐベース領域８の露出面の略全領域に対向してい
る。ゲート電極１４の中で、Ｐベース領域８の露出面の
略全領域に対向する部分は、ゲート配線として機能す
る。
【０００８】半導体基板１の下主面にはドレイン電極１
２が接続されている。図１０が示すように、MOSFETでは
Ｎ+層１１が下主面に露出するので、ドレイン電極１２
はＮ+層１１に直接に接続される。
２が接続されている。図１０が示すように、MOSFETでは
Ｎ+層１１が下主面に露出するので、ドレイン電極１２
はＮ+層１１に直接に接続される。
【０００９】以上のように構成されたMOSFETでは、ソー
ス電極１６を基準としてドレイン電極１２に正電圧を印
加した状態で、ゲート電極１４にしきい値電圧以上のゲ
ート電圧を印加すると、ゲート電極１４の直下に位置す
るＰベース領域６の露出面すなわちチャネル領域に反転
層が形成され、この反転層を通じて電流が流れる。すな
わち、MOSFETはオン状態となる。
ス電極１６を基準としてドレイン電極１２に正電圧を印
加した状態で、ゲート電極１４にしきい値電圧以上のゲ
ート電圧を印加すると、ゲート電極１４の直下に位置す
るＰベース領域６の露出面すなわちチャネル領域に反転
層が形成され、この反転層を通じて電流が流れる。すな
わち、MOSFETはオン状態となる。
【００１０】ゲート電極１４に印加するゲート電圧をし
きい値未満にすると、反転層は消滅するので、MOSFETは
オフ状態へ移行する。このとき、ドレイン電圧は、逆バ
イアス状態となる各Ｐベース層６，７，８とＮ-層１０
との間のＰＮ接合から、Ｎ-層１０の内部へ向かって広
がる空乏層によって保持される。
きい値未満にすると、反転層は消滅するので、MOSFETは
オフ状態へ移行する。このとき、ドレイン電圧は、逆バ
イアス状態となる各Ｐベース層６，７，８とＮ-層１０
との間のＰＮ接合から、Ｎ-層１０の内部へ向かって広
がる空乏層によって保持される。
【００１１】ソース電極１６とゲート電極１４とを互い
に短絡した状態で、ドレイン電極１２を基準としてソー
ス電極１６に正電圧を印加すると、ソース電極１６に接
続されている各Ｐベース領域６，７，８からＮ-層１０
へホールが注入され、ドレイン領域１２と接合している
Ｎ+層１１からＮ-層１０へ電子が注入される。各Ｐベー
ス領域６，７，８とＮ-層１０との間のＰＮ接合がダイ
オードとして機能するので、電流はソース電極１６から
ドレイン電極１２へ流れる。
に短絡した状態で、ドレイン電極１２を基準としてソー
ス電極１６に正電圧を印加すると、ソース電極１６に接
続されている各Ｐベース領域６，７，８からＮ-層１０
へホールが注入され、ドレイン領域１２と接合している
Ｎ+層１１からＮ-層１０へ電子が注入される。各Ｐベー
ス領域６，７，８とＮ-層１０との間のＰＮ接合がダイ
オードとして機能するので、電流はソース電極１６から
ドレイン電極１２へ流れる。
【００１２】この状態でドレイン電極１２を基準として
ソース電極１６に負電圧を印加する、すなわちソース・
ドレイン間電圧を逆バイアスへと反転させると、Ｎ-層
１０に残存するホールはソース電極１６へ、Ｎ-層１０
に残存する電子はドレイン電極１２へ移動する。その結
果、電流はドレイン電極１２からソース電極１６へ流れ
る。ホールの移動度は、電子の移動度の１／２であるの
で、この電流が零まで減衰するのに要する時間は、Ｎ-
層１０に残存するホールが消滅するまでの時間となる。
このような逆電圧の下でのMOSFETの動作は、MOSFETに内
蔵されているダイオードのリカバリー動作に他ならな
い。
ソース電極１６に負電圧を印加する、すなわちソース・
ドレイン間電圧を逆バイアスへと反転させると、Ｎ-層
１０に残存するホールはソース電極１６へ、Ｎ-層１０
に残存する電子はドレイン電極１２へ移動する。その結
果、電流はドレイン電極１２からソース電極１６へ流れ
る。ホールの移動度は、電子の移動度の１／２であるの
で、この電流が零まで減衰するのに要する時間は、Ｎ-
層１０に残存するホールが消滅するまでの時間となる。
このような逆電圧の下でのMOSFETの動作は、MOSFETに内
蔵されているダイオードのリカバリー動作に他ならな
い。
【００１３】
【発明が解決しようとする課題】ところで、MOSFETのス
イッチング動作にともなって発生するスイッチング損失
は、MOSFETの寄生容量である帰還容量に大きく依存す
る。帰還容量はゲート電極１４とこれに対抗するＮ層１
７との間の容量であり、Ｎ層１７の露出面の面積に強く
依存する。従来のMOSFETでは、各セルに属するＰベース
層６が互いにマトリクス状に配列されており、その結
果、半導体基板１の上主面の中でＰベース層６の露出面
に比べてＮ層１７の露出面が占める割合が高く、帰還容
量が大きいという問題点があった。
イッチング動作にともなって発生するスイッチング損失
は、MOSFETの寄生容量である帰還容量に大きく依存す
る。帰還容量はゲート電極１４とこれに対抗するＮ層１
７との間の容量であり、Ｎ層１７の露出面の面積に強く
依存する。従来のMOSFETでは、各セルに属するＰベース
層６が互いにマトリクス状に配列されており、その結
果、半導体基板１の上主面の中でＰベース層６の露出面
に比べてＮ層１７の露出面が占める割合が高く、帰還容
量が大きいという問題点があった。
【００１４】また、従来のMOSFETのＰベース層６および
７の平面形状が多角形であるために、マトリクスの行列
方向（図９で上下または左右の方向）に沿って隣接する
各Ｐベース層６，７の間の距離と、斜め方向に隣接する
各Ｐベース層６，７の間の距離とが、互いに相違してい
る。さらに、各Ｐベース層６，７の平面形状において、
別のＰベース層６，７と斜めに隣接する方向へコーナー
部が形成されており、このコーナー部では曲率が大きく
なっている。このため、ソース・ドレイン間電圧が逆バ
イアスとなったときに、各Ｐベース領域６，７，８とＮ
-層１０との間のＰＮ接合からＮ-層１０の内部へ向かう
空乏層の広がりが不均一となり、コーナー部では、比較
的低いソース・ドレイン間電圧で臨界電界強度に到達
し、アバランシェ降伏が引き起こされる。
７の平面形状が多角形であるために、マトリクスの行列
方向（図９で上下または左右の方向）に沿って隣接する
各Ｐベース層６，７の間の距離と、斜め方向に隣接する
各Ｐベース層６，７の間の距離とが、互いに相違してい
る。さらに、各Ｐベース層６，７の平面形状において、
別のＰベース層６，７と斜めに隣接する方向へコーナー
部が形成されており、このコーナー部では曲率が大きく
なっている。このため、ソース・ドレイン間電圧が逆バ
イアスとなったときに、各Ｐベース領域６，７，８とＮ
-層１０との間のＰＮ接合からＮ-層１０の内部へ向かう
空乏層の広がりが不均一となり、コーナー部では、比較
的低いソース・ドレイン間電圧で臨界電界強度に到達
し、アバランシェ降伏が引き起こされる。
【００１５】さらに、従来のMOSFETを誘導負荷の下でス
イッチング動作させると、ターンオフ時に逆起電力が発
生してアバランシェ降伏が起こり、アバランシェ電流が
流れる場合がある。アバランシェ電流は、比較的低いソ
ース・ドレイン間電圧で臨界電界強度に到達する箇所で
あるＰベース層６，７のコーナー部に集中するため、Ｎ
-層１０、Ｐベース層６、およびＮソース層５で形成さ
れる寄生バイポーラトランジスタが比較的低いアバラン
シェ電流でオンするという問題点があった。
イッチング動作させると、ターンオフ時に逆起電力が発
生してアバランシェ降伏が起こり、アバランシェ電流が
流れる場合がある。アバランシェ電流は、比較的低いソ
ース・ドレイン間電圧で臨界電界強度に到達する箇所で
あるＰベース層６，７のコーナー部に集中するため、Ｎ
-層１０、Ｐベース層６、およびＮソース層５で形成さ
れる寄生バイポーラトランジスタが比較的低いアバラン
シェ電流でオンするという問題点があった。
【００１６】また、従来のMOSFETにはＰベース領域６，
７の内側に形成され底部の中央部において下方に突起す
るＰ+ベース層２０が形成されている。Ｐ+ベース層２０
は、Ｐベース層６，７より深く、より大きな曲率を持っ
て形成されている。Ｐ+ベース層２０は、Ｐベース層
６，７より深いので、ソース・ドレイン間電圧が逆バイ
アスとなったときに、Ｐ+ベース層２０とＮ-層１０との
間のＰＮ接合から、Ｎ-層１０の内部へ広がることが出
来る空乏層のＮ-層１０内での実効的な距離が短くな
る。さらに、Ｐ+ベース層２０は大きな曲率を持ってい
るため、比較的低いソース・ドレイン間電圧で臨界電界
強度に到達する部位が発生し、アバランシュ降伏が引き
起こされるという問題点があった。
７の内側に形成され底部の中央部において下方に突起す
るＰ+ベース層２０が形成されている。Ｐ+ベース層２０
は、Ｐベース層６，７より深く、より大きな曲率を持っ
て形成されている。Ｐ+ベース層２０は、Ｐベース層
６，７より深いので、ソース・ドレイン間電圧が逆バイ
アスとなったときに、Ｐ+ベース層２０とＮ-層１０との
間のＰＮ接合から、Ｎ-層１０の内部へ広がることが出
来る空乏層のＮ-層１０内での実効的な距離が短くな
る。さらに、Ｐ+ベース層２０は大きな曲率を持ってい
るため、比較的低いソース・ドレイン間電圧で臨界電界
強度に到達する部位が発生し、アバランシュ降伏が引き
起こされるという問題点があった。
【００１７】さらに、従来のMOSFETでは、ゲート電極１
４の直下の低抵抗のＮ層１７はＰベース層６よりも浅く
形成されている。低抵抗のＮ層１７は、MOSFETがオン状
態となった場合に、Ｐベース層６とＮ-層１０との間の
ＰＮ接合における接合抵抗を低くする機能を果たすが、
Ｎ層１７がＰベース層６よりも浅いので、上記した接合
抵抗が十分には低減されないという問題点があった。
４の直下の低抵抗のＮ層１７はＰベース層６よりも浅く
形成されている。低抵抗のＮ層１７は、MOSFETがオン状
態となった場合に、Ｐベース層６とＮ-層１０との間の
ＰＮ接合における接合抵抗を低くする機能を果たすが、
Ｎ層１７がＰベース層６よりも浅いので、上記した接合
抵抗が十分には低減されないという問題点があった。
【００１８】また、従来のMOSFETでは、各Ｐベース層
６，７，８は半導体基板１の中では互いに孤立してお
り、ソース電極１６を通じてのみ互いに接続されてい
る。上記したように、各Ｐベース層６，７，８とＮ-層
１０との間のＰＮ接合は、MOSFETが内蔵するダイオード
に該当する。この内蔵ダイオードを導通させた時に発生
するホールは、各Ｐベース層６，７，８の露出面の面積
と、それらが含有するＰ型不純物の濃度とに依存するた
め、Ｐベース層８の近傍において最も多い。内蔵ダイオ
ードを比較的高いｄｉ／ｄｔ（すなわち、電流の時間変
化率）でリカバリー動作させた場合には、Ｐベース層８
の近傍に残存するホールは、Ｐベース層８の近傍に位置
するＰベース層６へ集中的に流れ込み、さらにＰベース
層６とソース電極１６との間のコンタクト部１８を通っ
て、ソース電極１６へと抜ける。このとき、Ｎ-層１
０、Ｐベース層６、およびＮソース領域５で形成される
寄生バイポーラトランジスタが導通してしまうという問
題点があった。
６，７，８は半導体基板１の中では互いに孤立してお
り、ソース電極１６を通じてのみ互いに接続されてい
る。上記したように、各Ｐベース層６，７，８とＮ-層
１０との間のＰＮ接合は、MOSFETが内蔵するダイオード
に該当する。この内蔵ダイオードを導通させた時に発生
するホールは、各Ｐベース層６，７，８の露出面の面積
と、それらが含有するＰ型不純物の濃度とに依存するた
め、Ｐベース層８の近傍において最も多い。内蔵ダイオ
ードを比較的高いｄｉ／ｄｔ（すなわち、電流の時間変
化率）でリカバリー動作させた場合には、Ｐベース層８
の近傍に残存するホールは、Ｐベース層８の近傍に位置
するＰベース層６へ集中的に流れ込み、さらにＰベース
層６とソース電極１６との間のコンタクト部１８を通っ
て、ソース電極１６へと抜ける。このとき、Ｎ-層１
０、Ｐベース層６、およびＮソース領域５で形成される
寄生バイポーラトランジスタが導通してしまうという問
題点があった。
【００１９】図９が示すように、Ｐベース層８の近傍に
は寄生バイポーラトランジスタが形成されないように、
内側にＮソース領域５が形成されないＰベース層７が、
Ｐベース層８の近傍に配置されている。しかし、ｄｉ／
ｄｔが相当程度に高くなると、Ｐベース層８の近傍に残
留するホールは、最も近いＰベース層７へ集中的に流れ
込むだけではなく、その近傍のＰベース層６へも集中的
に流れ込むようになり、コンタクト部１８を通じてソー
ス電極１６へ抜けることとなる。その結果、Ｐベース層
７の近傍に位置するＰベース層６では、寄生バイポーラ
トランジスタが導通してしまうという問題点があった。
さらに、高いｄｉ／ｄｔ耐量を得るために、仮に、内側
にＮソース層５が形成されないＰベース層７を多数形成
したとすると、MOSFETがオン状態となった時に、オン動
作するセルの個数が減少することとなり、MOSFET全体の
チャネル幅が狭くなり、オン抵抗が増大するという問題
点があった。
は寄生バイポーラトランジスタが形成されないように、
内側にＮソース領域５が形成されないＰベース層７が、
Ｐベース層８の近傍に配置されている。しかし、ｄｉ／
ｄｔが相当程度に高くなると、Ｐベース層８の近傍に残
留するホールは、最も近いＰベース層７へ集中的に流れ
込むだけではなく、その近傍のＰベース層６へも集中的
に流れ込むようになり、コンタクト部１８を通じてソー
ス電極１６へ抜けることとなる。その結果、Ｐベース層
７の近傍に位置するＰベース層６では、寄生バイポーラ
トランジスタが導通してしまうという問題点があった。
さらに、高いｄｉ／ｄｔ耐量を得るために、仮に、内側
にＮソース層５が形成されないＰベース層７を多数形成
したとすると、MOSFETがオン状態となった時に、オン動
作するセルの個数が減少することとなり、MOSFET全体の
チャネル幅が狭くなり、オン抵抗が増大するという問題
点があった。
【００２０】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、逆バイアスの
下での特性を高めることのできる半導体装置を提供する
ことを目的とする。
問題点を解消するためになされたもので、逆バイアスの
下での特性を高めることのできる半導体装置を提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、上主面および下主面を有する半導体
基板を備え、当該半導体基板は、第１導電型の第１半導
体層と、前記上主面に露出するように前記第１半導体層
の上に形成され、当該第１半導体層よりも不純物濃度の
高い第１導電型の第２半導体層と、当該第２半導体層よ
りも浅く前記上主面に選択的に形成され、互いに平行な
複数の帯状部として分割配置され、底部において不純物
濃度が周囲よりも高い下方突起部を有しない第２導電型
の第３半導体層と、前記上主面に選択的に形成され、互
いに平行な複数の梯子状部として分割配置され、当該複
数の梯子状部の各々は、前記複数の帯状部の少なくとも
一部のいずれかの一つに個別に対応して、その内側に、
それよりも浅く、かつそれに沿って延在するように、形
成された第１導電型の第４半導体層と、前記上主面に選
択的に形成され、前記複数の帯状部を互いに連結する第
２導電型の第５半導体層と、を備え、前記半導体装置
は、前記上主面の中で前記複数の梯子状部の隣り合う各
組に挟まれた領域の上に形成された絶縁膜と、当該絶縁
膜の上に形成され前記領域に対向するゲート電極と、前
記複数の帯状部の各々と前記複数の梯子状部の各々とに
接続され、かつ当該複数の梯子状部の各々には少なくと
もその横桟部を通じて接続された第１主電極と、前記下
主面に接続された第２主電極と、をさらに備える。
導体装置であって、上主面および下主面を有する半導体
基板を備え、当該半導体基板は、第１導電型の第１半導
体層と、前記上主面に露出するように前記第１半導体層
の上に形成され、当該第１半導体層よりも不純物濃度の
高い第１導電型の第２半導体層と、当該第２半導体層よ
りも浅く前記上主面に選択的に形成され、互いに平行な
複数の帯状部として分割配置され、底部において不純物
濃度が周囲よりも高い下方突起部を有しない第２導電型
の第３半導体層と、前記上主面に選択的に形成され、互
いに平行な複数の梯子状部として分割配置され、当該複
数の梯子状部の各々は、前記複数の帯状部の少なくとも
一部のいずれかの一つに個別に対応して、その内側に、
それよりも浅く、かつそれに沿って延在するように、形
成された第１導電型の第４半導体層と、前記上主面に選
択的に形成され、前記複数の帯状部を互いに連結する第
２導電型の第５半導体層と、を備え、前記半導体装置
は、前記上主面の中で前記複数の梯子状部の隣り合う各
組に挟まれた領域の上に形成された絶縁膜と、当該絶縁
膜の上に形成され前記領域に対向するゲート電極と、前
記複数の帯状部の各々と前記複数の梯子状部の各々とに
接続され、かつ当該複数の梯子状部の各々には少なくと
もその横桟部を通じて接続された第１主電極と、前記下
主面に接続された第２主電極と、をさらに備える。
【００２２】第２の発明の装置では、第１の発明の半導
体装置において、前記第１主電極が、前記複数の梯子状
部の各々と、その横桟部のみを通じて接続されている。
体装置において、前記第１主電極が、前記複数の梯子状
部の各々と、その横桟部のみを通じて接続されている。
【００２３】第３の発明の装置では、第１または第２の
発明の半導体装置において、前記第５半導体層が、前記
複数の帯状部が配列する領域の周囲を包囲するように形
成されており、前記複数の帯状部の延在方向の端部にお
いて、前記複数の帯状部を互いに連結する。
発明の半導体装置において、前記第５半導体層が、前記
複数の帯状部が配列する領域の周囲を包囲するように形
成されており、前記複数の帯状部の延在方向の端部にお
いて、前記複数の帯状部を互いに連結する。
【００２４】第４の発明の装置では、第１ないし第３の
いずれかの発明の半導体装置において、前記複数の帯状
部が、その配列方向の端部に、前記複数の梯子状部のど
の一つをも含まない少なくとも一つの帯状部を含んでい
る。
いずれかの発明の半導体装置において、前記複数の帯状
部が、その配列方向の端部に、前記複数の梯子状部のど
の一つをも含まない少なくとも一つの帯状部を含んでい
る。
【００２５】第５の発明の装置は、第４の発明の半導体
装置において、前記上主面に櫛歯の形状に選択的に形成
され、前記少なくとも一つの帯状部の中で前記配列方向
の前記端部から最も離れた一つの内側に、それよりも浅
く、それに沿って延在し、かつ前記櫛歯の歯が前記端部
の側を向くように形成された第１導電型の第６半導体
層、をさらに備え、前記絶縁膜は、前記上主面の中で前
記第６半導体層とこれに隣接する前記複数の梯子状部の
一つとに挟まれた領域である端部領域の上にも形成され
ており、前記ゲート電極は、前記端部領域の上に形成さ
れた前記絶縁膜の部分の上にも形成されており、それに
よって前記端部領域にも対向しており、前記第１主電極
は、前記第６半導体層にも接続され、かつ当該第６半導
体層には少なくとも前記歯を通じて接続されている。
装置において、前記上主面に櫛歯の形状に選択的に形成
され、前記少なくとも一つの帯状部の中で前記配列方向
の前記端部から最も離れた一つの内側に、それよりも浅
く、それに沿って延在し、かつ前記櫛歯の歯が前記端部
の側を向くように形成された第１導電型の第６半導体
層、をさらに備え、前記絶縁膜は、前記上主面の中で前
記第６半導体層とこれに隣接する前記複数の梯子状部の
一つとに挟まれた領域である端部領域の上にも形成され
ており、前記ゲート電極は、前記端部領域の上に形成さ
れた前記絶縁膜の部分の上にも形成されており、それに
よって前記端部領域にも対向しており、前記第１主電極
は、前記第６半導体層にも接続され、かつ当該第６半導
体層には少なくとも前記歯を通じて接続されている。
【００２６】第６の発明の装置では、第５の発明の半導
体装置において、前記第１主電極が、前記第６半導体層
と、前記歯のみを通じて接続されている。
体装置において、前記第１主電極が、前記第６半導体層
と、前記歯のみを通じて接続されている。
【００２７】第７の発明の装置では、第１ないし第６の
いずれかの発明の半導体装置において、前記第２半導体
層が、前記第３半導体層の直下おいて選択的に浅く形成
されている。
いずれかの発明の半導体装置において、前記第２半導体
層が、前記第３半導体層の直下おいて選択的に浅く形成
されている。
【００２８】第８の発明の装置では、第１ないし第７の
いずれかの発明の半導体装置において、前記第３および
第４半導体層の間の前記上主面に露出する境界の中で、
前記複数の梯子状部の各々の外側に沿った第１境界部分
が内側に沿った第２境界部分よりも短い。
いずれかの発明の半導体装置において、前記第３および
第４半導体層の間の前記上主面に露出する境界の中で、
前記複数の梯子状部の各々の外側に沿った第１境界部分
が内側に沿った第２境界部分よりも短い。
【００２９】第９の発明の装置は、第１ないし第８のい
ずれかの発明の半導体装置において、前記複数の梯子状
部の各々について、桁幅が桁間隔の１／１０以下であ
る。
ずれかの発明の半導体装置において、前記複数の梯子状
部の各々について、桁幅が桁間隔の１／１０以下であ
る。
【００３０】第１０の発明の装置は、第１ないし第９の
いずれかの発明の半導体装置において、前記第２半導体
層の前記上主面への露出面の面積が、前記第３半導体層
の前記上主面への露出面の面積の４倍以下である。
いずれかの発明の半導体装置において、前記第２半導体
層の前記上主面への露出面の面積が、前記第３半導体層
の前記上主面への露出面の面積の４倍以下である。
【００３１】
【発明の実施の形態】以下において、MOSFETを例として
実施の形態による半導体装置を説明する。このMOSFETの
平面図は、図８と同等に描かれる。図１は、実施の形態
によるMOSFETに関して、図８の領域Ａでの半導体基板１
の上主面に露出する各種の半導体層のパターンを示す拡
大平面図である。なお、冗長な説明を避けるために、以
下の図において、図８〜図１０に示した従来の装置と同
一部分または相当部分（同一の機能をもつ部分）につい
ては、同一符号を付してその詳細な説明を略する。
実施の形態による半導体装置を説明する。このMOSFETの
平面図は、図８と同等に描かれる。図１は、実施の形態
によるMOSFETに関して、図８の領域Ａでの半導体基板１
の上主面に露出する各種の半導体層のパターンを示す拡
大平面図である。なお、冗長な説明を避けるために、以
下の図において、図８〜図１０に示した従来の装置と同
一部分または相当部分（同一の機能をもつ部分）につい
ては、同一符号を付してその詳細な説明を略する。
【００３２】Ｐベース層６，７は、半導体基板１の上主
面に、互いに平行かつ等間隔に配列する複数の帯状部と
して分割配置されている。このため、複数の帯状部の互
いの距離が均一である。その結果、ソース・ドレイン間
電圧が逆バイアスとなった場合、各Ｐベース層６，７，
８とＮ-層１０との間のＰＮ接合から、Ｎ-層１０の内部
へ向かう空乏層の広がりが均一となり、比較的低いソー
ス・ドレイン間電圧で臨界電界強度に到達する部位が存
在しない。さらに、実施の形態によるMOSFETを誘導負荷
の下でスイッチング動作させた場合に、ターンオフに際
して逆起電力が発生し、それによって仮にアバランシェ
降伏が起こり、アバランシェ電流が流れたとしても、比
較的低い逆バイアスで臨界電界強度に到達する部位が存
在しないために、アバランシェ電流が特定の箇所に集中
して流れることもない。
面に、互いに平行かつ等間隔に配列する複数の帯状部と
して分割配置されている。このため、複数の帯状部の互
いの距離が均一である。その結果、ソース・ドレイン間
電圧が逆バイアスとなった場合、各Ｐベース層６，７，
８とＮ-層１０との間のＰＮ接合から、Ｎ-層１０の内部
へ向かう空乏層の広がりが均一となり、比較的低いソー
ス・ドレイン間電圧で臨界電界強度に到達する部位が存
在しない。さらに、実施の形態によるMOSFETを誘導負荷
の下でスイッチング動作させた場合に、ターンオフに際
して逆起電力が発生し、それによって仮にアバランシェ
降伏が起こり、アバランシェ電流が流れたとしても、比
較的低い逆バイアスで臨界電界強度に到達する部位が存
在しないために、アバランシェ電流が特定の箇所に集中
して流れることもない。
【００３３】図１のパターンに替えて、図２のパターン
を採用しても良い。図１および図２のいずれにおいて
も、内側にＮソース層５が形成されないＰベース層７
が、Ｐベース層８の近傍に選択的に配置されている。そ
れによって、リカバリー動作の際の寄生バイポーラトラ
ンジスタの導通の回避が図られている。図１では、Ｐベ
ース層８に隣接する１本の帯状部がＰベース層７として
形成されているのに対し、図２ではＰベース層８に隣接
する帯状部の１．５本分に相当する部分が、Ｐベース層
７として形成されている点で、互いに相違する。すなわ
ち図２では、Ｐベース層６に隣接するＰベース層７に
は、Ｎソース層５が、梯子状部の半分に相当する櫛歯状
に形成されている。図１のパターンでは、Ｐベース層７
が少ない分、オン抵抗が低いという利点があるが、他方
の図２のパターンでは、寄生バイポーラトランジスタの
導通がより有効に回避されるので、ｄｉ／ｄｔ耐量が高
くアバランシェ耐量が高いという利点がある。
を採用しても良い。図１および図２のいずれにおいて
も、内側にＮソース層５が形成されないＰベース層７
が、Ｐベース層８の近傍に選択的に配置されている。そ
れによって、リカバリー動作の際の寄生バイポーラトラ
ンジスタの導通の回避が図られている。図１では、Ｐベ
ース層８に隣接する１本の帯状部がＰベース層７として
形成されているのに対し、図２ではＰベース層８に隣接
する帯状部の１．５本分に相当する部分が、Ｐベース層
７として形成されている点で、互いに相違する。すなわ
ち図２では、Ｐベース層６に隣接するＰベース層７に
は、Ｎソース層５が、梯子状部の半分に相当する櫛歯状
に形成されている。図１のパターンでは、Ｐベース層７
が少ない分、オン抵抗が低いという利点があるが、他方
の図２のパターンでは、寄生バイポーラトランジスタの
導通がより有効に回避されるので、ｄｉ／ｄｔ耐量が高
くアバランシェ耐量が高いという利点がある。
【００３４】図３は、実施の形態によるMOSFETに関し
て、図８の領域Ｂでの半導体基板１の上主面に露出する
各種の半導体層のパターンを示す拡大平面図である。ま
た、図４は図３のＣ−Ｃ切断線に沿った断面図であり、
図５は図３のＤ−Ｄ切断線に沿った断面図である。図４
および図５が示すように、実施の形態によるMOSFETで
は、Ｐベース層６の底部の中央部において下方に突起す
る突起部としての高不純物濃度のＰ+ベース層２０が形
成されていない。
て、図８の領域Ｂでの半導体基板１の上主面に露出する
各種の半導体層のパターンを示す拡大平面図である。ま
た、図４は図３のＣ−Ｃ切断線に沿った断面図であり、
図５は図３のＤ−Ｄ切断線に沿った断面図である。図４
および図５が示すように、実施の形態によるMOSFETで
は、Ｐベース層６の底部の中央部において下方に突起す
る突起部としての高不純物濃度のＰ+ベース層２０が形
成されていない。
【００３５】このため、ソース・ドレイン間電圧が逆バ
イアスとなったときに、Ｐ+ベース層２０とＮ-層１０と
の間のＰＮ接合から、Ｎ-層１０の内部へ広がることが
出来る空乏層のＮ-層１０内での実効的な距離が、Ｐ+ベ
ース層２０によって短縮されることがなく、さらに、比
較的低いソース・ドレイン間電圧で臨界電界強度に到達
する部位が存在しないので、アバランシュ降伏が引き起
こされ難いという利点が得られる。また、従来のMOSFET
では、Ｐ+ベース層２０は、寄生バイポーラトランジス
タの導通を抑えるという役割を担うべく形成されたもの
であるが、実施の形態によるMOSFETでは、Ｐベース層６
が複数の帯状部として分割配置されているために電界の
集中が解消されるので、Ｐ+ベース層２０を除去しても
寄生バイポーラトランジスタの導通を抑制することがで
きる。
イアスとなったときに、Ｐ+ベース層２０とＮ-層１０と
の間のＰＮ接合から、Ｎ-層１０の内部へ広がることが
出来る空乏層のＮ-層１０内での実効的な距離が、Ｐ+ベ
ース層２０によって短縮されることがなく、さらに、比
較的低いソース・ドレイン間電圧で臨界電界強度に到達
する部位が存在しないので、アバランシュ降伏が引き起
こされ難いという利点が得られる。また、従来のMOSFET
では、Ｐ+ベース層２０は、寄生バイポーラトランジス
タの導通を抑えるという役割を担うべく形成されたもの
であるが、実施の形態によるMOSFETでは、Ｐベース層６
が複数の帯状部として分割配置されているために電界の
集中が解消されるので、Ｐ+ベース層２０を除去しても
寄生バイポーラトランジスタの導通を抑制することがで
きる。
【００３６】また、図４および図５が示すように、実施
の形態によるMOSFETでは、ゲート電極１４の直下に位置
する低抵抗のＮ層１７はＰベース層６よりも深く形成さ
れている。このため、Ｐベース層６とＮ-層１０との間
のＰＮ接合における接合抵抗が十分に低減される。
の形態によるMOSFETでは、ゲート電極１４の直下に位置
する低抵抗のＮ層１７はＰベース層６よりも深く形成さ
れている。このため、Ｐベース層６とＮ-層１０との間
のＰＮ接合における接合抵抗が十分に低減される。
【００３７】図１〜図３が示すように、実施の形態によ
るMOSFETでは、各ベース層６，７は互いに分離された帯
状部として形成されている。そして、これらのＰベース
層６，７は、少なくともそれらの長手方向の端部におい
て、Ｐベース領域８によって互いに連結されている。各
Ｐベース層６，７，８とＮ-層１０またはＮ層１７との
間のＰＮ接合は、MOSFETに内蔵されるダイオードに該当
する。この内蔵ダイオードを導通させた時に発生するホ
ールは各Ｐベース層６，７，８の面積と、それらが含有
するＰ型不純物の濃度とに依存するため、Ｐベース層８
の近傍において最も多い。内蔵ダイオードを比較的高い
ｄｉ／ｄｔでリカバリー動作させた場合においても、Ｐ
ベース層８の近傍に孤立したＰベース層６が存在しない
ため、すでに発生したホールが特定の孤立したＰベース
層６へ集中的に流れ込むことがない。したがって、Ｎ-
層１０またはＮ層１７、Ｐベース層６、およびＮソース
層５で形成される寄生バイポーラトランジスタが導通す
るという現象を抑制することができる。
るMOSFETでは、各ベース層６，７は互いに分離された帯
状部として形成されている。そして、これらのＰベース
層６，７は、少なくともそれらの長手方向の端部におい
て、Ｐベース領域８によって互いに連結されている。各
Ｐベース層６，７，８とＮ-層１０またはＮ層１７との
間のＰＮ接合は、MOSFETに内蔵されるダイオードに該当
する。この内蔵ダイオードを導通させた時に発生するホ
ールは各Ｐベース層６，７，８の面積と、それらが含有
するＰ型不純物の濃度とに依存するため、Ｐベース層８
の近傍において最も多い。内蔵ダイオードを比較的高い
ｄｉ／ｄｔでリカバリー動作させた場合においても、Ｐ
ベース層８の近傍に孤立したＰベース層６が存在しない
ため、すでに発生したホールが特定の孤立したＰベース
層６へ集中的に流れ込むことがない。したがって、Ｎ-
層１０またはＮ層１７、Ｐベース層６、およびＮソース
層５で形成される寄生バイポーラトランジスタが導通す
るという現象を抑制することができる。
【００３８】図３〜図５が示すように、実施の形態によ
るMOSFETでは、半導体基板１の上主面に選択的に形成さ
れるＮソース層５が、各Ｐベース層６の内側に一対一に
配置され平面形状が梯子状である互いに平行な複数の梯
子状部として、分割配置されている。Ｐベース層６の各
帯状部の露出面の中で、その内側に形成されている梯子
状部の外側に隣接する部分が、チャネル領域に相当す
る。ゲート電極１４は、半導体基板１の上主面の中で、
互いに隣接する梯子状部に挟まれた領域に、ゲート絶縁
膜１３を挟んで対向している。
るMOSFETでは、半導体基板１の上主面に選択的に形成さ
れるＮソース層５が、各Ｐベース層６の内側に一対一に
配置され平面形状が梯子状である互いに平行な複数の梯
子状部として、分割配置されている。Ｐベース層６の各
帯状部の露出面の中で、その内側に形成されている梯子
状部の外側に隣接する部分が、チャネル領域に相当す
る。ゲート電極１４は、半導体基板１の上主面の中で、
互いに隣接する梯子状部に挟まれた領域に、ゲート絶縁
膜１３を挟んで対向している。
【００３９】絶縁層１５に形成される開口部９は、各梯
子状部の長手方向に沿った帯状に形成され、しかもチャ
ネル領域から離れるように形成されている。したがっ
て、Ｎソース層５は、梯子状部の横桟部（桁部とも称さ
れる）の露出面内に位置するコンタクト部１９を通じて
のみ、ソース電極１６に接続されている。また、Ｐベー
ス層６は、各梯子状部の支柱部と横桟部とで囲まれた矩
形の露出面内に位置するコンタクト部１８を通じての
み、ソース電極１６に接続されている。
子状部の長手方向に沿った帯状に形成され、しかもチャ
ネル領域から離れるように形成されている。したがっ
て、Ｎソース層５は、梯子状部の横桟部（桁部とも称さ
れる）の露出面内に位置するコンタクト部１９を通じて
のみ、ソース電極１６に接続されている。また、Ｐベー
ス層６は、各梯子状部の支柱部と横桟部とで囲まれた矩
形の露出面内に位置するコンタクト部１８を通じての
み、ソース電極１６に接続されている。
【００４０】このため、Ｎソース層５の幅５ａ（図４）
を、従来のMOSFETにおける幅５ａ（図１０）に比べて、
短く設定することが可能となる。それにより、Ｎソース
層５の直下のＰベース層６の部分の抵抗が低くなるの
で、Ｐベース層６とＮ層１７またはＮ-層１０との間の
ＰＮ接合が逆バイアス状態となり、アバランシェ降伏が
起こり、アバランシェ電流が流れた場合であっても、従
来のMOSFETに比べて寄生バイポーラトランジスタが導通
し難くなる。
を、従来のMOSFETにおける幅５ａ（図１０）に比べて、
短く設定することが可能となる。それにより、Ｎソース
層５の直下のＰベース層６の部分の抵抗が低くなるの
で、Ｐベース層６とＮ層１７またはＮ-層１０との間の
ＰＮ接合が逆バイアス状態となり、アバランシェ降伏が
起こり、アバランシェ電流が流れた場合であっても、従
来のMOSFETに比べて寄生バイポーラトランジスタが導通
し難くなる。
【００４１】図３が示すように、実施の形態によるMOSF
ETでは、ソース層５とＰベース層６との間の半導体基板
１の上主面に露出する境界は、各梯子状部の外側に沿っ
た部分、すなわちチャネル領域と境界をなす部分である
第１境界部分Ｉと、各梯子状部の内側に沿った部分、す
なわち各梯子状部の支柱部と横桟部とで囲まれたＰベー
ス層６の矩形の露出面部分と境界をなす部分である第２
境界部分ＩＩとを、含んでいる。第１境界部分Ｉおよび
第２境界部分ＩＩの長さは、図３に描かれるように、パ
ターンの反復単位内での長さとして定められる代表長さ
を用いて互いに比較することができる。
ETでは、ソース層５とＰベース層６との間の半導体基板
１の上主面に露出する境界は、各梯子状部の外側に沿っ
た部分、すなわちチャネル領域と境界をなす部分である
第１境界部分Ｉと、各梯子状部の内側に沿った部分、す
なわち各梯子状部の支柱部と横桟部とで囲まれたＰベー
ス層６の矩形の露出面部分と境界をなす部分である第２
境界部分ＩＩとを、含んでいる。第１境界部分Ｉおよび
第２境界部分ＩＩの長さは、図３に描かれるように、パ
ターンの反復単位内での長さとして定められる代表長さ
を用いて互いに比較することができる。
【００４２】実施の形態によるMOSFETでは、好ましく
は、第１境界部分Ｉよりも第２境界部分ＩＩが長く設定
される。それによって、Ｎソース層５の幅５ａが短くな
るのに加えて、開口部９の延在方向に沿ったＰベース層
６の露出面の長さ（すなわち、隣接する横桟部の間隔；
桁間隔）７ａに比べて、Ｎソース層５の長さ（すなわ
ち、横桟部の幅；桁幅）５ｂが、十分に小さい値に制限
される。その結果、Ｐベース層６とＮ層１７またはＮ-
層１０との間のＰＮ接合が逆バイアス状態となり、アバ
ランシェ降伏が起こり、アバランシェ電流が流れたとし
ても、Ｎ-層１０またはＮ層１７、Ｐベース層６、およ
びＮソース層５で形成される寄生バイポーラトランジス
タが、導通し難くなる。
は、第１境界部分Ｉよりも第２境界部分ＩＩが長く設定
される。それによって、Ｎソース層５の幅５ａが短くな
るのに加えて、開口部９の延在方向に沿ったＰベース層
６の露出面の長さ（すなわち、隣接する横桟部の間隔；
桁間隔）７ａに比べて、Ｎソース層５の長さ（すなわ
ち、横桟部の幅；桁幅）５ｂが、十分に小さい値に制限
される。その結果、Ｐベース層６とＮ層１７またはＮ-
層１０との間のＰＮ接合が逆バイアス状態となり、アバ
ランシェ降伏が起こり、アバランシェ電流が流れたとし
ても、Ｎ-層１０またはＮ層１７、Ｐベース層６、およ
びＮソース層５で形成される寄生バイポーラトランジス
タが、導通し難くなる。
【００４３】さらに、好ましくは、桁幅５ｂは、桁間隔
７ａの１０分の１以下に設定される。これによって、寄
生バイポーラトランジスタが、さらに導通し難くなる。
７ａの１０分の１以下に設定される。これによって、寄
生バイポーラトランジスタが、さらに導通し難くなる。
【００４４】さらに、好ましくは、図３のＣ−Ｃ切断線
に沿った断面図の別の例である図６が示すように、Ｎ層
１７がＰベース層６の直下において選択的に浅く形成さ
れている。Ｐベース層６の直下の領域は電流の経路では
なく、また、Ｐベース層６とＮ-層１０またはＮ層１７
との間のＰＮ接合が逆バイアス状態となった場合でも、
Ｐベース層６の直下での電界の集中が抑制され、それに
よって耐圧の低下が抑制される。
に沿った断面図の別の例である図６が示すように、Ｎ層
１７がＰベース層６の直下において選択的に浅く形成さ
れている。Ｐベース層６の直下の領域は電流の経路では
なく、また、Ｐベース層６とＮ-層１０またはＮ層１７
との間のＰＮ接合が逆バイアス状態となった場合でも、
Ｐベース層６の直下での電界の集中が抑制され、それに
よって耐圧の低下が抑制される。
【００４５】さらに、好ましくは、ゲート電極１４に対
向するＮ層１７の露出面の面積が、Ｐベース層６の露出
面の面積の４倍以下に抑えられる。これにより、帰還容
量が低く抑えられるので、スイッチング動作にともなう
スイッチング損失が低く抑えられる。図７はこのことを
裏付ける実証データである。図７のグラフにおいて、横
軸は、図４に示すゲート幅ＷＧおよびゲート間隔ＷＣＤ
を用いて表現される関数（ＷＧ−４μｍ）／（ＷＧ＋Ｗ
ＣＤ）を表し、縦軸は、ソース・ドレイン間電圧が２５
Ｖで動作周波数が１ＭＨｚであるときの帰還容量Ｃｒｓ
ｓを表している。従来のMOSFET（ただし、Ｐベース層６
の平面形状は正方形ではなく円形であるが、実質的な差
異はない）に関するデータは白丸で表され、実施の形態
のMOSFETに関するデータは黒丸で表されている。
向するＮ層１７の露出面の面積が、Ｐベース層６の露出
面の面積の４倍以下に抑えられる。これにより、帰還容
量が低く抑えられるので、スイッチング動作にともなう
スイッチング損失が低く抑えられる。図７はこのことを
裏付ける実証データである。図７のグラフにおいて、横
軸は、図４に示すゲート幅ＷＧおよびゲート間隔ＷＣＤ
を用いて表現される関数（ＷＧ−４μｍ）／（ＷＧ＋Ｗ
ＣＤ）を表し、縦軸は、ソース・ドレイン間電圧が２５
Ｖで動作周波数が１ＭＨｚであるときの帰還容量Ｃｒｓ
ｓを表している。従来のMOSFET（ただし、Ｐベース層６
の平面形状は正方形ではなく円形であるが、実質的な差
異はない）に関するデータは白丸で表され、実施の形態
のMOSFETに関するデータは黒丸で表されている。
【００４６】図７が示すように、関数値が０．６である
ときに、実施の形態によるMOSFETと従来のMOSFETとの間
で、帰還容量Ｃｒｓｓが一致する。このことは、ゲート
間隔ＷＣＤが４μｍであって、ゲート幅ＷＧが１６μｍ
であるとき、すなわち上記した面積の比率が４倍である
ときに、二つのMOSFETにおける帰還容量Ｃｒｓｓが一致
し、さらに上記した面積の比率が４倍以下であれば、帰
還容量Ｃｒｓｓは、従来のMOSFETにおける値よりも低く
なることを意味している。
ときに、実施の形態によるMOSFETと従来のMOSFETとの間
で、帰還容量Ｃｒｓｓが一致する。このことは、ゲート
間隔ＷＣＤが４μｍであって、ゲート幅ＷＧが１６μｍ
であるとき、すなわち上記した面積の比率が４倍である
ときに、二つのMOSFETにおける帰還容量Ｃｒｓｓが一致
し、さらに上記した面積の比率が４倍以下であれば、帰
還容量Ｃｒｓｓは、従来のMOSFETにおける値よりも低く
なることを意味している。
【００４７】なお、以上の説明では、半導体装置がＮチ
ャネル型のMOSFETである例を採り上げたが、導電型が反
転したＰチャネル型のMOSFETについても、本願発明は同
様に実施可能である。さらに、半導体基板１の下主面に
Ｎ+層１１が露出するＮチャネル型のMOSFETに限らず、
Ｎ+層１１と半導体基板１の下主面との間にＰ型の半導
体層が介挿されたＮチャネル型のIGBTに対しても、本願
発明は適用可能である。さらに、Ｎチャネル型のIGBTの
導電型を反転したＰチャネル型のIGBTに対しても同様で
ある。また、MOSFETおよびIGBTに限らず、半導体基板１
の上主面にMOS構造を有する縦型で絶縁ゲート型の半導
体装置全般に、本願発明は適用可能である。
ャネル型のMOSFETである例を採り上げたが、導電型が反
転したＰチャネル型のMOSFETについても、本願発明は同
様に実施可能である。さらに、半導体基板１の下主面に
Ｎ+層１１が露出するＮチャネル型のMOSFETに限らず、
Ｎ+層１１と半導体基板１の下主面との間にＰ型の半導
体層が介挿されたＮチャネル型のIGBTに対しても、本願
発明は適用可能である。さらに、Ｎチャネル型のIGBTの
導電型を反転したＰチャネル型のIGBTに対しても同様で
ある。また、MOSFETおよびIGBTに限らず、半導体基板１
の上主面にMOS構造を有する縦型で絶縁ゲート型の半導
体装置全般に、本願発明は適用可能である。
【００４８】また、複数のＰベース層６のすべてにＮソ
ース層５が備わっている例を示したが、本発明は一般に
は、端部に位置するＰベース層７だけでなく、内側に配
列するＰベース層６の一部にＮソース層５が備わらない
形態で実施することも可能である。
ース層５が備わっている例を示したが、本発明は一般に
は、端部に位置するＰベース層７だけでなく、内側に配
列するＰベース層６の一部にＮソース層５が備わらない
形態で実施することも可能である。
【００４９】さらに、半導体基板１は、代表的にはシリ
コン基板であるが、他の半導体材料を用いた半導体基板
であっても、本願発明は同様に実施可能である。
コン基板であるが、他の半導体材料を用いた半導体基板
であっても、本願発明は同様に実施可能である。
【００５０】
【発明の効果】第１の発明の装置では、第３半導体層が
互いに平行な複数の帯状部として配置され、しかも第３
半導体層の底部に高不純物濃度の下方突起部が形成され
ないので、低い逆バイアスの下で臨界電界強度に達する
部位が存在しない。このため、誘導負荷の下で装置がタ
ーンオフしたときに、アバランシェ電流の特定の部位へ
の集中を回避することができる。また、第３半導体層が
第２半導体層よりも浅いので、第３半導体層とその周囲
との間のＰＮ接合における接合抵抗が十分に低減され
る。さらに、第３半導体層をなす複数の帯状部が、第５
半導体層を通じて互いに連結されているので、装置に内
蔵されるダイイオードのリカバリー動作において、残留
する小数キャリアが第３半導体層の特定部分へ集中する
現象が抑制され、それにより寄生バイポーラトランジス
タの導通が抑制される。
互いに平行な複数の帯状部として配置され、しかも第３
半導体層の底部に高不純物濃度の下方突起部が形成され
ないので、低い逆バイアスの下で臨界電界強度に達する
部位が存在しない。このため、誘導負荷の下で装置がタ
ーンオフしたときに、アバランシェ電流の特定の部位へ
の集中を回避することができる。また、第３半導体層が
第２半導体層よりも浅いので、第３半導体層とその周囲
との間のＰＮ接合における接合抵抗が十分に低減され
る。さらに、第３半導体層をなす複数の帯状部が、第５
半導体層を通じて互いに連結されているので、装置に内
蔵されるダイイオードのリカバリー動作において、残留
する小数キャリアが第３半導体層の特定部分へ集中する
現象が抑制され、それにより寄生バイポーラトランジス
タの導通が抑制される。
【００５１】第２の発明の装置では、第４半導体層が、
梯子状でありその横桟部を通じてのみ、第１主電極へ接
続されているので、第３半導体層とその周囲との間のＰ
Ｎ接合が逆バイアス状態となり、アバランシェ降伏が起
こり、アバランシェ電流が流れた場合であっても、寄生
バイポーラトランジスタが導通し難くなる。
梯子状でありその横桟部を通じてのみ、第１主電極へ接
続されているので、第３半導体層とその周囲との間のＰ
Ｎ接合が逆バイアス状態となり、アバランシェ降伏が起
こり、アバランシェ電流が流れた場合であっても、寄生
バイポーラトランジスタが導通し難くなる。
【００５２】第３の発明の装置では、第５半導体層が、
複数の帯状部が配列する領域の周囲を包囲するように形
成され、複数の帯状部の延在方向の端部において、複数
の帯状部を互いに連結するので、帯状部に曲率の大きい
コーナー部が存在しない。このため、アバランシェ電流
の集中がさらに抑制されるので、アバランシェ電流によ
る寄生バイポーラトランジスタの導通がさらに効果的に
抑制される。
複数の帯状部が配列する領域の周囲を包囲するように形
成され、複数の帯状部の延在方向の端部において、複数
の帯状部を互いに連結するので、帯状部に曲率の大きい
コーナー部が存在しない。このため、アバランシェ電流
の集中がさらに抑制されるので、アバランシェ電流によ
る寄生バイポーラトランジスタの導通がさらに効果的に
抑制される。
【００５３】第４の発明の装置では、複数の帯状部に
は、その配列方向の端部に、複数の梯子状部のどの一つ
をも含まない少なくとも一つの帯状部が含まれるので、
リカバリー動作の際の寄生バイポーラトランジスタの導
通がさらに効果的に抑制される。
は、その配列方向の端部に、複数の梯子状部のどの一つ
をも含まない少なくとも一つの帯状部が含まれるので、
リカバリー動作の際の寄生バイポーラトランジスタの導
通がさらに効果的に抑制される。
【００５４】第５の発明の装置では、梯子状部の一部の
みに相当する第６半導体層を含む帯状部が、梯子状部を
有しない帯状部の中で最も端部から離れた位置に設けら
れているので、リカバリー動作の際の寄生バイポーラト
ランジスタの導通がさらに効果的に抑制される。
みに相当する第６半導体層を含む帯状部が、梯子状部を
有しない帯状部の中で最も端部から離れた位置に設けら
れているので、リカバリー動作の際の寄生バイポーラト
ランジスタの導通がさらに効果的に抑制される。
【００５５】第６の発明の装置では、第１主電極が、櫛
歯状の第６半導体層に、その歯を通じてのみ接続されて
いるので、第３半導体層とその周囲との間のＰＮ接合が
逆バイアス状態となり、アバランシェ降伏が起こり、ア
バランシェ電流が流れた場合であっても、寄生バイポー
ラトランジスタが導通し難くなる。
歯状の第６半導体層に、その歯を通じてのみ接続されて
いるので、第３半導体層とその周囲との間のＰＮ接合が
逆バイアス状態となり、アバランシェ降伏が起こり、ア
バランシェ電流が流れた場合であっても、寄生バイポー
ラトランジスタが導通し難くなる。
【００５６】第７の発明の装置では、第２半導体層が第
３半導体層の直下おいて選択的に浅く形成されているの
で、第３半導体層とその周囲との間のＰＮ接合が逆バイ
アス状態となった場合でも、第３半導体層の直下での電
界の集中が抑制され、それによって耐圧の低下が抑制さ
れる。
３半導体層の直下おいて選択的に浅く形成されているの
で、第３半導体層とその周囲との間のＰＮ接合が逆バイ
アス状態となった場合でも、第３半導体層の直下での電
界の集中が抑制され、それによって耐圧の低下が抑制さ
れる。
【００５７】第８の発明の装置では、第１境界部分が第
２境界部分よりも短く設定されるので、第３半導体層と
その周囲との間のＰＮ接合が逆バイアス状態となり、ア
バランシェ降伏が起こり、アバランシェ電流が流れた場
合であっても、寄生バイポーラトランジスタの導通がさ
らに効果的に抑制される。
２境界部分よりも短く設定されるので、第３半導体層と
その周囲との間のＰＮ接合が逆バイアス状態となり、ア
バランシェ降伏が起こり、アバランシェ電流が流れた場
合であっても、寄生バイポーラトランジスタの導通がさ
らに効果的に抑制される。
【００５８】第９の発明の装置では、複数の梯子状部の
各々について、桁幅が桁間隔の１／１０以下に設定され
ているので、寄生バイポーラトランジスタの導通が、さ
らに効果的に抑制される。
各々について、桁幅が桁間隔の１／１０以下に設定され
ているので、寄生バイポーラトランジスタの導通が、さ
らに効果的に抑制される。
【００５９】第１０の発明の装置では、第２半導体層の
露出面の面積が、第３半導体層の露出面の面積の４倍以
下に設定されるので、帰還容量が低く抑えられる。その
結果、装置のスイッチング動作にともなうスイッチング
損失が低減される。
露出面の面積が、第３半導体層の露出面の面積の４倍以
下に設定されるので、帰還容量が低く抑えられる。その
結果、装置のスイッチング動作にともなうスイッチング
損失が低減される。
【図１】 実施の形態における図８の領域Ａの部分拡大
平面図である。
平面図である。
【図２】 実施の形態の別の装置例での図８の領域Ａの
部分拡大平面図である。
部分拡大平面図である。
【図３】 実施の形態における図８の領域Ｂの部分拡大
平面図である。
平面図である。
【図４】 図３のＣ−Ｃ断面図である。
【図５】 図３のＤ−Ｄ断面図である。
【図６】 実施の形態の別の装置例における断面図であ
る。
る。
【図７】 実施の形態の装置の実証データを示すグラフ
である。
である。
【図８】 実施の形態の装置および従来の装置に共通の
平面図である。
平面図である。
【図９】 従来の装置における図８の領域Ａの部分拡大
平面図である。
平面図である。
【図１０】 図９のＥ−Ｅ断面図である。
１ 半導体基板、５ Ｎソース層（第４半導体層，第６
半導体層）、６ Ｐベース層（第３半導体層）、７ Ｐ
ベース層（第３半導体層）、８ Ｐベース層（第５半導
体層）、１０ Ｎ-層（第１半導体層）、１２ ドレイ
ン電極（第２主電極）、１３ ゲート絶縁膜（絶縁
膜）、１４ ゲート電極、１６ ソース電極（第１主電
極）、１７ Ｎ層（第２半導体層）、２０ Ｐ+ベース
層（下方突起部）、Ｉ 第１境界部分、II 第２境界部
分。
半導体層）、６ Ｐベース層（第３半導体層）、７ Ｐ
ベース層（第３半導体層）、８ Ｐベース層（第５半導
体層）、１０ Ｎ-層（第１半導体層）、１２ ドレイ
ン電極（第２主電極）、１３ ゲート絶縁膜（絶縁
膜）、１４ ゲート電極、１６ ソース電極（第１主電
極）、１７ Ｎ層（第２半導体層）、２０ Ｐ+ベース
層（下方突起部）、Ｉ 第１境界部分、II 第２境界部
分。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高野 和豊 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (10)
- 【請求項１】 半導体装置であって、上主面および下主
面を有する半導体基板を備え、当該半導体基板は、 第１導電型の第１半導体層と、 前記上主面に露出するように前記第１半導体層の上に形
成され、当該第１半導体層よりも不純物濃度の高い第１
導電型の第２半導体層と、 当該第２半導体層よりも浅く前記上主面に選択的に形成
され、互いに平行な複数の帯状部として分割配置され、
底部において不純物濃度が周囲よりも高い下方突起部を
有しない第２導電型の第３半導体層と、 前記上主面に選択的に形成され、互いに平行な複数の梯
子状部として分割配置され、当該複数の梯子状部の各々
は、前記複数の帯状部の少なくとも一部のいずれかの一
つに個別に対応して、その内側に、それよりも浅く、か
つそれに沿って延在するように、形成された第１導電型
の第４半導体層と、 前記上主面に選択的に形成され、前記複数の帯状部を互
いに連結する第２導電型の第５半導体層と、を備え、 前記半導体装置は、 前記上主面の中で前記複数の梯子状部の隣り合う各組に
挟まれた領域の上に形成された絶縁膜と、 当該絶縁膜の上に形成され前記領域に対向するゲート電
極と、 前記複数の帯状部の各々と前記複数の梯子状部の各々と
に接続され、かつ当該複数の梯子状部の各々には少なく
ともその横桟部を通じて接続された第１主電極と、 前記下主面に接続された第２主電極と、をさらに備える
半導体装置。 - 【請求項２】 前記第１主電極が、前記複数の梯子状部
の各々と、その横桟部のみを通じて接続されている、請
求項１に記載の半導体装置。 - 【請求項３】 前記第５半導体層が、前記複数の帯状部
が配列する領域の周囲を包囲するように形成されてお
り、前記複数の帯状部の延在方向の端部において、前記
複数の帯状部を互いに連結する、請求項１または請求項
２に記載の半導体装置。 - 【請求項４】 前記複数の帯状部は、その配列方向の端
部に、前記複数の梯子状部のどの一つをも含まない少な
くとも一つの帯状部を含んでいる、請求項１ないし請求
項３のいずれかに記載の半導体装置。 - 【請求項５】 前記上主面に櫛歯の形状に選択的に形成
され、前記少なくとも一つの帯状部の中で前記配列方向
の前記端部から最も離れた一つの内側に、それよりも浅
く、それに沿って延在し、かつ前記櫛歯の歯が前記端部
の側を向くように形成された第１導電型の第６半導体
層、をさらに備え、 前記絶縁膜は、前記上主面の中で前記第６半導体層とこ
れに隣接する前記複数の梯子状部の一つとに挟まれた領
域である端部領域の上にも形成されており、 前記ゲート電極は、前記端部領域の上に形成された前記
絶縁膜の部分の上にも形成されており、それによって前
記端部領域にも対向しており、 前記第１主電極は、前記第６半導体層にも接続され、か
つ当該第６半導体層には少なくとも前記歯を通じて接続
されている、請求項４に記載の半導体装置。 - 【請求項６】 前記第１主電極が、前記第６半導体層
と、前記歯のみを通じて接続されている、請求項５に記
載の半導体装置。 - 【請求項７】 前記第２半導体層が、前記第３半導体層
の直下おいて選択的に浅く形成されている、請求項１な
いし請求項６のいずれかに記載の半導体装置。 - 【請求項８】 前記第３および第４半導体層の間の前記
上主面に露出する境界の中で、前記複数の梯子状部の各
々の外側に沿った第１境界部分が内側に沿った第２境界
部分よりも短い、請求項１ないし請求項７のいずれかに
記載の半導体装置。 - 【請求項９】 前記複数の梯子状部の各々について、桁
幅が桁間隔の１／１０以下である、請求項１ないし請求
項８のいずれかに記載の半導体装置。 - 【請求項１０】 前記第２半導体層の前記上主面への露
出面の面積が、前記第３半導体層の前記上主面への露出
面の面積の４倍以下である、請求項１ないし請求項９の
いずれかに記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000169881A JP4198302B2 (ja) | 2000-06-07 | 2000-06-07 | 半導体装置 |
| US09/835,379 US6388280B2 (en) | 2000-06-07 | 2001-04-17 | Semiconductor device |
| FR0106813A FR2810160B1 (fr) | 2000-06-07 | 2001-05-23 | Dispositif a semiconducteur |
| TW090112770A TW523928B (en) | 2000-06-07 | 2001-05-28 | Semiconductor device |
| DE10127391A DE10127391B4 (de) | 2000-06-07 | 2001-06-06 | Halbleiter-Vorrichtung |
| CNB011208805A CN1166005C (zh) | 2000-06-07 | 2001-06-06 | 半导体器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000169881A JP4198302B2 (ja) | 2000-06-07 | 2000-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001352061A true JP2001352061A (ja) | 2001-12-21 |
| JP4198302B2 JP4198302B2 (ja) | 2008-12-17 |
Family
ID=18672673
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6388280B2 (ja) |
| JP (1) | JP4198302B2 (ja) |
| CN (1) | CN1166005C (ja) |
| DE (1) | DE10127391B4 (ja) |
| FR (1) | FR2810160B1 (ja) |
| TW (1) | TW523928B (ja) |
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| KR100687108B1 (ko) * | 2005-05-31 | 2007-02-27 | 라이톤 세미컨덕터 코퍼레이션 | 기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력반도체 소자 |
| DE102004044368A1 (de) * | 2004-09-10 | 2006-03-16 | Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH | Transformator und Zündvorrichtung mit einem Transformator sowie Hochdruckentladungslampe mit einem Transformator |
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| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| EP2754177A1 (en) | 2011-09-11 | 2014-07-16 | Cree, Inc. | High current density power module comprising transistors with improved layout |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| CN104332494B (zh) * | 2013-07-22 | 2018-09-21 | 无锡华润上华科技有限公司 | 一种绝缘栅双极晶体管及其制造方法 |
| WO2016104264A1 (ja) * | 2014-12-25 | 2016-06-30 | 富士電機株式会社 | 半導体装置 |
| CN113964186A (zh) * | 2021-10-15 | 2022-01-21 | 芯立嘉集成电路(杭州)有限公司 | 一种肖特基超结半导体器件及其制造方法 |
| CN116682859B (zh) * | 2023-08-03 | 2023-10-27 | 南京第三代半导体技术创新中心有限公司 | 多沟道碳化硅mosfet器件及其制造方法 |
| CN117976698A (zh) * | 2024-03-28 | 2024-05-03 | 南京第三代半导体技术创新中心有限公司 | 高可靠性平面栅型碳化硅mosfet功率器件及其制造方法 |
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