KR100879037B1 - 반도체 장치 - Google Patents

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Abstract

콜렉터·이미터 전류특성을 향상시키고, 하강 시간을 단축하며, 또한 기생 사이리스터의 래치업 내량을 향상시킨 반도체장치를 제공한다. 본 발명에 의하면, 제1도전형의 반도체기판과, 상기 반도체기판에 설치된 제2도전형의 반도체영역과, 상기 반도체영역 안에 설치된 제1도전형의 콜렉터층과, 상기 반도체영역 안에, 상기 콜렉터층으로부터 간격을 두고 설치된 제1도전형의 베이스층과, 상기 베이스층 안에 설치된, 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 콜렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역에서 제어하는 횡형의 반도체장치로서, 상기 제1이미터층이, 무단 형상의 본체영역과 상기 본체영역으로부터 바깥쪽으로 돌출한 볼록부 영역으로 이루어지고, 인접한 2개의 상기 볼록부 영역의 간격(W1)이, 상기 볼록부 영역의 폭(W2)보다 크며(W1>W2), 상기 볼록부 영역에 있어서 이미터 전극과 접속된다.
IGBT, 콜렉터층, 베이스층, 버퍼층, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 특히, 고내압의 전력용 반도체장치에 관한 것이다.
도 49는, 전체가 700으로 나타내는, 종래의 횡형 n채널 IGBT(Insulated Gate Bipolar Transistor)의 상면도이다. 또한 도 50은, 도 49를 Ⅹ-Ⅹ방향으로 보았을 경우의 단면도이다.
도 50과 같이, IGBT(700)는, p형 기판(1)을 포함한다. p형 기판(1)에는 n-층(2)이 설치되고, 또한 n-층(2)안에는 n형 버퍼층(3)이 형성되어 있다. 또한 n형 버퍼층(3)안에는, p형 콜렉터층(4)이 형성되어 있다.
한편, n-층(2)안에는, p형 콜렉터층(4)로부터 소정의 거리를 두고, p형 베이스층(5)이 형성되어 있다. p형 베이스층(5)안에는, n형 이미터층(n+)(6)이, p형 베 이스층(5)의 주변부보다 내측에, p형 베이스층(5)보다 얕게 형성되어 있다. 또한 p형 베이스층(5)안에는, p형 이미터층(p+)(7)도 형성되어 있다.
n형 버퍼층(3)과 p형 베이스층(5) 사이에 위치하는 n-층(2)의 표면상에는, 필드 산화막(8)이 형성되어 있다. 또한 이미터층(6)과 n-층(2) 사이의, p형 베이스층(5)에 형성되는 채널 영역(15) 위에는, 게이트 산화막(9)을 통해 게이트 배선(10)이 설치되어 있다. 또한 필드 산화막(8)등을 덮도록 보호막(11)이 설치된다.
게이트 배선(10)에 전기적으로 접속되도록, 게이트 전극(12)이 설치된다. 또한 n형 이미터층(6), p형 이미터층(7)의 양쪽에 전기적으로 접속되도록 이미터 전극(13)이 형성되어 있다. 또한 p형 콜렉터층(4)에 전기적으로 접속되도록, 콜렉터 전극(14)이 형성되어 있다. 이미터 전극(13) 및 콜렉터 전극(14)과 게이트 전극(12)은, 서로 전기적으로 분리되어 있다.
도 49와 같이, IGBT(700)의 중앙에 p형 콜렉터층(4)이 위치하며, 그 주위를, n형 버퍼층(3), n-층(2), p형 베이스층(5), n형 이미터층(6), p형 이미터층(7)이 순차적으로 둘러싸는 구조를 가지고, 2개의 반원부가 직선부로 연결된 무단 형상이 되고 있다. 또한, 도 49에서는, 이해를 쉽게 하기 위해, 필드 산화막(8), 게이트 산화막(9), 게이트 배선(10), 게이트 전극(12), 보호막(11), 이미터 전극(13) 및 콜렉터 전극(14)은 생략되고 있다.
[특허문헌 1] 특허 제3647802호 공보
도 51은, IGBT(700)에 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서, 콜렉터·이미터간 전압(VCE)을 인가했을 때의, 콜렉터·이미터 전류(ICE) 특성을 나타낸다. 가로축에 콜렉터·이미터간 전압(VCE), 세로축에 콜렉터·이미터 전류(ICE)를 나타낸다. 측정 온도는 실온이다.
도 51에서 알 수 있는 바와 같이, VCE를 점차로 크게 할 경우, VCE가 6V근방일 때 0.2A가 되고, 이 부근에서 포화되는 경향을 나타낸다. 이 때문에, VCE를 크게 해도 ICE는 충분히 커지지 않는다는 문제가 있었다.
또한 VCE가 0V에서 6V에 이르는 동안에 있어서도, ICE는 완만한 기울기를 나타내고 있으며, 온 저항(VCE /ICE)이 높다는 문제도 있었다.
도 52는, IGBT(700)의 턴오프 파형을 나타낸 것이다. 가로축에 턴오프 시간, 세로축에 콜렉터·이미터간 전압(VCE) 또는 콜렉터·이미터 전류(ICE)를 나타낸다. 도 52중, (Av)는 VCE값의 변화, (AI)는 ICE값의 변화를 각각 나타낸다.
도 52에서 알 수 있는 바와 같이, 하강 시간(ICE이 최대값인 90％에서 10％가 되는 데 필요한 시간)은 1㎲를 넘는 큰 값으로 되어 있다. 이와 같이, p형 기 판(1)위의 n-층(2)에 IGBT를 형성한 접합 분리(JI) 횡형 IGBT(700)는, 스위칭 속도가 느리고, 스위칭 손실이 크다는 문제가 있었다.
또한 횡형 IGBT(700)에서는, 인버터 회로에 있어서의 단락시 등에 p형 콜렉터층(4)/n형 버퍼층(3)/n-층(2)/p형 베이스층(5)/n형 이미터층(6)에 의해 형성되는 기생 사이리스터가 래치업하여 IGBT(700)의 전류밀도가 커져서, 파괴되기 쉽다는 문제도 있었다.
본 발명은, 이러한 문제점을 해결하기 위한 것으로서, 콜렉터·이미터 전류특성을 향상시켜, 하강 시간을 단축하고, 또한 기생 사이리스터의 래치업 내량을 향상시킨 반도체장치의 제공을 목적으로 한다.
본 발명은, 제1도전형의 반도체기판과, 상기 반도체기판위에 설치된 제2도전형의 반도체영역과, 상기 반도체영역 안에 설치된 제1도전형의 콜렉터층과, 상기 반도체영역 안에, 상기 콜렉터층으로부터 간격을 두고 설치된 제1도전형의 베이스층과, 상기 베이스층 안에 설치된, 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 콜렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역에서 제어하는 횡형의 반도체장치로서, 상기 제1이미터층이, 무단 형상의 본체영역과 상기 본체영역으로부터 돌출한 볼록부 영역으로 이루어지고, 인접한 2개의 상기 볼록부 영역의 간격(W1)이, 상기 볼록부 영역의 폭(W2)보다 크며(W1>W2), 상기 볼록부 영역에 있어서 이미터 전극과 접속된 것을 특징으로 하는 반도체장치를 제공한다.
또한, 반도체기판과, 상기 반도체기판위에 설치된 제2도전형의 반도체영역과, 상기 반도체영역 안에 설치된 제1도전형의 콜렉터층과, 상기 반도체영역 안에, 상기 콜렉터층으로부터 간격을 두고 상기 콜렉터층을 둘러싸도록 설치된 무단 형상의 제1도전형의 베이스층과, 상기 베이스층 안에 설치된, 무단 형상의 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 콜렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역에서 제어하는 횡형의 반도체장치로서, 상기 반도체기판과 상기 반도체영역과의 사이에 절연막이 더 설치되고, 상기 제1이미터층이, 무단 형상의 본체영역과 상기 본체영역으로부터 돌출한 볼록부 영역으로 이루어지고, 인접한 2개의 상기 볼록부 영역의 간격(W1)이, 상기 볼록부 영역의 폭(W2)보다 크며(W1>W2), 상기 볼록부 영역에 있어서 이미터 전극과 접속된 것을 특징으로 하는 반도체장치를 제공한다.
본 발명에 의하면, 콜렉터·이미터 전류특성이 양호하고, 하강 시간이 짧고, 또한 기생 사이리스터의 래치업 내량이 높은 반도체장치를 얻을 수 있다.
실시예 1
도 1은, 전체적으로 100으로 도시하는 본 발명의 실시예 1에 따른 횡형 n채널 IGBT(Insulated Gate Bipolar Transistor)의 상면도이다. 또한 도 2는, 도 1을 A-A방향으로 본 경우의 단면도이다.
도 2와 같이, IGBT(100)는, 실리콘 등의 p형 기판(1)을 포함한다. p형 기판(1)에는, n-층(2)이 설치된다. n-층(2)안에는, n형 버퍼층(3)이 선택적으로 형성되어 있다. 또한 n형 버퍼층(3) 안에는, p형 콜렉터층(4)이 선택적으로 형성되어 있다.
또한, 버퍼층(3)을 설치하지 않을 수도 있다(이하의 실시예에 있어서도 마찬가지로 적용된다).
한편, n-층(2) 안에는, p형 콜렉터층(4)으로부터 소정의 거리를 두고, p형 베이스층(5)이 선택적으로 형성되어 있다. p형 베이스층(5)안에는, n형 이미터층 (n+)(6)이, p형 베이스층(5)의 주변부에 비해 내측에, p형 베이스층(5)보다 얕게, 선택적으로 형성되어 있다. 또한 p형 베이스층(5)안에는, p형 이미터층(p+)(7)이 형성되어 있다.
n형 버퍼층(3)과 p형 베이스층(5) 사이에 위치하는 n-층(2)의 표면상에는, 예를 들면 실리콘 산화막 등의 필드 산화막(8)이 형성되어 있다. 또한 이미터층(6)과 n-층(2) 사이의, p형 베이스층(5)에 형성되는 채널 영역(15) 위에는, 실리콘 산화막 등의 게이트 산화막(9)을 통해, 게이트 배선(10)이 설치된다. 게이트 배선(10)은, 예를 들면 알루미늄으로 이루어진다. 또한 필드 산화막(8)등을 덮도록, 예를 들면 실리콘 질화막 등의 보호막(11)이 설치된다.
게이트 배선(10)에 전기적으로 접속되도록, 게이트 전극(12)이 설치된다. 게이트 전극(12)은, 예를 들면 알루미늄으로 이루어진다.
또한 n형 이미터층(6), p형 이미터층(7)의 양쪽에 전기적으로 접속되도록, 이미터 전극(13)이 형성되어 있다. 또한 p형 콜렉터층(4)에 전기적으로 접속되도록, 콜렉터 전극(14)이 형성되어 있다. 이미터 전극(13), 콜렉터 전극(14)은, 예를 들면 알루미늄으로 이루어진다. 이미터 전극(13), 콜렉터 전극(14), 게이트 전극(12)은, 서로 전기적으로 분리되어 있다.
또한 도 1과 같이, 본 실시예 1에 따른 IGBT(100)는, 중앙에 p형 콜렉터 층(4)이 있고, 그 주위를, n형 버퍼층(3), n-층(2), p형 베이스층(5), n형 이미터층(6), p형 이미터층(7)이 순차적으로 둘러싸는 고리 형상의 단위 IGBT가, 복수 인접하도록 나란히 설치된 구조로 되어 있다.
여기에서는, 단위 IGBT는 원형형상으로 했지만, 원형에 가까운 타원형이나, 원형에 가까운 다각형이어도 된다.
또한, 도 2에서는, 이해를 쉽게 하기 위해, 필드 산화막(8), 게이트 산화막(9), 게이트 배선(10), 게이트 전극(12), 보호막(11), 이미터 전극(13) 및 콜렉터 전극(14)은 생략되어 있다. 또한 단위 IGBT의 이미터 전극(13), 콜렉터 전극(14), 게이트 전극(12) 끼리는, 각각 전기적으로 접속되어 있다.
도 3은, 전체적으로 150으로 도시하는 본 실시예 1에 따른 다른 IGBT의 상면도이다. 인접한 원형형상의 단위 IGBT의 p형 이미터층(7)이 부분적으로 겹치는 이외는, IGBT(100)와 같은 구조이다.
도 4는, IGBT를, 종래 구조와 같이 가늘고 긴 하나의 무단 형상의 IGBT(700)로부터 형성했을 경우와, 본 실시예 1에 따른 IGBT(150)와 같이 복수의 원형형상의 단위 IGBT로 형성했을 경우의, 단위 IGBT의 개수와 총 채널 폭과의 관계를 나타낸다. 도 4에 있어서, 가로축이 단위 IGBT의 개수, 세로축이 총 채널 폭이다.
가늘고 긴 하나의 IGBT로 하는 것보다도, 원형형상의 단위 IGBT를 복수로 나란히 설치하는 것이, 총 채널 폭이 길어지고, 10개의 단위 IGBT를 나란히 설치했을 경우의 총 채널 폭은, 하나의 IGBT의 채널 폭의 약 2배가 된다.
도 5는, 3개의 단위 IGBT로 이루어지는 IGBT(150)위에, 종래 구조의 IGBT(700)의 채널 영역을 포개서 그린 것이다. 본 실시예 1에 따른 IGBT(150)를 사용함으로써, 채널 폭이 커지는 것을 알 수 있다.
도 6은, 도 5에서 비교한 본 실시예 1에 따른 IGBT(150)와, 종래 구조의 IGBT(700)의 표면적(점유 면적)을 비교한 그래프이다. 가로축에 단위 IGBT의 개수, 세로축에 IGBT의 표면적을 나타낸다. 단위 IGBT의 개수가 많은 구조일수록, 종래 구조에 비해 표면적을 작게 할 수 있음을 알 수 있다.
예를 들면 도 7과 같이, 3개의 단위 IGBT로 IGBT(150)를 형성했을 경우, 종래 구조의 IGBT(700)에 비교하여, 사선으로 표시된 부분의 면적만큼 IGBT의 표면적을 줄일 수 있다.
이와 같이, 면적이 한정된 영역에 횡형 IGBT를 형성할 경우, 본 실시예 1에 따른 IGBT(100, 150)를 사용함으로써, 종래 구조의 IGBT(700)에 비해 표면적(점유 면적)이 작아지고, 총 채널 폭을 길게 할 수 있다.
도 8은, 실시예 1에 따른 IGBT(150)에 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서, 콜렉터·이미터간 전압(VCE)을 인가했을 때의, 콜렉터·이미터 전류(ICE)특성을 나타낸다. 가로축에 콜렉터·이미터간 전압(VCE), 세로축에 콜렉터·이미터 전류(ICE)를 나타낸다. 측정 온도는 실온이다.
도 8로부터 알 수 있는 바와 같이, VCE를 점차 크게 했을 경우, VCE가 6V근방 에서 ICE는 약 0.4A가 되고, 이 부근에서 포화되는 경향을 나타내지만, 이 때의 ICE는 종래 구조의 IGBT(도 51참조)에 비교해서 약 2배 정도의 큰 값이 되고 있다. 또한 VCE가 OV에서 6V로 되는 동안에 있어서도, 종래 구조의 IGBT에 비해 기울기가 커지고, 온 저항(VCE /ICE)이 낮은 것을 알 수 있다.
이것들의 ICE특성의 향상은, 종래 구조의 IGBT(700)에 비교하여, 총 채널 폭이 길어진 것에 기인하는 것이다.
또한, 도 4∼8에서는, IGBT(150)를 사용하여 설명했지만, IGBT(100)에서도 물론 같은 결과를 얻을 수 있다.
실시예 2
도 9는, 전체가 200으로 도시하는 본 발명의 실시예 2에 따른 횡형 n채널 IGBT의 상면도이다. 또한 도 10은, 도 9를 B-B방향으로 보았을 경우의 단면도이다. 도 9, 도 10중, 도 1, 도 2와 동일한 부호는, 동일 또는 상당하는 개소를 나타낸다.
도 10과 같이, IGBT(200)는, p형 기판(1)과 n-층(2) 사이에, 예를 들면 실리콘 산화막으로 이루어지는 매립 산화막(20)이 형성된 SOI구조로 되어 있다. 다른 구조는, IGBT(100)와 같다. 도 9의 상면도에 나타내는 IGBT(200)의 구조는, 도 2의 IGBT(100)의 구조와 같다. 이러한 구조에서는, n-층(2)의 도전형과는 관계없이, 기판(1)의 도전형을 선택할 수 있다.
도 11은, 전체가 250으로 도시하는 본 실시예 2에 따른 다른 IGBT의 상면도이다. 인접한 원형형상의 단위 IGBT의 p형 이미터층(7)이 부분적으로 겹치는 이외는, IGBT(200)와 같은 구조이다.
또한, 실시예 1의 IGBT(100, 150)를 접합 분리형이라 부르고, 본 실시예 2의 IGBT(200, 250)를 유전체 분리로 부를 수 있다.
도 12는, IGBT(200)의 턴오프 파형을 나타낸 것이다. 가로축에 턴오프 시간, 세로축에 콜렉터·이미터간 전압(VCE) 또는 콜렉터·이미터간 전류(ICE)를 나타낸다. 도 12중, (1v), (1c)는 실시예 1에 따른 IGBT(100)의 VCE값과 ICE값 변화를 나타내고, (2v), (2c)는 실시예 2에 따른 IGBT(200)의 VCE값과 ICE값 변화를 나타낸다.
도 50에 나타내는 종래 구조의 IGBT(700)에서는, 하강시간(tf: ICE가 최대값인 90%에서 10%로 떨어지는데 필요로 하는 시간)은 1㎲를 초과하는 큰 값을 가지고 있지만, 실시예 2에 따른 IGBT((2c)참조)에서는 하강시간은 약 0.5㎲가 된다. 이와 같이, 실시예 2에 따른 IGBT에서는, 종래의 IGBT(도 52)에 비해 스위칭 속도가 빨라지고, 스위칭 손실이 작아진다. 또한, 저항부하 스위칭시켰을 때의 턴오프 파형에 있어서, VCE가 상승했을 경우, VCE의 상승률과 절대값이 거의 같은 정도의 하강율로, ICE는 감소하고 있다.
도 13은, 상기의 실시예 1에 따른 접합 분리 횡형 IGBT(100)의, 저항부하 스 위칭 턴오프시(10.6㎲)의 전류분포(실선), 전압분포(파선) 및 공핍영역 경계선(일점쇄선)을 나타낸 것이며, 도 1의 단면도에 대응하고 있다.
접합 분리 횡형 IGBT(100)의 경우, 이미터측으로부터 퍼지는 공핍층은, 콜렉터측 뿐만아니라 p형 기판측으로도 퍼지고, 전위분포나 전류분포도 p형 기판측에 분포되고 있다. 이 때문에, 콜렉터측으로의 공핍화가 억제되고, VCE의 상승은 비교적 완화된다. 이 결과, 이것에 대응하는 ICE의 감소도 비교적 완화된다.
도 14는, 상기의 실시예 1에 따른 접합 분리 횡형 IGBT(100)의, 저항부하 스위칭 턴오프시(10.6㎲)의 홀의 분포(실선으로 표시)를 나타낸 것이며, 도 1의 단면도에 대응하고 있다.
접합 분리 횡형 IGBT(100)는, 도 13과 같이, 이미터측에서 콜렉터측으로의 공핍화가 억제되므로, n-층 안이나 p형 기판 내에 많은 홀이 분포되고 있다. n-층안이나 p형 기판 내에 많은 홀이 분포되면, 홀이 소실할 때까지 시간을 필요로 하므로, 하강 시간(tf)이 비교적 길어진다.
도 15는, 상기의 실시예 1에 따른 접합 분리 횡형 IGBT(100)의, 저항부하 스위칭 턴오프시(10.6㎲)의 (a)홀 분포, (b)전자분포 및 (c)평형상태에서의 농도분포이며, n-층 안의 일정한 깊이에 있어서의 콜렉터측에서 이미터측까지의 분포를 나타낸다.
도 13과 같이, 접합 분리 횡형 IGBT(100)에서는, 이미터측에서 콜렉터측으로 의 공핍화가 억제되므로, 공핍층이 넓어지지 않는 n-층 안에, 평형상태에서의 농도이상의 과잉 홀이나 과잉 전자가 분포되고 있다. 과잉 홀이나 과잉 전자가 n-층 안에 많이 분포함으로써, 과잉 홀이나 과잉 전자가 n-층 안에서 소실할 때까지의 시간이 길어진다. 이 때문에, 종래 구조의 IGBT(700)에 비하여, 하강 시간(tf)은 약간만 빨라지게 된다.
한편, 도 16은, 실시예 2에 따른 유전체 분리 횡형 IGBT(200)의, 저항부하 스위칭 턴오프시(10.6㎲)의 전위분포(실선), (b)전류분포(파선) 및 공핍영역 경계선(일점쇄선)을 나타낸 것이며, 도 10의 단면도에 대응하고 있다.
유전체 분리 횡형 IGBT(200)의 경우, n-층과 p형 기판 사이에 매립 산화막이 존재하므로, 이미터측에서 퍼지는 공핍층은 p형 기판으로는 확장되지 않으며, n-층내에서 콜렉터측으로 퍼진다. 따라서, p형 기판에는, 전류분포나 전위분포는 존재하지 않는다. 이 때문에, 콜렉터측으로의 공핍화가 진행되고, VCE가 상승한다. 이 결과, 대응하는 ICE도 상승하고, 하강시간(tf)이 빨라진다.
도 17은, 실시예 2에 따른 유전체 분리 횡형 IGBT(200)의, 저항부하 스위칭 턴오프시(10.6㎲)의 홀의 분포(실선으로 나타낸다)를 나타낸 것이며, 도 10의 단면도에 대응하고 있다.
유전체 분리 횡형 IGBT(200)는, 도 16과 같이, 이미터측에서 콜렉터측으로 공핍화가 촉진되므로, n-층 안에 분포되고 있는 홀은 적다. 이에 따라 n-층 안에 분포되고 있는 홀이 소실할 때까지의 시간이 짧아지고, 하강 시간(tf)은 짧아진다.
도 18은, 유전체 분리 횡형 IGBT(200)의, 저항부하 스위칭 턴오프시(10.6㎲)의 (a)홀 분포, (b)전자분포 및 (c)평형상태에서의 농도분포이며, n-층 안의 일정한 깊이에서, 콜렉터측에서 이미터측까지의 분포를 나타낸다.
유전체 분리 횡형 IGBT(200)에서는, 전술한 바와 같이 이미터측에서 콜렉터측으로의 공핍화가 촉진되므로, n-층에 있어서 공핍층이 넓어지지 않는 영역은 좁다. 이 때문에, n-층에서는, 평형상태에서의 농도이상의 홀이나 전자(과잉 홀, 과잉 전자)는 적다. n-층 안의 과잉 홀이나 과잉 전자가 적으면, 과잉 홀이나 과잉 전자가 소실할 때까지의 시간이 짧아져, 결과적으로 하강 시간(tf)이 빨라진다.
따라서, 실시예 2에 따른 IGBT(200)에서는, 실시예 1에 따른 IGBT(100)에서 실현된 이미터 전류(ICE) 특성의 향상에 더해, 하강 시간(tf)의 단축도 가능하게 된다.
도 16∼도 18에서는, IGBT(200)에 관하여 설명했지만, IGBT(250)에 있어서도 대략 동일한 효과를 얻을 수 있다.
또한, p형 기판(1)과 n-층(2) 사이에 절연막(20)을 설치하는 구조는, 종래 구조의 IGBT에도 적용가능하다.
실시예 3
도 19는, 전체가 300으로 도시하는 본 발명의 실시예 3에 따른 횡형 n채널 IGBT의 단면도이며, 도 1의 A-A방향과 같은 방향에서 보았을 경우를 나타낸다. 도 19중, 도 2와 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
도 19에 나타내는 IGBT(300)에서는, 이미터측에, p형 베이스층(5)보다 폭이 좁고, p형 베이스층(5)보다 폭이 깊게, p형 기판(1)에 도달하지 않는 깊이의 p-층(30)이, p형 베이스층(5)의 저면에 접하도록 설치된다. 다른 구조는, 도 2의 IGBT(100)와 같다.
도 20은, 전체가 350으로 도시하는 본 발명의 실시예 3에 따른 다른 횡형 n채널 IGBT의 단면도이며, 도 9의 B-B방향과 같은 방향에서 보았을 경우를 나타낸다. 도 20중, 도 10과 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
도 20에 나타내는 IGBT(350)에서는, 이미터측에, p형 베이스층(5)보다 폭(도 20에서는 좌우측 방향의 길이)이 좁고, p형 베이스층(5)보다도 깊게 매립 절연막(20)에 도달하지 않는 깊이의 p-층(30)이, p형 베이스층(5)의 저면에 접하도록 설치된다. 다른 구조는, 도 10의 IGBT(200)와 같다.
도 21은, 상기의 실시예 2에 따른 유전체 분리 횡형 IGBT(200)의 저항부하 스위칭 턴오프시(10.6㎲)의 전류분포(실선), 전계분포(파선) 및 공핍영역 경계선(일점쇄선)이며, 도 10의 단면도에 대응하고 있다.
또한 도 22는, 본 실시예 3에 따른 유전체 분리 횡형 IGBT(350)의 저항부하 스위칭 턴오프시(10.6㎲)의, 전류분포(실선), 전계분포(파선) 및 공핍영역 경계선(일점쇄선)이며, 도 20의 단면도에 대응하고 있다.
도 21을 보면, 매립 절연막을 구비한 유전체 분리 구조의 경우, 전류는, 매립 산화막의 바로 위의 n-층을 흐르는 것을 알 수 있다.
이 때문에, p형 베이스층의 하부에 p-층을 설치함으로써, 이미터측의 n-층에 도달한 홀 전류는, p-층 저부의 고전계부로 흘러들어가기 쉽다.
IGBT(350)를 도시한 도 22를 보면, n형 이미터층의 바로 아래를 흐르는 홀 전류가, IGBT(250)(도 21)에 비해 적어진다. 이 결과, IGBT(350)에서는, IGBT(250)에 비하여 기생 사이리스터가 동작하기 어려워져, 래치업 내량이 향상된다.
또한 IGBT(350)에서는, p-층의 폭이 p형 베이스층의 폭보다도 좁다. 이 때문에, 이미터측의 n-층에 도달한 홀 전류는, p-층 안을 거의 위쪽으로 이미터 전극으로 흘러, p-층을 포함하지 않는 IGBT(250)에 비하여, 하강 시간(tf)을 보다 단축할 수 있다.
이와 같이, 본 실시예에 따른 IGBT(300, 350)에서는, p형 베이스층의 하부에 p-층을 설치함으로써, 기생 사이리스터의 래치업을 방지하는 동시에, 하강 시간(tf)을 짧게 할 수 있다. 특히, 매립 절연막을 설치한 IGBT(350)에 있어서 현저한 효 과를 얻을 수 있다.
또한, p형 베이스층의 하부에 p-층을 설치하는 구조는, 종래 구조의 IGBT에 적용할 수 있으며, 동일한 효과를 얻을 수 있다.
실시예 4
도 23은, 전체가 400으로 도시하는 본 발명의 실시예 4에 따른 횡형 n채널 IGBT의 일부를 나타내는 상면도이며, p형 베이스층(5)안에 형성된 n형 이미터(n+)층(6)(이미터 전극과 접속 영역(이미터 콘택 영역))을 도시하고 있다.
도 23과 같이, IGBT(400)에서는, n형 이미터층(6)은, 바깥쪽에 복수의 돌기부(볼록부 영역)(16)를 포함한다. 도 23과 같이, 돌기부(16)의 폭(W2)은, 인접하는 돌기부(16)의 간격(W1)에 대하여, W1>W2의 관계를 가진다. 다른 구조는 상기의 IGBT(100)와 같다.
또한 도 24는, 도 23을 C-C방향으로 보았을 경우의 단면도이며, 도 25는, 도 23을 D-D방향으로 보았을 경우의 단면도이다. 도 24, 도 25에는, IGBT의 턴오프 시나 정상상태의 온 시에 있어서의 홀의 흐름도 병기하고 있다.
여기에서, 도 24에 기재한 단면도에 있어서의 n형 이미터층의 폭은, 도 1에 나타내는 IGBT(100)의 n형 이미터층(6)의 폭과 거의 같아지고 있다. 한편, 도 25에 기재한 단면도에 있어서의 n형 이미터층의 폭은, 도 1에 나타내는 IGBT(100)의 n형 이미터층(6)의 폭보다 좁아지고 있다.
도 25에서는, n형 이미터(n+)층의 폭이 좁고, n-층/p형 베이스층/n형 이미터 층에 의해 형성되는 기생 npn 바이폴러트랜지스터의 n형 이미터층 바로 아래의 p형 베이스층의 폭이 좁아지며, p형 베이스 영역의 베이스 저항이 작아진다. 이 결과, 기생 npn 바이폴러트랜지스터의 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n- 층/p형 베이스층/n형 이미터층으로 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
이와 같이, 본 실시예 4에 따른 IGBT(400)에서는, IGBT의 턴오프 시나 정상상태의 온 시에 있어서의 기생 사이리스터의 래치업 내량을 향상한다.
또한 IGBT(400)에 있어서, 돌기부(16)는 n형 이미터층(6)의 일부이며, 양자는 전기적으로 접속되고 있기 때문에, 이러한 구조를 채용해도, IGBT(200)보다 채널폭을 줄일 수 없다. 이 때문에, 일정한 게이트·이미터간 전압(VCE)을 인가한 상태에서 콜렉터·이미터간 전압(VCE)을 인가했을 때의, 콜렉터·이미터 전류(ICE)특성은, IGBT(100)와 같이 양호하게 된다.
또한 IGBT(400)에서는, n형 이미터층이 돌기부를 가지고, 또한 그 치수가 W1>W2(도 23참조)가 되고 있다. 즉, 도 26과 같이, 게이트 전극인출 배선을, 2개의 돌기부 사이에 배치함으로써, 종래 구조와 같이 게이트 전극인출 배선과 교차하는 n형 이미터층을 차단할 필요가 없어진다. 이에 따라 채널 폭을 줄이지 않고, 게이트 전극인출 배선의 배치가 가능하게 된다.
따라서, 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서 콜렉터·이미터간 전압(VCE)을 인가했을 때의, 콜렉터·이미터 전류(IcE)특성이 양호하게 된 다. 또한, 이러한 구조의 n형 이미터층은, 종래 구조의 IGBT에도 적용가능하다.
도 27은, 도 23에 나타내는 횡형 n채널 IGBT의 n형 이미터층에 대한, p형 이미터층(도 24, 25에서는 「p+」로 도면 안에 기재)의 배치를 나타내는 상면도이다.
도 27(a)과 같이, p형 이미터층은, n형 이미터층을 둘러싸는 띠모양이어도 된다.
또한 도 27(b), 도 27(c)과 같이, p형 이미터층은, n형 이미터층을 따른 고리 형상이어도 된다. 여기에서, (b)은 p형 이미터층과 n형 이미터층 사이에 소정의 간격을 설치한 형상이며, (c)는 p형 이미터층과 n형 이미터층이 접한 형상이다.
또한 도 27(d)과 같이, p형 이미터층은, n형 이미터층을 따라 불연속으로 늘어선 형상이어도 된다.
또한, 이러한 p형 이미터층의 형태는, 다른 실시예에 나타내는 p형 이미터층에도 적용할 수 있다.
실시예 5
도 28은, 전체가 500으로 도시하는 본 발명의 실시예 5에 따른 횡형 n채널 IGBT의 일부를 나타내는 상면도이며, n형 이미터층과 이미터 전극과의 접속 영역(이미터 콘택 영역)을 나타내고 있다. 또한 도 29는, 도 28의 IGBT(500)를 E-E방향으로 보았을 경우의 단면도이다.
본 실시예 5에 따른 IGBT(500)에서는, IGBT(400)(도 25)에 더해서, 도 28과 같이, n이미터층의 돌기부가 선단부를 가지고, T자형으로 함으로써, n형 이미터층 과 이미터 전극배선이 접촉하는 면적을 늘리고 있다. 다른 구조는, IGBT(400)와 같다.
IGBT(500)에서 새롭게 설치한 n형 이미터층은, 도 29와 같이, 폭(도 29의 가로방향의 길이)이 좁아지도록 형성되어 있다. 이 때문에, n-층/p형 베이스 영역/n이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터에 있어서, n형 이미터층 바로 아래의 p형 베이스 영역의 베이스 저항이 낮아진다. 이에 따라 기생 npn 바이폴러트랜지스터의 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n이미터층에 의해 형성되는 기생 사이리스터의 래치업도 방지할 수 있다. 이 결과, 횡형 n채널 IGBT(500)에 있어서, IGBT(500)의 턴오프시나 정상 상태의 ON시에 있어서, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.
또한, IGBT(500)에 있어서, n형 이미터층과 이미터 전극배선이 접촉하는 면적이 증가하므로, n형 이미터층과 이미터 전극배선 사이의 접촉 저항은 작아진다.
이와 같이, 본 실시예 5에 따른 횡형 n채널 IGBT(500)에서는, 실시예 4에 따른 IGBT에 대하여, n형 이미터층의 돌기부를 T자형으로 함으로써, n형 이미터층과 이미터 전극배선과의 접촉 면적의 증가를 도모하고, n형 이미터층과 이미터 전극배선과의 접촉저항을 낮게 하고 있다. 이 결과, 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서 콜렉터·이미터간 전압(VCE)을 인가했을 때, 콜렉터·이미터 전류(ICE)특성을 향상시킬 수 있다.
또한, 이러한 구조의 n형 이미터층은, 종래 구조의 IGBT에도 적용가능하다.
실시예 6
도 30은, 실시예 1에 따른 IGBT(150)를 2개 조합한, 전체가 600으로 나타내는 IGBT의 상면도이다. 또한 도 31은, IGBT(700)를 2개 조합한, 전체가 650으로 나타내는 IGBT의 상면도이다. 또한 도 32는, 도 30의 IGBT(600)를 F-F방향으로 보았을 경우의 단면도이다. 도 30, 도 31중, 도 2, 도 3과 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
도 30, 도 31에 사선에서 나타나 있는 바와 같이, 본 실시예 6에 따른 IGBT 600, 650에서는, 인접하는 2개의 단위 IGBT에 공통의 접선과 2개의 IGBT에 끼워진 영역이나, 인접하는 3개의 단위 IGBT에 끼워진 영역에, p형 이미터층(17)을 설치하고, p형 이미터층과 이미터 전극배선이 접촉하는 면적을 늘리고 있다.
이러한 구조에서는, n형 이미터층(6)에 비하여 상대적으로 p형 이미터층 7, 17이 넓어진다. 이 결과, p형 이미터층 7, 17과 이미터 배선과의 접촉저항을 줄일 수 있고, 도 32와 같이, 홀은, n형 이미터층의 바로 아래를 정체하지 않고, 원활하게, p형 이미터(p+)층과 이미터 배선(이미터 전극)과의 접촉 영역으로 흐른다. 이것은, 간접적으로, n형 이미터층 바로 아래의 p형 베이스 영역에서 베이스 저항이 저감되고 있기 때문이다.
이에 따라 n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 사이리스터의 래치업을 방지할 수 있다. 이 결과, 횡형 n채널 IGBT(600)에 있어서, IGBT(600)의 턴오프 시나 정상상태의 온 시에 있어서의, 기생 사이리스터의 래치업 내량이 향상한다.
실시예 7
도 33은, 전체가 1100으로 도시하는 본 발명의 실시예 7에 따른 횡형 n채널IGBT의 단면도이며, 도 1의 A-A방향과 같은 방향으로 보았을 경우를 나타낸다. 도 33중, 도 19와 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
본 실시예 7에 따른 IGBT(110O)(도 33참조)는, 실시예 3에 따른 IGBT(300)(도 19참조)에 비교하여, p형 이미터층(7)을 설치하지 않는 구조로 되어 있으며, 그 이외는 IGBT(300)와 동일구조로 되어 있다. IGBT(1100)에서는, p형 이미터를 설치하지 않고, p형 베이스층(5)이 p형 이미터를 겸한 구조로 되어 있다.
또한 도 34는, 전체가 1150으로 도시하는 본 발명의 실시예 7에 따른 다른 횡형 n채널 IGBT의 단면도이며, 도 1의 A-A방향과 같은 방향으로 보았을 경우를 나타낸다. 도 34중, 도 20과 동일한 부호는, 동일 또는 상당 개소를 나타낸다. IGBT(1150)의 구조는, IGBT(1100)의 구조에, 매립 절연막(20)을 더한 구조로 되어 있다.
본 실시예 7에 따른 IGBT(1150)(도 34참조)는, 실시예 3에 따른 IGBT(350)(도 20참조)에 비하여, p형 이미터층(7)을 설치하지 않는 이외는, IGBT(350)과 동일구조로 되어 있다. IGBT(1150)에 있어서도, p형 이미터를 설치하지 않고, p형 베이스층(5)이 p형 이미터를 겸하고 있다.
이와 같이, 본 실시예 7에 따른 IGBT 1100, 1150에서는, p형 베이스층의 하부에 p-층을 설치함으로써, 기생 사이리스터의 래치업을 방지하는 동시에, 하강 시간(tf)을 짧게 할 수 있다. 특히, 매립 절연막을 설치한 IGBT(1150)에 있어서 현저한 효과를 얻을 수 있다.
또한 p형 베이스층(5)이 p형 이미터를 겸하는 것에 의해 구조가 간단해 지고, 제조 공정을 간략화할 수 있다.
실시예 8
도 35는, 전체가 1200으로 도시하는 본 발명의 실시예 8에 따른 횡형 n채널 IGBT의 일부를 나타내는 상면도이며, p형 베이스층(5)안에 형성된 n형 이미터(n+)층(6)(이미터 전극과의 접속 영역(이미터 콘택 영역))을 도시하고 있다.
도 23에 나타내는 IGBT(400)와 같이, IGBT(1200)에서는, n형 이미터층(6)이, 바깥쪽에 복수의 돌기부(볼록부 영역)(16)를 포함하고, 돌기부(16)의 폭(W2)은, 인접하는 돌기부(16)의 간격(W1)에 대하여, W1>W2의 관계를 가진다.
도 36은, 도 35를 C-C방향으로 보았을 경우의 단면도이며, 도 37은, 도 35를 D-D방향으로 보았을 경우의 단면도이다.
본 실시예 8에 따른 IGBT(1200)(도 36, 도 37참조)는, 실시예 4에 따른 IGBT(400)(도 24, 도 25참조)에 비교하여, p형 이미터층을 설치하지 않는 구조로 되어 있으며, 그 이외는 IGBT(400)와 동일구조로 되어 있다. IGBT(1200)에서는, p형 이미터를 설치하지 않고, p형 베이스층(5)이 p형 이미터를 겸한 구조로 되어 있 다.
이러한 구조를 구비하는 것에 의해, 본 실시예 8에 따른 IGBT(1200)에서는, 상기의 IGBT(400)와 거의 동일한 효과를 얻을 수 있다. 덧붙여서, p형 베이스층(5)이 p형 이미터를 겸하는 것에 의해 구조가 간단해 지고, 제조 공정을 간략화할 수 있다.
즉, 도 37에서는, n형 이미터(n+)층의 폭이 좁아지고 있기 때문에, n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터의 n형 이미터층 바로 아래의 p형 베이스층의 폭이 좁아지고, p형 베이스 영역의 베이스 저항이 작아진다. 이 결과, 기생 npn 바이폴러트랜지스터의 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 사이리스터의 래치업을 방지할 수 있다.
이와 같이, 본 실시예 8에 따른 IGBT(1200)에서는, IGBT(400)와 마찬가지로, IGBT의 턴오프 시나 정상상태의 온 시에 있어서의 기생 사이리스터의 래치업 내량이 향상된다.
실시예 9
도 38은, 전체가 1300으로 도시하는 본 발명의 실시예 9에 따른 횡형 n채널 IGBT의 일부를 나타내는 상면도이며, n형 이미터층과 이미터 전극과의 접속 영역(이미터 콘택 영역)을 나타내고 있다. 또한 도 39는, 도 38의 IGBT(1300)를 E-E방향으로 보았을 경우의 단면도이다.
본 실시예 9에 따른 IGBT(1300)(도 38, 도 39참조)는, 실시예 5에 따른 IGBT(500)(도 28, 도 29참조)에 비교하여, p형 이미터층을 설치하지 않는 구조로 되어 있으며, 그 이외는 IGBT(500)와 동일구조로 되어 있다. IGBT(1300)에서는, p형 이미터를 설치하지 않고, p형 베이스층이 p형 이미터를 겸한 구조로 되어 있다.
이러한 구조를 구비하는 것에 의해, 본 실시예 9에 따른 IGBT(1300)에서는, 상기의 IGBT(500)와 거의 동일한 효과를 얻을 수 있다. 덧붙여, p형 베이스층(5)이 p형 이미터를 겸하는 것에 의해 구조가 간단해지고, 제조 공정이 간략화된다.
즉, IGBT(1300)에서는, 실시예 4에 따른 IGBT에 대하여, n형 이미터층의 돌기부를 T자형으로 함으로써, n형 이미터층과 이미터 전극배선 접촉 면적의 증가를 도모하고, n형 이미터층과 이미터 전극배선과의 접촉저항을 낮게 하고 있다. 이 결과, 일정한 게이트·이미터간 전압(VGE)을 인가한 상태에서 콜렉터·이미터간 전압(VCE)을 인가했을 때, 콜렉터·이미터간 전류(ICE)특성을 향상시킬 수 있다.
실시예 10
도 40은, 전체가 1400으로 도시하는 본 실시예 10에 따른 횡형 n채널 IGBT의 일부를 나타내는 상면도이며, 도 30과 동일한 부호는, 동일 또는 상당 개소를 나타낸다. 도 41 ∼ 도 43은, 도 40의 부호A의 부분을 확대한 확대도이다.
본 실시예 10에 따른 IGBT(1400)있어서, 인접하는 2개의 단위 IGBT에 공통 접선과 2개의 IGBT에 끼워진 영역에 p형 이미터층(17)을 배치하고, p형 이미터층과 이미터 전극배선이 접촉하는 영역(이미터 콘택 영역)의 면적을 늘리고 있다(도 41 ∼43안에 이미터 콘택 영역을 나타낸다). 이에 따라 상기의 실시예 6에 따른 IGBT(650)(도 31참조)와 동일한 효과를 얻을 수 있다.
즉, n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 사이리스터의 래치업을 방지할 수 있다. 이 결과, 횡형 n채널 IGBT(1400)에 있어서, IGBT(1400)의 턴오프 시나 정상상태의 온 시에 있어서, 기생 사이리스터의 래치업 내량이 향상한다.
도 40, 도 41과 같이, IGBT(400)에 있어서, n형 이미터층(6)은 p형 베이층을 따라 불연속으로 배치해도 된다. 또 도시하지 않지만, n형 이미터층은 무단 형상의 연속 배치로 해도 된다.
또한 도 42과 같이, IGBT(1400)에 있어서, n형 이미터층(6)은 바깥쪽에 복수의 돌기부(볼록부 영역)를 구비한 무단 형상의 구조이어도 된다.
도 43과 같이, 도 42의 구조에 대하여, p형 이미터층(7)을 설치하지 않는 구조로 해도 된다.
이와 같이, 본 실시예에 따른 IGBT(1400)에 설치한 p형 이미터층(17)은, n형 이미터층(6)의 형상이나, p형 이미터층(7)의 유무에 관계없이 형성할 수 있으며. 이에 따라 IGBT(1400)에 있어서, 턴오프 시나 정상상태의 온 시에 있어서의 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.
도 44는, 전체가 1500으로 나타내는 본 발명의 10에 따른, 다른 횡형 n채널 IGBT의 상면도이며, 도 30과 동일 부호는 동일 또는 상당 개소를 나타낸다.
도 45∼도 47은 도 44의 부호 B의 부분을 확대한 확대도이다.
IGBT(1500)에서는, 인접하는 2개의 단위 IGBT에 공통의 접선과 2개의 IGBT에 끼워진 영역이나, 인접하는 3개의 단위 IGBT에 끼워진 영역에, p형 이미터층(17)을 설치하여, p형 이미터층과 이미터 전극배선이 접촉하는 영역(이미터 콘택 영역)의 면적을 늘리고 있다(도 45∼47안에 이미터 콘택 영역을 나타낸다). 이에 따라 상기의 실시예 6에 따른 IGBT(600)(도 30참조)와 동일한 효과를 얻을 수 있다.
즉, n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 사이리스터의 래치업을 방지할 수 있다. 이 결과, 횡형 n채널 IGBT(1500)에 있어서, IGBT(1500)의 턴오프 시나 정상상태의 온 시에 있어서의, 기생 사이리스터의 래치업 내량이 향상된다.
도 44, 도 45와 같이, IGBT(1500)에 있어서, n형 이미터층(6)은, p형 베이스층(5)을 따라 불연속에 배치해도 좋다. 또한 도시하지 않지만, 무단 형상의 연속 배치로 해도 된다.
또한 도 46과 같이, IGBT(1500)에 있어서, n형 이미터층(6)은, 바깥 쪽에 복수의 돌기부(볼록부 영역)를 구비한 무단 형상의 구조로 해도 된다.
또한 도 47과 같이, 도 46의 구조에 대하여, p형 이미터층(7)을 설치하지 않는 구조로 해도 된다.
이러한 구조에서는, n형 이미터층(6)에 비교하여 상대적으로 p형 이미터층 7, 17이 넓어진다. 이 결과, p형 이미터층 7, 17과 이미터 배선과의 접촉저항을 저감할 수 있고, 도 48(도 46을 H-H방향으로 보았을 경우의 단면도)과 같이, 홀은, n형 이미터층의 바로 아래를 정체하지 않고, 원활하게, p형 이미터(p+)층과 이미터 배선(이미터 전극)과의 접촉 영역으로 흐른다. 이것은, 간접적으로, n형 이미터층 바로 아래의 p형 베이스 영역에서 베이스 저항이 저감되고 있기 때문이다.
이에 따라 n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 npn 바이폴러트랜지스터 동작이 억제되고, p형 콜렉터층/n형 버퍼층/n-층/p형 베이스층/n형 이미터층에 의해 형성되는 기생 사이리스터의 래치업을 방지할 수 있다. 이 결과, 횡형 n채널 IGBT(1500)에 있어서, IGBT(1500)의 턴오프 시나 정상상태의 온 시에 있어서의, 기생 사이리스터의 래치업 내량이 향상한다.
또한, 실시예 1∼10에서는, 횡형 n채널 IGBT에 관하여 설명했지만, 본 발명은, 횡형 p채널 IGBT에 관해서도 적용할 수 있다. 이 경우, 상기 실시예 1∼10의 설명중의 p형과 n형이 서로 바뀐다.
또, 본 발명은, 횡형 MOSFET나, 그 밖의 MOS게이트 구조를 가지는 횡형 디바이스에도 적용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 IGBT의 상면도이다.
도 2는 본 발명의 실시예 1에 따른 IGBT의 단면도이다.
도 3은 본 발명의 실시예 1에 따른 다른 IGBT의 상면도이다.
도 4는 본 발명의 실시예 1에 따른 IGBT에 포함되는 단위 IGBT의 개수와 총 채널 폭과의 관계이다.
도 5는 본 발명의 실시예에 따른 IGBT 위에, 종래 구조의 IGBT의 채널 영역을 겹쳐 그린 것이다.
도 6은 본 발명의 실시예 1에 따른 IGBT와, 종래 구조의 IGBT와의 표면적을 비교한 그래프이다.
도 7은 본 발명의 실시예 1에 따른 IGBT와, 종래 구조의 IGBT와의 표면적을 비교한 그래프이다.
도 8은 본 발명의 실시예 1에 따른 IGBT의, 콜렉터·이미터 전압(VCE)과 콜렉터·이미터 전류(ICE)와의 관계를 나타낸다.
도 9는 본 발명의 실시예 2에 따른 IGBT의 상면도이다.
도 10은 본 발명의 실시예 2에 따른 IGBT의 단면도이다.
도 11은 본 발명의 실시예 2에 따른 다른 IGBT의 상면도이다.
도 12는 본 발명의 실시예 2에 따른 IGBT의 턴오프 파형을 나타낸다.
도 13은 본 발명의 실시예 1에 따른 IGBT의, 저항부하 스위칭 턴오프시의 전 위분포, 전류분포 및 공핍영역 경계선을 나타낸다.
도 14는 본 발명의 실시예 1에 따른 IGBT의, 저항부하 스위칭 턴오프시의 홀의 분포를 나타낸다.
도 15는 본 발명의 실시예 1에 따른 IGBT의, 저항부하 스위칭 턴오프시의 홀 분포, 전자분포 및 평형상태에서의 농도분포를 나타낸다.
도 16은 본 발명의 실시예 2에 따른 IGBT의, 저항부하 스위칭 턴오프시의 전위분포, 전류분포 및 공핍영역 경계선을 나타낸다.
도 17은 본 발명의 실시예 2에 따른 IGBT의, 저항부하 스위칭 턴오프시의 홀의 분포를 나타낸다.
도 18은 본 발명의 실시예 2에 따른 IGBT의, 저항부하 스위칭 턴오프시의 홀 분포, 전자분포 및 평형상태에서의 농도분포를 나타낸다.
도 19는 본 발명의 실시예 3에 따른 IGBT의 단면도이다.
도 20은 본 발명의 실시예 3에 따른 다른 IGBT의 단면도이다.
도 21은 본 발명의 실시예 2에 따른 IGBT의, 저항부하 스위칭 턴오프시의 전계분포, 전류분포 및 공핍영역 경계선을 나타낸다.
도 22는 본 발명의 실시예 3에 따른 IGBT의, 저항부하 스위칭 턴오프시의 전계분포, 전류분포 및 공핍영역 경계선을 나타낸다.
도 23은 본 발명의 실시예 4에 따른 IGBT의 일부를 나타내는 상면도이다.
도 24는 본 발명의 실시예 4에 따른 IGBT의 단면도이다.
도 25는 본 발명의 실시예 4에 따른 IGBT의 단면도이다
도 26은 본 발명의 실시예 4에 따른 IGBT의 일부를 나타내는 상면도이다.
도 27은 본 발명의 실시예 4에 따른 IGBT의 p형 이미터층의 배치를 나타내는 상면도이다.
도 28은 본 발명의 실시예 5에 따른 IGBT의 일부를 나타내는 상면도이다.
도 29는 본 발명의 실시예 5에 따른 IGBT의 단면도이다.
도 30은 본 발명의 실시예 6에 따른 IGBT의 상면도이다.
도 31은 본 발명의 실시예 6에 따른 다른 IGBT의 상면도이다.
도 32는 본 발명의 실시예 6에 따른 IGBT의 단면도이다.
도 33은 본 발명의 실시예 7에 따른 IGBT의 단면도이다.
도 34는 본 발명의 실시예 7에 따른 다른 IGBT의 단면도이다.
도 35는 본 발명의 실시예 8에 따른 IGBT의 일부를 나타내는 상면도이다.
도 36은 본 발명의 실시예 8에 따른 IGBT의 단면도이다.
도 37은 본 발명의 실시예 8에 따른 IGBT의 단면도이다.
도 38은 본 발명의 실시예 9에 따른 IGBT의 p형 이미터층의 배치를 나타내는 상면도이다.
도 39는 본 발명의 실시예 9에 따른 IGBT의 단면도이다.
도 40은 본 발명의 실시예 10에 따른 IGBT의 상면도이다.
도 41은 본 발명의 실시예 10에 따른 IGBT의 확대도이다.
도 42는 본 발명의 실시예 10에 따른 IGBT의 확대도이다.
도 43은 본 발명의 실시예 10에 따른 IGBT의 확대도이다.
도 44는 본 발명의 실시예 10에 따른 다른 IGBT의 상면도이다.
도 45는 본 발명의 실시예 10에 따른 다른 IGBT의 확대도이다.
도 46은 본 발명의 실시예 10에 따른 다른 IGBT의 확대도이다.
도 47은 본 발명의 실시예 10에 따른 다른 IGBT의 확대도이다.
도 48은 본 발명의 실시예 10에 따른 IGBT의 단면도이다.
도 49는 종래의 IGBT의 상면도이다.
도 50은 종래의 IGBT의 단면도이다.
도 51은 종래의 IGBT의 콜렉터·이미터 전압(VCE)과 콜렉터·이미터 전류(ICE)와의 관계를 나타낸다.
도 52는 종래의 IGBT의 턴오프 파형을 나타낸다.
[도면의 주요부분에 대한 부호의 설명]
1 : p형 기판 2 : n-층
3 : 버퍼층 4 : p형 콜렉터층
5 : p형 베이스층 6 : n형 이미터층
7 : p형 이미터층 8 : 필드 산화막
9 : 게이트 산화막 10 : 게이트 배선
11 : 보호막 12 : 게이트 전극
13 : 이미터 전극 14 : 콜렉터 전극
15 : 채널 영역 100 : 반도체장치

Claims (4)

  1. 제1도전형의 반도체기판과,
    상기 반도체기판위에 설치된 제2도전형의 반도체영역과,
    상기 반도체영역 안에 설치된 제1도전형의 콜렉터층과,
    상기 반도체영역 안에, 상기 콜렉터층으로부터 간격을 두고 설치된 제1도전형의 베이스층과,
    상기 베이스층 안에 설치된, 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 콜렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역에서 제어하는 횡형의 반도체장치로서,
    상기 제1이미터층이, 무단 형상의 본체영역과 상기 본체영역으로부터 돌출한 볼록부 영역으로 이루어지고, 인접한 2개의 상기 볼록부 영역의 간격(W1)이, 상기 볼록부 영역의 폭(W2)보다 크며(W1>W2), 상기 볼록부 영역에 있어서 이미터 전극과 접속된 것을 특징으로 하는 반도체장치.
  2. 반도체기판과,
    상기 반도체기판위에 설치된 제2도전형의 반도체영역과,
    상기 반도체영역 안에 설치된 제1도전형의 콜렉터층과,
    상기 반도체영역 안에, 상기 콜렉터층으로부터 간격을 두고 상기 콜렉터층을 둘러싸도록 설치된 무단 형상의 제1도전형의 베이스층과,
    상기 베이스층 안에 설치된, 무단 형상의 제2도전형의 제1이미터층을 포함하고, 상기 제1이미터층과 상기 콜렉터층 사이의 캐리어의 이동을, 상기 베이스층에 형성되는 채널 영역에서 제어하는 횡형의 반도체장치로서,
    상기 반도체기판과 상기 반도체영역과의 사이에 절연막이 더 설치되고,
    상기 제1이미터층이, 무단 형상의 본체영역과 상기 본체영역으로부터 돌출한 볼록부 영역으로 이루어지고, 인접한 2개의 상기 볼록부 영역의 간격(W1)이, 상기 볼록부 영역의 폭(W2)보다 크며(W1>W2), 상기 볼록부 영역에 있어서 이미터 전극과 접속된 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 볼록부 영역의 단부에, 상기 본체영역의 접선방향으로 연장한 단부영역을 포함하고, 상기 단부영역이 상기 이미터 전극과 접속된 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 베이스층 안에, 상기 제1이미터층을 둘러싸도록, 제1도전형의 제2이미터층이 설치된 것을 특징으로 하는 반도체장치.
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