JP2002083964A - 半導体素子及びこれを用いた半導体装置と変換器 - Google Patents
半導体素子及びこれを用いた半導体装置と変換器Info
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】 （修正有）
【課題】半導体装置の大容量化を図る場合に、複数半導
体素子の並列接続時におけるスイッチング動作を安定化
し、かつ、半導体素子内部での不均一動作を抑える。 【解決手段】半導体素子内部に外付けチップ抵抗と同等
の効果を有するゲート抵抗としてゲート制御配線膜２２
に接続する制御配線電極膜３２と制御電極３３との間に
ポリシリコンやセラミック材料からなる高電気抵抗領域
４０を内蔵する。
体素子の並列接続時におけるスイッチング動作を安定化
し、かつ、半導体素子内部での不均一動作を抑える。 【解決手段】半導体素子内部に外付けチップ抵抗と同等
の効果を有するゲート抵抗としてゲート制御配線膜２２
に接続する制御配線電極膜３２と制御電極３３との間に
ポリシリコンやセラミック材料からなる高電気抵抗領域
４０を内蔵する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に均一なスイッチング動作に優れた半導体素子及
びこれを用いた半導体装置並びに電力変換器に関する。
り、特に均一なスイッチング動作に優れた半導体素子及
びこれを用いた半導体装置並びに電力変換器に関する。
【０００２】
【従来の技術】近年、省エネルギー等の推進のため、半
導体パワーデバイスのインバータ装置等への適用が進め
られている。特に高い耐電圧性能を有する半導体素子の
開発も進められており、最近では絶縁ゲート型バイポー
ラトランジスタ（以降ＩＧＢＴと記す）やＭＯＳＦＥＴ
等の半導体素子が広く用いられている。また、半導体装
置の電流容量を向上させる場合には、上記の半導体素子
を複数、並列接続して所望の大きな電流容量を得ること
が行われている。
導体パワーデバイスのインバータ装置等への適用が進め
られている。特に高い耐電圧性能を有する半導体素子の
開発も進められており、最近では絶縁ゲート型バイポー
ラトランジスタ（以降ＩＧＢＴと記す）やＭＯＳＦＥＴ
等の半導体素子が広く用いられている。また、半導体装
置の電流容量を向上させる場合には、上記の半導体素子
を複数、並列接続して所望の大きな電流容量を得ること
が行われている。
【０００３】上記のように複数の半導体素子を並列に接
続する場合に、半導体素子間で特性にバラツキがあると
素子の均一動作が難しく、素子の破壊が生じる。これら
の問題に対して、日本国特許第02608451号公報では、制
御端子に外付けチップ抵抗を接続して、半導体素子の均
一動作を図る方法が開示されている。さらに、各々の制
御電極同士も並列接続されるが、スイッチング動作時に
は配線のインダクタンスによって過渡的に制御電流振動
が生じ、素子の誤動作や、最悪の場合は素子の破壊が生
じる。これを抑制する目的で素子の制御電極と外部端子
との間に外付けチップ抵抗を接続することが行われてい
る。
続する場合に、半導体素子間で特性にバラツキがあると
素子の均一動作が難しく、素子の破壊が生じる。これら
の問題に対して、日本国特許第02608451号公報では、制
御端子に外付けチップ抵抗を接続して、半導体素子の均
一動作を図る方法が開示されている。さらに、各々の制
御電極同士も並列接続されるが、スイッチング動作時に
は配線のインダクタンスによって過渡的に制御電流振動
が生じ、素子の誤動作や、最悪の場合は素子の破壊が生
じる。これを抑制する目的で素子の制御電極と外部端子
との間に外付けチップ抵抗を接続することが行われてい
る。
【０００４】
【発明が解決しようとする課題】上記の場合、半導体装
置の大容量化を図ろうとする場合、並列接続される半導
体素子数が増えると、各半導体素子に接続される外付け
チップ抵抗の数も増大するため、製造プロセスの複雑化
やコストが上昇するという問題があった。
置の大容量化を図ろうとする場合、並列接続される半導
体素子数が増えると、各半導体素子に接続される外付け
チップ抵抗の数も増大するため、製造プロセスの複雑化
やコストが上昇するという問題があった。
【０００５】本発明は、上記問題点を考慮してなされた
ものであり、複数半導体素子の並列接続時に於けるスイ
ッチング動作を安定化し、かつ、半導体素子内部での不
均一動作を抑えた、高信頼な半導体素子及びこれを用い
た半導体装置と電力変換器を提供することにある。
ものであり、複数半導体素子の並列接続時に於けるスイ
ッチング動作を安定化し、かつ、半導体素子内部での不
均一動作を抑えた、高信頼な半導体素子及びこれを用い
た半導体装置と電力変換器を提供することにある。
【０００６】
【課題を解決するための手段】本発明による半導体素子
においては、外付けチップ抵抗と同等の効果を有するゲ
ート抵抗を、半導体素子に内蔵させる。
においては、外付けチップ抵抗と同等の効果を有するゲ
ート抵抗を、半導体素子に内蔵させる。
【０００７】より具体的には、半導体基板の一方の主表
面上に、半導体素子の通電動作に関与する半導体能動領
域と、半導体基板から絶縁されて半導体能動領域を制御
する制御配線と、制御配線と電気的に接続され、かつ外
部制御端子と接続するために設けられた制御電極が設け
られる。さらに、制御配線と制御電極との接続間に電気
抵抗領域を有し、かつ電気抵抗領域と制御配線の接続位
置を基準とした場合の電気抵抗領域側の抵抗値が、制御
配線側の最大の配線抵抗値よりも大きくなる構造とす
る。
面上に、半導体素子の通電動作に関与する半導体能動領
域と、半導体基板から絶縁されて半導体能動領域を制御
する制御配線と、制御配線と電気的に接続され、かつ外
部制御端子と接続するために設けられた制御電極が設け
られる。さらに、制御配線と制御電極との接続間に電気
抵抗領域を有し、かつ電気抵抗領域と制御配線の接続位
置を基準とした場合の電気抵抗領域側の抵抗値が、制御
配線側の最大の配線抵抗値よりも大きくなる構造とす
る。
【０００８】さらに、電気抵抗領域の一端が制御電極に
接続され、他の一端が低抵抗配線を介して複数の制御配
線端部と接続される構造とすることが、半導体内部の均
一動作という点でより好ましい。
接続され、他の一端が低抵抗配線を介して複数の制御配
線端部と接続される構造とすることが、半導体内部の均
一動作という点でより好ましい。
【０００９】本発明によれば、半導体素子内部にゲート
抵抗を内蔵させることで、半導体素子間の不均一動作を
抑制することが出来る。また、半導体素子内部の動作も
均一性が向上する。
抵抗を内蔵させることで、半導体素子間の不均一動作を
抑制することが出来る。また、半導体素子内部の動作も
均一性が向上する。
【００１０】
【発明の実施の形態】以下、図面を用いて本発明を詳細
に説明する。ただし、本発明は下記実施例に限定される
ものではない。
に説明する。ただし、本発明は下記実施例に限定される
ものではない。
【００１１】図２は本発明を実施したプレーナ型ＩＧＢ
Ｔの一部断面及び表面鳥瞰図である。シリコンで形成さ
れたｎ型半導体基板１の一方の表面にはｐ導電型半導体
層１１及びｎ型半導体層１２が形成されている。このｎ
型半導体基板１の表面には、隣り合ったｐ型半導体層１
１の間に挟まれる形で、シリコン酸化物(ＳｉＯ2）で形
成されたゲート酸化膜２１及び多結晶シリコンで形成さ
れた制御配線膜２２が形成される。このゲート酸化膜２
１及び制御配線膜２２の全面を被うように、りんガラス
（ＰＳＧ）で層間絶縁膜２３が形成される。さらにこれ
らを被い、ｐ導電型半導体層１１及びｎ型半導体層１２
の露出面に接触した形で、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金により構成されるエミッタ電極膜３０を形成す
る。ここで、エミッタ電極膜に接続されて半導体素子の
通電動作に寄与する部分を、半導体能動領域と呼ぶ。
Ｔの一部断面及び表面鳥瞰図である。シリコンで形成さ
れたｎ型半導体基板１の一方の表面にはｐ導電型半導体
層１１及びｎ型半導体層１２が形成されている。このｎ
型半導体基板１の表面には、隣り合ったｐ型半導体層１
１の間に挟まれる形で、シリコン酸化物(ＳｉＯ2）で形
成されたゲート酸化膜２１及び多結晶シリコンで形成さ
れた制御配線膜２２が形成される。このゲート酸化膜２
１及び制御配線膜２２の全面を被うように、りんガラス
（ＰＳＧ）で層間絶縁膜２３が形成される。さらにこれ
らを被い、ｐ導電型半導体層１１及びｎ型半導体層１２
の露出面に接触した形で、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金により構成されるエミッタ電極膜３０を形成す
る。ここで、エミッタ電極膜に接続されて半導体素子の
通電動作に寄与する部分を、半導体能動領域と呼ぶ。
【００１２】また、これらの領域を取り囲むように環状
のｐ+ 型半導体層１３及びｎ+ 型半導体層１４が形成さ
れる。ｎ型半導体基板１の表面には、ｐ+ 型半導体層１
３及びｎ+ 型半導体層１４の間に隣接してＳｉＯ2 によ
るフィールド酸化膜２４が形成される。さらにフィール
ド酸化膜２４の間でｐ+ 型半導体層１３及びｎ+ 型半導
体層１４に接するように、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金で金属層３１が形成される。これらの領域は特
にターミネーション領域と呼ぶ。
のｐ+ 型半導体層１３及びｎ+ 型半導体層１４が形成さ
れる。ｎ型半導体基板１の表面には、ｐ+ 型半導体層１
３及びｎ+ 型半導体層１４の間に隣接してＳｉＯ2 によ
るフィールド酸化膜２４が形成される。さらにフィール
ド酸化膜２４の間でｐ+ 型半導体層１３及びｎ+ 型半導
体層１４に接するように、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金で金属層３１が形成される。これらの領域は特
にターミネーション領域と呼ぶ。
【００１３】また、制御配線膜２２を被う層間絶縁膜２
３の一部に開口部を設け、隣接するエミッタ電極膜とは
絶縁されて制御配線膜２２の露出部に接続するように、
Ｓｉを１〜３ｗｔ％含有するＡｌ合金で制御配線電極膜
３２が形成される。この制御配線電極膜３２が接続され
た部分の制御配線膜２２は、それ以外の部分に比べて配
線抵抗が低くなることから、半導体能動領域内に所定の
間隔で形成して、半導体能動領域全体の単位素子への信
号の伝達が均等になる。なお、半導体領域の動作を制御
するための制御配線は、制御配線膜２２と制御配線電極
膜３２との複合構造であっても良い。また、制御配線膜
２２と外部端子との接続を行うために、隣接するエミッ
タ電極膜とは絶縁されて、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金で制御電極３３が形成される。さらに、制御電
極３３と制御配線膜２２との間には、多結晶シリコンで
形成された電気抵抗領域４０が接続される。また、ｎ型
半導体基板１の他方の表面には、ｐ導電型半導体層２を
有しており、このｐ導電型半導体層２の露出した表面に
は裏面電極膜３が接続して形成されている。ここで、本
実施例では電気抵抗領域４０を個別に設けて形成してい
るが、例えば制御配線電極膜３２を接続しない制御配線
膜２２の一部を利用してもかまわない。なお本実施例に
おいて、電気抵抗領域４０と制御配線膜２２との接続位
置を基準位置とした場合に、制御電極３３までの電気抵
抗値が、制御配線膜２２の配線抵抗値の最大値より大き
くなるように、電気抵抗領域４０を設けている。ここで
配線抵抗値とは、基準位置と、アクティブ領域のある位
置との間における、制御配線膜２２の電気抵抗値であ
る。
３の一部に開口部を設け、隣接するエミッタ電極膜とは
絶縁されて制御配線膜２２の露出部に接続するように、
Ｓｉを１〜３ｗｔ％含有するＡｌ合金で制御配線電極膜
３２が形成される。この制御配線電極膜３２が接続され
た部分の制御配線膜２２は、それ以外の部分に比べて配
線抵抗が低くなることから、半導体能動領域内に所定の
間隔で形成して、半導体能動領域全体の単位素子への信
号の伝達が均等になる。なお、半導体領域の動作を制御
するための制御配線は、制御配線膜２２と制御配線電極
膜３２との複合構造であっても良い。また、制御配線膜
２２と外部端子との接続を行うために、隣接するエミッ
タ電極膜とは絶縁されて、Ｓｉを１〜３ｗｔ％含有する
Ａｌ合金で制御電極３３が形成される。さらに、制御電
極３３と制御配線膜２２との間には、多結晶シリコンで
形成された電気抵抗領域４０が接続される。また、ｎ型
半導体基板１の他方の表面には、ｐ導電型半導体層２を
有しており、このｐ導電型半導体層２の露出した表面に
は裏面電極膜３が接続して形成されている。ここで、本
実施例では電気抵抗領域４０を個別に設けて形成してい
るが、例えば制御配線電極膜３２を接続しない制御配線
膜２２の一部を利用してもかまわない。なお本実施例に
おいて、電気抵抗領域４０と制御配線膜２２との接続位
置を基準位置とした場合に、制御電極３３までの電気抵
抗値が、制御配線膜２２の配線抵抗値の最大値より大き
くなるように、電気抵抗領域４０を設けている。ここで
配線抵抗値とは、基準位置と、アクティブ領域のある位
置との間における、制御配線膜２２の電気抵抗値であ
る。
【００１４】このように、電気抵抗領域を半導体素子に
作り込むことで、外付け部品の実装工数の増加が無く、
外付けチップ抵抗部品も不要となるため、並列動作に優
れた半導体素子を低コストで得ることができる。電気抵
抗領域の材質として多結晶シリコンを用いる場合、電気
抵抗領域の幅や厚みなどの形状を調節すれば所望の抵抗
値を得ることができる。この他、ＴｉＳｉ2，ＭｏＳ
ｉ2，ＷＳｉ2 等のシリサイド系材料や、ＲｕＯ2，Ｓｎ
Ｏ2，Ｔａ−Ｎ，Ｔａ−Ｓｉ等のセラミックス材料を用
いることももちろん可能である。さらには、半導体基体
中に不純物を拡散して形成した半導体層を電気抵抗領域
として用いることもできる。
作り込むことで、外付け部品の実装工数の増加が無く、
外付けチップ抵抗部品も不要となるため、並列動作に優
れた半導体素子を低コストで得ることができる。電気抵
抗領域の材質として多結晶シリコンを用いる場合、電気
抵抗領域の幅や厚みなどの形状を調節すれば所望の抵抗
値を得ることができる。この他、ＴｉＳｉ2，ＭｏＳ
ｉ2，ＷＳｉ2 等のシリサイド系材料や、ＲｕＯ2，Ｓｎ
Ｏ2，Ｔａ−Ｎ，Ｔａ−Ｓｉ等のセラミックス材料を用
いることももちろん可能である。さらには、半導体基体
中に不純物を拡散して形成した半導体層を電気抵抗領域
として用いることもできる。
【００１５】図３には本発明を実施した半導体素子の平
面図を示す。図３（ａ）は制御電極３３を半導体素子の
コーナー部分に配置し、制御配線膜２２との間に電気抵
抗領域４０を設けた場合の平面図である。図３（ｂ）は
制御電極３３を半導体素子のある一辺の中央部に配置し
た場合の平面図である。図３（ｃ）は制御電極３３を中
央に配置した場合の平面図である。この時、制御電極に
入力されたゲート信号は各電気抵抗領域を通って制御配
線によりチップ全体へ分配され、半導体能動領域に伝え
られる。
面図を示す。図３（ａ）は制御電極３３を半導体素子の
コーナー部分に配置し、制御配線膜２２との間に電気抵
抗領域４０を設けた場合の平面図である。図３（ｂ）は
制御電極３３を半導体素子のある一辺の中央部に配置し
た場合の平面図である。図３（ｃ）は制御電極３３を中
央に配置した場合の平面図である。この時、制御電極に
入力されたゲート信号は各電気抵抗領域を通って制御配
線によりチップ全体へ分配され、半導体能動領域に伝え
られる。
【００１６】図１は本発明を実施したプレーナ型ＩＧＢ
Ｔの断面・鳥瞰図であり、電気抵抗領域４０と制御配線
膜２２とが接続される複数の箇所同士を、Ｓｉを１〜３
wt％含有するＡｌ合金により構成される低抵抗配線４１
で一体に接続したものである。この場合ゲート信号は、
電気抵抗領域４０から各制御配線膜２２に伝わる際に低
抵抗配線４１で一旦均一化されるため、各半導体能動領
域の動作もより均一化することができる。
Ｔの断面・鳥瞰図であり、電気抵抗領域４０と制御配線
膜２２とが接続される複数の箇所同士を、Ｓｉを１〜３
wt％含有するＡｌ合金により構成される低抵抗配線４１
で一体に接続したものである。この場合ゲート信号は、
電気抵抗領域４０から各制御配線膜２２に伝わる際に低
抵抗配線４１で一旦均一化されるため、各半導体能動領
域の動作もより均一化することができる。
【００１７】図１の等価回路を図４（ａ），図４（ｂ）
に、図２の等価回路を図４（ｃ）に示す。ｒｇ１，ｒｇ
２，ｒｇ３，ｒｇ４はそれぞれ電気抵抗領域を表す。ま
た、ｉｇｂｔ１，ｉｇｂｔ２，ｉｇｂｔ３，ｉｇｂｔ４
は、同一チップ内にあってそれぞれ主としてｒｇ１，ｒ
ｇ２，ｒｇ３，ｒｇ４を通るゲート信号により制御され
る単位素子の集まりを表す。図２のように低抵抗配線４
１が無い場合、例えば製造条件の変動などでｒｇ１が規
定の抵抗値から変化した場合には、ｒｇ１が接続される
ｉｇｂｔ１ではほかのｉｇｂｔ２，ｉｇｂｔ３，ｉｇｂ
ｔ４と比べて動作にばらつきが生じることがある。一
方、図１のように低抵抗配線４１を設けた場合、図４
（ａ）のように高電気抵抗領域ｒｇ１，ｒｇ２，ｒｇ
３，ｒｇ４は図１に示した低抵抗配線４１により一旦並
列接続された後、それぞれのｉｇｂｔ１，ｉｇｂｔ２，
ｉｇｂｔ３，ｉｇｂｔ４に分配して接続される。この場
合、例えばｒｇ１の抵抗値が規定からずれていたとして
もｉｇｂｔ１の動作だけがずれることはなく、各ｉｇｂ
ｔには合成抵抗Ｒｇが接続されたものとして動作する
（図４（ｂ））ため、半導体素子内部での動作不均一を
抑制することができる。
に、図２の等価回路を図４（ｃ）に示す。ｒｇ１，ｒｇ
２，ｒｇ３，ｒｇ４はそれぞれ電気抵抗領域を表す。ま
た、ｉｇｂｔ１，ｉｇｂｔ２，ｉｇｂｔ３，ｉｇｂｔ４
は、同一チップ内にあってそれぞれ主としてｒｇ１，ｒ
ｇ２，ｒｇ３，ｒｇ４を通るゲート信号により制御され
る単位素子の集まりを表す。図２のように低抵抗配線４
１が無い場合、例えば製造条件の変動などでｒｇ１が規
定の抵抗値から変化した場合には、ｒｇ１が接続される
ｉｇｂｔ１ではほかのｉｇｂｔ２，ｉｇｂｔ３，ｉｇｂ
ｔ４と比べて動作にばらつきが生じることがある。一
方、図１のように低抵抗配線４１を設けた場合、図４
（ａ）のように高電気抵抗領域ｒｇ１，ｒｇ２，ｒｇ
３，ｒｇ４は図１に示した低抵抗配線４１により一旦並
列接続された後、それぞれのｉｇｂｔ１，ｉｇｂｔ２，
ｉｇｂｔ３，ｉｇｂｔ４に分配して接続される。この場
合、例えばｒｇ１の抵抗値が規定からずれていたとして
もｉｇｂｔ１の動作だけがずれることはなく、各ｉｇｂ
ｔには合成抵抗Ｒｇが接続されたものとして動作する
（図４（ｂ））ため、半導体素子内部での動作不均一を
抑制することができる。
【００１８】図５には本発明を実施した半導体素子の平
面図を示す。図５（ａ）は制御電極３３を半導体素子の
コーナー部分に配置し、制御配線膜２２との間に電気抵
抗領域４０を設けた場合の平面図である。図５（ｂ）は
制御電極３３を半導体素子のある一辺の中央部に配置し
た場合の平面図である。図５（ｃ）は制御電極を中央に
配置した場合の平面図である。また、図５（ｄ）のよう
に低抵抗配線４１と制御電極３３の間の全体に電気抵抗
領域４０を設けた場合でも、一旦低抵抗配線４１でゲー
ト信号が均一化される。さらに、図５（ｅ）のように電
気抵抗領域４０が一つだけの場合でも、低抵抗配線４１
によってゲート信号が均一化され、これに接続される複
数の制御配線膜２２にも均等に信号が伝えられ、不均一
動作が改善できる。なお、低抵抗配線の電気抵抗配線と
制御電極との間の電気抵抗値より小さくする。
面図を示す。図５（ａ）は制御電極３３を半導体素子の
コーナー部分に配置し、制御配線膜２２との間に電気抵
抗領域４０を設けた場合の平面図である。図５（ｂ）は
制御電極３３を半導体素子のある一辺の中央部に配置し
た場合の平面図である。図５（ｃ）は制御電極を中央に
配置した場合の平面図である。また、図５（ｄ）のよう
に低抵抗配線４１と制御電極３３の間の全体に電気抵抗
領域４０を設けた場合でも、一旦低抵抗配線４１でゲー
ト信号が均一化される。さらに、図５（ｅ）のように電
気抵抗領域４０が一つだけの場合でも、低抵抗配線４１
によってゲート信号が均一化され、これに接続される複
数の制御配線膜２２にも均等に信号が伝えられ、不均一
動作が改善できる。なお、低抵抗配線の電気抵抗配線と
制御電極との間の電気抵抗値より小さくする。
【００１９】次に電気抵抗領域の配置に関しての実施例
について説明する。図３に示すように、半導体素子の半
導体能動領域や制御電極，制御配線の配置はその形状あ
るいは電気的にみて、ある対称性を持たせるのが一般的
である。これは半導体素子製造用のホトマスク設計を容
易にするほか、複数の半導体素子を一枚のウエハから効
率よく得るためには必然的にチップ形状が正方形或いは
長方形となるため、この半導体素子内部を均一動作させ
るためには、外形に沿った対称構造とすることが好まし
いためである。電気抵抗領域の配置に関しては、例えば
半導体能動領域配置の対称軸に対して、電気抵抗領域も
同様に対称配置とすることが、半導体素子内部の均一動
作に有効で好ましい。これにより制御電極から半導体能
動領域の最遠部分までの距離を揃えること等で半導体素
子内部の均一動作を図ることができる。図３（ａ）は斜
め方向に対称軸がある場合の配置例を示した。図３
（ｂ）は横方向に対称軸がある場合の配置例、図３
（ｃ）は縦横に対称軸がある場合の配置例を示してい
る。
について説明する。図３に示すように、半導体素子の半
導体能動領域や制御電極，制御配線の配置はその形状あ
るいは電気的にみて、ある対称性を持たせるのが一般的
である。これは半導体素子製造用のホトマスク設計を容
易にするほか、複数の半導体素子を一枚のウエハから効
率よく得るためには必然的にチップ形状が正方形或いは
長方形となるため、この半導体素子内部を均一動作させ
るためには、外形に沿った対称構造とすることが好まし
いためである。電気抵抗領域の配置に関しては、例えば
半導体能動領域配置の対称軸に対して、電気抵抗領域も
同様に対称配置とすることが、半導体素子内部の均一動
作に有効で好ましい。これにより制御電極から半導体能
動領域の最遠部分までの距離を揃えること等で半導体素
子内部の均一動作を図ることができる。図３（ａ）は斜
め方向に対称軸がある場合の配置例を示した。図３
（ｂ）は横方向に対称軸がある場合の配置例、図３
（ｃ）は縦横に対称軸がある場合の配置例を示してい
る。
【００２０】なお、電気抵抗領域は対称軸を中心にして
相対する位置にそれぞれ配置することが、素子内部の均
一動作に有効であり、よって、高電気抵抗領域の数は対
称軸の数に応じて２，４，６・・・と、２の倍数だけ配
置することがより好ましい。
相対する位置にそれぞれ配置することが、素子内部の均
一動作に有効であり、よって、高電気抵抗領域の数は対
称軸の数に応じて２，４，６・・・と、２の倍数だけ配
置することがより好ましい。
【００２１】図６は本発明の他の実施例を示したもの
で、特に制御電極周辺の構造について述べる。本実施例
は電気抵抗領域の形状に関するものである。電気抵抗領
域４０に所望の抵抗値を持たせるため、細長い形状にす
る場合がある。しかし、例えば制御電極３３から放射状
に接続した場合には半導体能動領域内に深く入り込むこ
とになる等、構造が複雑となる。そこでこの細長い抵抗
体を、図６（ａ）のように長手方向が制御電極３３の外
周形状に沿うように配置することで、電気抵抗領域４０
を制御電極３３の近傍に集約できるため、半導体能動領
域の構造も簡略化されて、設計が容易となる利点があ
る。また、前述のように電気抵抗領域の対称性を考慮し
て、図６（ｂ）のように、電気抵抗領域４０の長手方向
の中央部と制御電極３３とを導体により電気的に接続す
ることも好ましい。
で、特に制御電極周辺の構造について述べる。本実施例
は電気抵抗領域の形状に関するものである。電気抵抗領
域４０に所望の抵抗値を持たせるため、細長い形状にす
る場合がある。しかし、例えば制御電極３３から放射状
に接続した場合には半導体能動領域内に深く入り込むこ
とになる等、構造が複雑となる。そこでこの細長い抵抗
体を、図６（ａ）のように長手方向が制御電極３３の外
周形状に沿うように配置することで、電気抵抗領域４０
を制御電極３３の近傍に集約できるため、半導体能動領
域の構造も簡略化されて、設計が容易となる利点があ
る。また、前述のように電気抵抗領域の対称性を考慮し
て、図６（ｂ）のように、電気抵抗領域４０の長手方向
の中央部と制御電極３３とを導体により電気的に接続す
ることも好ましい。
【００２２】次に複数の半導体素子を並列に接続する実
施例について説明する。本実施例は電気抵抗領域の抵抗
値設計に関するものである。図７は２つのＩＢＧＴチッ
プ（点線内）が並列接続される場合で、それぞれの制御
電極及びエミッタ電極同士が短絡されている場合の等価
回路を示している。Ｒｇは半導体素子に内蔵される電気
抵抗領域の抵抗値、Ｃｉｅは半導体素子のゲート・エミ
ッタ間入力容量、Ｌはそれぞれの半導体素子間のエミッ
タ配線のインダクタンスである。一般に抵抗Ｒ，キャパ
シタＣ，インダクタＬの直列回路では Ｒ2＜４Ｌ／Ｃ …（１） という関係が成り立つ場合には電流の振動が生じる。こ
こではゲート電流の振動を引き起こすことになり、これ
が半導体素子の誤動作や、破壊につながる。このゲート
電流振動の防止策としては、 Ｒ2＞４Ｌ／Ｃ …（２） の関係を満たすようにして、電流振動が生じないように
する必要がある。
施例について説明する。本実施例は電気抵抗領域の抵抗
値設計に関するものである。図７は２つのＩＢＧＴチッ
プ（点線内）が並列接続される場合で、それぞれの制御
電極及びエミッタ電極同士が短絡されている場合の等価
回路を示している。Ｒｇは半導体素子に内蔵される電気
抵抗領域の抵抗値、Ｃｉｅは半導体素子のゲート・エミ
ッタ間入力容量、Ｌはそれぞれの半導体素子間のエミッ
タ配線のインダクタンスである。一般に抵抗Ｒ，キャパ
シタＣ，インダクタＬの直列回路では Ｒ2＜４Ｌ／Ｃ …（１） という関係が成り立つ場合には電流の振動が生じる。こ
こではゲート電流の振動を引き起こすことになり、これ
が半導体素子の誤動作や、破壊につながる。このゲート
電流振動の防止策としては、 Ｒ2＞４Ｌ／Ｃ …（２） の関係を満たすようにして、電流振動が生じないように
する必要がある。
【００２３】図７の回路の場合、式（２）のＲ＝２・Ｒ
ｇ，Ｃ＝Ｃｉｅ／２、とおいて、 (２・Ｒｇ)２＞４Ｌ／(Ｃｉｅ／２) …（３） Ｒｇ2＞２（Ｌ／Ｃｉｅ） …（４） 従って、この（４）を満たすＲｇ値を有する電気抵抗領
域を各々の半導体素子内部の制御電極と制御配線との接
続間に設けることにより、複数チップ間でのゲート電流
振動を起こさず、高信頼で良好な特性を有する半導体素
子を低コストで得ることが可能となる。
ｇ，Ｃ＝Ｃｉｅ／２、とおいて、 (２・Ｒｇ)２＞４Ｌ／(Ｃｉｅ／２) …（３） Ｒｇ2＞２（Ｌ／Ｃｉｅ） …（４） 従って、この（４）を満たすＲｇ値を有する電気抵抗領
域を各々の半導体素子内部の制御電極と制御配線との接
続間に設けることにより、複数チップ間でのゲート電流
振動を起こさず、高信頼で良好な特性を有する半導体素
子を低コストで得ることが可能となる。
【００２４】上記各実施例によれば半導体素子に電気抵
抗領域を内蔵することで、外付けチップ抵抗は不要とす
ることができる。しかし、図８のように外付けチップ抵
抗Ｒｇｅと電気抵抗領域Ｒｇを同時に接続して各半導体
素子のゲート抵抗値を同等に揃えて、動作の均一化を図
ることも有効である。この時、例えばトリミング等が可
能な外付け抵抗体を設けて抵抗値の微調整を行えば、よ
り動作の均一性が向上した半導体装置を得ることができ
る。
抗領域を内蔵することで、外付けチップ抵抗は不要とす
ることができる。しかし、図８のように外付けチップ抵
抗Ｒｇｅと電気抵抗領域Ｒｇを同時に接続して各半導体
素子のゲート抵抗値を同等に揃えて、動作の均一化を図
ることも有効である。この時、例えばトリミング等が可
能な外付け抵抗体を設けて抵抗値の微調整を行えば、よ
り動作の均一性が向上した半導体装置を得ることができ
る。
【００２５】なお、ここまでの実施例では半導体素子と
してＩＧＢＴを中心に述べてきたが、本発明は他のＭＯ
Ｓ制御型半導体素子等について適用した場合にも同様の
効果を得ることができ、ＩＧＢＴに制限されるものでは
ない。
してＩＧＢＴを中心に述べてきたが、本発明は他のＭＯ
Ｓ制御型半導体素子等について適用した場合にも同様の
効果を得ることができ、ＩＧＢＴに制限されるものでは
ない。
【００２６】次に、図９には本発明により得られた複数
の半導体素子を、平型半導体装置に組み込み、この平型
半導体装置を主変換素子として電力変換器に応用した場
合の例を、１ブリッジ分の構成回路図で示す。主変換素
子となるＩＧＢＴ５１とダイオード５２が逆並列に配置
され、これらがｎ個直列に接続された構成となってい
る。図中の各ＩＧＢＴ５１とダイオード５２は、本発明
によるそれぞれ多数の半導体素子を並列実装した平型半
導体装置を示している。なお、図９のような逆導通型Ｉ
ＧＢＴ平型半導体装置の場合には図中のＩＧＢＴ５１と
ダイオード５２がまとめて一つのパッケージに収められ
た形となる。これにスナバ回路５３、及び限流回路が設
けてある。
の半導体素子を、平型半導体装置に組み込み、この平型
半導体装置を主変換素子として電力変換器に応用した場
合の例を、１ブリッジ分の構成回路図で示す。主変換素
子となるＩＧＢＴ５１とダイオード５２が逆並列に配置
され、これらがｎ個直列に接続された構成となってい
る。図中の各ＩＧＢＴ５１とダイオード５２は、本発明
によるそれぞれ多数の半導体素子を並列実装した平型半
導体装置を示している。なお、図９のような逆導通型Ｉ
ＧＢＴ平型半導体装置の場合には図中のＩＧＢＴ５１と
ダイオード５２がまとめて一つのパッケージに収められ
た形となる。これにスナバ回路５３、及び限流回路が設
けてある。
【００２７】図１０は、図９の３相ブリッジを４多重し
た自励式変換器の構成を示したものである。本発明の半
導体装置は、複数個をその主電極板外側と面接触する形
で水冷電極を挟んで直列接続するスタック構造と呼ぶ形
に実装され、スタック全体を一括で加圧する。また、平
型半導体装置のみでなくモジュール型と呼ばれる実装形
態による半導体装置としてももちろん可能である。モジ
ュール型半導体装置の場合には上記装置間は直列接続よ
り、むしろ並列接続の方が好ましい。
た自励式変換器の構成を示したものである。本発明の半
導体装置は、複数個をその主電極板外側と面接触する形
で水冷電極を挟んで直列接続するスタック構造と呼ぶ形
に実装され、スタック全体を一括で加圧する。また、平
型半導体装置のみでなくモジュール型と呼ばれる実装形
態による半導体装置としてももちろん可能である。モジ
ュール型半導体装置の場合には上記装置間は直列接続よ
り、むしろ並列接続の方が好ましい。
【００２８】本発明の半導体装置は、上記の例に限らず
広く各種変換器に用いられる。特に平型半導体装置は、
電力系統に用いられる自励式大容量変換器の他、ミル用
変換器として用いられる大容量変換器等に適しており、
また、可変速揚水発電，ビル内変電所設備，電鉄用変電
設備，ナトリウム硫黄（ＮａＳ）電池システム，車両等
の変換器にも用いることができる。一方、モジュール型
半導体装置は車両，電鉄用地上設備，鉄鋼などの産業用
大型変換器や、中・小型容量の変換器を用いる家電機
器，自動車などあらゆる分野で広く用いることができ
る。
広く各種変換器に用いられる。特に平型半導体装置は、
電力系統に用いられる自励式大容量変換器の他、ミル用
変換器として用いられる大容量変換器等に適しており、
また、可変速揚水発電，ビル内変電所設備，電鉄用変電
設備，ナトリウム硫黄（ＮａＳ）電池システム，車両等
の変換器にも用いることができる。一方、モジュール型
半導体装置は車両，電鉄用地上設備，鉄鋼などの産業用
大型変換器や、中・小型容量の変換器を用いる家電機
器，自動車などあらゆる分野で広く用いることができ
る。
【００２９】
【発明の効果】本発明によれば、均一動作性が向上した
半導体素子を得ることができる。
半導体素子を得ることができる。
【図１】本発明の第２の実施例の部分鳥瞰図。
【図２】本発明の第１の実施例の部分鳥瞰図。
【図３】本発明の第１の実施例の平面図。
【図４】本発明の第１の実施例及び第２の実施例の等価
回路図。
回路図。
【図５】本発明の第２の実施例の平面図。
【図６】本発明の第３の実施例の平面図。
【図７】二つの半導体素子を並列接続したときの等価回
路図。
路図。
【図８】本発明の実施例における二つの半導体素子を並
列接続したときの等価回路図。
列接続したときの等価回路図。
【図９】本発明の第５の実施例の等価回路図。
【図１０】本発明の半導体装置を用いた１ブリッジ分の
構成回路図。
構成回路図。
１…ｎ型半導体基板、２…ｐ導電型半導体層、３…裏面
電極膜、１１…ｐ導電型半導体層、１２…ｎ型半導体
層、１３…ｐ+型半導体層、１４…ｎ+型半導体層、２１
…ゲート酸化膜、２２…制御配線膜、２３…層間絶縁
膜、２４…フィールド酸化膜、３０…エミッタ電極膜、
３１…金属層、３２…制御配線電極膜、３３…制御電
極、４０…電気抵抗領域、４１…低抵抗配線、５１…Ｉ
ＧＢＴ、５２…ダイオード、５３…スナバ回路、６０…
半導体能動領域、６１…ターミネーション領域。
電極膜、１１…ｐ導電型半導体層、１２…ｎ型半導体
層、１３…ｐ+型半導体層、１４…ｎ+型半導体層、２１
…ゲート酸化膜、２２…制御配線膜、２３…層間絶縁
膜、２４…フィールド酸化膜、３０…エミッタ電極膜、
３１…金属層、３２…制御配線電極膜、３３…制御電
極、４０…電気抵抗領域、４１…低抵抗配線、５１…Ｉ
ＧＢＴ、５２…ダイオード、５３…スナバ回路、６０…
半導体能動領域、６１…ターミネーション領域。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 1/00 Ｈ０２Ｍ 1/00 Ｊ Ｌ (72)発明者 小林 秀男 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 長洲 正浩 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F048 AC07 AC10 BA07 5H740 AA05 BA11 BA12 BB01 BB02 BB05 BB09 BB10 MM03 MM18 NN17 PP02 PP03
Claims (7)
- 【請求項１】半導体基板の一方の主表面上に、 通電動作に関与する半導体能動領域と、 半導体基板から絶縁されて、前記半導体能動領域を制御
する制御配線と、 前記制御配線と電気的に接続され、外部制御端子と接続
するために設けられた制御電極と、 前記制御配線と前記制御電極との間に電気的に接続され
る電気抵抗領域と、を有し、 前記電気抵抗領域と前記制御配線の接続位置を基準とし
た場合に、前記電気抵抗領域側の抵抗値が前記制御配線
側の最大の配線抵抗値よりも大きい半導体素子。 - 【請求項２】半導体基板の一方の主表面上に、 通電動作に関与する半導体能動領域と、 半導体基板から絶縁されて、前記半導体能動領域を制御
する制御配線と、 前記制御配線と電気的に接続され、かつ外部制御端子と
接続するために設けられた制御電極と、 前記制御配線と前記制御電極の間に電気的に接続される
電気抵抗領域と、を有し、 さらに前記電気抵抗領域の一端が前記制御電極に接続さ
れ、他の一端が低抵抗配線を介して前記制御配線の複数
の端部と接続される半導体素子。 - 【請求項３】半導体基板の一方の主表面上に、 通電動作に関与する半導体能動領域と、 半導体基板から絶縁されて、前記半導体能動領域を制御
する制御配線と、 前記制御配線と電気的に接続され、かつ外部制御端子と
接続するために設けられた制御電極と、 前記制御配線と前記制御電極の間に電気的に接続される
複数の電気抵抗領域と、 前記制御配線と前記複数の電気抵抗領域との間におい
て、前記複数の電気抵抗領域を接続する低抵抗配線と、
を有する半導体素子。 - 【請求項４】前記低抵抗配線の電気抵抗値が、前記低抵
抗配線と前記制御電極との間の電気抵抗値よりも小さ
い、請求項２または３の半導体素子。 - 【請求項５】前記半導体基板の一方の主表面上に形成さ
れた、前記半導体能動領域と、前記制御配線と、 前記制御電極とが、 平面的に見て、少なくとも一つの対称軸を有する形状に
配置されており、かつ前記電気抵抗領域が、前記対称軸
に対して対称となる形状に配置されている請求項１乃至
４のいずれか１項に記載の半導体素子。 - 【請求項６】請求項１乃至５のいずれか１項に記載の半
導体素子を複数個、外部配線を用いて並列接続し、 前記電気抵抗領域の抵抗値をＲｇ、前記半導体能動領域
のゲート・エミッタ間入力容量をＣｉｅ、それぞれの隣
接する二つの半導体素子のエミッタ電極間の配線インダ
クタンスをＬとした場合に、 Ｒｇ2＞２（Ｌ／Ｃｉｅ） を満たす半導体装置。 - 【請求項７】請求項１乃至５のいずれか１項の半導体素
子または請求項６の半導体装置を主変換素子として用い
た電力変換器。
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