JP2020520091A - 半導体電力変換デバイス用の集積ゲートレジスタ - Google Patents

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Abstract

半導体電力変換デバイスは、アクティブエリアの異なる部分に複数のデバイスセルを含み、各デバイスセルがそれぞれのゲート電極を含む。このデバイスは、それぞれがそれぞれの抵抗を有する複数の集積レジスタを有するゲートパッドを含む。このデバイスは、アクティブエリアの第１の部分にゲートパッドと複数のゲート電極との間で延びる第１のゲートバスを含む。第１のエリア内の複数のゲート電極は、第１の集積レジスタと第１のゲートバスとを介して外部ゲート接続部に電気的に接続され、また、アクティブエリアの第２の部分にある複数のゲート電極は、第２の集積レジスタを介して外部ゲート接続部に電気的に接続され、第１及び第２の集積レジスタは、実質的に異なるそれぞれの抵抗値を有する。【選択図】図１

Description

本明細書中で開示される主題は、一般に、半導体電力変換デバイスに関し、より具体的には、炭化ケイ素（ＳｉＣ）電力変換デバイスに関する。
電力変換システムは、負荷による消費のために電力をある形式から別の形式に変換するべく現代の電気システムの全体にわたって幅広く使用される。この電力変換プロセスでは、多くのパワーエレクトロニクスシステムが、サイリスタ、ダイオード、及び、様々なタイプのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び、他の適したトランジスタ）などの様々な半導体デバイス及び構成要素を利用する。より大きな電力変換システムは、電力を変換するために協働する多くの電力変換デバイス（例えば、電力モジュールに配置される）を含むことができる。
特定の半導体電力変換デバイスは、複数のデバイスセル（例えば、ＭＯＳＦＥＴデバイスセル）を含み、また、各セルのゲート電極に電気的に接続されたゲートパッドを含む。しかしながら、典型的な電力変換デバイスでは、適切な電圧がゲートパッドに印加されると、ゲートパッドにより近いデバイスセルが、ゲートパッドから更に遠くに配置されるデバイスセルよりも速く応答できる（例えば、起動する又は起動停止する）。伝搬遅延のこの違いは、電力変換デバイスの電流／電圧分布に望ましくない不均一性又は局在化をもたらし得る。これらの望ましくない不均一性は外部レジスタ（例えば、ゲート端子とゲートドライバとの間に挿入されるスタンドアロンの表面実装チップレジスタ）を使用して回避され得るが、そのような外部レジスタは、パワーモジュール及びシステムに対して付加的なコストと複雑さとを加え、デバイスパッケージング内の貴重な限られたスペースを消費するとともに、デバイスの動的性能をトレードオフとして低下させる。
一実施形態において、半導体電力変換デバイスは、アクティブエリアの異なる部分に配置される複数のデバイスセルを有するアクティブエリアを含み、複数のデバイスセルのそれぞれがそれぞれのゲート電極を含む。このデバイスは、ゲートパッド、第１のゲートバス、及び、ゲートパッド金属を有するゲートパッド・バスエリアを含む。ゲートパッドは、それぞれがそれぞれの抵抗を有する複数の集積レジスタに隣接して配置されるゲート金属接触領域を含む。第１のゲートバスは、デバイスのアクティブエリアの第１の部分の複数のゲート電極の第１の部分とゲートパッドとの間で延びる。ゲートパッド金属は、ゲートパッドのゲート金属接触領域を直接に覆うように配置されるとともに、外部ゲート接続部に結合される。複数のゲート電極の第１の部分は、複数の集積レジスタのうちの第１の集積レジスタ、第１のゲートバス、ゲート金属接触領域、及び、ゲートパッド金属を介して外部ゲート接続部に電気的に接続され、また、デバイスのアクティブエリアの第２の部分における複数のゲート電極の第２の部分は、複数の集積レジスタのうちの第２の集積レジスタ、ゲート金属接触領域、及び、ゲートパッド金属を介して外部ゲート接続部に電気的に接続される。加えて、第１及び第２の集積レジスタは、実質的に異なるそれぞれの抵抗値を有する。
別の実施形態において、方法は、半導体電力変換デバイスのアクティブエリアに複数のデバイスセルの複数のゲート電極を形成するステップを含む。方法は、半導体電力変換デバイスのゲートパッド・バスエリアにゲートパッドを形成するステップを更に含み、ゲートパッドは、それぞれがそれぞれの抵抗を有する複数の集積レジスタに隣接して配置されるゲート金属接触領域を備え、また、複数のゲート電極のそれぞれは、複数の集積レジスタのうちの少なくとも１つによってゲートパッドのゲート金属接触領域に電気的に接続される。
別の実施形態において、半導体電力変換デバイスは、アクティブエリアの異なる部分に配置される複数のデバイスセルを含むアクティブエリアを含み、複数のデバイスセルのそれぞれがそれぞれのゲート電極を含む。デバイスは、集積レジスタネットワークに隣接して配置されるゲート金属接触領域を含むゲートパッドと、ゲートパッドとデバイスのアクティブエリアの第１の部分における複数のゲート電極の第１の部分との間で延びる第１のゲートバスとを有するゲートパッド・バスエリアを含む。複数のゲート電極の第１の部分は、集積レジスタネットワークの第１の部分と第１のゲートバスとを介してゲート金属接触領域に電気的に接続され、また、デバイスのアクティブエリアの第２の部分における複数のゲート電極の第２の部分は、集積レジスタネットワークの第２の部分を介してゲート金属接触領域に電気的に接続される。加えて、集積レジスタネットワークの第１の部分の抵抗値は、集積レジスタネットワークの第２の部分の抵抗値と実質的に異なる。
本開示のこれら及び他の特徴、態様、及び、利点は、添付図面を参照して以下の詳細な説明を読むと、より良く理解されるようになり、添付図面中、同様の文字は、図面の全体にわたって同様の部分を表す。
本手法の実施形態に係る、幾つかのＭＯＳＦＥＴデバイスセルを有するアクティブエリアを含むとともに、集積レジスタネットワークがアクティブエリア内のデバイスセルのゲート電極に電気的に接続されたゲートパッドを有するゲートパッド・バスエリアを含む電力変換デバイスの一部の上面図である。 本技術の実施形態に係る、集積レジスタネットワークを有するゲートパッドを含む図１の電力変換デバイスを製造するためのプロセスの一部のフロー図である。 本手法の実施形態に係る、図２の製造プロセスの開始時における電力変換デバイスの表面の上面図である。 本手法の実施形態に係る、デバイスのアクティブエリア及びゲートパッド・バスエリアの一部分上にわたる誘電体層の堆積後の、図３に示される電力変換デバイスの表面の上面図である。 本手法の実施形態に係る、デバイスのゲート電極、ゲートバス、及び、ゲートパッドを形成した後の、図４に示される電力変換デバイスの表面の上面図である。 本手法の実施形態に係る、デバイスの表面上に誘電体層を形成した後にデバイスの表面を選択的にエッチングしてゲートパッド・バスエリア内にゲートビア及びバスビアを形成する、並びに、アクティブエリア内の複数のデバイスセルのボディ／ソース接触領域を露出させる、図５に示される電力変換デバイスの表面の上面図である。 本手法の実施形態に係る、デバイスのゲートパッド・バスエリアにゲートパッド金属及びゲートバス金属を堆積させた後、及び、デバイスのアクティブエリアにソース金属を堆積させた後の、図６に示される電力変換デバイスの表面の上面図である。 本手法の実施形態に係る、図７に示される線１−１に沿う、電力変換デバイスの断面図である。 本手法の実施形態に係る、図７に示される線２−２に沿う、電力変換デバイスの断面図である。 本手法の実施形態に係る、集積レジスタを含む集積レジスタネットワークを伴うゲートパッドを有する電力変換デバイスの上面図である。 本手法の実施形態に係る、図９Ａに示される電力変換デバイス内の伝播遅延を示すシミュレートされた電圧プロットである。 本手法の実施形態に係る、ほぼ同じ抵抗値を有する４つの集積レジスタを含む集積レジスタネットワークを有するゲートパッドを含む電力変換デバイスの上面図である。 本手法の実施形態に係る、図１０Ａに示される電力変換デバイス内の伝播遅延を示すシミュレートされた電圧プロットである。 本手法の実施形態に係る、少なくとも２つの異なるそれぞれの抵抗値を伴う複数の集積レジスタを有する集積レジスタネットワークを伴うゲートパッドを有する電力変換デバイスの上面図である。 本手法の実施形態による、図１１Ａに示される電力変換デバイス内の伝播遅延を示すシミュレートされた電圧プロットである。 本手法の実施形態に係る、少なくとも２つの異なるそれぞれの抵抗値を有する複数の集積レジスタを含む集積レジスタネットワークを伴うゲートパッドを有する電力変換デバイスの上面図であり、集積レジスタは並列レジスタセグメントのセットとして実装される。 本手法の実施形態に係る、図１２の電力変換デバイスの集積レジスタネットワークの集積レジスタの抵抗の比の関数として電圧伝搬遅延のシミュレートされた差を示すプロットである。 本手法の実施形態に係る、複数の集積レジスタを含む集積レジスタネットワークが様々な幅及び／又は形状を有するエッチング部分を含むゲートパッドを有する電力変換デバイスの上面図である。 本手法の実施形態に係る、ゲートパッドがデバイスの角付近に配置される電力変換デバイスの上面図であり、ゲートパッドは、２つの異なるそれぞれの抵抗値を有する２つの集積レジスタを含む集積レジスタネットワークを有する。 本手法の実施形態に係る、図１５の電力変換デバイスのゲートパッドの集積レジスタネットワークの集積レジスタの抵抗の比の関数として伝搬遅延のシミュレートされた差を示すプロットである。 本手法の実施形態に係る、ゲートパッドがデバイスの中心又は中央の近傍に配置される電力変換デバイスの上面図であり、ゲートパッドは、２つの異なるそれぞれの抵抗値を有する４つの集積レジスタを含む集積レジスタネットワークを有する。
以下、１つ以上の特定の実施形態について説明する。これらの実施形態の簡潔な説明を行なうために、実際の実装の全ての特徴が本明細書中に記載されているとは限らない。そのような実際の実装の開発では、任意のエンジニアリング又は設計プロジェクトにおける場合と同様に、実装ごとに異なり得るシステム関連及びビジネス関連の制約の遵守などの開発者固有の目標を達成するために多数の実装固有の決定がなされなければならないことが理解されるべきである。更に、そのような開発努力は、複雑で時間がかかるかもしれないが、それにもかかわらず、この開示の利益を有する当業者にとっては設計、作製、及び、製造の日常業務であることが理解されるべきである。
特段に規定されなければ、本明細書中で使用される技術用語及び科学用語は、この開示が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。本明細書中で使用される「第１」、「第２」などの用語は、順序、量、又は，重要性を何ら示すものではなく、むしろ、ある要素を他の要素から区別するために使用される。また、本開示の様々な実施形態の要素を導入する際、冠詞「１つの（ａ）」、「１つの（ａｎ）」、及び、「その（ｔｈｅ）」は、１つ以上の要素が存在することを意味するように意図される。「備える」、「含む」、及び、「有する」という用語は、包括的であるとともに、挙げられた要素以外の追加の要素が存在し得ることを意味するように意図される。範囲が開示される場合、同じ構成要素又は特性に向けられる全ての範囲のエンドポイントは、包括的であり、独立して組み合わせることができる。量に関連して使用される「約」という修飾語句は、述べられた値を含むとともに、文脈によって決定付けられる意味を有する（例えば、特定量の測定と関連するプロセス変動又は誤差の度合いを含む）。
本明細書中で使用される「層」という用語は、下側にある表面の少なくとも一部の上に連続的又は不連続的に配置される材料を指す。更に、用語「層」は、必ずしも配置された材料の均一な厚さを意味するものではなく、配置された材料は、特段に明記されなければ、均一の又は可変の厚さを有し得る。更に、本明細書中で使用される「層」という用語は、文脈が特段に明確に示さなければ、単一の層又は複数の層を指す。更に、本明細書中で使用される「〜上に配置される」という語句は、特段具体的に明記されなければ、互いに直接に接触して又はそれらの間に介在層を有することによって間接的に配置される層を指す。本明細書中で使用される用語「隣接する」、「〜上に直接に」、「〜を直接に覆って」、「〜の真下」は、接触して配置されて互いに直接に接触する２つの層又は特徴を指す。これに対して、「〜上」、「〜よりも上」、「〜よりも下」という用語は、層／領域の互いに対する相対位置を表し、２つの層又は特徴が接触して配置され又は互いに直接に接触することを必ずしも要さない。本明細書中で使用される「上方」又は「上側」という用語は、基板層から相対的に最も遠い特定の特徴を指す。
前述のように、典型的な半導体電力変換デバイスでは、適切な電圧パルスがゲートパッドに印加されると、ゲートパッドに近接する（例えば、ゲートパッドへの電気経路がより短い）デバイスセルは、ゲートパッドからより遠くに配置されるデバイスセルよりも速く応答でき（例えば、起動する又は起動停止する、電流を導く又は電流の流れの遮断する、ＯＮする又はＯＦＦすることができ）、その結果として生じる伝播遅延の差は、電力変換デバイスの電流／電圧分布に望ましくない局在化をもたらし得る。この点を説明するために、図１は、電力変換デバイス１２（例えば、ＳｉＣエピタキシャル半導体層１０を有するＳｉＣ電力変換デバイス）の実施形態の一部の上面図を示す。デバイス１２は、ゲートパッド１６及びゲートバス１８（例えば、ゲートバス１８Ａ，１８Ｂ）を有するゲートパッド・バスエリア１４（破線の輪郭で示される）を含む。図示のデバイス１２は、ゲートパッド・バスエリア１４の破線の輪郭の外側のエリアであるアクティブエリア２０を更に含む。図示のアクティブエリア２０は、ゲートパッド・バスエリア１４の両側に配置される多くのデバイスセル２２（例えば、ストライプ状ＭＯＳＦＥＴデバイスセル２２）を含む。本明細書中では図示のストライプ状ＭＯＳＦＥＴデバイスセル２２との関連で本技術が論じられるが、本技術は、ダイオード、サイリスタ、トランジスタ（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）など）などの他のタイプの半導体デバイス構造又は任意のタイプのアクティブセル形状（例えば、正方形、ストライプ、六角形など）を使用するゲート電極を利用する任意の他の適切なデバイスに適用できてもよいことが理解されるべきである。当業者であれば分かるように、例示目的で、図１は、その一部が以下で更に詳しく論じられるここで開示される技術の実際の実装に含まれるデバイス１２の特定の特徴（例えば、特定のゲート電極、ゲート誘電体、層間誘電体、ソース金属、終端、パッケージング）を省略している。
図１に示されたストライプ状ＭＯＳＦＥＴデバイスセル２２は、半導体層１０の表面３２に隣接して配置されるボディ／ソース接触領域２４（例えば、共通接点）、ソース領域２６、チャネル領域２８、及び、接合型電界効果トランジスタ（ＪＦＥＴ）領域３０を含む。更に、図１では半導体層１０をより良く見ることができるように、ＭＯＳＦＥＴセル２２の一部のみがゲート電極３４を含むように示されるが、電力変換デバイス１２の実際の実装では、デバイスセル２２の全てが、一般に、半導体層１０の表面３２で、ソース領域２６、チャネル領域２８、及び、接合型電界効果トランジスタ（ＪＦＥＴ）領域３０のほぼ全てよりも上側に少なくとも部分的に配置されるそれぞれのゲート電極３４を含む。電力変換デバイス１２の一例の断面図が図８Ａ及び８Ｂに関して以下で論じられてこれらのデバイスセル２２の構造に関する更なる詳細を与えることに留意されたい。
図１に示されるように、ゲートパッド１６はゲート金属接触領域３６を含む。ゲートパッド金属（図１に示されない）は、ゲート金属接触領域３６を直接に覆って配置されるとともに、ゲートパッド１６及びゲートバス１８を介して又は通じて外部ゲート接続部４０に（例えば、ワイヤボンド３８を介して）ワイヤボンディングされ、外部ゲート接続部４０は、電力変換デバイス１２のゲート電極３４を動作させるのに適したゲートバイアスを与える。したがって、外部ゲート接続部４０によって適切なゲート電圧パルスがゲート金属接触領域３６に印加されると、過渡電流が、一般に、矢印３７によって示されるように、ゲートパッド１６、ゲートバス１８を通じて、及び、デバイスセル２２のゲート電極３４に沿って流れる。より具体的には、エリアＡ内のＭＯＳＦＥＴデバイスセル２２のゲート電極３４は、ゲートバス１８Ａを通じて又は介してゲートパッド１６に電気的に接続され、エリアＢ内のＭＯＳＦＥＴデバイスセル２２のゲート電極３４は、ゲートバス１８Ｂを通じて又は介してゲートパッド１６に電気的に接続され、一方、エリアＣ内及びエリアＤ内のＭＯＳＦＥＴデバイスセル２２のゲート電極３４は、ゲートパッド１６に物理的及び電気的に直接に接続される。したがって、ゲートパッド１６の抵抗が典型的なデバイス１２の場合と同様にほぼ均一である場合には、適切なゲート電圧パルスが外部ソース４０を介してゲート金属接触領域３６に印加されるときに、異なるエリア（例えば、エリアＡ、Ｂ、Ｃ及びＤ）内のＭＯＳＦＥＴセル２２がゲート材料の有限の抵抗に起因して異なターンオン遅延時間及びターンオフ遅延時間を有することができ、それにより、前述の性能問題がもたらされると現在認識されている。
これを念頭に置いて、本実施形態は、図１に示されるように、レジスタネットワーク４２（例えば、集積レジスタ４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄを含む）が電力変換デバイス１２のゲートパッド１６に組み込まれた半導体電力変換デバイス１２へと向けられる。より具体的には、図示のように、エリアＡ内のＭＯＳＦＥＴセル２２のゲート電極３４は、集積レジスタ４４Ａを介してゲート金属接触領域３６に電気的に接続され、エリアＢ内のＭＯＳＦＥＴセル２２のゲート電極３４は、集積レジスタ４４Ｂを介してゲート金属接触領域３６に電気的に接続され、エリアＣ内のＭＯＳＦＥＴセル２２のゲート電極３４は、集積レジスタ４４Ｃを介してゲート金属接触領域３６に電気的に接続され、及び、エリアＤ内のＭＯＳＦＥＴセル２２のゲート電極３４は、集積レジスタネットワーク４２の集積レジスタ４４Ｄを介してゲート金属接触領域３６に電気的に接続される。以下で説明されるように、集積レジスタネットワーク４２を含む開示されたゲートパッド１６は、デバイス１２の他の特徴（例えば、ゲート電極３４、ゲートバス１８）と同じ処理ステップ中に製造され、したがって、この形態は、実装するために余計な処理ステップを必要としない。更に、後述するように、特定の実施形態において、集積レジスタネットワーク４２は、スイッチング事象中に全てのデバイスセルにおいて均一な電流／電圧分布をもたらすべく、開示されるゲートパッド１６が、電力変換デバイス１２における動的特性の内部非対称性（例えば、容量性負荷又は入力容量の非対称ターンオン／オフ）を相殺する独自の非対称構造を有することができるようにする。
以上を念頭に置いて、図２は、図１に示されるように、本手法の実施形態に係る、集積レジスタネットワーク４２がゲートパッド１６内に配置された（組み込まれた）電力変換デバイス１２を製造するためのプロセス５０の一部又はサブセットの実施形態を示すフロー図である。更に、製造の異なる段階での半導体電力変換デバイス１２の一例の上面図を与えるために、図示のプロセス５０の説明の全体にわたって図３〜図７が参照される。図示のプロセス５０は、半導体電力変換デバイス１２の半導体層１０を製造する（ブロック５２）ことから始まる。例えば、図３は、電力変換デバイス１２の一実施形態の半導体層１０（例えば、ＳｉＣエピタキシャル層）の表面３２を示す。図示のデバイス１０のアクティブエリア２０は、複数の部分的に形成されるデバイスセル２２のボディ／ソース接触領域２４、ソース領域２６、チャネル領域２８、及び、ＪＦＥＴ領域３０を含み、これらの領域の全てが半導体層１０の表面３２に隣接して配置される。理解できるように、デバイスセル２２のこれらの領域は、一般に、半導体層１０の連続的なマスキング及びドーピングによって形成されて画定される。更に、ＪＦＥＴ領域３０及びソース領域２６が第１の導電型（例えば、ｎ型又はｐ型）を有するとともに、ボディ／ソース接触領域２４及びウェル／チャネル領域２８が第１の導電型とは反対の第２の導電型（例えば、ｎ型又はｐ型）を有することに留意されたい。更に、領域２４，２８と同様に、ゲートパッド・バスエリア１４は、図３に示されるように、第２の導電型の注入領域４６を含む。
図２に示されるプロセス５０は、半導体層１０の表面３２に（例えば、表面上又は表面を覆って）誘電体層を形成し続ける（ブロック５４）。例えば、図４は、図３の電力変換デバイス１２の上面６８を示し、そのアクティブエリア２０はゲート誘電体層７０で実質的に覆われる。更に、デバイス１２のゲートパッド・バスエリア１４は、ゲート誘電体層７０よりもかなり厚い（例えばＺ軸に沿って５倍〜２０倍厚い）フィールド酸化物層７６を有するゲートパッドエリア７２及びゲートバスエリア７４（例えば、ゲートバスエリア７４Ａ，７４Ｂ）を含む。例えば、ゲート誘電体層７０及びフィールド酸化物層７６は、別個の酸化物成長ステップ中又は堆積ステップ中に形成されてもよい。
図２に戻ると、図示のプロセス５０は、電力変換デバイスのアクティブエリア２０にゲート電極３４を形成するとともに、デバイスのゲートパッド・バスエリア内にゲートパッド１６及ゲートバス１８を形成し続ける（ブロック５６）。図５は、ゲート電極３４、ゲートパッド１６、及び、ゲートバス１８（例えば、ゲートバス１８Ａ，１８Ｂ）を形成した後の電力変換デバイス１２の表面８０を示す。より具体的には、ゲート電極３４は、デバイス１２のアクティブエリア２０内のゲート誘電体層７０上に直接に堆積され、また、ゲートパッド１６及びゲートバス１８（例えば、ゲートバス１８Ａ，１８Ｂ）は、デバイス１２のゲートパッド・バスエリア１４の一部分で（図４に示されるように）フィールド酸化物層７６を直接に覆うように堆積される。
図５に示される実施形態に関し、ゲート電極３４、ゲートパッド１６、及び、ゲートバス１８は、金属（例えば、アルミニウム、モリブデン、ニッケル、タングステン）、高濃度ドープポリシリコン、金属シリサイド（例えば、モリブデンシリサイド（ＭｏＳｉ２）、タンタルシリサイド（ＴａＳｉ２）、タングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）、チタンシリサイド（ＴｉＳｉ２））、及び、これらの組み合わせを含むがこれらに限定されない低インピーダンスゲート材料８２から作られる。例えば、特定の実施形態において、ゲート電極３４、ゲートパッド１６、及び、ゲートバス１８は全て、シリサイド層（例えば、ＴａＳｉ２）の下方に配置されるポリシリコン層（例えば、ｎドープポリＳｉ）を含む同じゲート材料８２から形成される。特定の実施形態において、ゲートパッド１６を形成するゲート材料８２は、２５℃で約２オーム／スクエア（ｏｈｍ／ｓｑｕａｒｅ）〜約５０ｏｈｍ／ｓｑｕａｒｅ（例えば、約３ｏｈｍｓ／ｓｑｕａｒｅ〜約６ｏｈｍｓ／ｓｑｕａｒｅ）のシート抵抗を有してもよい。更に、特定の実施形態では、ゲートパッド１６及びゲート電極３４がほぼ同じシート抵抗を有してもよい。特定の実施形態において、ゲート材料８２は、最初に、図４に示されるデバイス１２の表面６８のかなりの部分を覆うように堆積されてもよく、その後、図５に示されるように、デバイスの表面８０上にゲート電極３４、ゲートパッド１６（集積レジスタネットワーク４２を含む）、及び、ゲートバス１８を形成するように選択的にエッチングされてもよい。
更に、図５に示されるゲートパッド１６は、ゲート金属接触領域３６と、集積レジスタ４４Ａ、４４Ｂ、４４Ｃ、４４Ｄを含む集積レジスタネットワーク４２とを含む。集積レジスタネットワーク４２は、ゲートパッド１６のゲート金属接触領域３６と電力変換デバイス１２のアクティブエリア２０内のゲート電極３４との間に電気的に接続される。集積レジスタネットワーク４２の構造については以下で更に詳しく説明されるが、集積レジスタネットワーク４２は、一般に、ゲートパッド１６を形成するために使用されるゲート材料８２の領域を修正する（例えば、パターニングする、エッチングする）ことによって形成される。例えば、特定の実施形態では、堆積後、ゲートパッド１６のゲート金属接触領域３６に隣接する（例えば、ゲート金属接触領域３６の周囲の、ゲート金属接触領域３６を取り囲む）集積レジスタネットワーク４２を形成するためにゲート材料８２の一部が選択的に除去（例えば、パターニング、エッチング）されてもよい。したがって、特定の実施形態において、開示された集積レジスタネットワーク４２は、付加的な製造ステップを必要とせず、また、外部チップレジスタを使用せずに、伝搬遅延問題の前述の不均衡を解決するように設計されて電力変換デバイス１２内に配置されてもよい。
図２に戻ると、図示のプロセス５０は、電力変換デバイスの表面のかなりの部分を覆うように誘電体層を形成し続ける（ブロック６０）。特定の実施形態では、ブロック６０で堆積された誘電体層が層間誘電体層（ＩＬＤ）と称される場合がある。その後、デバイスのゲートパッド・バスエリア１４内のゲートパッド・ゲートバス金属接触領域９１のゲート金属接触領域３６を露出するとともに、デバイスのアクティブエリア内のデバイスセルのボディ／ソース接触領域２４を露出するために、電力変換デバイスの表面が選択的にエッチングされてもよい（ブロック６２）。例えば、図６は、ブロック６０，６２に記載されるステップを実行した後の電力変換デバイス１２の表面８３の一例を示す。デバイス１２の表面８３は、図６に示されるように、デバイス１２の表面のかなりの部分（例えば、ゲート電極３４、ゲートバス１８、及び、集積レジスタネットワーク４２）を覆うように配置されるＩＬＤ９２を含む。更に、図６では、その後のソースのメタライゼーションのためにデバイス１２のアクティブエリア２０内のデバイスセル２２のボディ／ソース接触領域２４を露出するために誘電体の一部（例えば、ゲート誘電体層７０）が選択的に除去されてしまっている。更に、ＩＬＤ９２の一部は、その後のゲート金属化のためにデバイス１２のゲートパッド・バスエリア１４において、ゲートパッド１６のゲート金属接触領域３６を露出するゲートビア８６を形成するとともに、ゲートバス１８のゲートバス金属接触領域９１を露出するバスビア８８を形成するためにエッチングされてしまっている。
図２に戻ると、図示のプロセス５０は、電力変換デバイス１２のゲートパッド・バスエリア１４において、アクティブエリア内の複数のストライプ状デバイスセル２２のボディ／ソース接触領域２４を覆うようにソース金属を堆積させ、ゲートパッド１６のゲート金属接触領域３８を直接に覆うようにゲートパッド金属７８を堆積させるとともに、ゲートバス金属接触領域９１を覆うようにゲートバス金属７９を堆積させて終わる（ブロック６４）。例えば、特定の実施形態では、ブロック６２で露出されたデバイス１２の表面８３の部分が堆積された金属によって直接に接触されるように、図６に示されるデバイス１２の表面８３のかなりの部分を覆うように１つ以上の金属（例えば、アルミニウム）が堆積（例えば、蒸着、スパッタリング、化学蒸着により堆積）されてもよい。その後、図７のデバイス１２の表面９３により示されるように、デバイス１２のゲートパッド・バスエリア１４内に配置されるゲートパッド金属７８を形成してデバイス１２のアクティブエリア２０内に配置されるソース金属９８から電気的に絶縁するために、堆積された金属層９４が選択的にエッチングされる。更に、ゲートパッド１６を覆うように配置されるゲートパッド金属７８をゲートバス１８を覆うように配置されるゲートバス金属７９から電気的に絶縁するために、堆積された金属層９４が選択的にエッチングされる。本実施形態によれば、ゲートバス金属７９は、ゲートパッド１６の集積レジスタネットワーク４２を介してゲート金属接触領域３６に電気的に接続されつつゲートバス１８のインピーダンスを低減することが分かる。図７に示されるように、ゲートパッド金属７８は、電力変換デバイス１２の動作を促進させるために、ワイヤボンド３８を介して外部ゲート接続部４０に電気的に結合され、また、ソース金属９８は、ワイヤボンド１０２を介して外部ソース接続部１００に電気的に結合される。
図８Ａは、図７に示される線１−１に沿う、電力変換デバイス１２の実施形態の断面図を示す。より具体的には、図８Ａのデバイス１２の断面図は、前述したような、ボディ／ソース接触領域２４、ソース領域２６、チャネル領域２８（ウェル領域１０４の一部）、及び、ＪＦＥＴ領域３０を含む複数のデバイスセル２２を示す。更に、図示のデバイス１２は、ゲート誘電体層７０によってソース領域２６、チャネル領域２８、及び、ＪＦＥＴ領域３０の一部から分離されるとともにＩＬＤ９２によってソース金属９８から分離されるゲート電極３４を含む。図示のソース金属９８は、ボディ／ソース接触領域２４を直接に覆う第１の部分９８Ａ（例えば、接触部分９８Ａ）と、第１の部分９８Ａを直接に覆うように配置される第２の部分９８Ｂとを含む。図８Ａは、半導体層１０が基板層１１０よりも上側に（例えば、基板層１１０上に直接に）配置されることを更に示す。また、図示のデバイス１２は、半導体層１０の反対側の基板層１１０の表面上に堆積されるドレイン金属１１２も含む。ＩＬＤ９２を介してソース金属９８に結合されるゲート電極３４とゲート誘電体７０を介して下方にある半導体領域とに関連付けられるキャパシタンスが存在し、これが、アクティブセルから外部ゲート接続部（４０）までの前述の等価抵抗によるスイッチング過渡現象中に充電及び放電される容量性負荷として作用することに留意すべきである。
図８Ｂは、図７の線２−２に沿う、電力変換デバイス１２の実施形態の別の断面図を示す。より具体的には、図８Ｂの断面図は、デバイスのアクティブエリア２０とゲートパッド・バスエリア１４との間の境界の一部を示す。したがって、図８Ｂは、アクティブエリア２０から延在するとともに全てがゲート材料８２から形成されるゲートパッド１６の集積レジスタネットワーク４２に電気的及び物理的に接続されるデバイスセル２２（図示せず）のゲート電極３４を示す。より具体的には、デバイスセル２２のゲート電極３４は、集積レジスタネットワーク４２の集積レジスタ４４Ｄを介してゲート金属接触領域３６に電気的に接続される。更に、図８Ｂは、ＩＬＤ９２によってゲートパッド１６の集積レジスタネットワーク４２から電気的及び物理的に分離されるゲートパッド金属７８を示す。しかしながら、ゲートビア８６は、ゲートパッド金属７８がゲートパッド１６のゲート金属接触領域３６と直接に接触できるようにする開口をＩＬＤ９２に与える。したがって、図示のゲートのための過渡ゲート電流（又はゲート電荷）流路は、ゲートパッド金属７８、ゲート金属接触領域３６、集積レジスタ４４Ｄ、及び、集積レジスタネットワーク４２の残りの部分、並びに、ゲート電極３４を含む。特定の実施形態のデバイス１２では、図８Ｂに示されるように、多数（例えば、数十又は数百）のＭＯＳＦＥＴセル２２が、ゲートパッド１６に直接に電気的に接続されるゲート電極３４を有してもよい。
図９、１０、及び、図１１は、本手法の実施形態に係る、少なくとも２つ以上の異なるそれぞれの抵抗値を伴う２つ以上の集積レジスタ４４を有する集積レジスタネットワーク４２を含むゲートパッド１６の実施形態の形態及び利点を示す。更に、図９、図１０、及び図１１に示される例に関し、ゲートパッド１６は、示されたエリア、すなわち、Ｂ、Ｃ及びＤにおけるデバイスセル２２のゲート電極３４に電気的に結合される。ゲートパッド１６がデバイス１２の中心からオフセットされ、それにより、以下で説明される図１２に示されるデバイス１２と同様にエリアＢがエリアＤよりも大きくなる（より多くのデバイスセルを含む）ことに更に留意されたい。
より具体的には、図９Ａは、電力変換デバイス１２の一実施形態のゲートパッド・バスエリア１４の一部を示す。図示されたゲートパッド・バスエリア１４は、ゲートパッド１６の中央部分に配置されるゲート金属接触領域３６を有するゲートパッド１６を含む。加えて、図示のゲートパッド１６は、ゲートパッド１６の集積レジスタネットワーク４２及びゲート金属接触領域３６を形成するために、堆積されたゲート材料８２の連続性が（例えば、エッチング部分１３０によって）中断されるようにパターニングされる。しかしながら、図９Ａのゲートパッド１６がエッチングされた態様は、間に配置されてゲート金属接触領域３６を集積レジスタネットワーク４２の残りの部分に電気的に結合する単一の集積レジスタ４４の形成をもたらし、一方、図示のように、集積レジスタネットワーク４２の他の側面又は縁部は、デバイス１２のエリアＢ、Ｃ及びＤ内に配置されるゲート電極３４に電気的に結合される。集積レジスタネットワーク４２の図示の集積レジスタ４４は、単一のレジスタセグメント１２８を含む。開示された集積レジスタネットワーク４２は、既知のシート抵抗を有するゲート材料８２から構成されるため、集積レジスタ４４の抵抗が、一般に、ゲート材料８２のシート抵抗にレジスタセグメント１２８の長さ１３２を乗じるとともに集積レジスタ４４のレジスタセグメント１２８の幅１３４で割ることによって計算されてもよいことに留意されるべきである。
図９Ｂは、図９Ａのゲート金属接触領域３６に印加される電圧における０Ｖ−２０Ｖステップ（すなわち、ランプ２０ナノ秒（ｎｓ））に応答したデバイス１２の異なるエリア（すなわち、エリアＢ、Ｃ、Ｄ）に位置されるゲート電極３４に生じる過渡現象のシミュレートされた電圧曲線を示すプロット１４０である。したがって、図９Ｂにおいて、曲線Ａは、ゲート金属接触領域３６に印加される電圧信号を表し、一方、曲線Ｂ、Ｃ及びＤは、デバイス１２の対応するエリア（例えば、図９Ａに示されるエリアＢ、Ｃ、Ｄ）に位置されるゲート電極３４で結果として生じる過渡現象を表す。したがって、図９Ｂのプロット１４０は、一般に伝搬遅延と称される印加電圧信号に応答した「最も速い」ゲート電極（例えば、エリアＢ内）と関連付けられる電圧過渡現象と「最も遅い」ゲート電極（例えば、エリアＤ内）と関連付けられる電圧過渡現象との間の遅延時間のかなり有意な差（例えば、約１０ナノ秒（ｎｓ））を示す。この伝播遅延差（例えば、不一致、不均一性）は、一般に、デバイス１０の異なるエリア（例えば、Ｂ、Ｃ、Ｄ）内に位置されるデバイスセルのそれぞれのゲート抵抗及び入力容量の差によってもたらされるのが分かる。したがって、図９Ａに示されるように、単一の集積レジスタ４４を有する集積レジスタネットワーク４２を利用するのではなく、この実施形態にとっては、ゲートパッド１６に組み込まれる異なるそれぞれの抵抗値を伴う複数のレジスタ４４を有する集積レジスタネットワーク４２を使用してデバイスのレイアウト形状と関連付けられる容量性負荷（例えば、入力抵抗（Ｃｉｓｓ））のターンオン／オフのバランスを可能にすることが有利であることが現在認識される。これにより、集積レジスタネットワーク４２は、ゲートパッド１６のゲート金属接触領域３６とそのような実施形態に関してデバイス１２の異なる領域に位置される異なるゲート電極３４との間に異なる抵抗値（例えば、複数の異なるそれぞれの抵抗値）を与えることができる。
この点を更に説明するために、図１０Ａは、電力変換デバイス１２の別の実施形態におけるゲートパッド・バスエリア１４の一部を示す。図示のゲートパッド１６のエッチング部分１３０は、ゲートパッド１６の集積レジスタネットワーク４２に隣接するゲート金属接触領域３６を形成するためにゲート材料８２の連続性を中断する。図示の集積レジスタネットワーク４２は、それぞれがほぼ同じ長さ１３２及び幅１３４を有し、したがってほぼ同じ抵抗を有する単一のレジスタセグメント１２８を伴う４つの集積レジスタ４４を含む。図１０Ｂは、図１０Ａのゲート金属接触領域３６における０Ｖ−２０Ｖ信号に応答したデバイスの異なる部分に位置されるゲート電極で生じるシミュレートされた過渡電圧曲線を示すプロット１５０である。したがって、図１０Ｂにおいて、曲線Ａは、ゲート金属接触領域３６に印加される電圧信号を表し、一方、曲線Ｂ、Ｃ及びＤは、デバイス１０の応答するエリア（例えば、図１０Ａに示されるエリアＢ、Ｃ、Ｄ）に位置されるゲート電極３４で結果として生じる過渡現象を表す。
したがって、図９Ｂと比較して、図１０Ｂのプロット１５０は、図９Ｂと比べた、電圧信号に応答した「最も速い」ゲート電極（例えば、エリアＢ内）と関連付けられる電圧過渡現象と「最も遅い」ゲート電極（例えば、エリアＤ内）と関連付けられる電圧過渡現象との間の更に顕著な遅延（例えば、約２８ｎｓ）を示す。前述のように、この伝播遅延差（例えば、不一致、不均一性）は、一般に、デバイス１２の異なるエリア（例えば、Ｂ、Ｃ、Ｄ）内に位置されるデバイスセルのそれぞれのゲート抵抗及び入力容量の差によってもたらされる。したがって、特定の実施形態では、図１０Ａ及び１０Ｂに示されるように、ゲート金属接触領域３６とデバイス１２の異なるエリア（例えば、エリアＢ、Ｃ、Ｄ）との間にほぼ同じ抵抗値を提供する集積レジスタネットワーク４２のみを利用するのではなく、電力変換デバイス１２におけるデバイスセル２２のレイアウトと関連付けられる容量性負荷（例えば、入力容量（Ｃｉｓｓ））のターンオン／オフを効果的にバランスさせるために、ゲート金属接触領域３６とゲートパッド１６におけるデバイス１２の異なるエリア（例えば、エリアＢ、Ｃ、Ｄ）との間に少なくとも２つの異なる抵抗を与えることができる複数の集積レジスタ４４を有する集積レジスタネットワーク４２を利用することが有益であることが現在認識される。更に、異なるデバイスセルの動的性能に大きな不均衡があるパワーデバイスを動作させると、局所的な過大応力がもたらされて望ましくないため、現在開示さるように、効率の悪い動作モードによってこの不均衡を緩和できることが認識される。
以上を念頭に置いて、図１１Ａは、本技術の実施形態に係る、電力変換デバイス１２のゲートパッド・バスエリア１４の一部を示し、そのゲートパッド１６は、デバイス１２の異なるエリア（例えば、エリアＢ、Ｃ及びＤ）内に配置されるデバイスセル２２のゲート金属接触領域３６とゲート電極３４との間に少なくとも２つの異なるそれぞれの抵抗を与える集積レジスタネットワーク４２（例えば、集積レジスタ４４Ｂ、４４Ｃ、４４Ｃ’、４４Ｄを伴う）を含む。エッチング部分１３０は、ゲートパッド１６を形成するゲート材料８２の連続性を中断し、その結果、ゲートパッド１６内のゲート金属接触領域３６に隣接する集積レジスタネットワーク４２が形成される。図示の集積レジスタネットワーク４２は、それぞれがそれぞれの幅／長さの比及び抵抗を有するそれぞれのレジスタセグメント１２８Ｂ、１２８Ｃ、１２８Ｃ’及び１２８Ｄを有する集積レジスタ４４Ｂ、４４Ｃ、４４Ｃ’、４４Ｄを含む。特に、集積レジスタ４４Ｂ（ゲート金属接触領域３６とエリアＢ内のデバイスセルとの間に電気的に接続される）は、最大相対幅と長さとの比（幅／長さ、アスペクト比とも称される）を伴うレジスタセグメント１２８Ｂを有し、したがって、最も低い相対抵抗を与える。集積レジスタ４４Ｃ，４４Ｃ’（ゲート金属接触領域３６とエリアＣ内のデバイスセルとの間に電気的に接続される）は、互いにほぼ同じサイズであるレジスタセグメント１２８Ｃ，１２８Ｃ’を有するとともに、集積レジスタ４４Ｂのレジスタセグメント１２８Ｂよりも小さい幅／長さ比を有する（集積レジスタ４４Ｂのレジスタセグメント１２８Ｂよりも抵抗が大きい）。集積レジスタ４４Ｄ（ゲート金属接触領域３６とエリアＤ内のデバイスセルとの間に電気的に接続される）は、最小の相対幅／長さの比を伴うレジスタセグメント１２８Ｄを有し、したがって、最高の相対抵抗を与える。例えば、特定の実施形態において、抵抗値は、集積レジスタ４４Ｂでは約３．４オームであり、集積レジスタ４４Ｃ，４４Ｃ’では約６０オームであり、集積レジスタ４４Ｄでは約８０オームであってもよい。集積レジスタネットワーク４２のこれらの集積レジスタ４４Ｂ、４４Ｃ、４４Ｃ’、４４Ｄは互いに電気的に並列であるため、集積レジスタネットワーク４２の正味等価ゲート直列抵抗（Ｒｅｑ）は約３オーム〜約５オームである。特定の実施形態では、デバイスセル２２のゲート金属接触領域３６、ゲートバス１８、及び、ゲート電極３４の等価ゲート抵抗（Ｒｅｑ）が、図１に示されるように、約１オームであることに留意されたい。
図１１Ｂは、図１１Ａのゲート金属接触領域３６における０Ｖ−２０Ｖ信号に応答したデバイスの異なる部分に位置されるデバイスセルのゲート電極で生じるシミュレートされた過渡電圧曲線を示すプロット１６０である。したがって、図１１Ｂにおいて、曲線Ａは、ゲート金属接触領域３６に印加される電圧信号を表し、一方、曲線Ｂ、Ｃ及びＤは、デバイス１２の対応するエリア（例えば、図１１Ａに示されるエリアＢ、Ｃ、Ｄ）に位置されるデバイスセル２２のゲート電極３４で結果として生じる過渡現象電圧を表す。したがって、図１０Ｂのプロット１６０は、電圧ステップに応じた「最も速い」ゲート電極（例えば、エリアＢ内）と「最も遅い」ゲート電極（例えば、エリアＤ内）との間の伝搬遅延のかなり小さい差（例えば、＜約２ナノ秒（ｎｓ））を示す。したがって、図９及び図１０に示されるように、異なるエリア（例えば、エリアＢ、Ｃ、Ｄ）内に位置されるデバイスセルのゲート金属接触領域３６とゲート電極との間にほぼ同じ抵抗値を与える集積レジスタネットワーク４２を利用するのではなく、本実施形態では、伝搬遅延の差を最小限に抑えるために、ゲートパッド接続領域３６からアクティブエリアの異なる領域（例えば、Ｂ、Ｃ、Ｄ）への同等でない抵抗経路を伴う集積レジスタネットワーク４２を利用することが有利であることが現在認識される。これを達成する簡単な実施形態は、複数の集積レジスタ４４を有する集積レジスタネットワーク４２を介しており、それにより、集積レジスタネットワーク４２は、電力変換デバイス１２のデバイスセル２２のレイアウトと関連付けられる容量性負荷又は入力容量のターンオン／オフを効果的にバランスさせるために、異なるエリア（例えば、エリアＢ、Ｃ、Ｄ）内に位置されるデバイスセルのゲート金属接触領域３６とゲート電極との間に少なくとも２つの異なるそれぞれの抵抗値を与えることができる。特定の実施形態において、集積レジスタネットワーク４２は任意の適切な数のレジスタを含んでもよく、また、各デバイスセルは、デバイスセルの最も近傍に位置される集積レジスタネットワーク４２の特定のレジスタに接続してもよい。例えば、特定の実施形態において、集積レジスタネットワーク４２は、幾つかの方向（例えば、上、下、左、右）のそれぞれごとにレジスタを含んでもよく、また、ゲートパッド１６に対して特定の方向に位置されるデバイスセルは、集積レジスタネットワーク４２の対応するレジスタに接続してもよい。
更に、他の実施形態では開示される集積レジスタネットワーク４２を異なる態様で実装できることが理解されるべきである。例えば、図１２は、エリアＡ１、Ａ２、Ａ３及びＡ４内に配置されるデバイスセル（図示せず）を有する電力変換デバイス１２の一実施形態の表面の概略図である。図示の実施形態においては、図８Ｂに関して前述したように、エリアＡ１のデバイスセルのゲート電極がゲートバス１８Ａを介してゲートパッド１６に電気的に結合され、エリアＡ３のデバイスセルのゲート電極がゲートバス１８Ｂを介してゲートパッド１６に電気的に結合され、一方、領域Ａ２，Ａ４はゲートパッド１６に直接に電気的に結合される。更に、ゲートパッド１６を中心から外す（すなわち、デバイス１２の表面の中央に配置されない）ことが予想される設計から有利となる場合があることに留意されたいが、図１２に示されるように、中心を外れたゲートパッド１６が、開示される集積レジスタネットワーク４２の利益を伴うことなく伝搬遅延のより大きな差を示すことにも留意されたい。したがって、開示される集積レジスタネットワーク４２が、電力変換デバイス１２のデバイスセル２２の伝搬遅延の差を低減しつつ、ゲートパッド１６及びゲートバス１８の位置決めにおいてより大きな自由度を可能にすることが理解されるべきである。
図１２の拡大部分に示されるように、図示の実施形態のゲートパッド１６は、複数の集積レジスタ（すなわち、集積レジスタＲ１、Ｒ２、Ｒ３及びＲ４）を伴う集積レジスタネットワーク４２を含み、それにより、集積レジスタネットワーク４２は、デバイス１２の３つの異なるエリア（例えば、エリアＡ１、Ａ２／Ａ４、Ａ３）内に位置されるデバイスセルのゲート金属接触領域３６とゲート電極との間に３つの異なるそれぞれの抵抗値を与えることができる。より具体的には、ゲートパッド１６を形成するために使用されるゲート材料８２の部分は、集積レジスタＲ１、Ｒ２、Ｒ３及びＲ４のそれぞれが少なくとも１つのレジスタセグメント１７０（例えば、抵抗経路１７０）を含む又は該レジスタセグメントから成るようにパターニングされ（例えば、エッチング部分１３０）、また、各レジスタセグメント１７０は約１μｍ以上の最小幅１７２を有する。図示の集積レジスタＲ１、Ｒ２、及びＲ４は、電気的に並列に接続される複数のレジスタセグメントを含む。前述の単一のレジスタセグメント１７０から形成される集積レジスタ４４と同様に、並列に接続される複数の長方形レジスタセグメント１７０を有する集積レジスタ４４の抵抗（例えば、Ｒ１、Ｒ２又はＲ４）は、一般に、ゲート材料８２のシート抵抗に集積レジスタの長さ１７４を掛け合わせた後に集積レジスタの並列レジスタセグメント１７０の全幅（すなわち、各最小幅１７２の合計）で割ることによって計算されてもよい。したがって、各セグメント１７０の長さ及び幅が図１２に示されるゲートパッド１６に関してほぼ同じである場合、Ｒ１（最大数の抵抗セグメント１７０を有する）が最も低い抵抗を示し、Ｒ２及びＲ４の抵抗（２番目に多い数の抵抗セグメント１７０を有する）がＲ１の抵抗とほぼ同等以上であり、また、Ｒ３（最も少ない数の抵抗セグメント１７０を有する）が最高の相対抵抗を示す。
図１２に示されるゲートパッド１６の場合、集積レジスタＲ１、Ｒ２、Ｒ３、Ｒ４の相対的な長さ／幅の比及び抵抗値は、一般に、デバイスのアクティブエリアの異なる部分と関連付けられる異なる抵抗−コンデンサ（ＲＣ）時定数に起因するターンオン又はターンオフ過渡現象の差を最小限に抑えるために、それらが電気的に接続されるアクティブエリアの部分のサイズに基づいてスケーリングされる。例えば、１つの実施形態において、集積レジスタネットワークの集積レジスタのそれぞれの抵抗値（例えば、Ｒ１、Ｒ２など）は、特定の集積レジスタの抵抗（例えば、オーム）と特定の集積レジスタに電気的に接続されるゲート電極を有するアクティブエリアのサイズ（例えば、平方マイクロメートル）との積がほぼ同様である（例えば、互いの１０％、５％又は１％以内）ように設定されてもよい。すなわち、特定の実施形態において、エリアＡ１を乗じたＲ１の抵抗値は、エリアＡ２を乗じたＲ２の抵抗値とほぼ同じであり、これは、エリアＡ３を乗じたＲ３の抵抗値とほぼ同じであり、また、エリアＡ４を乗じたＲ４の抵抗値とほぼ同じである。更に、特定の実施形態において、集積ゲートレジスタの同等の組み合わせ（例えば、Ｒ１、Ｒ２、Ｒ３、Ｒ４、及び、それらを互いに接続する電極材料８２の広がり抵抗）は、電力変換デバイス１２の残りの部分の寄生等価直列抵抗のそれよりも大きい。更に、特定の実施形態において、各集積レジスタの抵抗値（例えば、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒｎ）（したがって幅／長さの比）は、デバイス１２の異なるエリア（例えば、エリアＡ１、Ａ２、Ａ３及びＡ４）の異なるゲート抵抗及び入力容量と関連付けられる伝搬遅延の差を最小限に抑えつつ、集積レジスタネットワークの全等価抵抗（Ｒｅｑ）が所望の全デバイスゲート抵抗値Ｒｇ（図１２に示される例ではＲｅｑ＝３−５オーム）と同様（例えば、その約０．５倍よりも大きい）であるように選択される／規定される。例えば、ゲートバス１８Ａを介してゲートパッド１６に電気的に接続されるゲート電極３４（例えば、エリアＡ１内）を有するデバイス１２の部分は、ゲートパッド１６に直接に電気的に接続されるゲート電極３４（例えば、エリアＡ２，Ａ４内）よりも大きい関連する入力容量を有し、したがって、Ｒ２及びＲ４の抵抗は、入力容量のこの差を補償するとともに電力変換デバイス１２の異なるエリア内のデバイスセル２２間の伝搬遅延の差を実質的に低減するためにＲ１の抵抗よりも大きい。
図１３は、図１２に示される電力変換デバイス１２の実施形態における抵抗値の異なる比を有する集積レジスタネットワーク４２の集積レジスタによりもたらされるゲート信号の伝播遅延の差（ｎｓ）を示すプロット１８０である。プロット１８０では、横軸がＲ３及びＲ１の抵抗値の比を表し、縦軸がＲ２（又はＲ４）及びＲ１の抵抗値の比を表す。キー１８２によって示されるように、Ｒ１の抵抗に対するＲ２（又はＲ４）の抵抗の比が約１０〜約２５である場合には、伝播遅延の最小差（例えば、１ｎｓ以下）が実証され、また、Ｒ１の抵抗に対するＲ３の抵抗の比は約１５〜約３５である。
例えば、特定の実施形態では、図１２に示される電力変換デバイス１２の場合、Ｒ１の抵抗は、約Ｒｇ／２よりも大きく、Ｒｇよりも小さい場合があり、ここで、Ｒｇはトランジスタゲートの全等価直列抵抗である。例えば、特定の実施形態では、Ｒｇが約１オーム〜約８０オーム（例えば、約３オーム〜約２０オーム）である。更に、特定の実施形態において、Ｒ１の抵抗に対するＲ２の抵抗の比、Ｒ１の抵抗に対するＲ４の抵抗の比、及び、Ｒ１の抵抗に対するＲ３の抵抗の比は全て約５：１よりも大きい。より具体的には、特定の実施形態では、Ｒ１の抵抗に対するＲ２（又はＲ４）の抵抗の比が約７．５：１〜約２５：１であり、Ｒ１の抵抗に対するＲ３の抵抗の比が約１０：１〜約３５：１であり、Ｒ３の抵抗に対するＲ２（又はＲ４）の抵抗の比が約１：１〜約２：１である。特定の実施形態では、Ｒ１の抵抗に対するＲ２（又はＲ４）の抵抗に対するＲ３の抵抗の比は約２０：１５：１である。例えば、特定の実施形態では、Ｒ１が約２オームから約１０オームまでの範囲であってもよく、Ｒ２（及びＲ４）が約３０オームから１５０オームまでの範囲であってもよく、Ｒ３が約８０オームから約４００オームまでの範囲であってもよい。特定の実施形態では、デバイスセルがエリアＡ３内に位置されず、したがって、Ｒ３が存在しない場合があることに留意されたい。加えて、ゲートパッド１６が電力変換デバイス１２の中心付近に位置されるときにはＲ２及びＲ４の抵抗値がほぼ同じとなり得るが、ゲートパッド１６が中心から外れている（例えば、図示のように左又は右に外れている）実施形態の場合、Ｒ２及びＲ４の抵抗値も異なり得ることが分かる。
図１４は、幾つかの集積レジスタＲ１、Ｒ２、Ｒ３及びＲ４を含む集積レジスタネットワーク４２を伴うゲートパッド１６の一実施形態を示す。図１４に示されるように、異なるサイズ及び形状を有するとともに各集積レジスタの少なくとも１つのレジスタセグメント１７０を画定するエッチング領域１３０では、ゲート材料８２が除去されてしまっている。したがって、図１４は、それぞれが所望の抵抗値を与えるために様々な形状及び／又はサイズを伴うエッチング領域１３０によって分離される様々な形状、サイズ、及び／又は、間隔を伴う１つ以上のレジスタセグメント１７０を有する集積レジスタネットワーク４２をもたらすために（例えば、平行エッチング領域、可変幅エッチング領域、及び／又は、不規則エッチング領域１３０を形成するべく）ゲートパッド１６のゲート材料８２が様々な方法で成形されてもよいことを示す。
更に、レジスタセグメント１７０が異なる形状（例えば、平行セグメント、ゲート金属接触領域３６からの距離の増大に伴って幅が増加又は減少するセグメント、及び／又は、不規則な形状）を有してもよいこと、また、集積レジスタＲ１、Ｒ２、Ｒ３及びＲ４の全てのレジスタセグメント１７０の全長及び全幅の寸法制御が集積レジスタ４４及び集積レジスタネットワーク４２のための抵抗調整を可能にすることが現在認識される。したがって、本手法の開示された集積レジスタネットワーク４２は、本開示によれば、適切なデバイス性能を可能にするために様々な形状及びサイズをとることができる。例えば、図示の抵抗セグメント１７０は長方形であるが、これらは単なる例として与えられたにすぎず、抵抗セグメント１７０の他の形状（例えば、三角形、六角形、台形）が使用されてもよい。更に、レジスタＲ１〜Ｒ４の成形以外に、エッチング領域１３０のサイズ及び形状がデバイス１２の異なるエリア内に配置されるデバイスセルのゲート金属接触領域３６とゲート電極３４との間の抵抗にも影響を与えることに留意されたい。すなわち、集積レジスタネットワーク４２の残りの部分（例えば、ゲート金属接触領域３６及び複数の集積レジスタ４４の外側のゲートパッド１６の部分）は、ＭＯＳＦＥＴセル２２のゲート金属接触領域３６とゲート電極３４との間に与えられる抵抗値に影響を及ぼすため、集積レジスタネットワーク４２のこの部分は、集積レジスタネットワーク４２の異なる部分によって与えられる抵抗値を調整するために更にパターニングされてエッチングされてもよい。加えて、特定の実施形態では、デバイス１２の異なるエリア（例えば、図１２のＡ１、Ａ２、Ａ３、Ａ４）がより小さいエリアに更に分割されてもよいことが分かる。そのような実施形態の場合には、ゲート金属接触領域３６に隣接する集積レジスタネットワーク４２に更なる集積レジスタ４４（例えば、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒｎ）を組み込むことにより、及び／又は、特定の集積レジスタ（Ｒ１、Ｒ２、Ｒ３など）とゲートパッド１６の縁部の特定の部分との間に電気経路を形成して益々細分化されるレベル（例えば、個々のセルまで）で異なるデバイスセル２２間の伝搬遅延の差を軽減する付加的なエッチング領域１３０を形成することにより、集積レジスタネットワーク４２の複雑さが高まり得る。例えば、特定の実施形態では、ＭＯＳＦＥＴセル２２のゲート電極３４の伝搬遅延の差をデバイス１２におけるそれらの位置に関係なく最小限に抑える複雑な集積レジスタネットワーク４２を設計するために使用され得るコンピュータ支援設計（ＣＡＤ）ツールを利用して行なわれる実際のレイアウトネットワーク解析を通じて、全／等価ゲート抵抗のより高度な推定値を取得できる。
図１５は、エリアＡ１，Ａ２内に配置されるデバイスセル（図示せず）を有するとともに電力変換デバイス１２の角部１９０付近（例えば、中央部１９２から離れて１つ以上の縁部１９４付近）に配置されるゲートパッド１６を有する電力変換デバイス１２の上面図を示す。図示の実施形態の場合、エリアＡ１のデバイスセル２２のゲート電極３４は、電力変換デバイス１２の縁部１９４に沿って延びるゲートバス１８を介してゲートパッド１６に電気的に結合される。更に、エリアＡ２内のデバイスセル２２のゲート電極３４は、図８Ｂに関して前述したように、ゲートパッド１６に直接に電気的に結合される。
図１５の拡大部に示されるように、図示の実施形態のゲートパッド１６は、異なるそれぞれの抵抗値を伴う複数の集積レジスタ（すなわち、Ｒ１及びＲ２）を有する集積レジスタネットワーク４２を含み、それにより、集積レジスタネットワーク４２は、エリアＡ１内に位置されるデバイスセル２２のゲート金属接触領域３６とゲート電極３４との間に第１の抵抗値を与えるとともに、エリアＡ２内に位置されるデバイスセル２２のゲート金属接触領域３８とゲート電極３４との間に第２の（異なる）抵抗値を有する。より具体的には、ゲート材料８２の一部は、集積レジスタネットワーク４２の集積レジスタＲ１，Ｒ２がそれぞれ少なくとも１つのレジスタセグメント１７０Ａ，１７０Ｂをそれぞれ含む又はそれらから成るようにエッチングされてしまっている（例えば、エッチング部分１３０）。
更に、集積レジスタＲ１，Ｒ２はそれぞれ、約１μｍ以上のそれぞれの最小幅１３４Ａ，１３４Ｂを有するそれぞれのレジスタセグメント１７０Ａ，１７０Ｂを含む。図１２及び図１４に示されるように、特定の実施形態において、図１５に示されるゲートパッド１６の集積レジスタＲ１，Ｒ２は、図１２及び図１４に示されるように、それぞれが少なくとも１μｍの最小幅１７２を有する複数の並列レジスタセグメント１７０を使用して代わりに実装されてもよい。図１６は、図１５に示されるデバイス１２の実施形態に関してＲ２及びＲ１の抵抗の比に対するエリアＡ１，Ａ２内に（任意の単位で）位置されるデバイスセル２２間の伝搬遅延の差を示すプロット２００である。図示の実施形態に関し、曲線２０２によって示されるように、伝播遅延の最小差は、Ｒ１に対するＲ２の抵抗の比が約３〜約７（例えば、約４〜６又は約５）であるときに生じる。
図１５に示されるゲートパッド１６の実施形態の場合、集積レジスタＲ１，Ｒ２の抵抗値の比は、一般に、それらが電気的に接続されるアクティブエリア２０の部分（例えば、ゲートエリア、デバイス１２のアクティブエリアの領域内のゲート電極３４により覆われる半導体表面のエリア）のサイズに基づいてスケーリングされてもよい。一般に、特定の集積レジスタの抵抗（例えば、オーム）と特定の集積レジスタに電気的に接続されるゲート電極３４を有するアクティブエリアのサイズ（例えば、平方マイクロメートル）との乗算積はほぼ同じである（例えば、１０％、５％又は１％以内）。すなわち、エリアＡ１を乗じたＲ１の抵抗値は、エリアＡ２を乗じたＲ２の抵抗値とほぼ同じである。更に、図１５に示される電力変換デバイス１２の場合、Ｒｇは約３オーム〜約２０オームであってもよい。
図１５に示されるゲートパッド１６の実施形態の場合、Ｒ１の抵抗に対するＲ２の抵抗の比は、約１：１よりも大きく、約１５：１よりも小さい。より具体的には、特定の実施形態では、Ｒ１に対するＲ２の抵抗の比は約４：１〜約１０：１である。特定の実施形態において、Ｒ２の幅１３４Ｂ（すなわち、集積レジスタＲ２の１つ以上のレジスタセグメント１７０の全ての幅の和）は、Ｒ１の幅１３４Ａの約０．１倍〜約０．２５倍でなければならない（すなわち、集積レジスタＲ１の１つ以上のレジスタセグメント１７０の幅の和）。例えば、特定の実施形態では、Ｒ１の全幅が約５０μｍ〜約５００μｍであってもよく、また、Ｒ２の全幅が約５μｍ〜約１２５μｍであってもよい。ゲートパッド１６が電力変換デバイス１２の異なる角部に位置される際にはＲ１及びＲ２の抵抗値及びそれらの比が逆転され得ることが分かる。
図１７は、ほぼ中央に位置されるゲートパッド１６の周囲のエリアＡ１、Ａ２、Ａ３及びＡ４内にほぼ均等に配置されるデバイスセル（図示せず）を有する電力変換デバイス１２の一実施形態の表面の上面図である。図示の実施形態の場合、前述のように、エリアＡ１のデバイスセル２２のゲート電極３４は、ゲートバス１８Ａを介してゲートパッド１６に電気的に結合され、エリアＡ３のデバイスセル２２のゲート電極３４は、ゲートバス１８Ｂを介してゲートパッド１６に電気的に結合され、一方、エリアＡ２，Ａ４内のデバイスセル２２のゲート電極３４は、ゲートパッド１６に直接に電気的に結合される。エリアＡ１，Ａ３内の（すなわち、ゲートバス１８を介してゲート金属接触領域３６に結合される）デバイスセルの数がほぼ同様であるように且つエリアＡ２，Ａ４内のデバイスセルの数がほぼ同様であるようにゲートパッド１６が中央に位置される実施形態の場合、エリアＡ１，Ａ３内のデバイスセルの数がエリアＡ２，Ａ４内のデバイスセル２２の数よりも依然としてかなり多くなる得る（例えば、約１０倍〜約１００倍）ことが分かる。
図１７の拡大部分に示されるように、図示の実施形態のゲートパッド１６は、複数の集積レジスタ（例えば、Ｒ１、Ｒ２、Ｒ３及びＲ４）を有する集積レジスタネットワーク４２を含み、これにより、ゲートパッド１６は、デバイス１２の異なるエリアに位置されるデバイスセル２２のゲート金属接触領域３６とゲート電極３４との間に異なるそれぞれの抵抗値を与えることができる。例えば、図示の実施形態の場合には、Ｒ１及びＲ３がほぼ同様の抵抗値を有し、Ｒ２及びＲ４がほぼ同様の抵抗値を有する。特定の実施形態では、Ｒ１（又はＲ３）の抵抗が約２×Ｒｇより大きくてもよく、ここで、Ｒｇは約１オーム〜約８０オーム（例えば、約３オーム〜約２０オーム）である。前述のように、ゲートパッド１６のゲート金属接触領域３６及び集積レジスタネットワーク４２を形成するためにゲート材料８２の一部（例えば、エッチング部分１３０）が除去されてしまっている。集積レジスタネットワーク４２の集積レジスタＲ１、Ｒ２、Ｒ３及びＲ４のそれぞれは少なくとも１つのレジスタセグメント１７０（例えば、レジスタセグメント１７０Ａ，１７０Ａ’、レジスタセグメント１７０Ｂ，１７０Ｂ’）を含む又はそれらから成り、各レジスタセグメントは約１μｍ以上の最小幅を有する。図示の実施形態において、Ｒ１（又はＲ３）の抵抗に対するＲ２（又はＲ４）の抵抗の比は、約２：１〜約１０：１（例えば、約４：１〜約８：１）である。
本開示の技術的効果は、デバイスの異なるエリア内に位置されるデバイスセルの伝搬遅延の差を軽減する（例えば、最小化する）集積レジスタネットワークを含むゲートパッドを有する半導体電力変換デバイス（例えば、ＳｉＣ電力変換デバイス）の製造を含む。開示された集積レジスタネットワークは、パワーデバイスの異なるエリア内に位置されるデバイスセルのゲート金属接触領域とゲート電極との間に少なくとも２つの差抵抗値を与える。開示された集積レジスタネットワークは、コスト、複雑さ、及び、外部チップレジスタのサイズの増大を回避しながら、デバイスセルがゲートパッドに対するそれらの位置に関係なく同期した態様（例えば、伝播遅延の差が最小）で動作するようにする。集積レジスタネットワークを含む開示されたゲートパッドは、ゲート電極及びゲートバスを形成するために使用される同じ堆積・リソグラフィステップ中に形成されてもよく、したがって、実装するために余計な処理ステップを必要としない。開示された集積レジスタネットワークは、電力変換デバイスの動的特性（例えば、非対称入力容量）の内部非対称性を相殺する固有の非対称ゲートパッド構造の設計及び製造を可能にして、スイッチング事象中に全てのデバイスセルに均一な電流／電圧分布をもたらす。
この記述では、例を使用して、最良の形態を含む本発明を開示し、また、任意のデバイス又はシステムを作製して使用すること、及び、任意の組み入れられた方法を実行することを含めて、当業者が本発明を実施できるようにする。本発明の特許性のある範囲は、請求項によって規定され、また、当業者が想起する他の例を含み得る。そのような他の例は、それらが請求項の文字通りの言語と異ならない構造要素を有する場合、又は、それらが請求項の文字通りの言語とはわずかに異なる同等の構造要素を含む場合には、請求項の範囲内にあるように意図される。

Claims (29)

  1. 半導体電力変換デバイスであって、
    アクティブエリアであって、該アクティブエリアの異なる部分に配置される複数のデバイスセルを備え、前記複数のデバイスセルのそれぞれがそれぞれのゲート電極を含む、アクティブエリアと、
    ゲートパッド・バスエリアであって、
    複数の集積レジスタを有する集積レジスタネットワークに隣接して配置されるゲート金属接触領域を含むゲートパッドと、
    前記ゲートパッドと前記デバイスの前記アクティブエリアの第１の部分における前記複数のゲート電極の第１の部分との間で延在する第１のゲートバスと、
    前記ゲートパッドの前記ゲート金属接触領域を直接に覆うように配置されて外部ゲート接続部に結合されるゲートパッド金属と、
    を備え、前記複数のゲート電極の前記第１の部分は、前記複数の集積レジスタのうちの第１の集積レジスタ、前記第１のゲートバス、前記ゲート金属接触領域、及び、前記ゲートパッド金属を介して前記外部ゲート接続部に電気的に接続され、前記デバイスの前記アクティブエリアの第２の部分における前記複数のゲート電極の第２の部分は、前記複数の集積レジスタのうちの第２の集積レジスタ、前記ゲート金属接触領域、及び、前記ゲートパッド金属を介して前記外部ゲート接続部に電気的に接続され、前記第１及び第２の集積レジスタが実質的に異なるそれぞれの抵抗値を有する、ゲートパッド・バスエリアと、
    を備える、半導体電力変換デバイス。
  2. 前記ゲートパッド・バスエリアが第２のゲートバスを備え、前記複数のゲート電極の第３の部分が、前記複数の集積レジスタのうちの第３の集積レジスタと前記第２のゲートバスとを介して前記外部ゲート接続部に電気的に接続される、請求項１に記載のデバイス。
  3. 前記集積レジスタネットワーク内の前記複数の集積レジスタのそれぞれの各抵抗が異なる、請求項１に記載のデバイス。
  4. 前記集積レジスタネットワークに含まれる前記複数の集積レジスタのそれぞれの抵抗のうちの少なくとも２つが同じである、請求項１に記載のデバイス。
  5. 前記複数の集積レジスタのそれぞれは、１マイクロメートル（μｍ）以上の最小幅を有する少なくとも１つのそれぞれのレジスタセグメントを備える、請求項１に記載のデバイス。
  6. 前記複数の集積レジスタのうちの少なくとも１つが、１マイクロメートル（μｍ）以上の最小幅を有する複数のそれぞれのレジスタセグメントを備える、請求項５に記載のデバイス。
  7. 前記第１の集積レジスタのそれぞれの抵抗と第１のエリアとの乗算積は、前記第２の集積レジスタのそれぞれの抵抗と第２のエリアとの乗算積にほぼ等しい、請求項１に記載のデバイス。
  8. 前記半導体電力変換デバイスの全ゲート等価直列抵抗（Ｒｇ）が約１オーム〜約８０オームである、請求項１に記載のデバイス。
  9. 前記半導体電力変換デバイスのＲｇが約３オーム〜約２０オームである、請求項８に記載のデバイス。
  10. 前記第１の集積レジスタのそれぞれの抵抗に対する前記第２の集積レジスタのそれぞれの抵抗の比は、約１：１よりも大きく、約１５：１より小さい、請求項１に記載のデバイス。
  11. 前記ゲートレジスタ層のシート抵抗が２オーム／スクエア（ｏｈｍ／ｓｑｕａｒｅ）〜５０ｏｈｍ／ｓｑｕａｒｅである、請求項１に記載のデバイス。
  12. 前記ゲートレジスタ層のシート抵抗は、前記デバイスのアクティブセルエリア内の前記複数のデバイスセルの各それぞれのゲート電極のシート抵抗とほぼ同じである、請求項１１に記載のデバイス。
  13. 前記集積レジスタネットワークの前記複数の集積レジスタは、前記半導体デバイスの第３のエリアに対応する第３の複数のゲート電極に電気的に接続される第３の集積レジスタを備え、前記第３の集積レジスタのそれぞれの抵抗と第３のエリアとの乗算積は、前記第１の集積レジスタのそれぞれの抵抗と前記第１のエリアとの乗算積にほぼ等しいとともに、前記第２の集積レジスタのそれぞれの抵抗と前記第２のエリアとの乗算積にもほぼ等しい、請求項１に記載のデバイス。
  14. 前記第１の集積レジスタのそれぞれの抵抗に対する前記第２の集積レジスタのそれぞれの抵抗に対する前記第３の集積レジスタのそれぞれの抵抗の比が約２０：１５：１である、請求項１３に記載のデバイス。
  15. 前記第１の集積レジスタのそれぞれの抵抗に対する前記第２の集積レジスタのそれぞれの抵抗の比、並びに、前記第１の集積レジスタのそれぞれの抵抗に対する前記第３の集積レジスタのそれぞれの抵抗の比は、約７．５：１〜２５：１である、請求項１３に記載のデバイス。
  16. 前記集積レジスタネットワークの前記複数の集積レジスタは、前記半導体デバイスの第４のエリアに対応する第４の複数のゲート電極に電気的に結合される第４の集積レジスタを備え、前記第４の集積レジスタのそれぞれの抵抗と第４のエリアとの乗算積は、前記第１の集積レジスタのそれぞれの抵抗と前記第１のエリアとの乗算積にほぼ等しい、請求項１３に記載のデバイス。
  17. 前記第１の集積レジスタのそれぞれの抵抗に対する前記第２、第３、及び、第４の集積レジスタのそれぞれの抵抗の各比が約５：１よりも大きい、請求項１６に記載のデバイス。
  18. 前記第１の集積レジスタのそれぞれの抵抗は、Ｒｇ／２よりも大きく、Ｒｇよりも小さい、請求項１６に記載のデバイス。
  19. 前記第１の集積レジスタのそれぞれの抵抗が約２オーム〜ら約１０オームであり、前記第２の集積レジスタのそれぞれの抵抗が約３０オーム〜約１５０オームであり、前記第３の集積レジスタのそれぞれの抵抗が約３０オーム〜約１５０オームであり、第４の集積レジスタのそれぞれの抵抗が約８０オーム〜約４００オームである、請求項１６に記載のデバイス。
  20. 前記第１のエリアが前記第３のエリアにほぼ等しく、前記第１の集積レジスタのそれぞれの抵抗が前記第３の集積レジスタのそれぞれの抵抗にほぼ等しく、前記第２のエリアが前記第４のエリアにほぼ等しく、前記第２の集積レジスタのそれぞれの抵抗が前記第４の集積レジスタのそれぞれの抵抗にほぼ等しく、前記第２の集積センサのそれぞれの抵抗と前記第１の集積レジスタのそれぞれの抵抗との比が約２：１〜１０：１である、請求項１６に記載のデバイス。
  21. 前記第２の集積レジスタのそれぞれの抵抗と前記第１の集積レジスタのそれぞれの抵抗との比が約４：１〜８：１である、請求項１６に記載のデバイス。
  22. 前記第１の集積レジスタのそれぞれの抵抗がＲｇの１／２よりも大きい、請求項１６に記載のデバイス。
  23. 前記半導体電力変換デバイスが炭化ケイ素（ＳｉＣ）電力変換デバイスであり、前記複数のデバイスセルが複数のＭＯＳＦＥＴデバイスセルである、請求項１に記載のデバイス。
  24. 全ゲート等価直列抵抗（Ｒｇ）の対応する第１の部分の前記第１の集積レジスタのそれぞれのレジスタの値の和は、前記全ゲート等価直列抵抗（Ｒｇ）の対応する第２の部分の前記第２の集積レジスタのそれぞれのレジスタの値の和にほぼ等しい、請求項１に記載のデバイス。
  25. 半導体電力変換デバイスのアクティブエリア内に複数のデバイスセルの複数のゲート電極を形成しつつ、前記半導体電力変換デバイスのゲートパッド・バスエリアにゲートパッドを形成するステップを含み、前記ゲートパッドは、集積レジスタネットワークに隣接して配置されるゲート金属接触を備え、前記集積レジスタネットワークの第１の部分は、第１の集積レジスタを含むとともに、前記ゲート金属接触領域と前記複数のゲート電極の第１の部分との間に第１の抵抗を与え、前記集積レジスタネットワークの第２の部分は、第２の集積レジスタを含むとともに、前記ゲート金属接触領域と前記複数のゲート電極の第２の部分との間に第２の抵抗を与え、前記第１及び第２の抵抗が実質的に異なる、方法。
  26. 前記ゲートパッドを形成する前記ステップは、
    前記半導体電力変換デバイスの前記ゲートパッド・バスエリア内のゲートパッド領域を覆うように低インピーダンスゲート材料層を堆積させるステップであって、前記低抵抗ゲート材料層が２５℃で約３オーム／スクエア（ｏｈｍ／ｓｑｕａｒｅ）〜約６ｏｈｍ／ｓｑｕａｒｅのシート抵抗を有し、前記低抵抗ゲート材料層が前記ゲートパッドのゲート金属接触エリアを形成するステップと、
    前記集積レジスタネットワークの前記第１及び第２の集積レジスタのそれぞれの１つ以上のレジスタセグメントを形成するために前記低抵抗ゲート材料層の一部分を選択的にエッチングするステップと、
    を含む、請求項２５に記載の方法。
  27. 複数のストライプ状デバイスセルのそれぞれごとに半導体電力変換デバイスの表面に隣接するボディ／ソース接触領域、チャネル領域、及び、ソース領域を備える前記複数のゲート電極を形成する前に前記半導体電力変換デバイスの半導体電力変換デバイスのアクティブエリアを製造するステップを含む、請求項２５に記載の方法。
  28. 前記複数のゲート電極を形成する前に、前記アクティブエリア内で、前記半導体電力変換デバイスの表面にゲート誘電体を形成するステップと、
    前記ゲートパッドを形成する前に、前記ゲートパッド・バスエリアで、前記半導体電力変換デバイスの表面にフィールド酸化物層を形成するステップと、
    前記アクティブエリア内の前記複数のゲート電極を直接に覆うように且つ前記半導体電力変換デバイスの前記ゲートパッド・バスエリア内の前記ゲートパッドの前記集積レジスタを直接に覆うように前記半導体電力変換デバイスの表面上にわたって層間誘電体（ＩＬＤ）を形成するステップと、
    前記半導体電力変換デバイスの表面に配置される前記ゲート誘電体、前記ＩＬＤ、又は、その両方の一部分を選択的に除去して、前記ゲートパッド・バスエリアにゲートビア及びバスビアを形成するとともに、前記アクティブエリア内の前記半導体電力変換デバイスの表面にある前記複数のデバイスセルのボディ／ソース接触領域を露出させるステップと、
    前記半導体電力変換デバイスの前記アクティブエリア内の前記複数のデバイスセルの前記ボディ／ソース接触領域を直接に覆うようにソース金属を堆積させ、並びに、前記ゲートパッドの前記ゲートビア中にゲートパッド金属を堆積させるとともに、前記半導体電力変換デバイスの前記ゲートパッド・バスエリア内の前記バスビア中にゲートバス金属を堆積させるステップと、
    を含む請求項２５に記載の方法。
  29. 半導体電力変換デバイスにおいて、
    アクティブエリアであって、該アクティブエリアの異なる部分に配置される複数のデバイスセルを備え、前記複数のデバイスセルのそれぞれがそれぞれのゲート電極を含む、アクティブエリアと、
    ゲートパッド・バスエリアであって、
    集積レジスタネットワークに隣接して配置されるゲート金属接触領域を含むゲートパッドと、
    前記ゲートパッドと前記デバイスの前記アクティブエリアの第１の部分における複数のゲート電極の第１の部分との間で延在する第１のゲートバスと、
    を備え、前記複数のゲート電極の前記第１の部分は、前記集積レジスタネットワークの第１の部分と前記第１のゲートバスとを介して前記ゲート金属接触領域に電気的に接続され、前記デバイスの前記アクティブエリアの第２の部分における前記複数のゲート電極の第２の部分は、前記集積レジスタネットワークの第２の部分を介して前記ゲート金属接触領域に電気的に接続され、前記集積レジスタネットワークの前記第１の部分の抵抗値が前記集積レジスタネットワークの前記第２の部分の抵抗値と実質的に異なる、ゲートパッド・バスエリアと、
    を備える、半導体電力変換デバイス。
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