JPH10150142A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10150142A JPH10150142A JP8308803A JP30880396A JPH10150142A JP H10150142 A JPH10150142 A JP H10150142A JP 8308803 A JP8308803 A JP 8308803A JP 30880396 A JP30880396 A JP 30880396A JP H10150142 A JPH10150142 A JP H10150142A
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- igbt
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】同一パッケージに収納された並列接続された複
数個のＩＧＢＴチップで構成された半導体装置におい
て、各ＩＧＢＴチップのスイッチング動作を均一化す
る。 【解決手段】ベース基板１２（導体）にＩＧＢＴチップ
１ａ、１ｂの裏面のコレクタ電極が固着され、各ＩＧＢ
Ｔチップ１ａ、１ｂにはゲートパッド２が形成され、ベ
ース基板１２とは絶縁されてゲート基板３がＩＧＢＴチ
ップ１ａ、１ｂの周囲に配置され、ゲート基板３上には
ＩＧＢＴチップ１個に対して１個のチップ抵抗４ａ、４
ｂがはんだ接合されている。各ＩＧＢＴチップ１ａ、１
ｂのゲート電極は複数の領域（ユニット）に分離され、
不良ユニットはリペアされる。各スイッチング動作の均
一化を図るために、不良ユニットの数に合わせて、チッ
プ抵抗４ａ、４ｂの抵抗値を最適値に設定する。
数個のＩＧＢＴチップで構成された半導体装置におい
て、各ＩＧＢＴチップのスイッチング動作を均一化す
る。 【解決手段】ベース基板１２（導体）にＩＧＢＴチップ
１ａ、１ｂの裏面のコレクタ電極が固着され、各ＩＧＢ
Ｔチップ１ａ、１ｂにはゲートパッド２が形成され、ベ
ース基板１２とは絶縁されてゲート基板３がＩＧＢＴチ
ップ１ａ、１ｂの周囲に配置され、ゲート基板３上には
ＩＧＢＴチップ１個に対して１個のチップ抵抗４ａ、４
ｂがはんだ接合されている。各ＩＧＢＴチップ１ａ、１
ｂのゲート電極は複数の領域（ユニット）に分離され、
不良ユニットはリペアされる。各スイッチング動作の均
一化を図るために、不良ユニットの数に合わせて、チッ
プ抵抗４ａ、４ｂの抵抗値を最適値に設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、主電流制御用の
ゲート電極をもち、ゲート電圧によりオン・オフ動作を
する絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢ
Ｔと略す）やＭＯＳＦＥＴなど、電圧駆動型の半導体装
置に関する。
ゲート電極をもち、ゲート電圧によりオン・オフ動作を
する絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢ
Ｔと略す）やＭＯＳＦＥＴなど、電圧駆動型の半導体装
置に関する。
【０００２】
【従来の技術】ＩＧＢＴやＭＯＳＦＥＴなどの電圧駆動
型の半導体チップを複数個並列接続して使用する場合
に、半導体チップ間のスイッチング時間のバランスをと
り、また半導体チップ間の相互干渉を防止するために、
各半導体チップ毎にチップ抵抗を設けている。
型の半導体チップを複数個並列接続して使用する場合
に、半導体チップ間のスイッチング時間のバランスをと
り、また半導体チップ間の相互干渉を防止するために、
各半導体チップ毎にチップ抵抗を設けている。
【０００３】図４は従来の半導体装置のパッケージ内部
の要部平面配置図である。図示されていないパッケージ
内には４個のＩＧＢＴチップが並列接続されている。以
下の説明は図の上側の２個のＩＧＢＴチップ１ａ、１ｂ
について行い、下側の２個のＩＧＢＴチップについては
省略する。ベース基板１２にＩＧＢＴチップ１ａ、１ｂ
の裏面のコレクタ電極が固着され、表面のエミッタ電極
は図示されていないワイヤボンディグで外部導出端子に
接続されるか、または加圧接触にてエミッタ端子体に接
続されている。また、ＩＧＢＴチップ１ａ、１ｂにはゲ
ートパッド２が形成されている。
の要部平面配置図である。図示されていないパッケージ
内には４個のＩＧＢＴチップが並列接続されている。以
下の説明は図の上側の２個のＩＧＢＴチップ１ａ、１ｂ
について行い、下側の２個のＩＧＢＴチップについては
省略する。ベース基板１２にＩＧＢＴチップ１ａ、１ｂ
の裏面のコレクタ電極が固着され、表面のエミッタ電極
は図示されていないワイヤボンディグで外部導出端子に
接続されるか、または加圧接触にてエミッタ端子体に接
続されている。また、ＩＧＢＴチップ１ａ、１ｂにはゲ
ートパッド２が形成されている。
【０００４】ベース基板１２（導体）とは絶縁されてゲ
ート基板３（導体）がＩＧＢＴチップ１ａ、１ｂの周囲
に配置され、ゲート基板３上にはＩＧＢＴチップ１個に
対して１個のチップ抵抗４がはんだ接合されている。こ
のチップ抵抗４は１〜１００Ω程度の抵抗値を有してお
り、シリコンチップが良く用いられる。各ＩＧＢＴチッ
プ１ａ、１ｂのゲートパッド２とチップ抵抗４とはワイ
ヤボンディング５で接続される。ＩＧＢＴチップ１ａ、
１ｂのターンオン期間の遅れ時間（ディレータイム）、
ターンオフ期間の蓄積時間（ストレージタイム）はＩＧ
ＢＴチップ１ａ、１ｂのゲート・エミッタ間容量ＣGEと
外部直列抵抗値Ｒ（チップ抵抗とパッケージ外付け抵抗
の合成抵抗値）の積で決まる時定数τに依存する。各Ｉ
ＧＢＴチップ１ａ、１ｂのターンオン・ターンオフ動作
を均一に行わせるためには、この時定数τ（＝ＣGE×
Ｒ）を各ＩＧＢＴチップ１ａ、１ｂで一致させる必要が
ある。
ート基板３（導体）がＩＧＢＴチップ１ａ、１ｂの周囲
に配置され、ゲート基板３上にはＩＧＢＴチップ１個に
対して１個のチップ抵抗４がはんだ接合されている。こ
のチップ抵抗４は１〜１００Ω程度の抵抗値を有してお
り、シリコンチップが良く用いられる。各ＩＧＢＴチッ
プ１ａ、１ｂのゲートパッド２とチップ抵抗４とはワイ
ヤボンディング５で接続される。ＩＧＢＴチップ１ａ、
１ｂのターンオン期間の遅れ時間（ディレータイム）、
ターンオフ期間の蓄積時間（ストレージタイム）はＩＧ
ＢＴチップ１ａ、１ｂのゲート・エミッタ間容量ＣGEと
外部直列抵抗値Ｒ（チップ抵抗とパッケージ外付け抵抗
の合成抵抗値）の積で決まる時定数τに依存する。各Ｉ
ＧＢＴチップ１ａ、１ｂのターンオン・ターンオフ動作
を均一に行わせるためには、この時定数τ（＝ＣGE×
Ｒ）を各ＩＧＢＴチップ１ａ、１ｂで一致させる必要が
ある。
【０００５】このＩＧＢＴチップ１ａ、１ｂの大面積化
に伴い、ゲート・エミッタ間耐圧（ＶGE）不良が発生し
て、良品率の低下が問題となる。その対策として、ＩＧ
ＢＴチップ１ａ、１ｂ内のポリシリコンで形成されるゲ
ート電極を複数の領域（ユニット）に分割し、ＶGEの良
好なもののみをゲートパッド２へ接続するリペア方法が
開示されている（特開平３−２７５８４２）。
に伴い、ゲート・エミッタ間耐圧（ＶGE）不良が発生し
て、良品率の低下が問題となる。その対策として、ＩＧ
ＢＴチップ１ａ、１ｂ内のポリシリコンで形成されるゲ
ート電極を複数の領域（ユニット）に分割し、ＶGEの良
好なもののみをゲートパッド２へ接続するリペア方法が
開示されている（特開平３−２７５８４２）。
【０００６】
【発明が解決しようとする課題】このリペア方法により
リペアされたＩＧＢＴチップは、全くリペアされないも
のに比べて、ＣGEがそのリペアされたユニット分丈小さ
い。そのため、リペアしたユニット数が異なるＩＧＢＴ
チップを並列接続して使用する場合、同一の抵抗値のチ
ップ抵抗を用いると、リペアされたＩＧＢＴチップは全
くリペアしていないものに比べて、前記の遅れ時間およ
び蓄積時間が短くなり、スイッチング動作がＩＧＢＴチ
ップ間で不均一となる。
リペアされたＩＧＢＴチップは、全くリペアされないも
のに比べて、ＣGEがそのリペアされたユニット分丈小さ
い。そのため、リペアしたユニット数が異なるＩＧＢＴ
チップを並列接続して使用する場合、同一の抵抗値のチ
ップ抵抗を用いると、リペアされたＩＧＢＴチップは全
くリペアしていないものに比べて、前記の遅れ時間およ
び蓄積時間が短くなり、スイッチング動作がＩＧＢＴチ
ップ間で不均一となる。
【０００７】この発明の目的は、前記の課題を解決し
て、各ＩＧＢＴチップのスイッチング動作を均一化した
半導体装置を提供することにある。
て、各ＩＧＢＴチップのスイッチング動作を均一化した
半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、電圧駆動型の電力用半導体装置で、一個の半導体
チップ内でゲート電極を複数個のユニットに分割し、分
割されたユニットの内、良品ユニットのみをゲートパッ
ドと接続する構造の半導体チップが、同一パッケージ内
で並列接続される半導体装置において、各半導体チップ
のゲートパッドとゲート外部導出端子との間に抵抗体が
接続され、この抵抗体の抵抗値を良品ユニット数に応じ
て所定の値に調整する。
めに、電圧駆動型の電力用半導体装置で、一個の半導体
チップ内でゲート電極を複数個のユニットに分割し、分
割されたユニットの内、良品ユニットのみをゲートパッ
ドと接続する構造の半導体チップが、同一パッケージ内
で並列接続される半導体装置において、各半導体チップ
のゲートパッドとゲート外部導出端子との間に抵抗体が
接続され、この抵抗体の抵抗値を良品ユニット数に応じ
て所定の値に調整する。
【０００９】この場合、Ｒ0 を全ユニットが良品の場合
の抵抗値とし、ａを全ユニット数とし、ｂを不良ユニッ
ト数として、抵抗体の所定の値が、Ｒn ＝Ｒ0 ×ａ／
（ａ−ｂ）で決まるＲn の８０％値ないし１２０％値で
あるようにするとよい。前記抵抗体が複数個の単位抵抗
体から構成され、単位抵抗体の組み合わせで抵抗値を設
定する。この場合、単位抵抗体を並列接続もしくは直列
接続して抵抗値を設定するとよい。
の抵抗値とし、ａを全ユニット数とし、ｂを不良ユニッ
ト数として、抵抗体の所定の値が、Ｒn ＝Ｒ0 ×ａ／
（ａ−ｂ）で決まるＲn の８０％値ないし１２０％値で
あるようにするとよい。前記抵抗体が複数個の単位抵抗
体から構成され、単位抵抗体の組み合わせで抵抗値を設
定する。この場合、単位抵抗体を並列接続もしくは直列
接続して抵抗値を設定するとよい。
【００１０】さらに、前記抵抗体が同一のゲート外部導
出端子に固着されるか、または複数個のゲート外部導出
端子に固着されてもよい。その固着ははんだ接合などで
行われると効果的である。前記のように、単位抵抗体
（チップ抵抗）を直列接続するか、または並列接続する
ことで、ＶGE不良ユニット数に応じてゲートパッドと接
続する抵抗体の抵抗値を増減でき、各ＩＧＢＴチップの
時定数τを一定に保つことが可能となり、スイッチング
動作を均一化できる。勿論単体抵抗体の抵抗値を所定の
値に代えても同様の効果が得られる。
出端子に固着されるか、または複数個のゲート外部導出
端子に固着されてもよい。その固着ははんだ接合などで
行われると効果的である。前記のように、単位抵抗体
（チップ抵抗）を直列接続するか、または並列接続する
ことで、ＶGE不良ユニット数に応じてゲートパッドと接
続する抵抗体の抵抗値を増減でき、各ＩＧＢＴチップの
時定数τを一定に保つことが可能となり、スイッチング
動作を均一化できる。勿論単体抵抗体の抵抗値を所定の
値に代えても同様の効果が得られる。
【００１１】
【発明の実施の形態】図１はこの発明の第１実施例の要
部平面配置図である。ＩＧＢＴチップは４個並列接続さ
れている。ＩＧＢＴチップは２０ｍｍ角の大きさで、ポ
リシリコンで形成されたゲート電極は３２個のユニット
に分割され、ＶGE良品ユニットのみゲートパッドに接続
する。以下の説明では図の上側の２個のＩＧＢＴチップ
１ａ、１ｂを例にとり、下側の２個のＩＧＢＴチップの
説明は省略する。
部平面配置図である。ＩＧＢＴチップは４個並列接続さ
れている。ＩＧＢＴチップは２０ｍｍ角の大きさで、ポ
リシリコンで形成されたゲート電極は３２個のユニット
に分割され、ＶGE良品ユニットのみゲートパッドに接続
する。以下の説明では図の上側の２個のＩＧＢＴチップ
１ａ、１ｂを例にとり、下側の２個のＩＧＢＴチップの
説明は省略する。
【００１２】ベース基板１２にＩＧＢＴチップ１ａ、１
ｂの裏面のコレクタ電極が固着され、表面のエミッタ電
極は図示されていないワイヤボンディグで外部導出端子
に接続、または加圧接触にてエミッタ端子体に接続され
ている。また、各ＩＧＢＴチップ１ａ、１ｂにはゲート
パッド２が形成されている。また、ベース基板１２（導
体）とは絶縁されてゲート基板３（導体で形成され、請
求項１に記載のゲート外部導出端子に相当する）がＩＧ
ＢＴチップ１ａ、１ｂの周囲に配置され、ゲート基板３
上にはＩＧＢＴチップ１個に対して１個のチップ抵抗４
ａ、４ｂがはんだ接合されている。このチップ抵抗４
ａ、４ｂにはシリコンチップが用いられる。
ｂの裏面のコレクタ電極が固着され、表面のエミッタ電
極は図示されていないワイヤボンディグで外部導出端子
に接続、または加圧接触にてエミッタ端子体に接続され
ている。また、各ＩＧＢＴチップ１ａ、１ｂにはゲート
パッド２が形成されている。また、ベース基板１２（導
体）とは絶縁されてゲート基板３（導体で形成され、請
求項１に記載のゲート外部導出端子に相当する）がＩＧ
ＢＴチップ１ａ、１ｂの周囲に配置され、ゲート基板３
上にはＩＧＢＴチップ１個に対して１個のチップ抵抗４
ａ、４ｂがはんだ接合されている。このチップ抵抗４
ａ、４ｂにはシリコンチップが用いられる。
【００１３】ＩＧＢＴチップ１ａは全くリペアしておら
ず、３２個の全ユニットが動作し、ＩＧＢＴチップ１ｂ
は１ユニットをリペア（除去）し、３１個のユニットが
動作するものと仮定する。ここでは、ＶGE不良ユニット
のリペア方法の説明は省略する。ＩＧＢＴチップ１ａ、
１ｂのゲートパッド２と１ｍｍ角のチップ抵抗４ａ、４
ｂとはボンディングワイヤ５で接続されている。チップ
抵抗４ａの抵抗値を１０Ωとするとチップ１ｂの抵抗値
は次式で決定される。
ず、３２個の全ユニットが動作し、ＩＧＢＴチップ１ｂ
は１ユニットをリペア（除去）し、３１個のユニットが
動作するものと仮定する。ここでは、ＶGE不良ユニット
のリペア方法の説明は省略する。ＩＧＢＴチップ１ａ、
１ｂのゲートパッド２と１ｍｍ角のチップ抵抗４ａ、４
ｂとはボンディングワイヤ５で接続されている。チップ
抵抗４ａの抵抗値を１０Ωとするとチップ１ｂの抵抗値
は次式で決定される。
【００１４】
【数１】 Ｒn ＝Ｒ0 ×ａ／（ａ−ｂ） ＝１０Ω×３２／（３２−１） ＝１０．３Ω 〔Ｒn ：ＶGE不良ユニットのあるＩＧＢＴチップに接続
されるチップ抵抗１ｂの抵抗値、Ｒ0 ：全ユニットが良
品のＩＧＢＴチップに接続されるチップ抵抗１ａの抵抗
値、ａ：全ユニット数、ｂ：ＶGE不良ユニット数〕 前記の抵抗値に決定される根拠を次に示す。
されるチップ抵抗１ｂの抵抗値、Ｒ0 ：全ユニットが良
品のＩＧＢＴチップに接続されるチップ抵抗１ａの抵抗
値、ａ：全ユニット数、ｂ：ＶGE不良ユニット数〕 前記の抵抗値に決定される根拠を次に示す。
【００１５】ＩＧＢＴチップ１ａのゲート・エミッタ間
容量をＣGE1 、ＩＧＢＴチップ１ｂのゲート・エミッタ
間容量をＣGE2 とすると、この容量ＣGE2 は良品ユニッ
ト数に比例する。その理由は、容量はゲート電極の面積
に比例し、ゲート面積は良品ユニット数に比例するため
である。いま、ＩＧＢＴチップ１ａの良品ユニット数は
３２であり、ＩＧＢＴチップ１ｂの良品ユニット数は３
２−１＝３１である。従って、ＣGE2 ＝（３１／３２）
ＣGE1 ＝０．９７ＣGE1 である。ここで、スイッチング
動作を均一にするためには時定数τ（＝ＣGE×Ｒ ここ
でＣGEはゲート・エミッタ間容量、Ｒはゲートパッドと
接続するチップ抵抗と外部抵抗の和で合成抵抗値を示
す）を一致させる必要があり、ＩＧＢＴチップ１ａに接
続するチップ抵抗４ａの抵抗値Ｒ0 を１０Ωとすると、
ＩＧＢＴチップ１ｂに接続するチップ抵抗４ｂの抵抗値
Ｒn は１０Ω×３２／３１＝１０．３Ωとなる。こうす
ると、ＩＧＢＴチップ１ａもＩＧＢＴチップ１ｂも、時
定数τ＝１０Ω×ＣGE1 となり一致する。
容量をＣGE1 、ＩＧＢＴチップ１ｂのゲート・エミッタ
間容量をＣGE2 とすると、この容量ＣGE2 は良品ユニッ
ト数に比例する。その理由は、容量はゲート電極の面積
に比例し、ゲート面積は良品ユニット数に比例するため
である。いま、ＩＧＢＴチップ１ａの良品ユニット数は
３２であり、ＩＧＢＴチップ１ｂの良品ユニット数は３
２−１＝３１である。従って、ＣGE2 ＝（３１／３２）
ＣGE1 ＝０．９７ＣGE1 である。ここで、スイッチング
動作を均一にするためには時定数τ（＝ＣGE×Ｒ ここ
でＣGEはゲート・エミッタ間容量、Ｒはゲートパッドと
接続するチップ抵抗と外部抵抗の和で合成抵抗値を示
す）を一致させる必要があり、ＩＧＢＴチップ１ａに接
続するチップ抵抗４ａの抵抗値Ｒ0 を１０Ωとすると、
ＩＧＢＴチップ１ｂに接続するチップ抵抗４ｂの抵抗値
Ｒn は１０Ω×３２／３１＝１０．３Ωとなる。こうす
ると、ＩＧＢＴチップ１ａもＩＧＢＴチップ１ｂも、時
定数τ＝１０Ω×ＣGE1 となり一致する。
【００１６】ただし、計算上は前式の通りであるが、実
用的には、前式で計算された値のプラス・マイナス２０
％の範囲に抵抗値を設定してもよい。勿論、計算値に近
い程スイッチング動作はより均一化されて好ましい。し
かし２０％の範囲を超えるとスイッチング動作の不均一
によりＩＧＢＴチップが破壊することもあり得る。尚、
ここでは２個のＩＧＢＴチップ１ａ、１ｂを例にとって
説明したが、図示した下側の２個のＩＧＢＴチップの場
合も同様の手法でチップ抵抗の抵抗値を決定できる。
用的には、前式で計算された値のプラス・マイナス２０
％の範囲に抵抗値を設定してもよい。勿論、計算値に近
い程スイッチング動作はより均一化されて好ましい。し
かし２０％の範囲を超えるとスイッチング動作の不均一
によりＩＧＢＴチップが破壊することもあり得る。尚、
ここでは２個のＩＧＢＴチップ１ａ、１ｂを例にとって
説明したが、図示した下側の２個のＩＧＢＴチップの場
合も同様の手法でチップ抵抗の抵抗値を決定できる。
【００１７】図２はこの発明の第２実施例の要部平面配
置図である。この実施例はチップ抵抗を複数個並列接続
する場合で、図では２個並列接続した例を示す。ゲート
基板３にＩＧＢＴチップ一個当たり２個のチップ抵抗
４、６をはんだで固着する。ＩＧＢＴチップ１ａは全く
リペアしておらず、３２個の全ユニットが動作し、ＩＧ
ＢＴチップ１ｂは１ユニットをリペア（除去）し、３１
個のユニットが動作するものと仮定する。チップ抵抗４
の抵抗値を１０Ωとし、チップ抵抗６の抵抗値を３００
Ωとする。
置図である。この実施例はチップ抵抗を複数個並列接続
する場合で、図では２個並列接続した例を示す。ゲート
基板３にＩＧＢＴチップ一個当たり２個のチップ抵抗
４、６をはんだで固着する。ＩＧＢＴチップ１ａは全く
リペアしておらず、３２個の全ユニットが動作し、ＩＧ
ＢＴチップ１ｂは１ユニットをリペア（除去）し、３１
個のユニットが動作するものと仮定する。チップ抵抗４
の抵抗値を１０Ωとし、チップ抵抗６の抵抗値を３００
Ωとする。
【００１８】ＩＧＢＴチップ１ｂにはチップ抵抗４のみ
を接続しているものと仮定する。チップ抵抗４と６とを
並列に接続して、ＩＧＢＴチップ１ａに接続すると、並
列にしたチップ抵抗の合成抵抗値（Ｒ0 に相当する）は
１／（（１／１０Ω）＋（１／３００Ω））＝９．６８
Ωである。前式でＲn を計算すると、９．６８Ω×３２
／（３２−１）＝１０Ωとなり、ＩＧＢＴチップ１ｂに
はチップ抵抗４のみを接続して、両ＩＧＢＴチップ１
ａ、１ｂの時定数τは一致する。
を接続しているものと仮定する。チップ抵抗４と６とを
並列に接続して、ＩＧＢＴチップ１ａに接続すると、並
列にしたチップ抵抗の合成抵抗値（Ｒ0 に相当する）は
１／（（１／１０Ω）＋（１／３００Ω））＝９．６８
Ωである。前式でＲn を計算すると、９．６８Ω×３２
／（３２−１）＝１０Ωとなり、ＩＧＢＴチップ１ｂに
はチップ抵抗４のみを接続して、両ＩＧＢＴチップ１
ａ、１ｂの時定数τは一致する。
【００１９】図３はこの発明の第３実施例の要部平面配
置図である。この実施例はチップ抵抗を複数個直列接続
する場合で、図では２個直列接続した例を示す。ＩＧＢ
Ｔチップ１ａは全くリペアしておらず、３２個の全ユニ
ットが動作し、ＩＧＢＴチップ１ｂは１ユニットをリペ
ア（除去）し、３１個のユニットが動作するものと仮定
する。ゲート基板３に各ＩＧＢＴチップ当たり一個のチ
ップ抵抗４をはんだで固着し、第２のゲート基板１０を
ゲート基板３と絶縁して固着し、その第２のゲート基板
１０に各ＩＧＢＴチップ当たり一個のチップ抵抗６をは
んだで固着する。チップ抵抗４は１０Ω、チップ抵抗６
は０．３２Ωである。
置図である。この実施例はチップ抵抗を複数個直列接続
する場合で、図では２個直列接続した例を示す。ＩＧＢ
Ｔチップ１ａは全くリペアしておらず、３２個の全ユニ
ットが動作し、ＩＧＢＴチップ１ｂは１ユニットをリペ
ア（除去）し、３１個のユニットが動作するものと仮定
する。ゲート基板３に各ＩＧＢＴチップ当たり一個のチ
ップ抵抗４をはんだで固着し、第２のゲート基板１０を
ゲート基板３と絶縁して固着し、その第２のゲート基板
１０に各ＩＧＢＴチップ当たり一個のチップ抵抗６をは
んだで固着する。チップ抵抗４は１０Ω、チップ抵抗６
は０．３２Ωである。
【００２０】ＩＧＢＴチップ１ａはチップ抵抗４のみが
接続されている。ＩＧＢＴチップ１ｂはチップ抵抗４と
チップ抵抗６とを直列にしてボンディングワイヤ９で接
続する。この直列接続したときの合成抵抗値（Ｒ0 に相
当する）は１０Ω＋０．３２Ω＝１０．３２Ωとなる。
前式でＲn を計算すると、１０Ω×３２／（３２−１）
＝１０．３２Ωとなり、ＩＧＢＴチップ１ｂにチップ抵
抗４とチップ抵抗６とを直列接続して、両ＩＧＢＴチッ
プ１ａ、１ｂの時定数τは一致する。
接続されている。ＩＧＢＴチップ１ｂはチップ抵抗４と
チップ抵抗６とを直列にしてボンディングワイヤ９で接
続する。この直列接続したときの合成抵抗値（Ｒ0 に相
当する）は１０Ω＋０．３２Ω＝１０．３２Ωとなる。
前式でＲn を計算すると、１０Ω×３２／（３２−１）
＝１０．３２Ωとなり、ＩＧＢＴチップ１ｂにチップ抵
抗４とチップ抵抗６とを直列接続して、両ＩＧＢＴチッ
プ１ａ、１ｂの時定数τは一致する。
【００２１】
【発明の効果】この発明によれば、各ＩＧＢＴチップ
で、リペアしたＶGE不良ユニットの数に合わせて、チッ
プ抵抗の抵抗値を変えることで、リペアしたＶGE不良ユ
ニットの数によるゲート・エミッタ間容量ＣGEの違いが
生じても、各ＩＧＢＴチップの時定数を合わせることが
できる。この時定数を合わせることで、各ＩＧＢＴチッ
プのターンオン時間、ターンオフ時間を一致させ、各Ｉ
ＧＢＴチップのスイッチング動作を均一化することがで
きる。
で、リペアしたＶGE不良ユニットの数に合わせて、チッ
プ抵抗の抵抗値を変えることで、リペアしたＶGE不良ユ
ニットの数によるゲート・エミッタ間容量ＣGEの違いが
生じても、各ＩＧＢＴチップの時定数を合わせることが
できる。この時定数を合わせることで、各ＩＧＢＴチッ
プのターンオン時間、ターンオフ時間を一致させ、各Ｉ
ＧＢＴチップのスイッチング動作を均一化することがで
きる。
【００２２】また、ＩＧＢＴチップ一個に対して、複数
個のチップ抵抗を直列または並列に接続することで容易
にＩＧＢＴチップのリペアされたＶGE不良ユニット数に
応じてチップ抵抗の合成抵抗値を設定することができ
る。
個のチップ抵抗を直列または並列に接続することで容易
にＩＧＢＴチップのリペアされたＶGE不良ユニット数に
応じてチップ抵抗の合成抵抗値を設定することができ
る。
【図１】この発明の第１実施例の要部平面配置図
【図２】この発明の第２実施例の要部平面配置図
【図３】この発明の第３実施例の要部平面配置図
【図４】従来の半導体装置のパッケージ内部の要部平面
配置図
配置図
１ａ ＩＧＢＴチップ ２ｂ ＩＧＢＴチップ ３ ゲート基板 ４ チップ抵抗 ４ａ チップ抵抗 ４ｂ チップ抵抗 ５ ボンディングワイヤ ６ チップ抵抗 ７ ボンディングワイヤ ８ チップ抵抗 ９ ボンディングワイヤ １０ 第２のゲート基板 １１ ボンディングワイヤ １２ ベース基板
Claims (6)
- 【請求項１】電圧駆動型の電力用半導体装置で、一個の
半導体チップ内でゲート電極を複数個のユニットに分割
し、分割されたユニットの内、良品ユニットのみをゲー
トパッドと接続する構造の半導体チップが、同一パッケ
ージ内で並列接続される半導体装置において、各半導体
チップのゲートパッドとゲート外部導出端子との間に抵
抗体が接続され、抵抗体の抵抗値が良品ユニット数に応
じて所定の値に調整されることを特徴とする半導体装
置。 - 【請求項２】Ｒ0 を全ユニットが良品の場合の抵抗値と
し、ａを全ユニット数とし、ｂを不良ユニット数とし
て、抵抗体の所定の値が、Ｒn ＝Ｒ0 ×ａ／（ａ−ｂ）
で決まるＲn の８０％値ないし１２０％値であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】抵抗体が複数個の単位抵抗体から構成さ
れ、単位抵抗体の組み合わせで抵抗値を設定することを
特徴とする請求項２記載の半導体装置。 - 【請求項４】単位抵抗体を並列接続もしくは直列接続し
て抵抗値を設定することを特徴とする請求項３記載の半
導体装置。 - 【請求項５】抵抗体が同一のゲート外部導出端子に固着
されることを特徴とする請求項１記載の半導体装置。 - 【請求項６】抵抗体が複数個のゲート外部導出端子に固
着されることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8308803A JPH10150142A (ja) | 1996-11-20 | 1996-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8308803A JPH10150142A (ja) | 1996-11-20 | 1996-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150142A true JPH10150142A (ja) | 1998-06-02 |
Family
ID=17985506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8308803A Pending JPH10150142A (ja) | 1996-11-20 | 1996-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150142A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010617A (ja) * | 2006-06-29 | 2008-01-17 | Matsushita Electric Ind Co Ltd | パワー半導体モジュール |
| CN105531814A (zh) * | 2013-09-09 | 2016-04-27 | 三菱电机株式会社 | 开关元件、半导体装置、半导体装置的制造方法 |
| US10529642B2 (en) | 2017-11-16 | 2020-01-07 | Fuji Electric Co., Ltd. | Power semiconductor device |
| JP2020520091A (ja) * | 2017-05-18 | 2020-07-02 | ゼネラル・エレクトリック・カンパニイ | 半導体電力変換デバイス用の集積ゲートレジスタ |
| KR102183631B1 (ko) | 2019-07-02 | 2020-11-26 | 국방과학연구소 | 난연성 그래핀 기반 복합 섬유, 이의 제조 시스템 및 방법 |
-
1996
- 1996-11-20 JP JP8308803A patent/JPH10150142A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010617A (ja) * | 2006-06-29 | 2008-01-17 | Matsushita Electric Ind Co Ltd | パワー半導体モジュール |
| CN105531814A (zh) * | 2013-09-09 | 2016-04-27 | 三菱电机株式会社 | 开关元件、半导体装置、半导体装置的制造方法 |
| JP2020520091A (ja) * | 2017-05-18 | 2020-07-02 | ゼネラル・エレクトリック・カンパニイ | 半導体電力変換デバイス用の集積ゲートレジスタ |
| US10529642B2 (en) | 2017-11-16 | 2020-01-07 | Fuji Electric Co., Ltd. | Power semiconductor device |
| KR102183631B1 (ko) | 2019-07-02 | 2020-11-26 | 국방과학연구소 | 난연성 그래핀 기반 복합 섬유, 이의 제조 시스템 및 방법 |
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