JPH11163257A - 半導体装置 - Google Patents
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- JPH11163257A JPH11163257A JP32401297A JP32401297A JPH11163257A JP H11163257 A JPH11163257 A JP H11163257A JP 32401297 A JP32401297 A JP 32401297A JP 32401297 A JP32401297 A JP 32401297A JP H11163257 A JPH11163257 A JP H11163257A
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】 複数のチップを並列に接続して構成される半
導体装置において、電極間同士を接続する内部配線の端
子形状が複雑にならずに、各チップを均等に駆動できる
ようにすることを目的とする。 【解決手段】 半導体装置をたとえば４個のＩＧＢＴ１
〜４のチップで構成する場合、各ＩＧＢＴのゲート、コ
レクタ、エミッタはそれぞれ並列に接続される。このと
き、ＩＧＢＴをまず２個ずつ並列に接続し、さらにそれ
らの対同士を並列に接続するというやり方で接続してい
き、全体として２n 個のチップで一つのＩＧＢＴモジュ
ールを構成する。ゲート駆動用の補助エミッタ端子８は
各対のＩＧＢＴのエミッタ接続部のいずれか一箇所（ａ
点、ｂ点のいずれか一つ）のみに接続する。これによ
り、すべてのチップの均等駆動が可能になり、各対の共
通エミッタ接続部への配線が不要なため、端子形状が簡
素化される。
導体装置において、電極間同士を接続する内部配線の端
子形状が複雑にならずに、各チップを均等に駆動できる
ようにすることを目的とする。 【解決手段】 半導体装置をたとえば４個のＩＧＢＴ１
〜４のチップで構成する場合、各ＩＧＢＴのゲート、コ
レクタ、エミッタはそれぞれ並列に接続される。このと
き、ＩＧＢＴをまず２個ずつ並列に接続し、さらにそれ
らの対同士を並列に接続するというやり方で接続してい
き、全体として２n 個のチップで一つのＩＧＢＴモジュ
ールを構成する。ゲート駆動用の補助エミッタ端子８は
各対のＩＧＢＴのエミッタ接続部のいずれか一箇所（ａ
点、ｂ点のいずれか一つ）のみに接続する。これによ
り、すべてのチップの均等駆動が可能になり、各対の共
通エミッタ接続部への配線が不要なため、端子形状が簡
素化される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に複数の半導体チップを並列に接続して構成される半
導体装置に関する。
特に複数の半導体チップを並列に接続して構成される半
導体装置に関する。
【０００２】
【従来の技術】交流電源装置は一般にインバータ回路に
よって構成され、そのインバータ回路のスイッチング素
子として各種電力用半導体装置が使用されている。この
インバータ回路に使われる電力用半導体装置には、パワ
ーＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（Fi
eld Effect Transistor ）、ゲート・ターンオフ・サイ
リスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ：Insulated Gate Bipolar Transistor ）などがあ
る。ところで、大電力を扱う産業用交流電源装置では、
それらの電力用半導体装置の大容量化が要求されてい
る。このような大電力用の半導体装置は一個の半導体チ
ップで構成することは難しいため、一般には複数の半導
体チップを並列に接続して電流容量を増加させる手法が
取られている。ここで、複数個の半導体チップを並列に
接続して構成される半導体装置として、ＩＧＢＴモジュ
ールの構成について説明する。
よって構成され、そのインバータ回路のスイッチング素
子として各種電力用半導体装置が使用されている。この
インバータ回路に使われる電力用半導体装置には、パワ
ーＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（Fi
eld Effect Transistor ）、ゲート・ターンオフ・サイ
リスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ：Insulated Gate Bipolar Transistor ）などがあ
る。ところで、大電力を扱う産業用交流電源装置では、
それらの電力用半導体装置の大容量化が要求されてい
る。このような大電力用の半導体装置は一個の半導体チ
ップで構成することは難しいため、一般には複数の半導
体チップを並列に接続して電流容量を増加させる手法が
取られている。ここで、複数個の半導体チップを並列に
接続して構成される半導体装置として、ＩＧＢＴモジュ
ールの構成について説明する。
【０００３】図１３は従来のＩＧＢＴモジュールの構成
を示す回路図である。図示のＩＧＢＴモジュール１００
は複数個のＩＧＢＴ１０１，１０２，・・・１０３から
構成されている。各ＩＧＢＴのゲートはそれぞれゲート
端子１１１に接続され、コレクタはそれぞれコレクタ端
子１１２に接続され、エミッタはそれぞれエミッタ端子
１１３と補助エミッタ端子１１４とに接続されている。
コレクタ端子１１２およびエミッタ端子１１３は被制御
電流の主回路の端子として使用され、補助エミッタ端子
１１４はエミッタ端子１１３と電位的に接続されてい
て、ゲート端子１１１とともに制御駆動用の端子として
使用され、コレクタ端子１１２、エミッタ端子１１３、
ゲート端子１１１および補助エミッタ端子１１４はそれ
ぞれパッケージのコレクタ端子、エミッタ端子、ゲート
端子および補助エミッタ端子に接続される。また、各Ｉ
ＧＢＴのコレクタおよびエミッタには、コレクタ側をカ
ソード、エミッタ側をアノードにしたフライホイールダ
イオード１２１，１２２，・・・１２３がそれぞれ並列
に接続されている。
を示す回路図である。図示のＩＧＢＴモジュール１００
は複数個のＩＧＢＴ１０１，１０２，・・・１０３から
構成されている。各ＩＧＢＴのゲートはそれぞれゲート
端子１１１に接続され、コレクタはそれぞれコレクタ端
子１１２に接続され、エミッタはそれぞれエミッタ端子
１１３と補助エミッタ端子１１４とに接続されている。
コレクタ端子１１２およびエミッタ端子１１３は被制御
電流の主回路の端子として使用され、補助エミッタ端子
１１４はエミッタ端子１１３と電位的に接続されてい
て、ゲート端子１１１とともに制御駆動用の端子として
使用され、コレクタ端子１１２、エミッタ端子１１３、
ゲート端子１１１および補助エミッタ端子１１４はそれ
ぞれパッケージのコレクタ端子、エミッタ端子、ゲート
端子および補助エミッタ端子に接続される。また、各Ｉ
ＧＢＴのコレクタおよびエミッタには、コレクタ側をカ
ソード、エミッタ側をアノードにしたフライホイールダ
イオード１２１，１２２，・・・１２３がそれぞれ並列
に接続されている。
【０００４】ＩＧＢＴは高入力インピーダンス特性を有
するＭＯＳ型ＦＥＴと低飽和電圧特性を有するバイポー
ラ・トランジスタとを組み合わせたような素子であっ
て、ゲート端子１１１と補助エミッタ端子１１４との間
に制御駆動用の電圧を印加することによって各ＩＧＢＴ
のコレクタ・エミッタ間がそれぞれ導通し、ＩＧＢＴモ
ジュール１００としてはオン状態となる。また、ゲート
端子１１１と補助エミッタ端子１１４との間にゼロまた
は負の電圧を印加することにより各ＩＧＢＴのコレクタ
・エミッタ間がそれぞれ遮断し、ＩＧＢＴモジュール１
００としてはオフ状態となる。このように、ゲート端子
１１１と補助エミッタ端子１１４との間に印加される電
圧によって、各ＩＧＢＴがそれぞれ同時に駆動制御さ
れ、ＩＧＢＴモジュール１００は一つのＩＧＢＴが有す
る電流容量のＩＧＢＴの個数倍の電流容量を持った一つ
のＩＧＢＴとして機能することになる。
するＭＯＳ型ＦＥＴと低飽和電圧特性を有するバイポー
ラ・トランジスタとを組み合わせたような素子であっ
て、ゲート端子１１１と補助エミッタ端子１１４との間
に制御駆動用の電圧を印加することによって各ＩＧＢＴ
のコレクタ・エミッタ間がそれぞれ導通し、ＩＧＢＴモ
ジュール１００としてはオン状態となる。また、ゲート
端子１１１と補助エミッタ端子１１４との間にゼロまた
は負の電圧を印加することにより各ＩＧＢＴのコレクタ
・エミッタ間がそれぞれ遮断し、ＩＧＢＴモジュール１
００としてはオフ状態となる。このように、ゲート端子
１１１と補助エミッタ端子１１４との間に印加される電
圧によって、各ＩＧＢＴがそれぞれ同時に駆動制御さ
れ、ＩＧＢＴモジュール１００は一つのＩＧＢＴが有す
る電流容量のＩＧＢＴの個数倍の電流容量を持った一つ
のＩＧＢＴとして機能することになる。
【０００５】ところで、主回路を構成する接続端子、チ
ップと回路パターンを接続するワイヤ、および回路パタ
ーンにはインダクタンス成分が存在する。このインダク
タンスは、ＩＧＢＴモジュール１００の大電流が流れる
主回路では大きく影響してくる。特に、各ＩＧＢＴのゲ
ート・エミッタ（補助エミッタ）間のインダクタンスが
均等でなく、そのために各ＩＧＢＴ間でゲート・エミッ
タ間に印加される電圧信号にアンバランスが生じると、
損失増加、発振、特定のＩＧＢＴチップの破壊などが生
じてしまう。そのために、ＩＧＢＴチップの配置を工夫
して、ゲート・エミッタ（補助エミッタ）間のインダク
タンスが均等となるような工夫をしている。
ップと回路パターンを接続するワイヤ、および回路パタ
ーンにはインダクタンス成分が存在する。このインダク
タンスは、ＩＧＢＴモジュール１００の大電流が流れる
主回路では大きく影響してくる。特に、各ＩＧＢＴのゲ
ート・エミッタ（補助エミッタ）間のインダクタンスが
均等でなく、そのために各ＩＧＢＴ間でゲート・エミッ
タ間に印加される電圧信号にアンバランスが生じると、
損失増加、発振、特定のＩＧＢＴチップの破壊などが生
じてしまう。そのために、ＩＧＢＴチップの配置を工夫
して、ゲート・エミッタ（補助エミッタ）間のインダク
タンスが均等となるような工夫をしている。
【０００６】
【発明が解決しようとする課題】しかしながら、大電流
の仕様を満たすために、チップの数が増大してくると、
パッケージの大きさ、端子配列などの制約のために、必
ずしも各ＩＧＢＴのゲート・エミッタ（補助エミッタ）
間のインダクタンスが均等にはならず、しかも内部配線
用の端子形状が複雑になり、各エミッタから補助エミッ
タ端子へ通じる回路パターンへのワイヤ接続が増大する
という問題点があった。
の仕様を満たすために、チップの数が増大してくると、
パッケージの大きさ、端子配列などの制約のために、必
ずしも各ＩＧＢＴのゲート・エミッタ（補助エミッタ）
間のインダクタンスが均等にはならず、しかも内部配線
用の端子形状が複雑になり、各エミッタから補助エミッ
タ端子へ通じる回路パターンへのワイヤ接続が増大する
という問題点があった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、内部配線の端子形状が複雑にならずに、各チ
ップを均等に駆動することができる半導体装置を提供す
ることを目的とする。
のであり、内部配線の端子形状が複雑にならずに、各チ
ップを均等に駆動することができる半導体装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記問題を解
決するために、複数の半導体チップを並列に接続して構
成される半導体装置において、各電極から基板上の各端
子搭載部までの接続路の距離が等しくなるよう基板上に
均等に配置された２n 個の半導体チップと、各半導体チ
ップの第１電極に対応する前記端子搭載部と接続される
接続部が対称に配置されかつ相互に接続された第１の接
続端子と、各半導体チップの第２電極に対応する前記端
子搭載部と接続される接続部が対称に配置されかつ相互
に接続された第２の接続端子と、各半導体チップの制御
電極に対応する前記端子搭載部と接続される接続部が対
称に配置されかつ相互に接続された第３の接続端子と、
前記第２の接続端子が搭載される前記端子搭載部の一つ
に隣接配置された端子搭載部と接続される第４の接続端
子と、を備えていることを特徴とする半導体装置が提供
される。
決するために、複数の半導体チップを並列に接続して構
成される半導体装置において、各電極から基板上の各端
子搭載部までの接続路の距離が等しくなるよう基板上に
均等に配置された２n 個の半導体チップと、各半導体チ
ップの第１電極に対応する前記端子搭載部と接続される
接続部が対称に配置されかつ相互に接続された第１の接
続端子と、各半導体チップの第２電極に対応する前記端
子搭載部と接続される接続部が対称に配置されかつ相互
に接続された第２の接続端子と、各半導体チップの制御
電極に対応する前記端子搭載部と接続される接続部が対
称に配置されかつ相互に接続された第３の接続端子と、
前記第２の接続端子が搭載される前記端子搭載部の一つ
に隣接配置された端子搭載部と接続される第４の接続端
子と、を備えていることを特徴とする半導体装置が提供
される。
【０００９】このような半導体装置によれば、各半導体
チップを均等配置したことにより各電極から各端子搭載
部までのインダクタンスの分布が均等になり、さらに第
１の接続端子および第２の接続端子が対称に配置した接
続部を有するように構成されていることにより接続部間
のインダクタンスの分布が均等になる。この状態では第
２の接続端子が搭載される端子搭載部のいずれも電位的
に同じになることを利用し、第３の接続端子とともに制
御端子を構成する第４の接続端子は、電位的に同じにな
る端子搭載部のいずれか一か所にのみ接続するようにし
ている。これにより、各半導体チップは均等に駆動され
るようになる。第４の接続端子の接続は一か所なので、
第４の接続端子の接続部も一つであり、端子形状が単純
化し、半田付け工程が削減される。
チップを均等配置したことにより各電極から各端子搭載
部までのインダクタンスの分布が均等になり、さらに第
１の接続端子および第２の接続端子が対称に配置した接
続部を有するように構成されていることにより接続部間
のインダクタンスの分布が均等になる。この状態では第
２の接続端子が搭載される端子搭載部のいずれも電位的
に同じになることを利用し、第３の接続端子とともに制
御端子を構成する第４の接続端子は、電位的に同じにな
る端子搭載部のいずれか一か所にのみ接続するようにし
ている。これにより、各半導体チップは均等に駆動され
るようになる。第４の接続端子の接続は一か所なので、
第４の接続端子の接続部も一つであり、端子形状が単純
化し、半田付け工程が削減される。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を、Ｉ
ＧＢＴモジュールに適用した場合を例に図面を参照して
詳細に説明する。
ＧＢＴモジュールに適用した場合を例に図面を参照して
詳細に説明する。
【００１１】図１は本発明を適用したＩＧＢＴモジュー
ルの動作原理を示す説明図である。図示の例では、説明
を簡単にするために、４個のＩＧＢＴ１〜４を並列に接
続して一つのＩＧＢＴモジュールを構成した場合を例に
して説明する。各ＩＧＢＴのゲート、コレクタ、エミッ
タはそれぞれ並列に接続される。このとき、２個のＩＧ
ＢＴ１，２および３，４を対にして接続し、さらにこれ
らの対を対にして接続するという接続方法を採る。それ
らの接続はワイヤ、回路パターンおよび端子により行わ
れる。これらワイヤ、回路パターンおよび端子にはそれ
ぞれインダクタンス成分を含んでおり、図示の例ではこ
れらのインダクタンス成分を考慮した接続で示してい
る。ただし、本発明ではエミッタ側のインダクタンス成
分の存在が問題であるため、コレクタ側の接続について
は省略してある。すなわち、各ＩＧＢＴ１〜４のエミッ
タ側の接続はワイヤによるインダクタンスＬ１〜Ｌ４
と、そのワイヤが接続される回路パターンによるインダ
クタンスＬ５，Ｌ６と、その回路パターンからエミッタ
端子５に接続される端子によるインダクタンスＬ７によ
って構成される。また、各ＩＧＢＴ１〜４のゲートはゲ
ート端子６に接続されている。
ルの動作原理を示す説明図である。図示の例では、説明
を簡単にするために、４個のＩＧＢＴ１〜４を並列に接
続して一つのＩＧＢＴモジュールを構成した場合を例に
して説明する。各ＩＧＢＴのゲート、コレクタ、エミッ
タはそれぞれ並列に接続される。このとき、２個のＩＧ
ＢＴ１，２および３，４を対にして接続し、さらにこれ
らの対を対にして接続するという接続方法を採る。それ
らの接続はワイヤ、回路パターンおよび端子により行わ
れる。これらワイヤ、回路パターンおよび端子にはそれ
ぞれインダクタンス成分を含んでおり、図示の例ではこ
れらのインダクタンス成分を考慮した接続で示してい
る。ただし、本発明ではエミッタ側のインダクタンス成
分の存在が問題であるため、コレクタ側の接続について
は省略してある。すなわち、各ＩＧＢＴ１〜４のエミッ
タ側の接続はワイヤによるインダクタンスＬ１〜Ｌ４
と、そのワイヤが接続される回路パターンによるインダ
クタンスＬ５，Ｌ６と、その回路パターンからエミッタ
端子５に接続される端子によるインダクタンスＬ７によ
って構成される。また、各ＩＧＢＴ１〜４のゲートはゲ
ート端子６に接続されている。
【００１２】ここで、ＩＧＢＴ１，２およびＩＧＢＴ
３，４はそれぞれ対にされ、それらのチップ配置、ワイ
ヤ接続および回路パターン形状は各対で同じ条件にして
いる。このため、ワイヤのインダクタンスＬ１〜Ｌ４に
ついては、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となり、回路パター
ンのインダクタンスＬ５，Ｌ６については、Ｌ５＝Ｌ６
が成り立つ。以上の条件が揃った場合、インダクタンス
Ｌ１，Ｌ２，Ｌ５およびＬ３，Ｌ４，Ｌ６の共通接続点
であるａ点およびｂ点における電位は常に等しいことに
なる。したがって、ａ点またはｂ点のいずれか一方に補
助エミッタ端子を接続し、ゲート端子６との間に制御駆
動用の電圧７を印加した場合、他方の共通接続点も補助
エミッタ端子を接続した点と同じ電位になる。これは、
各ＩＧＢＴ１〜４のエミッタにそれぞれ補助エミッタ端
子を接続した場合と同じであり、各対の共通接続点のい
ずれか一つに補助エミッタ端子を接続しても、各ＩＧＢ
Ｔ１〜４を均等に駆動することができることを意味して
いる。図示の例では、ａ点にのみ補助エミッタ端子８を
接続し、他のｂ点には補助エミッタ端子８を接続してい
ない。このように、補助エミッタ端子を一か所のみに接
続したことにより、補助エミッタ端子への配線を減らす
ことができる。これは、ＩＧＢＴの数を増やした場合で
も同じであり、補助エミッタ端子の端子形状を単純化で
きる。ただし、上記の条件を満たすためには、ＩＧＢＴ
を均等配置する必要性から、ＩＧＢＴの数は２n 個にす
る必要がある。
３，４はそれぞれ対にされ、それらのチップ配置、ワイ
ヤ接続および回路パターン形状は各対で同じ条件にして
いる。このため、ワイヤのインダクタンスＬ１〜Ｌ４に
ついては、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となり、回路パター
ンのインダクタンスＬ５，Ｌ６については、Ｌ５＝Ｌ６
が成り立つ。以上の条件が揃った場合、インダクタンス
Ｌ１，Ｌ２，Ｌ５およびＬ３，Ｌ４，Ｌ６の共通接続点
であるａ点およびｂ点における電位は常に等しいことに
なる。したがって、ａ点またはｂ点のいずれか一方に補
助エミッタ端子を接続し、ゲート端子６との間に制御駆
動用の電圧７を印加した場合、他方の共通接続点も補助
エミッタ端子を接続した点と同じ電位になる。これは、
各ＩＧＢＴ１〜４のエミッタにそれぞれ補助エミッタ端
子を接続した場合と同じであり、各対の共通接続点のい
ずれか一つに補助エミッタ端子を接続しても、各ＩＧＢ
Ｔ１〜４を均等に駆動することができることを意味して
いる。図示の例では、ａ点にのみ補助エミッタ端子８を
接続し、他のｂ点には補助エミッタ端子８を接続してい
ない。このように、補助エミッタ端子を一か所のみに接
続したことにより、補助エミッタ端子への配線を減らす
ことができる。これは、ＩＧＢＴの数を増やした場合で
も同じであり、補助エミッタ端子の端子形状を単純化で
きる。ただし、上記の条件を満たすためには、ＩＧＢＴ
を均等配置する必要性から、ＩＧＢＴの数は２n 個にす
る必要がある。
【００１３】図２はチップを搭載した状態のＩＧＢＴモ
ジュールの内部配置例を示す平面図である。図２におい
て、金属基板１１の上にセラミック基板１２ａ，１２ｂ
が被着されている。各セラミック基板１２ａ、１２ｂの
表面には銅の回路パターンが形成されている。すなわ
ち、ゲート用回路パターン１３ａ，１３ｂ、コレクタ用
回路パターン１４ａ，１４ｂ、エミッタ用回路パターン
１５ａ，１５ｂがある。コレクタ用回路パターン１４
ａ，１４ｂには、それぞれ四つのＩＧＢＴチップ１６〜
１９，２０〜２３が搭載されている。各ＩＧＢＴチップ
は裏面がコレクタ電極であってコレクタ用回路パターン
１４ａ，１４ｂに半田付けされており、表面にはエミッ
タ電極およびゲート電極が配置されている。また、コレ
クタ用回路パターン１４ａ，１４ｂには、それぞれ四つ
のフライホイールダイオードチップ２４〜２７，２８〜
３１も搭載されている。これらのフライホイールダイオ
ードチップは裏面がカソード電極、表面がアノード電極
である。なお、各端子が搭載される部分として、ゲート
用回路パターン１３ａ，１３ｂにゲート端子搭載部３２
〜３５があり、コレクタ用回路パターン１４ａ，１４ｂ
にコレクタ端子搭載部３６〜３９があり、エミッタ用回
路パターン１５ａ，１５ｂにエミッタ端子搭載部４０〜
４３および補助エミッタ端子搭載部４４があり、それぞ
れの搭載部には×印を付してある。
ジュールの内部配置例を示す平面図である。図２におい
て、金属基板１１の上にセラミック基板１２ａ，１２ｂ
が被着されている。各セラミック基板１２ａ、１２ｂの
表面には銅の回路パターンが形成されている。すなわ
ち、ゲート用回路パターン１３ａ，１３ｂ、コレクタ用
回路パターン１４ａ，１４ｂ、エミッタ用回路パターン
１５ａ，１５ｂがある。コレクタ用回路パターン１４
ａ，１４ｂには、それぞれ四つのＩＧＢＴチップ１６〜
１９，２０〜２３が搭載されている。各ＩＧＢＴチップ
は裏面がコレクタ電極であってコレクタ用回路パターン
１４ａ，１４ｂに半田付けされており、表面にはエミッ
タ電極およびゲート電極が配置されている。また、コレ
クタ用回路パターン１４ａ，１４ｂには、それぞれ四つ
のフライホイールダイオードチップ２４〜２７，２８〜
３１も搭載されている。これらのフライホイールダイオ
ードチップは裏面がカソード電極、表面がアノード電極
である。なお、各端子が搭載される部分として、ゲート
用回路パターン１３ａ，１３ｂにゲート端子搭載部３２
〜３５があり、コレクタ用回路パターン１４ａ，１４ｂ
にコレクタ端子搭載部３６〜３９があり、エミッタ用回
路パターン１５ａ，１５ｂにエミッタ端子搭載部４０〜
４３および補助エミッタ端子搭載部４４があり、それぞ
れの搭載部には×印を付してある。
【００１４】図３はワイヤボンディングを行った状態の
ＩＧＢＴモジュールの内部を示す平面図である。ワイヤ
ボンディングは、たとえばＩＧＢＴチップ１６の場合で
説明すると、ＩＧＢＴチップ１６の表面に６個設けられ
たエミッタ電極のそれぞれとエミッタ用回路パターン１
５ａとの間をボンディングワイヤ４５で結線することに
よって行われる。同様に、ＩＧＢＴチップ１６の表面に
２個設けられたゲート電極の一つとゲート用回路パター
ン１３ａとの間、さらにはフライホイールダイオードチ
ップ２４のアノード電極とエミッタ用回路パターン１５
ａとの間をボンディングワイヤで結線している。
ＩＧＢＴモジュールの内部を示す平面図である。ワイヤ
ボンディングは、たとえばＩＧＢＴチップ１６の場合で
説明すると、ＩＧＢＴチップ１６の表面に６個設けられ
たエミッタ電極のそれぞれとエミッタ用回路パターン１
５ａとの間をボンディングワイヤ４５で結線することに
よって行われる。同様に、ＩＧＢＴチップ１６の表面に
２個設けられたゲート電極の一つとゲート用回路パター
ン１３ａとの間、さらにはフライホイールダイオードチ
ップ２４のアノード電極とエミッタ用回路パターン１５
ａとの間をボンディングワイヤで結線している。
【００１５】次に、ゲート用回路パターン１３ａ，１３
ｂのゲート端子搭載部３２〜３５、コレクタ用回路パタ
ーン１４ａ，１４ｂのコレクタ端子搭載部３６〜３９、
エミッタ用回路パターン１５ａ，１５ｂのエミッタ端子
搭載部４０〜４３および補助エミッタ端子搭載部４４に
それぞれ搭載される端子について説明する。
ｂのゲート端子搭載部３２〜３５、コレクタ用回路パタ
ーン１４ａ，１４ｂのコレクタ端子搭載部３６〜３９、
エミッタ用回路パターン１５ａ，１５ｂのエミッタ端子
搭載部４０〜４３および補助エミッタ端子搭載部４４に
それぞれ搭載される端子について説明する。
【００１６】図４はゲート端子の外観を示す図であっ
て、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子
の側面図、（Ｃ）はゲート端子の正面図である。この図
において、ゲート端子５１は平面図に示したようにコ字
状に形成されたバー部材５２と、このバー部材５２から
内方向へ突設された四つの接続脚部５３〜５６および上
方に立ち上がっているパッケージ用ゲート端子５７とを
有している。接続脚部５３はゲート用回路パターン１３
ａのゲート端子搭載部３２に、接続脚部５４はゲート端
子搭載部３３にそれぞれ接続され、接続脚部５５はゲー
ト用回路パターン１３ｂのゲート端子搭載部３４に、接
続脚部５６はゲート端子搭載部３５にそれぞれ接続され
る。
て、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子
の側面図、（Ｃ）はゲート端子の正面図である。この図
において、ゲート端子５１は平面図に示したようにコ字
状に形成されたバー部材５２と、このバー部材５２から
内方向へ突設された四つの接続脚部５３〜５６および上
方に立ち上がっているパッケージ用ゲート端子５７とを
有している。接続脚部５３はゲート用回路パターン１３
ａのゲート端子搭載部３２に、接続脚部５４はゲート端
子搭載部３３にそれぞれ接続され、接続脚部５５はゲー
ト用回路パターン１３ｂのゲート端子搭載部３４に、接
続脚部５６はゲート端子搭載部３５にそれぞれ接続され
る。
【００１７】図５はコレクタ端子の外観を示す図であっ
て、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ
端子の側面図、（Ｃ）はコレクタ端子の正面図である。
この図において、コレクタ端子６１はブリッジ部材６２
と、その四隅に対称配置された接続脚部６３〜６６およ
びブリッジ部材６２の中心より横に延長されてから上方
に立ち上がっているパッケージ用コレクタ端子６７とを
有している。ここで、接続脚部６３はコレクタ用回路パ
ターン１４ａのコレクタ端子搭載部３６に、接続脚部６
４はコレクタ端子搭載部３７にそれぞれ接続され、接続
脚部６５はコレクタ用回路パターン１４ｂのコレクタ端
子搭載部３８に、接続脚部６６はコレクタ端子搭載部３
９にそれぞれ接続される。
て、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ
端子の側面図、（Ｃ）はコレクタ端子の正面図である。
この図において、コレクタ端子６１はブリッジ部材６２
と、その四隅に対称配置された接続脚部６３〜６６およ
びブリッジ部材６２の中心より横に延長されてから上方
に立ち上がっているパッケージ用コレクタ端子６７とを
有している。ここで、接続脚部６３はコレクタ用回路パ
ターン１４ａのコレクタ端子搭載部３６に、接続脚部６
４はコレクタ端子搭載部３７にそれぞれ接続され、接続
脚部６５はコレクタ用回路パターン１４ｂのコレクタ端
子搭載部３８に、接続脚部６６はコレクタ端子搭載部３
９にそれぞれ接続される。
【００１８】図６はエミッタ端子の外観を示す図であっ
て、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ
端子の側面図、（Ｃ）はエミッタ端子の正面図である。
この図において、エミッタ端子７１も同様に、ブリッジ
部材７２と、その四隅に対称配置された接続脚部７３〜
７６およびブリッジ部材７２の中心より横に延長されて
から上方に立ち上がっているパッケージ用エミッタ端子
７７とを有している。接続脚部７３はエミッタ用回路パ
ターン１５ａのエミッタ端子搭載部４０に、接続脚部７
４はエミッタ端子搭載部４１にそれぞれ接続され、接続
脚部７５はエミッタ用回路パターン１５ｂのエミッタ端
子搭載部４２に、接続脚部７６はエミッタ端子搭載部４
３にそれぞれ接続される。
て、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ
端子の側面図、（Ｃ）はエミッタ端子の正面図である。
この図において、エミッタ端子７１も同様に、ブリッジ
部材７２と、その四隅に対称配置された接続脚部７３〜
７６およびブリッジ部材７２の中心より横に延長されて
から上方に立ち上がっているパッケージ用エミッタ端子
７７とを有している。接続脚部７３はエミッタ用回路パ
ターン１５ａのエミッタ端子搭載部４０に、接続脚部７
４はエミッタ端子搭載部４１にそれぞれ接続され、接続
脚部７５はエミッタ用回路パターン１５ｂのエミッタ端
子搭載部４２に、接続脚部７６はエミッタ端子搭載部４
３にそれぞれ接続される。
【００１９】図７は補助エミッタ端子の外観を示す図で
あって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は
補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子
の正面図である。この図において、補助エミッタ端子８
１は、エミッタ用回路パターン１５ａの補助エミッタ端
子搭載部４４の一か所だけに接続することになるので、
そのための接続脚部８２とパッケージ用補助エミッタ端
子８３とを有している。
あって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は
補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子
の正面図である。この図において、補助エミッタ端子８
１は、エミッタ用回路パターン１５ａの補助エミッタ端
子搭載部４４の一か所だけに接続することになるので、
そのための接続脚部８２とパッケージ用補助エミッタ端
子８３とを有している。
【００２０】図８はワイヤボンディング後のセラミック
基板上に搭載されるときのゲート端子、コレクタ端子、
エミッタ端子および補助エミッタ端子の配置を示す平面
図である。コレクタ端子６１とエミッタ端子７１とは立
体的な位置関係にあり、エミッタ端子７１がコレクタ端
子６１の上を跨ぐように配置されている。各端子の接続
脚部には×印を付してある。ゲート端子５１、コレクタ
端子６１、エミッタ端子７１および補助エミッタ端子８
１は図示の配置状態のままで、各端子の接続脚部をセラ
ミック基板１２ａ，１２ｂ上の各回路パターンに設定さ
れた対応する各端子搭載部にそれぞれ搭載されることに
なる。すなわち、直線上に配置されたゲート端子搭載部
３３、コレクタ端子搭載部３７、エミッタ端子搭載部４
１、補助エミッタ端子搭載部４４、エミッタ端子搭載部
４３、コレクタ端子搭載部３９、およびゲート端子搭載
部３５に対応して、ゲート端子５１の接続脚部５４、コ
レクタ端子６１の接続脚部６４、エミッタ端子７１の接
続脚部７４、補助エミッタ端子８１の接続脚部８２、エ
ミッタ端子７１の接続脚部７６、コレクタ端子６１の接
続脚部６６、およびゲート端子５１の接続脚部５６が直
線上に配置され、同じく直線上に配置されたゲート端子
搭載部３２、コレクタ端子搭載部３６、エミッタ端子搭
載部４０、エミッタ端子搭載部４２、コレクタ端子搭載
部３８、およびゲート端子搭載部３４に対応して、ゲー
ト端子５１の接続脚部５３、コレクタ端子６１の接続脚
部６３、エミッタ端子７１の接続脚部７３，７５、コレ
クタ端子６１の接続脚部６５、およびゲート端子５１の
接続脚部５５が直線上に配置されている。
基板上に搭載されるときのゲート端子、コレクタ端子、
エミッタ端子および補助エミッタ端子の配置を示す平面
図である。コレクタ端子６１とエミッタ端子７１とは立
体的な位置関係にあり、エミッタ端子７１がコレクタ端
子６１の上を跨ぐように配置されている。各端子の接続
脚部には×印を付してある。ゲート端子５１、コレクタ
端子６１、エミッタ端子７１および補助エミッタ端子８
１は図示の配置状態のままで、各端子の接続脚部をセラ
ミック基板１２ａ，１２ｂ上の各回路パターンに設定さ
れた対応する各端子搭載部にそれぞれ搭載されることに
なる。すなわち、直線上に配置されたゲート端子搭載部
３３、コレクタ端子搭載部３７、エミッタ端子搭載部４
１、補助エミッタ端子搭載部４４、エミッタ端子搭載部
４３、コレクタ端子搭載部３９、およびゲート端子搭載
部３５に対応して、ゲート端子５１の接続脚部５４、コ
レクタ端子６１の接続脚部６４、エミッタ端子７１の接
続脚部７４、補助エミッタ端子８１の接続脚部８２、エ
ミッタ端子７１の接続脚部７６、コレクタ端子６１の接
続脚部６６、およびゲート端子５１の接続脚部５６が直
線上に配置され、同じく直線上に配置されたゲート端子
搭載部３２、コレクタ端子搭載部３６、エミッタ端子搭
載部４０、エミッタ端子搭載部４２、コレクタ端子搭載
部３８、およびゲート端子搭載部３４に対応して、ゲー
ト端子５１の接続脚部５３、コレクタ端子６１の接続脚
部６３、エミッタ端子７１の接続脚部７３，７５、コレ
クタ端子６１の接続脚部６５、およびゲート端子５１の
接続脚部５５が直線上に配置されている。
【００２１】図９はＩＧＢＴモジュールの等価回路を示
す図である。図示の回路では、ゲート回路およびフライ
ホイールダイオードは省略し、大電流が流れる主回路お
よび補助エミッタについて示してある。そして、主回路
上に存在する各インダクタンスとその値（単位はｎＨ）
とを一緒に示してある。なお、コレクタ側において、線
で囲った部分はコレクタ端子６１を表し、エミッタ側に
おいて、線で囲った部分はエミッタ端子７１および補助
エミッタ端子８１を表している。また、コレクタに繋が
るインダクタンスはチップから端子搭載部までの回路パ
ターンのインダクタンスである。エミッタに繋がるイン
ダクタンスはワイヤとワイヤの接合部から端子搭載部ま
での回路パターンのインダクタンスである。このよう
に、各ＩＧＢＴチップの均等配置およびエミッタ端子お
よびコレクタ端子の対称形状により、ワイヤ、回路パタ
ーン、および端子に存在するインダクタンスは八つの主
回路にてそれぞれ同じ値になっている。これに対し、従
来のＩＧＢＴモジュールでは並列に複数個接続されたＩ
ＧＢＴチップの全体的なインダクタンスの値は問題視さ
れるが、個々のチップに対するインダクタンスの均等配
置については重要視されていないため、ＩＧＢＴチップ
間にインダクタンスのアンバランスが存在し、これがＩ
ＧＢＴチップ間で異なるゲート・エミッタ間ドロップ電
圧になり、各ＩＧＢＴチップで異なる動作をすることに
なる。ここで、１２００Ｖ／６００ＡのＩＧＢＴモジュ
ールについて、ゲート・エミッタ間ドロップ電圧を計算
して比較したのが次の表である。
す図である。図示の回路では、ゲート回路およびフライ
ホイールダイオードは省略し、大電流が流れる主回路お
よび補助エミッタについて示してある。そして、主回路
上に存在する各インダクタンスとその値（単位はｎＨ）
とを一緒に示してある。なお、コレクタ側において、線
で囲った部分はコレクタ端子６１を表し、エミッタ側に
おいて、線で囲った部分はエミッタ端子７１および補助
エミッタ端子８１を表している。また、コレクタに繋が
るインダクタンスはチップから端子搭載部までの回路パ
ターンのインダクタンスである。エミッタに繋がるイン
ダクタンスはワイヤとワイヤの接合部から端子搭載部ま
での回路パターンのインダクタンスである。このよう
に、各ＩＧＢＴチップの均等配置およびエミッタ端子お
よびコレクタ端子の対称形状により、ワイヤ、回路パタ
ーン、および端子に存在するインダクタンスは八つの主
回路にてそれぞれ同じ値になっている。これに対し、従
来のＩＧＢＴモジュールでは並列に複数個接続されたＩ
ＧＢＴチップの全体的なインダクタンスの値は問題視さ
れるが、個々のチップに対するインダクタンスの均等配
置については重要視されていないため、ＩＧＢＴチップ
間にインダクタンスのアンバランスが存在し、これがＩ
ＧＢＴチップ間で異なるゲート・エミッタ間ドロップ電
圧になり、各ＩＧＢＴチップで異なる動作をすることに
なる。ここで、１２００Ｖ／６００ＡのＩＧＢＴモジュ
ールについて、ゲート・エミッタ間ドロップ電圧を計算
して比較したのが次の表である。
【００２２】
【表１】
【００２３】この表においては四つのＩＧＢＴチップ
（Ｑ１〜Ｑ４）のゲート・エミッタ間ドロップ電圧を従
来と本発明のＩＧＢＴチップについて示している。ゲー
ト・エミッタ間ドロップ電圧は主回路にｄｉ／ｄｔ＝３
７０Ａ／μｓの電流が流れたときにエミッタ側のインダ
クタンスに発生する逆起電力で算出している。なお、従
来のものは４個のＩＧＢＴチップを一つのセラミック基
板上に搭載したものを２個並列に配置した構造のモジュ
ールについて、一方のセラミック基板の４個のチップの
ドロップ電圧を算出し、本発明のものは、８個のチップ
のうちの４個について算出している。これにより、従来
のものがチップ間で異なるゲート・エミッタ間ドロップ
電圧を発生するのに対し、本発明のものはすべてのチッ
プでゲート・エミッタ間ドロップ電圧が同じであり、各
チップは均等に動作していることになる。
（Ｑ１〜Ｑ４）のゲート・エミッタ間ドロップ電圧を従
来と本発明のＩＧＢＴチップについて示している。ゲー
ト・エミッタ間ドロップ電圧は主回路にｄｉ／ｄｔ＝３
７０Ａ／μｓの電流が流れたときにエミッタ側のインダ
クタンスに発生する逆起電力で算出している。なお、従
来のものは４個のＩＧＢＴチップを一つのセラミック基
板上に搭載したものを２個並列に配置した構造のモジュ
ールについて、一方のセラミック基板の４個のチップの
ドロップ電圧を算出し、本発明のものは、８個のチップ
のうちの４個について算出している。これにより、従来
のものがチップ間で異なるゲート・エミッタ間ドロップ
電圧を発生するのに対し、本発明のものはすべてのチッ
プでゲート・エミッタ間ドロップ電圧が同じであり、各
チップは均等に動作していることになる。
【００２４】次に、１２００Ｖ／６００ＡのＩＧＢＴモ
ジュールについて、インバータ動作時のパワー損失につ
いて従来のものと比較してみる。図１０はＩＧＢＴモジ
ュールのインバータ動作でのパワー損失を示した図であ
って、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、
（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。
それぞれの図において、領域ａはＩＧＢＴのコレクタ・
エミッタ飽和電圧ＶCE(sat) での損失、領域ｂはＩＧＢ
Ｔのターンオフ時の損失、領域ｃはＩＧＢＴのターンオ
ン時の損失、領域ｄはフリーホイールダイオードの順電
圧ＶF 損失、領域ｅはフリーホイールダイオードの逆回
復損失である。ここで、（Ａ）に示した６ｋＨｚ動作時
のパワー損失を見ると、総合的には従来の５１９Ｗから
４５９Ｗに低減している。これは、特に、領域ｃに示し
たＩＧＢＴのターンオン時の損失がほぼ半減したことに
よる。同様に、（Ｂ）に示した１５ｋＨｚ動作時のパワ
ー損失の場合も、ＩＧＢＴのターンオン時の損失の低減
により、９８２Ｗから７８３Ｗに低減している。
ジュールについて、インバータ動作時のパワー損失につ
いて従来のものと比較してみる。図１０はＩＧＢＴモジ
ュールのインバータ動作でのパワー損失を示した図であ
って、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、
（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。
それぞれの図において、領域ａはＩＧＢＴのコレクタ・
エミッタ飽和電圧ＶCE(sat) での損失、領域ｂはＩＧＢ
Ｔのターンオフ時の損失、領域ｃはＩＧＢＴのターンオ
ン時の損失、領域ｄはフリーホイールダイオードの順電
圧ＶF 損失、領域ｅはフリーホイールダイオードの逆回
復損失である。ここで、（Ａ）に示した６ｋＨｚ動作時
のパワー損失を見ると、総合的には従来の５１９Ｗから
４５９Ｗに低減している。これは、特に、領域ｃに示し
たＩＧＢＴのターンオン時の損失がほぼ半減したことに
よる。同様に、（Ｂ）に示した１５ｋＨｚ動作時のパワ
ー損失の場合も、ＩＧＢＴのターンオン時の損失の低減
により、９８２Ｗから７８３Ｗに低減している。
【００２５】さらに、複数のチップを並列に接続して一
つのチップとして動作させるには、各チップの特性が揃
っていることが望ましい。ここで、ＩＧＢＴがオンし始
めるときのパラメータであるゲート・エミッタ間しきい
値電圧Ｖthを揃えて構成した従来構造のモジュールのＩ
ＧＢＴチップのターンオン波形をシミュレーションした
結果を図１１に示す。
つのチップとして動作させるには、各チップの特性が揃
っていることが望ましい。ここで、ＩＧＢＴがオンし始
めるときのパラメータであるゲート・エミッタ間しきい
値電圧Ｖthを揃えて構成した従来構造のモジュールのＩ
ＧＢＴチップのターンオン波形をシミュレーションした
結果を図１１に示す。
【００２６】図１１は従来構造におけるシミュレーショ
ンでのＩＧＢＴチップのターンオン波形を示す図であっ
て、（Ａ）はゲート・エミッタ間電圧の変化を示し、
（Ｂ）はコレクタ電流の変化を示している。ここでは、
従来構造のモジュールの二つのＩＧＢＴチップＱ１，Ｑ
２のターンオン波形をそれぞれ示しており、各ＩＧＢＴ
チップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖ
thは８．１Ｖのものに揃えてある。図示のように、ゲー
ト・エミッタ間しきい値電圧Ｖthが揃ったチップを使っ
ても、従来構造のものでは、コレクタ電流Ｉｃおよびゲ
ート・エミッタ間電圧Ｖgeに大きなばらつきが生じてい
ることが分かる。
ンでのＩＧＢＴチップのターンオン波形を示す図であっ
て、（Ａ）はゲート・エミッタ間電圧の変化を示し、
（Ｂ）はコレクタ電流の変化を示している。ここでは、
従来構造のモジュールの二つのＩＧＢＴチップＱ１，Ｑ
２のターンオン波形をそれぞれ示しており、各ＩＧＢＴ
チップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖ
thは８．１Ｖのものに揃えてある。図示のように、ゲー
ト・エミッタ間しきい値電圧Ｖthが揃ったチップを使っ
ても、従来構造のものでは、コレクタ電流Ｉｃおよびゲ
ート・エミッタ間電圧Ｖgeに大きなばらつきが生じてい
ることが分かる。
【００２７】これに対し、本発明構造のモジュールで
は、チップＱ１，Ｑ２のゲート・エミッタ間しきい値電
圧Ｖthが揃っている場合はもちろん、ゲート・エミッタ
間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化はチッ
プ間でのばらつきは非常に少なくなる。ここで、ゲート
・エミッタ間しきい値電圧Ｖthが異なるチップを使った
場合のターンオン波形のシミュレーション結果を図１２
に示す。
は、チップＱ１，Ｑ２のゲート・エミッタ間しきい値電
圧Ｖthが揃っている場合はもちろん、ゲート・エミッタ
間電圧Ｖgeの変化およびコレクタ電流Ｉｃの変化はチッ
プ間でのばらつきは非常に少なくなる。ここで、ゲート
・エミッタ間しきい値電圧Ｖthが異なるチップを使った
場合のターンオン波形のシミュレーション結果を図１２
に示す。
【００２８】図１２は本発明構造におけるシミュレーシ
ョンでのＩＧＢＴチップのターンオン波形を示す図であ
って、（Ａ）はゲート・エミッタ間電圧の変化を示し、
（Ｂ）はコレクタ電流の変化を示している。ここでは、
ＩＧＢＴチップＱ１にゲート・エミッタ間しきい値電圧
Ｖth（Ｑ１）が７．１Ｖのものを使い、ＩＧＢＴチップ
Ｑ２にゲート・エミッタ間しきい値電圧Ｖth（Ｑ２）が
８．１Ｖのものを使っている。図示のように、たとえ、
ゲート・エミッタ間しきい値電圧Ｖthにばらつきのある
チップを使用しても、チップ間でゲート・エミッタ間電
圧Ｖgeの変化およびコレクタ電流Ｉｃの変化に大きな差
は出てこない。これは、ゲート・エミッタ間しきい値電
圧Ｖthを厳密に揃えなくても、多少のばらつきは各チッ
プの動作にあまり影響がないことを示している。
ョンでのＩＧＢＴチップのターンオン波形を示す図であ
って、（Ａ）はゲート・エミッタ間電圧の変化を示し、
（Ｂ）はコレクタ電流の変化を示している。ここでは、
ＩＧＢＴチップＱ１にゲート・エミッタ間しきい値電圧
Ｖth（Ｑ１）が７．１Ｖのものを使い、ＩＧＢＴチップ
Ｑ２にゲート・エミッタ間しきい値電圧Ｖth（Ｑ２）が
８．１Ｖのものを使っている。図示のように、たとえ、
ゲート・エミッタ間しきい値電圧Ｖthにばらつきのある
チップを使用しても、チップ間でゲート・エミッタ間電
圧Ｖgeの変化およびコレクタ電流Ｉｃの変化に大きな差
は出てこない。これは、ゲート・エミッタ間しきい値電
圧Ｖthを厳密に揃えなくても、多少のばらつきは各チッ
プの動作にあまり影響がないことを示している。
【００２９】
【発明の効果】以上説明したように、本発明では、チッ
プを並列に接続して構成される半導体装置において、均
等配置したチップのゲート駆動用の補助エミッタ端子を
回路上の一点に接続する構成にした。これにより、補助
エミッタ端子の接続は基板上の一箇所であるため、補助
エミッタ端子の端子形状を単純化することができる。ま
た、すべてのチップが均等に駆動されるために、各チッ
プの電流バランスがとれ、半導体装置のパワー損失を低
減することができる。さらに、補助エミッタ端子の半田
付け箇所は一つであるため、端子の半田付け箇所が削減
され、回路パターン上においても半田付けエリアを削減
することができる。
プを並列に接続して構成される半導体装置において、均
等配置したチップのゲート駆動用の補助エミッタ端子を
回路上の一点に接続する構成にした。これにより、補助
エミッタ端子の接続は基板上の一箇所であるため、補助
エミッタ端子の端子形状を単純化することができる。ま
た、すべてのチップが均等に駆動されるために、各チッ
プの電流バランスがとれ、半導体装置のパワー損失を低
減することができる。さらに、補助エミッタ端子の半田
付け箇所は一つであるため、端子の半田付け箇所が削減
され、回路パターン上においても半田付けエリアを削減
することができる。
【図１】本発明を適用したＩＧＢＴモジュールの動作原
理を示す説明図である。
理を示す説明図である。
【図２】チップを搭載した状態のＩＧＢＴモジュールの
内部配置例を示す平面図である。
内部配置例を示す平面図である。
【図３】ワイヤボンディングを行った状態のＩＧＢＴモ
ジュールの内部を示す平面図である。
ジュールの内部を示す平面図である。
【図４】ゲート端子の外観を示す図であって、（Ａ）は
ゲート端子の平面図、（Ｂ）はゲート端子の側面図、
（Ｃ）はゲート端子の正面図である。
ゲート端子の平面図、（Ｂ）はゲート端子の側面図、
（Ｃ）はゲート端子の正面図である。
【図５】コレクタ端子の外観を示す図であって、（Ａ）
はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面
図、（Ｃ）はコレクタ端子の正面図である。
はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面
図、（Ｃ）はコレクタ端子の正面図である。
【図６】エミッタ端子の外観を示す図であって、（Ａ）
はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面
図、（Ｃ）はエミッタ端子の正面図である。
はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面
図、（Ｃ）はエミッタ端子の正面図である。
【図７】補助エミッタ端子の外観を示す図であって、
（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミ
ッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図
である。
（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミ
ッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図
である。
【図８】ワイヤボンディング後のセラミック基板上に搭
載されるときのゲート端子、コレクタ端子、エミッタ端
子および補助エミッタ端子の配置を示す平面図である。
載されるときのゲート端子、コレクタ端子、エミッタ端
子および補助エミッタ端子の配置を示す平面図である。
【図９】ＩＧＢＴモジュールの等価回路を示す図であ
る。
る。
【図１０】ＩＧＢＴモジュールのインバータ動作でのパ
ワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時
のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワ
ー損失を示している。
ワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時
のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワ
ー損失を示している。
【図１１】従来構造におけるシミュレーションでのＩＧ
ＢＴチップのターンオン波形を示す図であって、（Ａ）
はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレ
クタ電流の変化を示している。
ＢＴチップのターンオン波形を示す図であって、（Ａ）
はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレ
クタ電流の変化を示している。
【図１２】本発明構造におけるシミュレーションでのＩ
ＧＢＴチップのターンオン波形を示す図であって、
（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）
はコレクタ電流の変化を示している。
ＧＢＴチップのターンオン波形を示す図であって、
（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）
はコレクタ電流の変化を示している。
【図１３】従来のＩＧＢＴモジュールの構成を示す回路
図である。
図である。
１１ 金属基板 １２ａ，１２ｂ セラミック基板 １３ａ，１３ｂ ゲート用回路パターン １４ａ，１４ｂ コレクタ用回路パターン １５ａ，１５ｂ エミッタ用回路パターン １６〜２３ ＩＧＢＴチップ ２４〜３１ フライホイールダイオードチップ ３２〜３５ ゲート端子搭載部 ３６〜３９ コレクタ端子搭載部 ４０〜４３ エミッタ端子搭載部 ４４ 補助エミッタ端子搭載部 ４５ ボンディングワイヤ
Claims (3)
- 【請求項１】 複数の半導体チップを並列に接続して構
成される半導体装置において、 各電極から基板上の各端子搭載部までの接続路の距離が
等しくなるよう基板上に均等に配置された２n 個の半導
体チップと、 各半導体チップの第１電極に対応する前記端子搭載部と
接続される接続部が対称に配置されかつ相互に接続され
た第１の接続端子と、 各半導体チップの第２電極に対応する前記端子搭載部と
接続される接続部が対称に配置されかつ相互に接続され
た第２の接続端子と、 各半導体チップの制御電極に対応する前記端子搭載部と
接続される接続部が対称に配置されかつ相互に接続され
た第３の接続端子と、 前記第２の接続端子が搭載される前記端子搭載部の一つ
に隣接配置された端子搭載部と接続される第４の接続端
子と、 を備えていることを特徴とする半導体装置。 - 【請求項２】 前記半導体チップは絶縁ゲート型バイポ
ーラトランジスタチップであり、前記第１の接続端子は
コレクタ端子、前記第２の接続端子はエミッタ端子、前
記第３の接続端子はゲート端子、前記第４の接続端子は
補助エミッタ端子であることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第１の接続端子および第２の接続端
子は、相互に接続された前記接続部の対称中心から外部
へ延長されるパッケージの端子と一体に構成されている
ことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32401297A JP3648954B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32401297A JP3648954B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163257A true JPH11163257A (ja) | 1999-06-18 |
| JP3648954B2 JP3648954B2 (ja) | 2005-05-18 |
Family
ID=18161158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32401297A Expired - Lifetime JP3648954B2 (ja) | 1997-11-26 | 1997-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3648954B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027710A (ja) * | 2008-07-16 | 2010-02-04 | Mitsubishi Electric Corp | 半導体モジュール |
| US8018730B2 (en) | 2008-03-04 | 2011-09-13 | Kabushiki Kaisha Toyota Jidoshokki | Power converter apparatus |
| JP2011243847A (ja) * | 2010-05-20 | 2011-12-01 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012507166A (ja) * | 2008-10-29 | 2012-03-22 | アーベーベー・リサーチ・リミテッド | 半導体パワーモジュールのための接続配置 |
| JP2014036065A (ja) * | 2012-08-08 | 2014-02-24 | Nippon Inter Electronics Corp | パワー半導体モジュール |
| US9190368B2 (en) | 2013-03-22 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device that attenuates high-frequency oscillation |
| JP2018139337A (ja) * | 2018-06-18 | 2018-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1997
- 1997-11-26 JP JP32401297A patent/JP3648954B2/ja not_active Expired - Lifetime
Cited By (8)
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| US8018730B2 (en) | 2008-03-04 | 2011-09-13 | Kabushiki Kaisha Toyota Jidoshokki | Power converter apparatus |
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| US8362829B2 (en) | 2010-05-20 | 2013-01-29 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2014036065A (ja) * | 2012-08-08 | 2014-02-24 | Nippon Inter Electronics Corp | パワー半導体モジュール |
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| JP3648954B2 (ja) | 2005-05-18 |
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