JPH07142480A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 配線容量のばらつきが小さい高性能なものを
容易に製作できる半導体集積回路装置の製造技術を得
る。 【構成】 配線構造における半導体基板１上に設けられ
ている膜厚がＴoxである絶縁膜２表面に、一定のピッチ
距離Ｐをもって配置されており、一定の膜厚Ｔwを有す
る複数の電気配線膜１０〜１２における前記ピッチ距離
Ｐは、0.９７×Ｔw ＋0.４１×Ｔoxの値よりも大きく、
2.８×Ｔw ＋3.４×Ｔoxの値よりも小さい値としたもの
である。電気配線膜における配線容量を規定するパラメ
ータである電気配線膜間のピッチ距離、電気配線膜の膜
厚、電気配線膜下の絶縁膜の膜厚と、電気配線膜の配線
容量との関係を明確にし、電気配線膜における配線容量
とそのばらつきを最小にし得た配線構造を実現してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、配線容量のばらつきの
低減化に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路装置は、高集積度化しつ
つあり、それに適応すべく微細加工技術の採用に伴い、
電気配線間の寄生容量が回路動作に及ぼす影響が増加し
ている。

【０００３】微細加工に伴い微細な電気配線構造が得ら
れるようになっているが、それに伴い配線容量の影響が
製品の特性に関係してきている。したがって、配線容量
のばらつきを小さくすることにより、安定に動作する半
導体集積回路装置を得ることが求められている。

【０００４】

【発明が解決しようとする課題】しかしながら、半導体
集積回路装置の高集積度化に伴い、多層配線構造が採用
されてきており、複雑な配線構造となってきているた
め、配線容量を小さくしたり、各配線膜の配線容量のば
らつきを小さくすることには、困難が伴っている。

【０００５】本発明者は、半導体集積回路装置における
電気配線膜の配線容量は、各電気配線膜のピッチ、電気
配線膜厚、電気配線膜を被覆している絶縁膜の膜厚など
が影響していると考えているが、それらの間の具体的な
依存性が明確でなかったため、電気配線膜の配線容量の
ばらつきを最小とする最適値の判断がむずかしいと考え
ていた。

【０００６】その結果、設計段階と試作段階では、配線
容量による遅延誤差が生じたり、製作してみてもすべて
のものが正常に動作する半導体集積回路装置を得ること
が困難であるという問題点があった。

【０００７】さらに半導体集積回路装置のチップ面積を
小さくし、チップ取得数を多くするため、しばしばマス
クパターンを比例的に縮小する、いわゆるチップシュリ
ンクという技術を用いる場合があるが、これを実施する
と信号となるタイミングが不規則に変化するため、回路
設計・マスクパターン修正等の作業を頻繁にやらなけれ
ばならないという問題があった。

【０００８】本発明の１つの目的は、配線容量のばらつ
きの小さい高性能の半導体集積回路装置を提供すること
にある。

【０００９】本発明の他の目的は、配線容量のばらつき
が小さい高性能なものを容易に製作できる半導体集積回
路装置の製造技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。

【００１２】請求項１の発明は、配線構造における半導
体基板上に設けられている膜厚がＴoxである絶縁膜表面
に、一定のピッチ距離Ｐをもって配置されており、一定
の膜厚Ｔw を有する複数の電気配線膜における前記ピッ
チ距離Ｐは、0.９７×Ｔw ＋0.４１×Ｔoxの値よりも大
きく、2.８×Ｔw ＋3.４×Ｔoxの値よりも小さい値とす
るものである。

【００１３】

【作用】上記した手段によれば、電気配線膜における配
線容量を規定するパラメータである電気配線膜間のピッ
チ距離、電気配線膜の膜厚、電気配線膜下の絶縁膜の膜
厚と、電気配線膜の配線容量との関係を明確にしている
ことより、電気配線膜における配線容量とそのばらつき
を最小にし得た配線構造を実現できる。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００１５】（実施例１）図１〜図２は、本発明の一実
施例である半導体集積回路装置およびその製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその具体的的な製造方法について説明す
る。

【００１６】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１に電界効果型トラン
ジスタであるＭＯＳＦＥＴを形成する。すなわち、半導
体基板１の表面に酸化シリコンからなる素子分離用のフ
ィールド絶縁膜２を形成する。なお、図示していないが
前記フィールド絶縁膜２の下に反転防止用のチャンネル
ストッパ層を形成している。

【００１７】次に、半導体基板１の表面のフィールド絶
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコンおよび酸化
シリコンからなる絶縁膜５を順次堆積し、これらを順次
エッチングして形成する。

【００１８】次に、前記ゲート電極４の側壁に酸化シリ
コンからなるサイドウォール絶縁膜６を形成する。

【００１９】次に、前記ゲート電極４上の前記絶縁膜
５、それに前記サイドウォール絶縁膜６をマスクにし
て、半導体基板１にｎ型不純物をイオン注入してソー
ス、ドレインとなるｎ型半導体領域７を形成する。

【００２０】次に、図２に示すように、半導体基板１上
にアルミニウム膜を形成した後、フォトエッチング技術
を用いて不要な領域のアルミニウム膜を取り除いて、電
気配線膜８，９，１０，１１，１２を同時に形成する。

【００２１】前記電気配線膜８，９，１０，１１，１２
の材料は、アルミニウム膜以外に、多結晶シリコン膜や
多結晶シリコン膜と高融点シリサイド膜との積層膜な
ど、電気導電性のあるものならばどのような組み合わせ
でもよい。

【００２２】本実施例において、前記電気配線膜８，
９，１０，１１，１２の形状・配置を決定するには、下
記において説明し、示すような基準によって行うもので
ある。下記に示す基準によって前記電気配線膜８，９，
１０，１１，１２を形成すれば、配線容量を最小にする
ことができると共に、各電気配線の配線容量のばらつき
を最小にすることができるものである。

【００２３】図３は、電気配線膜における配線容量とピ
ッチ距離Ｐとの関係を示すものである。これは、本発明
者が、実験に基づいて形成したものである。

【００２４】図３において、記号Ｐは、複数の電気配線
膜のピッチ距離を示す数値であり、記号Ｔw は、その電
気配線膜の膜厚の数値である。また、記号Ｔoxは、半導
体基板上に形成されており、前記電気配線膜下表面に設
けられている酸化シリコンからなる絶縁膜の膜厚の数値
である。

【００２５】図３から明らかになったことは、電気配線
膜における配線容量は、ピッチ距離Ｐに依存しているこ
とになり、ピッチ距離Ｐを種々変化させることにより、
配線容量を最小値にすることができることがわかる。

【００２６】また、図３から明らかになったことは、電
気配線膜における配線容量の最小値付近では配線容量の
変化が小さく、配線容量のばらつきをおさえることがで
きることがわかる。

【００２７】図４は、電気配線膜における最小配線容量
の近傍領域（すなわち、最小配線容量を中心として、そ
の最小配線容量の２０％の配線容量値を示す範囲）にお
ける配線膜の膜厚と配線膜下表面の酸化シリコンからな
る絶縁膜の膜厚と配線膜のピッチ距離Ｐとの関係を示す
ものである。これは、本発明者が、実験に基づいて形成
したものである。なお、前記の２０％の数値は、製品規
格および製品製造上のばらつきを考慮して規定している
ものである。

【００２８】図４において使用している各記号の内容
は、図３において使用したものと同様である。すなわ
ち、記号Ｐは、複数の電気配線膜のピッチ距離を示す数
値であり、記号Ｔw は、その電気配線膜の膜厚の数値で
ある。また、記号Ｔoxは、半導体基板上に形成されてお
り、前記電気配線膜下表面に設けられている酸化シリコ
ンからなる絶縁膜の膜厚の数値である。

【００２９】図４から、電気配線膜における最小配線容
量の近傍領域（すなわち、最小配線容量を中心として、
その最小配線容量の２０％の配線容量値を示す範囲）、
換言すれば半導体集積回路装置を製造する場合に、電気
配線膜の配線容量の最小値を規定する際の基準を導き出
すことができる。

【００３０】すなわち、電気配線膜の最小値を規定する
ピッチ距離Ｐと、電気配線膜の膜厚Ｔw と、絶縁膜の膜
厚Ｔoxとの関係を求めると、ピッチ距離Ｐは、0.９７×
Ｔw＋0.４１×Ｔoxの値よりも大きく、2.８×Ｔw ＋3.
４×Ｔoxの値よりも小さい値であることが、導き出せ
る。

【００３１】前記したことをさらに詳しく説明すると、
次の通りになる。図４における線分ＡＢに基づいて、ピ
ッチ距離Ｐの範囲の下限を求めると、その線分ＡＢの式
をＰ＝ａ×Ｔw ＋ｂ×Ｔoxとすると、その線分の式は、
（Ｐ／２Ｔox）＝（ａ／２）×Ｔw ／Ｔox＋（ｂ／２）
×Ｔox／Ｔoxと書き換えることができ、結局、（Ｐ／２
Ｔox）＝（ａ／２）×Ｔw ／Ｔox＋（ｂ／２）となる。
そして、図４より、線分ＡＢの勾配を求めると、0.４８
５であることより、ａ／２は、0.４８５となり、ａは、
0.４８５×２＝0.９７という数値になることがわかる。

【００３２】また、図４におけるＡ点の縦軸の数値、す
なわち（Ｐ／２Ｔox）が0.３０２であり、横軸の数値、
すなわちＴw ／Ｔoxが0.２であることより、これらの数
値を前記の式（Ｐ／２Ｔox）＝（ａ／２）×Ｔw ／Ｔox
＋（ｂ／２）に代入すると、0.３０２＝0.４８５×0.２
＋（ｂ／２）となることより、これからｂを求めると0.
４１となる。それ故に、線分ＡＢの式は、Ｐ＝0.９７×
Ｔw ＋0.４１×Ｔoxとなることが導き出せる。

【００３３】次に、図４における線分ＤＣに基づいて、
ピッチ距離Ｐの範囲の上限を求めると、その線分ＤＣの
式をＰ＝ａ×Ｔw ＋ｂ×Ｔoxとすると、その線分の式
は、（Ｐ／２Ｔox）＝（ａ／２）×Ｔw ／Ｔox＋（ｂ／
２）×Ｔox／Ｔoxと書き換えることができ、結局、（Ｐ
／２Ｔox）＝（ａ／２）×Ｔw ／Ｔox＋（ｂ／２）とな
る。そして、図４より、線分ＤＣの勾配を求めると、1.
４であることより、ａ／２は、1.４となり、ａは、1.４
×２＝2.８という数値になることがわかる。

【００３４】また、図４におけるＣ点の縦軸の数値すな
わち（Ｐ／２Ｔox）が3.１であり、横軸の数値すなわち
Ｔw ／Ｔoxが1.０であることより、これらの数値を前記
の式（Ｐ／２Ｔox）＝（ａ／２）×Ｔw ／Ｔox＋（ｂ／
２）に代入すると、3.１＝１．４×１．０＋（ｂ／２）
となることより、これからｂを求めると、3.４となる。
それ故に、線分ＡＢの式は、Ｐ＝2.８×Ｔw ＋3.４×Ｔ
oxとなることが導き出せる。

【００３５】図４から明らかになったことは、電気配線
膜における配線容量が、ピッチ距離、配線膜の膜厚、絶
縁膜の膜厚に対して依存している性質を明確にし、配線
容量のばらつきおよび配線容量に対しての配線ピッチ距
離（寸法）などの諸パラメータの依存性を最小にする配
線構造を実現することができるようになったことであ
る。

【００３６】また、電気配線膜における配線容量の各パ
ラメータに対する依存性を明確にし、配線容量のばらつ
きを最小にするピッチ距離、配線膜の膜厚、絶縁膜の膜
厚の値を得、正常に動作する半導体集積回路装置の設計
を行うことができる。

【００３７】さらに、チップシュリンクにより配線ピッ
チが変化しても電気配線膜における配線容量がほとんど
変化しない配線構造を得ることができることにより、回
路設計・マスクパターンの修正を繰り返し行うことが少
なくできる。

【００３８】（実施例２）図１〜図２および図５〜図６
は、本発明の他の実施例である半導体集積回路装置およ
びその製造工程を示す図である。同図を用いて、本発明
の半導体集積回路装置およびその具体的的な製造方法に
ついて説明する。

【００３９】本実施例においては、図１と図２を用いて
説明した前記実施例１の半導体集積回路装置の製造工程
と同様な製造工程を採用している。すなわち、図１に示
すように、例えばｐ型のシリコン単結晶からなる半導体
基板１に電界効果型トランジスタであるＭＯＳＦＥＴを
形成する。すなわち、半導体基板１の表面に酸化シリコ
ンからなる素子分離用のフィールド絶縁膜２を形成す
る。なお、図示していないが前記フィールド絶縁膜２の
下に反転防止用のチャンネルストッパ層を形成してい
る。

【００４０】次に、半導体基板１の表面のフィールド絶
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコンおよび酸化
シリコンからなる絶縁膜５を順次堆積し、これらを順次
エッチングして形成する。

【００４１】次に、前記ゲート電極４の側壁に酸化シリ
コンからなるサイドウォール絶縁膜６を形成する。

【００４２】次に、前記ゲート電極４上の前記絶縁膜
５、それに前記サイドウォール絶縁膜６をマスクにし
て、半導体基板１にｎ型不純物をイオン注入してソー
ス、ドレインとなるｎ型半導体領域７を形成する。

【００４３】次に、図２に示すように、半導体基板１上
にアルミニウム膜を形成した後、フォトエッチング技術
を用いて不要な領域のアルミニウム膜を取り除いて、電
気配線膜８，９，１０，１１，１２を同時に形成する。

【００４４】前記電気配線膜８，９，１０，１１，１２
の材料は、アルミニウム膜以外に、多結晶シリコン膜や
多結晶シリコン膜と高融点シリサイド膜との積層膜な
ど、電気導電性のあるものならばどのような組み合わせ
でもよい。

【００４５】次に、図５に平面図を示し、図６に断面図
を示すように、前記電気配線膜８，９，１０，１１，１
２上に、酸化シリコンなどからなる層間絶縁膜１３を形
成した後、フォトエッチング技術を用いてコンタクト孔
（図示せず）を形成する。その後、前記層間絶縁膜１３
上に多結晶シリコンなどからなる電気配線膜を形成した
後、フォトエッチング技術を用いて不要な領域の電気配
線膜を取り除いて、前記電気配線膜と交差するような配
置をもって電気配線膜１４を形成する。

【００４６】前記電気配線膜１４の材料は、多結晶シリ
コン膜以外に、アルミニウム膜、多結晶シリコン膜と高
融点シリサイド膜との積層膜などという電気導電性のあ
るものならばどのような組み合わせでもよい。

【００４７】また、前記電気配線膜１４は、前記層間絶
縁膜１３表面に前記電気配線膜８，９，１０，１１，１
２の長手方向と異なる方向に配列されているものであれ
ばよい。

【００４８】本実施例において、前記電気配線膜１４の
形状・配置を決定するには、前記実施例１において前記
電気配線膜８，９，１０，１１，１２の形状・配置を決
定する場合に用いた基準と同様な手法で行うものであ
る。

【００４９】前記した基準によって前記電気配線膜１４
を形成すれば、配線容量を最小にすることができると共
に、各電気配線の配線容量のばらつきを最小にすること
ができるものである。

【００５０】なお、本実施例の別の態様として、前記電
気配線膜８，９，１０，１１，１２の形状・配置を決定
する場合、本発明の基準を採用せずに行う場合のよう
に、それらの配線容量が大きくしかも相互の電気配線膜
の配線容量のばらつきが大きくなった状態で製作された
後においても、その上に層間絶縁膜を介して設ける電気
配線膜を本実施例のように本発明の基準にしたがってそ
の形状・配置を規定すれば、前記の配線容量を相対的に
小さくでき、それらの配線容量のばらつきをも相対的に
小さくできるように調整・制御することができるもので
ある。

【００５１】本発明の基準にしたがえば、電気配線膜に
おける配線容量が、ピッチ距離、配線膜の膜厚、絶縁膜
の膜厚に対して依存している性質を明確にし、配線容量
のばらつきおよび配線容量に対しての配線ピッチ距離
（寸法）などの諸パラメータの依存性を最小にする配線
構造を実現することができる。

【００５２】また、電気配線膜における配線容量の各パ
ラメータに対する依存性を明確にし、配線容量のばらつ
きを最小にするピッチ距離、配線膜の膜厚、絶縁膜の膜
厚の値を得、正常に動作する半導体集積回路装置の設計
を行うことができる。

【００５３】さらに、チップシュリンクにより配線ピッ
チが変化しても電気配線膜における配線容量がほとんど
変化しない配線構造を得ることができることにより、回
路設計・マスクパターンの修正を繰り返し行うことが少
なくできる。

【００５４】さらにまた、配線容量は最小値をとり、そ
の最小値付近ではピッチ距離をかえても配線容量の変化
は少なくできる。また、チップシュリンクによりピッチ
距離が狭くなっても、配線容量はほとんど変化しないよ
うにできる。さらに、チップシュリンクに対してもタイ
ミングの変動を小さくおさえることのできる配線構造を
実現できる。

【００５５】本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。

【００５６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５７】本発明によれば、配線構造における半導体
基板上に設けられている膜厚がＴoxである絶縁膜表面
に、一定のピッチ距離Ｐをもって配置されており、一定
の膜厚Ｔw を有する複数の電気配線膜における前記ピッ
チ距離Ｐは、0.９７×Ｔw ＋0.４１×Ｔoxの値よりも大
きく、2.８×Ｔw ＋3.４×Ｔoxの値よりも小さい値とす
るものであることより、電気配線膜における配線容量を
規定するパラメータである電気配線膜間のピッチ距離、
電気配線膜の膜厚、電気配線膜下の絶縁膜の膜厚と、電
気配線膜の配線容量との関係を明確にしていることよ
り、電気配線膜における配線容量とそのばらつきを最小
にし得た配線構造を容易な製造方法によって得ることが
できる。

【００５８】また、本発明によれば、電気配線膜におけ
る配線容量を規定する各パラメータを明確にしているた
め、正常に動作する半導体集積回路装置の設計ができ
る。

【００５９】さらに、本発明は、電気配線膜における配
線容量が小さく、そのばらつきも小さく、かつチップシ
ュリンクに対してもタイミングの変動を小さく押さえる
ことのできる配線構造を実現できる。

【００６０】さらにまた、本発明によれば、チップシュ
リンクにより電気配線膜のピッチ距離が変化しても配線
容量がほとんど変化しない配線構造をとることができ、
回路設計・マスクパターンの修正の繰り返しを最小限に
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明における配線容量とピッチ距離との関係
を示す図である。

【図４】本発明における最小配線容量の近傍領域におけ
る配線膜の膜厚と配線膜下表面の絶縁膜の膜厚と配線膜
のピッチ距離との関係を示す図である。

【図５】本発明の他の実施例である半導体集積回路装置
の製造工程を示す平面図である。

【図６】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォール絶縁膜 ７ ｎ型半導体領域 ８ 電気配線膜 ９ 電気配線膜 １０ 電気配線膜 １１ 電気配線膜 １２ 電気配線膜 １３ 層間絶縁膜 １４ 電気配線膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 常野 克己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の半導体素子が形成されている半導
   体基板と、 前記半導体基板上に設けられており、膜厚がＴoxである
   絶縁膜と、 前記絶縁膜表面に一定のピッチ距離Ｐをもって配置され
   ており、一定の膜厚Ｔw を有する複数の電気配線膜と、 前記電気配線膜の相互間に埋め込まれている絶縁膜とか
   らなり、 前記電気配線膜における前記ピッチ距離Ｐは、0.９７×
   Ｔw ＋0.４１×Ｔoxの値よりも大きく、2.８×Ｔw ＋3.
   ４×Ｔoxの値よりも小さい値であることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 複数の半導体素子が形成されている半導
   体基板と、 前記半導体基板上に設けられている第１絶縁膜と、 前記第１絶縁膜表面に種々のピッチ距離をもって配置さ
   れている複数の第１電気配線膜と、 前記第１電気配線膜の表面および相互間に埋め込まれて
   いる第２絶縁膜と、 前記第１電気配線膜表面に形成されており、膜厚がＴox
   である第３絶縁膜と、 前記第３絶縁膜表面に前記第１電気配線膜の長手方向と
   異なる方向に配列されているものであって、一定のピッ
   チ距離Ｐをもって配置されており、一定の膜厚Ｔw を有
   する複数の第２電気配線膜と、 前記第２電気配線膜の相互間に埋め込まれている第４絶
   縁膜とからなり、 前記第２電気配線膜における前記ピッチ距離Ｐは、0.９
   ７×Ｔw ＋0.４１×Ｔoxの値よりも大きく、2.８×Ｔw
   ＋3.４×Ｔoxの値よりも小さい値であることを特徴とす
   る半導体集積回路装置。
3. 【請求項３】 半導体基板に複数の半導体素子を形成す
   る工程と、 前記半導体基板上に第１電気配線膜を形成する工程と、 前記第１電気配線膜の表面および相互間に埋め込まれる
   ように第２絶縁膜を形成する工程と、 前記第２絶縁膜表面に一定のピッチ距離Ｐをもって配置
   し、一定の膜厚Ｔw を有する複数の第２電気配線膜を形
   成する工程とからなり、 前記第２電気配線膜における前記ピッチ距離Ｐは、前記
   第２絶縁膜の膜厚をＴoxとすると、0.９７×Ｔw ＋0.４
   １×Ｔoxの値よりも大きく、2.８×Ｔw ＋3.４×Ｔoxの
   値よりも小さい値になるように形成されていることを特
   徴とする半導体集積回路装置の製造方法。