KR100268426B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

스크라이브 라인 영역에 얼라인먼트 키를 형성하기 위한 반도체 장치의 제조 방법이 여기에 개시된다. 본 발명에 따른 제조 방법에 의하면 단차가 크게 생길 수 있는 얼라인먼트 키 영역에 이전 공정 단계에서 칩 영역에서 사용되는 도전막이 남도록 한다. 스크라이브 라인 영역 상에 남겨진 상기 도전막은 얼라인먼트 키가 형성될 때 차단막으로서 기능한다. 그 결과, 얼라인먼트 키의 단차를 낮춤으로써 종래와 같은 도포 불량을 방지할 수 있다.

Description

반도체 장치의 제조 방법(A METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 스크라이브 라인 영역 (scribe line area)에 얼라인먼트 키들 (alignment keys)을 형성하기 위한 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 한정된 웨이퍼 (wafer)에 더 많은 칩들 (chips, 또는 다이 (die))이 집적되도록 하기 위한 연구들이 계속되고 있다. 그러한 연구들 중 하나는 웨이퍼의 스크라이브 라인 (scribe line)이라 불리는 영역을 줄이는 것이다. 도 1은 스크라이브 라인 영역에 의해서 웨이퍼 (1)에 정의된 복수 개의 칩 영역들을 보여주는 도면이다. 도 1에 도시된 바와 같이, 스크라이브 라인 영역은, 잘 알려진 바와 같이, 얼라인먼트 키들, 칩 영역에 형성되는 집적 회로와 동일한 공정을 통해서 형성되는 테스트용 집적 회로, 기타 다른 것이 형성될 수 있는 영역이며, 칩 설계에 있어 실질적으로 사용되는 영역은 아니다. 이 스크라이브 라인 영역은 최종적으로 상기 칩들을 분리할 때 잘려진다. 그러므로, 웨이퍼 면적 중에서 스크라이브 라인에 의해서 점유되는 면적이 적으면 적을수록 더 많은 칩들이 집적될 수 있음은 자명하다.
한정된 웨이퍼 (1)에서 더 많은 칩들을 얻기 위해서 스크라이브 라인 영역이 감소될 때 다음과 같은 문제가 생길 수 있다. 얼라인먼트 키들이 칩 영역에 집적 회로들 (예를 들면, 메모리 셀들)이 형성되는 공정 단계들을 따라 스크라이브 라인 영역에 형성될 때, 공정들이 진행됨에 따라 반도체 기판 (10) (도 2 참조)을 기준하여 얼라인먼트 키가 형성되는 막 (13)의 두께 (또는, 단차)가 점차적으로 증가하게 된다. 얼라인먼트 키를 형성하기 위해서 두꺼운 막 (일반적으로, 절연막들 (insulating layers)로 이루어짐)을 식각할 때, 도 2에 도시된 바와 같이, 깊은 단차를 가지는 얼라인먼트 키 (11)가 형성된다.
얼라인먼트 키 (11)가 형성된 후, 다음 공정을 위해서 포토 레지스트 (photo resist) (12)가 스핀-코딩된다. 이때, 포토 레지스트 (12)는 깊은 단차로 인해서, 도 2에 도시된 바와 같이, 균일하게 도포되지 않게 된다. 칩 간격이 좁아지면 좁아질수록 도포 불량은 더욱 심하게 생긴다. 이러한 상태에서, 칩 영역 역시 그러한 도포 불량에 의해서 영향을 받는다. 즉, 얼라인먼트 키 (11)가 형성되는 스크라이브 라인 영역에 인접한 칩 영역 상에 포토 레지스트 (12)가 불균일하게 도포되어 다음 공정에 영향을 미치며, 또한 스피드 보트 (speed boat)와 같은 현상이 칩 영역에 생길 수 있다.
따라서 본 발명의 목적은 스크라이브 라인 영역에 형성되는 얼라인먼트 키의 단차를 줄일 수 있는 제조 방법을 제공하는 것이다.
도 1은 스크라이브 라인 영역에 의해서 정의된 칩들을 가지는 웨이퍼를 보여주는 도면;
도 2는 종래 기술에 따른 얼라인먼트 키를 보여주는 단면도;
도 3은 본 발명의 바람직한 실시예에 따른 얼라인먼트 키들을 보여주는 단면도; 그리고
도 4는 본 발명의 다른 실시예에 따른 얼라인먼트 키를 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호 설명
1 : 웨이퍼 10 : 반도체 기판
11 : 얼라인먼트 키 12 : 포토 레지스터
14 : 차단막
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 스크라이브 라인 영역에 의해서 정의된 복수 개의 칩 영역들을 가지는 반도체 기판을 포함하는 반도체 장치의 제조 방법에 있어서: 상기 각 칩 영역에 적어도 하나의 집적 회로를 형성할 때 사용되는 복수 개의 얼라인먼트 키들을 상기 스크라이브 라인 영역에 형성하되, 상기 얼라인먼트 키들 중 적어도 하나의 얼라인먼트 키는 상기 집적 회로를 구성하는 물질 상에 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 물질은 상기 얼라인먼트 키들을 구성하는 물질과 다른 식각비를 가지는 것을 특징으로 한다.
(작용)
이와 같은 방법에 의해서, 도포 불량을 유발할 정도의 단차를 가지는 얼라인먼트 키가 형성되기 이전에 미리 이전 공정에서 상기 얼라인먼트 키가 형성될 영역에 차단막을 형성함으로써 그것의 단차를 줄일 수 있다.
(실시예)
스크라이브 라인 영역에 얼라인먼트 키를 형성하기 위한 본 발명의 신규한 제조 방법에 의하면, 도 3을 참조하면, 단차가 크게 생길 수 있는 얼라인먼트 키 영역에 이전 공정 단계에서 칩 영역에서 사용되는 도전막이 남도록 한다. 스크라이브 라인 영역 상에 남겨진 상기 도전막은 얼라인먼트 키가 형성될 때 차단막 (blocking layer)으로서 기능한다. 그 결과, 얼라인먼트 키의 단차를 낮춤으로써 종래와 같은 도포 불량을 방지할 수 있다.
이하 본 발명이 도면들 3 및 4를 참조하여 상세히 설명된다. 도 3 및 도 4에 있어서, 도 1 및 도 2의 구성 요소들과 동일한 것들은 동일한 참조 번호들로 표기된다. 다시 도 3을 참조하면, 스크라이브 라인 영역 (도 1 참조)에 형성된 얼라인먼트 키들 (11)을 보여주는 단면도가 도시되어 있다. 본 발명의 바람직한 실시예에서, 도 3에 도시된 바와 같이, 칩 영역에 집적 회로들이 형성되는 공정 단계에 따라 요구되는 얼라인먼트 키들 (11)이 소정 간격을 두고 차례로 형성된다. 도 3에서 알 수 있듯이, 제조 공정이 진행됨에 따라 얼라인먼트 키들이 형성되는 스크라이브 라인 영역의 막 (13)은 점차적으로 두껍게 형성된다. 여기서, 상기 스크라이브 라인 영역의 막 (13)은, 일반적으로, 칩 영역에서 집적 회로를 형성할 때 사용되는 다수의 절연막들로 구성되거나 다른 물질로 구성될 수 있다.
얼라인먼트 키 (11)가 형성될 영역의 막 (13)이 점차적으로 두꺼워지면 질수록 얼라인먼트 키 (11)의 상부와 하부 사이의 차 즉, 단차가 점점 더 커진다. 이러한 경우, 전술한 바와 같이, 포토 레지스트 (12)가 도포될 때 도포 불량이 생기고 (도 2 참조), 그것에 의해서 칩 영역에 영향을 미치게 된다. 이를 개선하기 위한 방법으로, 도포 조건을 변경하거나 얼라인먼트 키의 (11) 단차를 낮춤으로써 그러한 문제가 해결될 수 있을 것이다. 여기서, 도포 조건은 사용되는 해상력 및 공정 조건에 대해 최적화되었기 때문에, 도포 조건이 변경되면 도포 불량 이외의 다른 문제들을 야기할 수 있다. 그러므로, 얼라인먼트 키 (11)의 큰 단차 (예를 수면, 만Å)를 줄이는 것이 바람직하다.
얼라인먼트 키 (11)의 단차를 줄이기 위해서, 본 발명은, 도 3에 도시된 바와 같이, 얼라인먼트 키 (11)가 형성될 때 식각이 기판까지/부근까지 진행되는 것을 차단하기 위한 차단막 (blocking layer) (14)를 사용하였다. 상기 차단막 (14)은 단차가 크게 생길 수 있는 얼라인먼트 키 (11)가 형성되기 이전에 칩 영역의 집적 회로에 사용되는 막을 이용하여 형성된다. 즉, 단차가 큰 얼라인먼트 키 (11)가 형성될 영역에 이전 공정에서 미리 상기 얼라인먼트 키 (11)의 막과 다른 식각비를 가지는 막 (예를 들면, 폴리실리콘 등)을 식각하지 않고 남겨 놓음으로써, 도 3에 도시된 바와 같이, 차단막 (14)이 형성된다. 도포 불량을 유발할 수 있는 얼라인먼트 키의 단차는 그러한 차단막 (14)의 형성 단계를 조정함으로써 얼라인먼트 키 (11)의 단차가 조정될 수 있다. 도포 불량을 유발할 수 있는, 도 4에 도시된 바와 같이, 다른 형태의 얼라인먼트 키가 형성될 때, 본 발명에 따른 차단막 (14)을 적용하면 동일한 효과를 얻을 수 있음은 자명하다.
상기한 바와 같이, 도포 불량을 유발할 수 있는 얼라인먼트 키가 형성될 영역에 미리 이전 공정 단계에서 사용되는, 얼라인먼트 키가 형성될 막과 다른 식각비를 가지는, 차단막을 형성하여 얼라인먼트 키의 단차를 조절할 수 있다.

Claims (2)

  1. 스크라이브 라인 영역에 의해서 정의된 복수 개의 칩 영역들을 가지는 반도체 기판을 포함하는 반도체 장치의 제조 방법에 있어서:
    상기 각 칩 영역에 적어도 하나의 집적 회로를 형성할 때 사용되는 복수 개의 얼라인먼트 키들을 상기 스크라이브 라인 영역에 형성하되,
    상기 얼라인먼트 키들 중 적어도 하나의 얼라인먼트 키는 상기 집적 회로를 구성하는 물질 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 물질은 상기 얼라인먼트 키들을 구성하는 물질과 다른 식각비를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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