JPH11340168A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11340168A
JPH11340168A JP11127747A JP12774799A JPH11340168A JP H11340168 A JPH11340168 A JP H11340168A JP 11127747 A JP11127747 A JP 11127747A JP 12774799 A JP12774799 A JP 12774799A JP H11340168 A JPH11340168 A JP H11340168A
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JP
Japan
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alignment key
scribe line
area
chip
integrated circuit
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Tokun Tei
東訓 鄭
Saikan Kin
宰煥 金
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 スクライブライン領域にアライメントキーを
形成するための半導体装置の製造方法を提供する。 【解決手段】 本発明による製造方法は、スクライブラ
イン領域によって定義された複数のチップ領域を有する
半導体基板１０を含み、各チップ領域に少なくとも１つ
の集積回路を形成するとき、使用される複数のアライメ
ントキーをスクライブライン領域に形成し、アライメン
トキーのうち、少なくとも１つのアライメントキー１１
は、集積回路を構成する物質上に形成されることを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、より詳しくはスクライブライン領
域(scribe line area)にアライメントキー(alignment k
eys)を形成するための製造方法に関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されることによっ
て、限られたウェーハ(wafer)にもっと多くのチップ(ch
ips、又はダイ(die))を集積させるための研究が続いてい
る。そのような研究のうち、１つは、ウェーハのスクラ
イブライン(scribeline)と呼ばれる領域を減らすことで
ある。図１は、スクライブライン領域によってウェーハ
１に定義された複数のチップ領域を示す図面である。
【０００３】図１に図示されたように、スクライブライ
ン領域は、よく知られたように、アライメントキー、チ
ップ領域に形成される集積回路と同一の工程を通して形
成されるテスト用集積回路、その他のものが形成される
ことができる領域であり、チップ設計において、実質的
に使用される領域ではない。このスクライブライン領域
は、最終的にチップを分離するときに切られる。それ
故、ウェーハ面積のうち、スクライブラインによって占
有される面積が少なければ少ないほどもっと多くのチッ
プが集積されることが自明である。
【０００４】限られたウェーハ１から、もっと多くのチ
ップを得るためスクライブライン領域が減少されると
き、次のような問題が発生される。アライメントキーが
チップ領域に集積回路（例えば、メモリセル）が形成さ
れる工程段階に沿ってスクライブライン領域に形成する
とき、工程が進行されることによって、半導体基板１０
（図２参照）を基準としてアライメントキーが形成され
る膜１３の厚さ（又は、段差）がだんだん増加するよう
になる。アライメントキーを形成するため厚い膜（一般
的に、絶縁膜(insulating layers)からなる）をエッチ
ングするとき、図２に図示されたように、深い段差を有
するアライメントキー１１が形成される。
【０００５】アライメントキー１１が形成された後、次
の工程のためフォトレジスト(photoresist)１２がスピ
ン−コーティングされる。このとき、フォトレジスト１
２は、深い段差のため、図２に図示されたように、均一
に塗布されないようになる。チップ間隙が狭くなければ
狭くなるほど塗布不良は、もっと多く発生する。このよ
うな状態で、チップ領域もそのような塗布不良によって
影響を受ける。即ち、アライメントキー１１が形成され
るスクライブライン領域に隣接なチップ領域上にフォト
レジスト１２が不均一に塗布されて次の工程に影響を及
ぼし、又スピードボート(speed boat)のような現象がチ
ップ領域に発生され得る。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、スクライブライン領域に形成されるアライメントキ
ーの段差を減らすことができる製造方法を提供すること
である。
【０００７】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、スクライブライン
領域によって定義された複数のチップ領域を有する半導
体基板を含む半導体装置の製造方法において、各チップ
領域に少なくとも１つの集積回路を形成するとき、使用
される複数のアライメントキーをスクライブライン領域
に形成し、アライメントキーのうち、少なくとも１つの
アライメントキーは、集積回路を構成する物質上に形成
される。
【０００８】この望ましい実施の形態において、物質
は、アライメントキーを構成する物質と異なるエッチン
グ比を有する。このような方法によって、塗布不良を誘
発する程度の段差を有するアライメントキーが形成され
る以前に予め工程でアライメントキーが形成される領域
に遮断膜を形成することによってそれの段差を減らすこ
とができる。
【０００９】
【発明の実施の形態】スクライブライン領域にアライメ
ントキーを形成するための本発明の新規な製造方法によ
ると、図３を参照すると、段差が多く発生しうるアライ
メントキー領域に前工程段階でチップ領域で使用される
導電膜を残すようにする。スクライブライン領域上に残
された導電膜は、アライメントキーが形成されるとき、
遮断膜(blocking layer)として機能する。その結果、ア
ライメントキーの段差を低くくなることによって従来の
ような塗布不良を防止することができる。
【００１０】以下、本発明が図面３及び図４を参照して
詳細に説明する。図３及び図４において、図１及び図２
の構成要素と同一のものは、同一の参照番号で表記され
る。再び図３を参照すると、スクライブライン領域（図
１参照）に形成されたアライメントキー１１を示す断面
図が示されている。本発明の望ましい実施形態から、図
３に図示されたように、チップ領域に集積回路が形成さ
れる工程段階によって要求されるアライメントキー１１
が所定間隙を置いて順序に形成される。
【００１１】図３から分かるように、製造工程が進行さ
れることによってアライメントキーが形成されるスクラ
イブライン領域の膜１３は、だんだんに厚く形成され
る。ここで、スクライブライン領域の膜１３は、一般に
チップ領域で集積回路を形成するとき、使用される多数
の絶縁膜で構成されたり、他の物質で構成されることが
できる。
【００１２】アライメントキー１１が形成される領域の
膜１３がだんだんに厚くなければ厚くなるほどアライメ
ントキー１１の上部と下部との間の差、即ち段差がだん
だん大きくなる。このような場合、前述のように、フォ
トレジスト１２が塗布されるとき、塗布不良が発生され
（図２参照）、それによってチップ領域に影響を及ぼ
す。
【００１３】これを改善するための方法として、塗布条
件を変更したり、アライメントキー１１の段差を低くす
ることによってそのような問題を解決することができ
る。ここで塗布条件は使用される解像力及び工程条件に
対して最適化されたため、塗布条件が変更されると、塗
布不良以外の他の問題を発生させ得る。それ故、アライ
メントキー１１の大きい段差（例えば、１００００Å）
を減らすことが望ましい。
【００１４】アライメントキー１１の段差を減らすた
め、本発明は、図３に図示されたように、アライメント
キー１１が形成されるとき、エッチング基板まで／付近
まで進行されることを遮断するための遮断膜１４を使用
した。遮断膜１４は、大きい段差が発生され得るアライ
メントキー１１が形成される以前に、チップ領域の集積
回路に使用される膜を利用する。
【００１５】即ち、段差の大きいアライメントキー１１
が形成される領域に、前工程で予めアライメントキー１
１の膜と異なるエッチング比を有する膜（例えば、ポリ
シリコン等）をエッチングせずに残しておくことによっ
て、図３に図示されたように遮断膜１４が形成される。
塗布不良を誘発し得るアライメントキーの段差は、その
ような遮断膜１４の形成段階を調整することによってア
ライメントキー１１の段差が調整されることができる。
図４に図示されたように、他の形態のアライメントキー
が形成されるときも、塗布不良を誘発する可能性がある
が、本発明による遮断膜１４を適用すると、同一の効果
を得ることは自明である。
【００１６】
【発明の効果】塗布不良を誘発し得るアライメントキー
が形成される領域に予め前工程段階で使用されるアライ
メントキーが形成される膜と異なるエッチング比を有す
る遮断膜を形成してアライメントキーの段差を調節する
ことができる。
【図面の簡単な説明】
【図１】 スクライブライン領域によって定義されたチ
ップを有するウェーハを示す図面である。
【図２】 従来技術によるアライメントキーを示す断面
図である。
【図３】 本発明の望ましい実施の形態によるアライメ
ントキーを示す断面図である。
【図４】 本発明の他の実施の形態によるアライメント
キーを示す断面図である。
【符号の説明】
１ ウェーハ １０ 半導体基板 １１ アライメントキー １２ フォトレジスタ １４ 遮断膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 スクライブライン領域によって定義され
    た複数のチップ領域を有する半導体基板を含む半導体装
    置の製造方法において、 前記各チップ領域に少なくとも１つの集積回路を形成す
    るとき、使用される複数のアライメントキーを前記スク
    ライブライン領域に形成し、 前記アライメントキーのうち、少なくとも１つのアライ
    メントキーは、前記集積回路を構成する物質上に形成さ
    れることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記物質は、前記アライメントキーを構
    成する物質と異なるエッチング比を有することを特徴と
    する請求項１に記載の半導体装置の製造方法。
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