KR0154664B1 - 반도체 장치의 버니어 키구조 - Google Patents

반도체 장치의 버니어 키구조

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Abstract

본 발명은 버니어 키의 선단을 둥글게 하거나 또는 버니어 키의 선단부에 스트레스 완충용 홀을 형성하여 크랙을 방지할 수 있는 반도체 장치의 버니어 키의 구조에 관한 것이다.
본 발명의 버니어 키는 블럭킹층으로 SiON막이 사용되는 반도체 장치에 있어서, 제조공정중 미스 얼라인먼트를 측정하기 위하여 스크라이브선상에 형성되고, 후속의 히트 싸이클 공정시 에지부분에 집중되는 스트레스를 분산시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부를 직각이 아닌 원호형으로 형성하거나 또는 에지부분에 집중되는 스트레스를 완충시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부에 스트레스 완충용 홀을 다수 개 구비한다.

Description

반도체 장치의 버니어 키구조
제1도는 일반적인 버니어 키를 구비한 웨이퍼의 평면도.
제2도는 일반적인 DRAM 소자의 셀부에서의 단면구조도.
제3도는 일반적인 DRAM 소자의 버니어 키에서의 구조도.
제4도는 본 발명의 제1실시예에 따른 DRAM 소자에서의 버니어 키의 단면 및 사시도.
제5도는 본 발명의 제1실시예에 따른 버니어 키를 구비한 웨이퍼의 평면도.
제6도는 본 발명의 제2실시예에 따른 버니어 키의 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼 11 : 셀영역
12 : 반도체셀 13 : 스크라이브라인
14 : 버니어 키 15 : 버니어 키의 홀
16 : 버니어 키의 스트레스 완충용 홀
본 발명은 반도체 장치에 관한 것으로서, 특히 크랙을 감소시킬 수 있는 버니어 키에 관한 것이다.
통상적으로 반도체 장치를 제조하는데 있어서 미스 얼라인먼트를 방지하기 위하여 얼라인먼트 키가 사용된다. 얼라인먼트 키로는, 노광장치인 스텝퍼가 반도체 장치의 제조공정을 스텝 바이 스텝(step by step)으로 진행할 때 모든 공정에 대하여 오버랩을 형성하여 미스 얼라인먼트를 방지하기 위한 키와, 반도체 장치의 제조공정중 원하는 공정에서만 선택적으로 오버랩을 형성하여 미스 얼라인먼트를 측정하고 이를 이용하여 미스 얼라인먼트를 보정하기 위한 키로서 크게 나누어진다.
이러한 얼라인먼트 키중에서 원하는 공정중 오버랩을 발생하여 미스 얼라인먼트를 보정하는 키를 버니어 키라 한다.
이 버니어 키(vernier key)란 아들자와 어미자로 이루어졌으며, 아들자와 어미자간의 간격차에 따른 명암의 차로써 미스 얼라인먼트를 측정하고 이를 이용하여 미스 얼라인먼트를 보정하는데 사용되어진다.
웨이퍼의 평면도가 도시된 제1도(a)를 참조하면, 웨이퍼(10)는 셀영역(11)에 반도체 셀(12)이 형성되어 있으며, 스크라이브 라인(13)에는 버니어 키(14)가 형성되어 있다.
상기에서 설명한 바와 같이 버니어 키(14)는 반도체 소자의 제조공정중 원하는 공정을 진행하고, 진행된 원하는 공정간의 미스 얼라인먼트를 측정하여 이를 보정하여 주는 것이므로, 반도체 셀을 제조하기 위한 공정이 완료된 후에는 버니어 키의 역할이 무의미해진다.
따라서, 버니어 키는 반도체 제조공정중 원하는 제조공정을 스크라이브 라인(scribe line)상에 진행하며, 반도체 제조공정이 완료되면 셀을 절단하기 위하여 스크라이브 라인이 절단되므로 버니어 키도 함께 절단되어 제거된다.
그러므로, 버니어 키는 소자의 특성 및 동작에는 전혀 영향을 미치지 않고 단지 공정진행시 미스 얼라인먼트를 보정하기 위해서만 사용되어진다.
상기의 버니어 키를 사용하여 미스 얼라인먼트를 측정하는 동작을 설명하면, 예를 들면, 메탈 콘택 형성시 스탭퍼는 얼라인먼트 키로 액티브 영역 형성시 형성한 키를 사용하고, 메탈 콘택 공정시 메탈 콘택과 게이트 폴리, 액티브 영역 및 비트라인간에 각각 오버랩을 확보하고자 하는 경우에는 게이트 폴리에 대한 메탈 콘택, 액티브 영역에 대한 메탈 콘택 및 비트라인에 대한 메탈 콘택간의 오버랩을 각각 측정하기 위한 버니어 키가 3개 요구된다.
즉, 액티브 영역을 형성하기 위한 공정진행시 메탈 콘택이 형성될 부분에 액티브 영역에 대한 아들자를 형성하고, 게이트 폴리형성시에는 메탈 콘택이 형성될 부분에 게이트 폴리에 대한 아들자를 형성하며, 비트라인 형성시에는 메탈 콘택이 형성될 부분에 비트라인에 대한 아들자를 각각 형성한다.
이어서, 메탈 콘택 공정을 진행하면, 각각의 아들자위에 메탈 콘택에 대한 어미자를 형성한다.
따라서, 제1도(b)의 홀(15)을 통한 아들자와 어미자의 오버 레이 간격에 대한 명암의 차로서 미스 얼라인먼트를 측정한다.
따라서, 측정된 미스 얼라인먼트를 이용하여 보정하여 공정을 진행하면 얼라인먼트가 향상된 반도체 소자를 얻을 수 있게 된다.
이때, 제1도(b)에 도시된 바와 같은 버니어 키(14)에는 7.0 TO 5.0과 같은 표시가 있는데, 이는 각각 아들자에 대한 어미자와의 관계를 나타낸다. 상기의 표시에는 숫자는 반도체 공정중 해당공정을 의미하는 것이다.
상기에서 예시한 바와 같이, 액티브 영역형성공정을 1, 게이트 폴리공정을 3 및 비트라인 형성공정을 5라 하고, 메탈 콘택형성공정을 7이라 각각 가정한다면, 버니어 키상에 표시된 7.0 TO 5.0은 비트라인에 대한 메탈 콘택간의 미스 얼라인먼트를 측정하기 위한 버니어 키를 의미한다.
제2도는 일반적인 DRAM 소자의 셀부에서의 단면구조를 도시한 것이다.
제2도를 참조하면, 통상의 공정으로 기판(20)상에 게이트 절연막(21) 및 게이트(22)를 형성하고, 기판으로 소정의 도전형을 갖는 불순물을 이온주입하여 소오스/드레인 영역으로 작용하는 불순물 영역(23)을 형성한다.
이어서, 중간 절연막(24)을 형성한 후, 불순물 영역(23) 상부의 중간 절연막(24)을 식각하여 콘택홀(25)을 형성한다. 콘택홀(25)내에 비트라인(26)을 형성한다.
기판 전면에 걸쳐 평탄화막(27)을 형성하고, 그 위에 블록킹층(28)으로서 SiON막과 고온산화막(도면상에 미도시)을 형성한다. 불순물 영역(23) 상부의 고온산화막과 블록킹층(28)을 순차 식각하여 스토리지 노드용 콘택(29)을 형성한다.
기판 전면에 폴리실리콘막을 형성하고, 패터닝하여 스토리지 노드(30)를 형성하고, 캐패시터의 캐패시턴스를 증가시키기 위하여 스토리지 노드(30)와 평탄화막(27)간의 고온산화막을 블록킹층(28)을 마스크로 하여 제거한다.
스토리지 노드(30)의 표면상에 유전체막(31)을 형성하고, 그위에 플레이트 노드(32)를 형성하여 캐패시턴스를 제조한다.
반도체 소자가 고집적화되어 감에 따라 충분한 캐패시턴스를 확보하기 위한 캐패시터의 면적을 증가시키는 방법중의 하나로 상기의 COB(Capacotor over Bit line) 구조의 채택하였다.
상기한 바와 같은 구조를 갖은 종래의 캐패시터를 형성할 때, 미스 얼라인먼트를 개선하기 위하여 제1도에 도시된 바와 같이 스크라이브선상에 버니어 키를 형성하였다.
이때의 버니어 키의 구조를 살펴보면 제3도와 같다. 제3도(a)는 버니어 키의 단면도이고, 제3도(b)는 버니어 키의 사시도이다.
그러나, COB 구조의 캐패시터의 제조시 스토리지 노드(30)용 폴리실리콘막 하부의 고온산화막을 언더컷할 때 그 하부의 평탄화막과 비트 라인등을 보호하기 위하여 블럭킹층으로서 SiON막을 사용하였는데, 이 SiON막은 BOE(Buffered Oxide Etchant)에 대한 식각율이 낮아 블록킹층으로서는 적합하지만, 후속의 히트 사이클에 의한 열적 스트레스에 매우 취약하여 플레이트 전극을 형성한 후 크랙이 종종 발생하였다.
셀영역내에서는 매몰 콘택영역, 분리된 스토리지 노드등을 통해 후속의 히트사이클에 의한 열적 스트레스가 분산되어 버니어 키 부분에 비하여 상대적으로 크랙 발생이 적게 발생되는 것으로 생각된다.
그러나, 이러한 스크라이브선상의 버니어 키에서의 크랙은 크기가 작은 경우에는 그의 영향이 미미하지만, 그의 크기가 큰 경우에는 제3도에 도시된 바와 같은 구조를 갖는 버니어 키는 에지부분(E)에 스트레스가 집중되어 SiON막의 크랙이 발생된다. 즉, 버니어 키의 에지부분에서 버니어 키에 수직한 방향으로 크랙이 발생되고, 이에 따라, 제1도(b)에 도시된 바와 같이 발생된 크랙이 화살표방향으로 진행되어 코어부의 셀영역(12)까지 영향을 주는 문제점이 있었다.
또한, 이와 같이 코어 영역에 영향을 미치는 SiON막의 크랙은 유전체막으로 사용되는 ONO막을 약하게 하거나 심한 경우 ONO막의 고장을 유발하는 문제점이 있었다.
이를 해결하기 위한 방법으로 15 내지 20나노미터(nonometer)의 두께를 갖는 SiON막을 더욱 얇게 형성하는 방법과 버니어 키 부분에 형성되는 스토리지 노드 이후의 단차를 없애는 방법 등이 있으나, 전자의 경우는 블럭킹층으로서의 마진 즉, 비트라인에 대한 주변영역의 플레이트 전극간의 쇼트를 방지하기 위한 마진으로 인하여, 후자의 겨우에는 스토리지 노드의 포토 미스얼라인 게이팅으로 인하여 변경이 불가능하였다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 버니어 키의 선단을 둥글게 하거나 또는 버니어 키의 선단부에 스트레스 완충용 홀을 형성하여 크랙을 방지할 수 있는 반도체 장치의 버니어 키의 구조를 제공하는데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은 블럭킹층으로 SiON막이 사용되는 반도체 장치에 있어서, 제조공정중 미스 얼라인먼트를 측정하기 위하여 스크라이브선상에 형성되고, 후속의 히트 싸이클 공정시 에지부분에 집중되는 스트레스를 분산시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부를 직각이 아닌 원호형으로 형성하거나 또는 에지부분에 집중되는 스트레스를 완충시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부에 스트레스 완충용 홀을 다수 개 구비하는 얼라인먼트용 버니어 키구조를 제공한다.
이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.
제4도는 본 발명의 제1실시예에 따른 반도체 장치의 버니어 키의 구조를 도시한 것이다. 제4도(a)는 버니어 키의 평면구조이고, 제4도(b)는 사시도를 도시한 것이다.
제4도를 참조하면, 종래의 버니어 키의 경우에는 후속의 히트 사이클시 에지부분(E)에 스트레스가 집중되고, 크랙을 유발하는 에너지가 SiON 결합 에너지를 능가하는 경우 크랙이 버니어 키의 에지부분에 집중되며, 버니어 키를 벗어나 셀쪽으로도 동일한 방향으로 이어간다.
그러나, 본 발명에서는 버니어 키의 에지부분을 직선단면이 아닌 원호로 처리하여 스트레스가 방사형으로 분포되도록 하였다.
제5도는 제4도의 본 발명의 제1실시예에 따른 버니어 키를 구비한 웨이퍼의 평면도를 도시한 것이다.
또는 본 발명의 제2실시예에 따른 반도체 장치의 버니어 키는 제6도에 도시된 바와 같이 버니어 키(14)의 선단부에 스트레스 완충용 홀(16)을 다수 개 구비한다. 이때, SiON막의 두께는 150Å 정도이며, SiON막 대신 블럭킹층으로 Si3N4막을 사용하는 경우에도 해당된다.
따라서, 원호형의 구조 또는 스트레스 완충용 홀을 갖는 버니어 키의 경우, 플레이트 전극을 위한 폴리실리콘막의 에지부분이 히트 사이클에 의한 팽창 또는 수축시 발생되는 스트레스가 사방으로 분산된다. 이에 따라 크랙 밀도는 감소할 뿐만 아니라 발생방향도 직각에서 약 45°방향으로 바뀌게 된다. 또한 제5도에 도시된 바와 같이 인접한 셀(12)에도 영향을 적게 미치게 된다.
상기한 바와 같은 본 발명에 따르면, 버니어 키의 선단부의 구조를 원호 형태로 변경하여 주거나 또는 버니어 키의 선단부에 스트레스 완충용 홀을 형성하여 줌으로써 히트 싸이클에 의한 SiON의 크랙을 방지할 수 있는 이점이 있다.

Claims (4)

  1. 블럭킹층으로 SiON막이 사용되는 반도체 장치에 있어서, 제조공정중 미스 얼라인먼트를 측정하기 위하여 스크라이브선상에 형성되고, 후속의 히트 싸이클 공정시 에지부분에 집중되는 스트레스를 분산시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부를 직각이 아닌 원호형으로 형성하는 것을 특징으로 하는 반도체 장치의 버니어 키구조.
  2. 블럭킹층으로 SiON막이 사용되는 반도체 장치에 있어서, 반도체 제조공정중 미스 얼라인먼트를 측정하기 위하여 스크라이브선상에 형성되고, 후속의 히트 싸이클 공정시 에지부분에 집중되는 스트레스를 완충시켜 SiON막에 크랙이 발생되는 것을 방지하기 위하여 그의 선단부에 스트레스 완충용 홀을 다수 개 구비하는 것을 특징으로 하는 반도체 장치의 버니어 키구조.
  3. 제1항 또는 제2항에 있어서, SiON막의 두께는 150Å인 것을 특징으로 하는 반도체 장치의 버니어 키구조.
  4. 제1항 또는 제2항에 있어서, SiON막 대신에 Si3N4를 블럭킹층으로 사용하는 것을 특징으로 하는 반도체 장치의 버니어 키구조.
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