KR100502421B1 - 수직형 트랜지스터 구조 및 그 형성방법 - Google Patents
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Abstract
본 발명은 수직형 트랜지스터 구조 및 형성방법에 관한 것이다. 하부의 큰 원통형 반도체 기둥과, 그 상부에 있는 작은 반도체 기둥 그리고 이를 둘러싸고 있는 게이트 전극과 절연막으로 이루진 수직형 트랜지스터이다. 이때, 하부의 큰 원통형 반도체 기둥이 소오스가 되고 작은 반도체 기둥의 상부가 드레인이 되는 구조이다. 이와 같이 형성된 수직형 트랜지스터는 기둥의 높이로 채널 길이를 조절할 수 있어, 사진식각 공정에 의존함이 없이 상기 채널 길이를 용이하게 조절할 수 있다는 장점을 갖는다.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로, 수직형 트랜지스터 구조 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있다. 특히, 게이트의 미세화가 요구되고 있다. 상기 게이트의 미세화는 채널 길이의 감소를 의미하기도 하는데, 회로내의 전파 지연이 대략 채널 길이의 제곱에 비례한다는 점에서 상기 채널 길이의 감소는 고속 회로 동작을 위해 매우 중요한 요소이다.
그러나, 게이트의 미세화는 개선된 포토리소라피(Photolithography) 장비 및 기술을 필요로해 어려움이 있다.
따라서, 게이트의 미세화, 즉, 채널 길이의 감소를 위한 다양한 기술들이 제안되고 있는데, 수직 구조 트랜지스터도 그러한 기술들 중 하나이다.
이러한 수직 구조 트랜지스터는 채널이 수직 방향으로 형성되어 있기 때문에 채널 길이가 액티브층의 폭이 아닌 액티브층의 두께, 즉 높이에 의해 결정된다. 따라서, 상기 수직 구조 트랜지스터는 전형적인 평면 구조 트랜지스터와 비교해 기존의 사진식각 공정에 의존하지 않고서도 채널 길이를 보다 효과적으로 감소시킬 수 있다.
기존 수직 구조 트랜지스터는 실리콘 기둥 및 기판의 수평면에 불순물을 주입하여 형성하는데, 이러한 경우 수평면 모두가 소오스 및 드레인 영역이 되기 때문에 면적이 커져 누설전류가 크다는 문제점이 있다. 따라서, 제한된 작은 영역에 소오스 및 드레인을 형성하기 위한 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 개선된 수직형 트렌지스터의 구조 및 그 형성방법을 제공하는 것이다.
본 발명은 원통형의 제 1 반도체 기둥과 상기 제 1 반도체 기둥보다 직경이 작으면서 상기 제 1 반도체 기둥 상부에 존재하는 원통형의 제 2 반도체 기둥 그리고 상기 제 2 반도체 기둥을 둘러싸는 게이트 전극과 절연막으로 이루어지는 수직형 트랜지스터의 구조 및 그 형성방법이다.
구체적으로, 반도체 기판 상에 존재하는 원통형의 제 1 반도체 기둥, 상기 제 1 반도체 기둥 상에 존재하면서 상기 제 1 반도체 기둥의 직경보다 작은 직경을 갖는 원통형의 제 2 반도체 기둥, 상기 제 1 반도체 기둥 상부와 제 2 반도체 기둥 둘레 표면에 존재하는 산화막 그리고 상기 제 1 반도체 기둥의 직경과 같은 직경으로 제 1 반도체 기둥 상부 및 상기 제 2 반도체 기둥 둘레에 존재하는 게이트 전극과 제 1 절연막으로 이루어 진다.
상기 제 1 반도체 기둥, 게이트 전극, 제 1 절연막을 둘러싸는 실리콘 산화막이 존재할 수 있다.
상기 제 1 반도체 기둥은 불순물이 도핑되어 소오스 역할을 하는 기둥이다. 한편, 드레인 역할을 하는 제 2 반도체 기둥 상부는 불순물이 도핑되어 있을 수도 있고 그렇지 않을 수도 있다. 이는 게이트 전극 상으로 나온 제 2 반도체 기둥의 높이에 따라 도핑되지 않은 상태에서도 충분히 드레인 역할을 수행할 수 있는 경우가 있기 때문이다.
일 실시예로 상기 게이트 전극은 도핑된 폴리실리콘일 수 있으며, 상기 제 1 절연막은 실리콘 질화막일 수 있다. 상기 폴리실리콘 전극 상에 실리콘 질화막이 형성되는 경우 그 사이에 실리콘 산화막이 개재될 수 있다.
일 실시예로, 상기 반도체 기판은 기판 내에 커패시터가 형성되어 있으며 상기 제 1 반도체 기둥과 전기적으로 연결되어 있는 커패시터를 갖는 기판일 수 있다.
상기와 같은 수직형 트랜지스터는 반도체 기둥을 형성한 후 상기 반도체 기둥에서 중심을 제외한 부분을 전면식각하여 제 1 반도체 기둥과 상기 제 1 반도체 기둥보다 직경이 작은 제 2 반도체 기둥을 형성한다. 다음 게이트 절연막을 형성하고 게이트 전극 및 제 1 절연막을 상기 제 2 반도체 기둥 둘레에 차례로 형성함으로써 수직형 트랜지스터를 형성할 수 있다.
한편, 상기 제 1 반도체 기둥과 상기 제 2 반도체 기둥을 형성한 후 상기 제 1 반도체 기둥에 이온을 주입하여 소오스 영역을 정의할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 구조 및 형성방법을 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상(위에)"에 있다(또는 형성된다)고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 수직형 트랜지스터의 구조를 나타낸 단면도이다.
도 1 을 참조하면, 제 1 반도체 기둥(101a)과 제 2 반도체 기둥(101p)이 'ㅗ'형으로 존재하고 상기 제 1 반도체 기둥(101a) 상부와 제 2 반도체 기둥(101p) 둘레 표면에는 게이트 절연막(103)이 존재한다. 상기 제 1 반도체 기둥(101a)의 상부 및 제 2 반도체 기둥(101p)의 둘레에 차례로 게이트 전극(105)과 제1 절연막(109)이 존재하며, 상기 제 1 절연막(109) 상부 표면에는 제 2 반도체 기둥(101p)의 상부가 노출되어 있다. 상기 제 1 반도체 기둥(101a), 게이트 전극(105), 제 1 절연막(109)을 형성하기 위해 틀(mold) 역할을 하는 실리콘 산화막(111)이 그 둘레에 존재한다.
상기 제 1 반도체 기둥(101a)은 불순물이 주입되어 소오스 역할을 하며, 상기 제 2 반도체 기둥(101p)의 상부 표면은 드레인 역할을 한다.
상기 게이트 전극(105)은 도핑된 폴리실리콘 전극일 수 있으면 상기 제 1 절연막(109)을 실리콘 질화막일 수 있다. 폴리실리콘 전극 상에 실리콘 질화막이 형성되는 경우 그 사이에 산화막(107)이 더 개재될 수 있다.
상기 제 2 반도체 기둥(101p)의 상부 표면은 비트라인과 전기적으로 연결될 수 있으며, 상기 제 1 반도체 기둥(101a)은 기판내에 존재하는 커패시터와 전기적으로 연결될 수 있다.
도 2 내지 도 8은 본 발명에 따른 수직형 트랜지스터를 형성방법을 공정의 순서에 따라 도시한 도면이다.
도 2를 참조하면, 마스크(202)를 이용하여 기판 상에 반도체 기둥(201)들을 형성한 도면이다. 반도체 기판 상에 실리콘 질화막 및 포토레지스트를 형성한 후 사진 식각 공정을 통해 실리콘 질화막을 식각하여 마스크(202)를 형성한다. 그 후, 상기 마스크(202)를 이용하여 반도체 기판을 식각하여 반도체 기둥(201)들을 형성한다.
도 3을 참조하면, 상기 반도체 기둥(201)들 사이에 실리콘 산화막(203)을 형성한다. 상기 실리콘 산화막(203)은 후에 게이트 전극 및 절연막 형성을 위한 틀(mold) 역할을 한다. 상기 실리콘 산화막(203)을 상기 반도체 기판 상에 형성한 후 전면 식각하여 상기 반도체 기둥(201) 높이까지 형성한다. 즉, 마스크(202)의 하부와 상기 실리콘 산화막(203)이 대략 같은 높이가 되도록 상기 실리콘 산화막(203)을 전면 식각한다.
도 4를 참조하면, 상기 마스크(도 3의 202)의 직경을 줄여 상기 반도체 기둥의 중심에만 존재하게 한다. 이는 상기 마스크(도 3의 202)를 습식식각하여 줄일 수 있다. 줄어든 마스크는 도면에서 202a처럼 도시될 수 있다.
도 5를 참조하면, 직경이 줄어든 상기 마스크(202a)를 이용하여 상기 반도체 기둥(201)을 전면 식각 한다. 전면 식각을 통해, 제 1 반도체 기둥(201a)과 제 2 반도체 기둥(201p)을 형성한다. 상기 제 2 반도체 기둥(201p)은 상기 제 1 반도체 기둥(201a) 상에 존재하며 직경이 제 1 반도체 기둥(201a)보다 작은 반도체 기둥이다. 다음, 상기 제 1 반도체 기둥(201a)에 이온을 주입하여 소오스영역을 정의한 후 상기 제 1 반도체 기둥(201a)의 상부와 제 2 반도체 기둥(201p)의 둘레에 게이트 절연막을 형성한다. 상기 게이트 절연막이 산화막인 경우 상기 산화막은 습식 산화 또는 건식 산화로 형성될 수 있다. 상기 빗살무늬(체크무늬)는 반도체 기둥의 상부 및 둘레에 게이트 절연막이 형성된 것을 나타내고 있다.
도 6을 참조하면, 상기 게이트 절연막과 실리콘 산화막(203) 사이, 즉 제 1 반도체 기둥(201a) 상부와 상기 제 2 반도체 기둥(201p) 둘레에 게이트 전극(205)을 형성한다. 상기 게이트 전극(205)은 상기 실리콘 산화막(203) 내에 형성한 후 전면 식각하여 원하는 채널길이를 갖는 게이트 전극(205)을 형성한다. 일 실시예로 상기 게이트 전극(205)은 도핑된 폴리실리콘일 수 있다.
도 7을 참조하면, 상기 게이트 전극(205) 상에 제 1 절연막(207)을 형성한다. 상기 제 1 절연막(207)은 실리콘 질화막일 수 있다. 한편, 상기 제 1 절연막(207)이 실리콘 질화막이며 상기 게이트 전극(205)이 폴리실리콘인 경우 그 사이에 산화막이 더 개재될 수 있다. 상기 산화막은 폴리실리콘 상에 실리콘 질화막을 스트레스 없이 양호하게 형성하기 위한 것이다.
도 8을 참조하면, 상기 제 1 절연막(207) 및 상기 마스크(201a)를 전면 식각하여 제 2 반도체 기둥(201p)의 상부표면을 노출시킨다. 노출된 상기 제 2 반도체 기둥(201p)의 상부표면에 불순물이 주입될 수 있으며, 이는 후에 비트라인과 전기적으로 연결된다.
도 9는 수직형 트랜지스터를 형성한 후 상기 게이트 전극을 전기적으로 연결하는 워드라인을 형성하는 일 실시예를 나타낸 도면이다.
도 9를 참조하면, 상기 제 1 절연막(207) 사이의 상기 실리콘 산화막(203)에 홀을 형성하여 게이트 전극(205)을 노출시킨 후 상기 게이트 전극(205)을 전기적으로 연결하는 도전체(209)를 형성한 도면이다. 상기 도전체(209)는 도핑된 폴리실리콘일 수 있다.
본 발명인 수직형 트랜지스터는 기둥의 높이로 채널 길이를 조절할 수 있어, 사진식각 공정에 의존함이 없이 상기 채널 길이를 용이하게 조절할 수 있다는 장점과 함께 드레인과 소스를 제한된 영역에 형성하며 누설전류를 줄일 수 있다는 장점을 갖는다.
도 1은 본 발명에 따른 수직형 트랜지스터의 구조를 나타낸 단면도이다.
도 2 내지 도 8은 본 발명에 따른 수직형 트랜지스터를 형성방법을 공정의 순서에 따라 도시한 도면이다.
도 9는 수직형 트랜지스터를 형성한 후 상기 게이트 전극을 전기적으로 연결하는 워드라인을 형성하는 일 실시예를 나타낸 도면이다.
*도면의 주요부에 대한 부호의 설명
101a : 제 1 반도체 기둥 101p : 제 2 반도체 기둥
103 : 게이트 절연막 105 : 게이트 전극
107 : 산화막 109 : 제 1 절연막
111 : 실리콘 산화막
201 : 반도체 기둥 201a : 제 1 반도체 기둥
201p : 제 2 반도체 기둥 202 : 마스크
202a : 마스크 203 : 실리콘 산화막
205 : 게이트 전극 207 : 제 1 절연막
209 : 도전체
Claims (11)
- 반도체 기판;상기 반도체 기판 상에 존재하는 원통형의 제 1 반도체 기둥;상기 제 1 반도체 기둥의 중심에 존재하면서 상기 제 1 반도체 기둥의 높이보다 더 큰 높이를 갖으며 상기 제 1 반도체의 직경보다 작은 직경을 갖는 원통형의 제 2 반도체 기둥;상기 제 1 반도체 기둥 상부, 상기 제 2 반도체 기둥의 둘레 표면에 존재하는 게이트 절연막;상기 제 1 반도체 기둥의 직경과 같은 직경을 갖으며, 상기 제 1 반도체 기둥의 상부 및 상기 제 2 반도체 기둥의 원통 둘레에 존재하는 원통형의 게이트 전극;상기 게이트 전극의 직경과 같은 직경을 갖으며 상기 게이트 전극 상부 및 상기 제 2 반도체 기둥 둘레에 존재하는 원통형의 제 1 절연막;상기 제 1 반도체 기둥, 상기 게이트 전극, 상기 제 1 절연막을 둘러싸는 실리콘 산화막을 포함하는 것을 특징으로 하는 수직형 트랜지스터 구조.
- 제 1 항에 있어서,상기 원통형의 제 1 반도체는 불순물이 주입되어 전기 전도성을 갖는 상태인 것을 특징으로 하는 수직형 트랜지스터 구조.
- 제 1 항에 있어서,상기 게이트 전극은도핑된 폴리 실리콘인 것을 특징으로 하는 수직형 트랜지스터 구조.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘 질화막인 것을 특징으로 하는 수직형 트랜지스터 구조.
- 마스크를 이용하여 원통형의 제 1 반도체 기둥을 다수 형성하는 단계;상기 제 1 반도체 기둥들 사이에 반도체 높이까지 실리콘 산화막을 형성하는 단계;상기 마스크의 직경을 줄이는 단계;직경이 줄어든 상기 마스크를 이용하여 상기 제 1 반도체 기둥을 전면 식각하여 상기 제 1 반도체 기둥 높이를 낮추면서 원통형의 제 2 반도체 기둥을 형성하는 단계;높이가 낮아진 상기 제 1 반도체 기둥의 상부 표면 및 상기 제 2 반도체 기둥의 둘레 표면에 게이트 절연막막을 형성하는 단계;상기 제 1 반도체 기둥 상부, 및 상기 제 2 반도체 기둥과 상기 실리콘 산화막 사이에 원통형의 게이트 전극을 형성하는 단계;상기 게이트 전극 상부, 및 상기 제 2 반도체 기둥과 상기 실리콘 산화막 사이에 원통형의 제 1 절연막을 형성하는 단계;상기 제 1 절연막 및 마스크를 전면 식각하여 상기 제 2 반도체 기둥의 상부 표면을 노출시키는 단계를 포함하는 수직형 트랜지스터 형성방법.
- 제 5 항에 있어서,직경이 줄어든 상기 마스크를 이용하여 상기 제 1 반도체 기둥을 전면 식각하여 상기 제 1 반도체 기둥의 높이를 낮추면서 원통형의 제 2 반도체 기둥을 형성하는 단계와 높이가 낮아진 상기 제 1 반도체 기둥의 상부 표면 및 상기 제 2 반도체 기둥의 둘레 표면에 제 1 산화막을 형성하는 단계 사이에,높이가 낮아진 상기 제 1 반도체 기둥의 원통에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 노출된 제 2 반도체 기둥에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 형성방법.
- 제 5항에 있어서,상기 제 1 절연막 사이의 상기 실리콘 산화막에 홀을 형성하여 게이트 전극들의 표면을 노출시키는 단계;상기 홀 내부에 도전체를 형성하여 상기 게이트 전극들을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 게이트 전극은도핑된 폴리 실리콘인 것을 특징으로 하는 수직형 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 마스크 및 제 1 절연막은 실리콘 질화막인 것을 특징으로 하는 수직형 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 게이트 전극 형성 후, 제 1 절연막 형성 전에,상기 원통형의 게이트 전극 상부에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 형성방법.
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2003
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