JP3024878B2 - マスタスライス型半導体集積回路装置及びその製造方法 - Google Patents
マスタスライス型半導体集積回路装置及びその製造方法Info
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- JP3024878B2 JP3024878B2 JP4346451A JP34645192A JP3024878B2 JP 3024878 B2 JP3024878 B2 JP 3024878B2 JP 4346451 A JP4346451 A JP 4346451A JP 34645192 A JP34645192 A JP 34645192A JP 3024878 B2 JP3024878 B2 JP 3024878B2
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Description
【０００１】
【産業上の利用分野】この発明は、マスタスライス型半
導体集積回路装置及びその製造方法に関し、特に信号遅
延を低減する技術に関するものである。
導体集積回路装置及びその製造方法に関し、特に信号遅
延を低減する技術に関するものである。
【０００２】
【従来の技術】図６は、マスタ工程の終了した一般的な
マスタスライス型半導体集積回路装置を示す図である。
図６において、１はマスタ工程によって半導体基板上に
形成され、基本セルと呼ばれる回路の最小基本単位が全
面に繰り返し配置され敷き詰められた内部領域、２は内
部領域１の周囲に設けられ外部から入力されあるいは出
力する信号等のバッファを行う入出力回路が配置された
入出力領域である。
マスタスライス型半導体集積回路装置を示す図である。
図６において、１はマスタ工程によって半導体基板上に
形成され、基本セルと呼ばれる回路の最小基本単位が全
面に繰り返し配置され敷き詰められた内部領域、２は内
部領域１の周囲に設けられ外部から入力されあるいは出
力する信号等のバッファを行う入出力回路が配置された
入出力領域である。
【０００３】そして、任意の論理回路は内部領域１の基
本セルを結線して形成した回路と入出力領域２の入出力
回路を導電性配線により相互結線することにより実現さ
れる。マスタスライス型半導体集積回路装置において、
２入力ＮＡＮＤ回路、２入力ＮＯＲ回路、フリップフロ
ップ及び加算器等の基本回路の配線は人的に考案され、
その配線レイアウトパターンのデータはマクロセルとし
て予め用意されている。従って、マスタスライス型半導
体集積回路装置において任意の論理回路を実現するため
には、マクロセルを内部領域１及び入出力領域２に配置
し各マクロセル間を導電性配線により相互結線すること
が必要であり、通常この配置及び結線は自動配置配線プ
ログラムを用いて行う。
本セルを結線して形成した回路と入出力領域２の入出力
回路を導電性配線により相互結線することにより実現さ
れる。マスタスライス型半導体集積回路装置において、
２入力ＮＡＮＤ回路、２入力ＮＯＲ回路、フリップフロ
ップ及び加算器等の基本回路の配線は人的に考案され、
その配線レイアウトパターンのデータはマクロセルとし
て予め用意されている。従って、マスタスライス型半導
体集積回路装置において任意の論理回路を実現するため
には、マクロセルを内部領域１及び入出力領域２に配置
し各マクロセル間を導電性配線により相互結線すること
が必要であり、通常この配置及び結線は自動配置配線プ
ログラムを用いて行う。
【０００４】図７は自動配置配線プログラムによって配
置配線が完了したマスタスライス型半導体集積回路装置
を示す図である。図において、３は内部領域１に配置さ
れたマクロセル、４は入出力領域２に配置されたマクロ
セル、５はマクロセル３，４間を結線するための導電性
配線である。配線５は、内部領域１のうちマクロセル
３，４が配置されていない配線領域に配設される。マク
ロセル３，４のセル上には、マクロセルを形成するため
の導電性配線が既に存在するため、マクロセル間を結線
するための配線にマクロセル３，４の配置されていない
配線領域を使用する。
置配線が完了したマスタスライス型半導体集積回路装置
を示す図である。図において、３は内部領域１に配置さ
れたマクロセル、４は入出力領域２に配置されたマクロ
セル、５はマクロセル３，４間を結線するための導電性
配線である。配線５は、内部領域１のうちマクロセル
３，４が配置されていない配線領域に配設される。マク
ロセル３，４のセル上には、マクロセルを形成するため
の導電性配線が既に存在するため、マクロセル間を結線
するための配線にマクロセル３，４の配置されていない
配線領域を使用する。
【０００５】図８は従来のマスタスライス型半導体集積
回路装置における配線領域の断面図である。図８におい
て、６は不純物が拡散された半導体基板、７は半導体基
板６の一部の半導体基板領域に形成され、半導体基板６
と逆の導電性を有する不純物拡散領域、８は半導体基板
領域に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄ
ｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆ
ｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜、９は
半導体基板領域に形成されたＭＯＳＦＥＴのゲート電
極、１０は半導体基板６と配線５との間に形成された層
間絶縁膜である。
回路装置における配線領域の断面図である。図８におい
て、６は不純物が拡散された半導体基板、７は半導体基
板６の一部の半導体基板領域に形成され、半導体基板６
と逆の導電性を有する不純物拡散領域、８は半導体基板
領域に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄ
ｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆ
ｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜、９は
半導体基板領域に形成されたＭＯＳＦＥＴのゲート電
極、１０は半導体基板６と配線５との間に形成された層
間絶縁膜である。
【０００６】従来のマスタスライス型半導体集積回路装
置において、配線領域に形成されるマクロセル３，４間
の配線５に寄生する配線容量は大部分が層間絶縁膜１０
を介して対面する半導体基板６との間に形成される成分
である。マクロセル間の配線５に寄生する単位長当たり
の配線容量Ｃは、配線５と半導体基板６またはＭＯＳＦ
ＥＴのゲート電極９との距離をｄ、配線幅をＳ、層間絶
縁膜１０の誘電率をεとすれば、Ｃ＝εＳ／ｄと表され
る。最近の多層配線技術の進展に伴い層間絶縁膜の平坦
化の要請から層間絶縁膜１０の膜厚が小さくなり、距離
ｄの値が小さくなってきている。距離ｄの値が小さくな
るに従って配線容量Ｃが増大し、配線容量Ｃによる信号
の遅延が大きくなるので、従来のマスタスライス型半導
体集積回路装置の高速動作を阻害する大きな要因となっ
ていた。
置において、配線領域に形成されるマクロセル３，４間
の配線５に寄生する配線容量は大部分が層間絶縁膜１０
を介して対面する半導体基板６との間に形成される成分
である。マクロセル間の配線５に寄生する単位長当たり
の配線容量Ｃは、配線５と半導体基板６またはＭＯＳＦ
ＥＴのゲート電極９との距離をｄ、配線幅をＳ、層間絶
縁膜１０の誘電率をεとすれば、Ｃ＝εＳ／ｄと表され
る。最近の多層配線技術の進展に伴い層間絶縁膜の平坦
化の要請から層間絶縁膜１０の膜厚が小さくなり、距離
ｄの値が小さくなってきている。距離ｄの値が小さくな
るに従って配線容量Ｃが増大し、配線容量Ｃによる信号
の遅延が大きくなるので、従来のマスタスライス型半導
体集積回路装置の高速動作を阻害する大きな要因となっ
ていた。
【０００７】
【発明が解決しようとする課題】従来のマスタスライス
型半導体集積回路装置は以上のように構成されているの
で、層間絶縁膜１０が薄くなると配線５の寄生容量によ
る信号の遅延が大きくなり、マスタスライス型半導体集
積回路装置における動作速度の低下を惹き起こすという
問題点があった。
型半導体集積回路装置は以上のように構成されているの
で、層間絶縁膜１０が薄くなると配線５の寄生容量によ
る信号の遅延が大きくなり、マスタスライス型半導体集
積回路装置における動作速度の低下を惹き起こすという
問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、配線の寄生容量による信号の遅
延を小さくし、従来よりも高速に動作することが可能な
マスタスライス型半導体集積回路装置を得ることを目的
とする。
ためになされたもので、配線の寄生容量による信号の遅
延を小さくし、従来よりも高速に動作することが可能な
マスタスライス型半導体集積回路装置を得ることを目的
とする。
【０００９】
【課題を解決するための手段】第１の発明に係るマスタ
スライス型半導体集積回路装置は、半導体基板のトラン
ジスタが形成される領域上に層間絶縁膜を介して導電性
配線が配設される配線領域を有するマスタスライス型半
導体集積回路装置であって、前記配線領域に相当する半
導体基板領域において形成済みの前記トランジスタに置
換して前記層間絶縁膜とは別の絶縁物を形成したことを
特徴とする。
スライス型半導体集積回路装置は、半導体基板のトラン
ジスタが形成される領域上に層間絶縁膜を介して導電性
配線が配設される配線領域を有するマスタスライス型半
導体集積回路装置であって、前記配線領域に相当する半
導体基板領域において形成済みの前記トランジスタに置
換して前記層間絶縁膜とは別の絶縁物を形成したことを
特徴とする。
【００１０】第２の発明に係るマスタスライス型半導体
集積回路装置は、第１の発明のマスタスライス型半導体
集積回路装置において、前記絶縁物は、前記配線領域に
相当する前記半導体基板領域に設けられた溝に形成され
た絶縁物を含むことを特徴とする。
集積回路装置は、第１の発明のマスタスライス型半導体
集積回路装置において、前記絶縁物は、前記配線領域に
相当する前記半導体基板領域に設けられた溝に形成され
た絶縁物を含むことを特徴とする。
【００１１】第３の発明に係るマスタスライス型半導体
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板のト
ランジスタが形成される領域上に層間絶縁膜を介して導
電性配線が配設されるべき配線領域に相当する半導体基
板領域を決定する工程と、前記配線領域に相当する前記
半導体基板領域を酸化して前記層間絶縁膜とは別の絶縁
物を形成する工程とを備えて構成されている。
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板のト
ランジスタが形成される領域上に層間絶縁膜を介して導
電性配線が配設されるべき配線領域に相当する半導体基
板領域を決定する工程と、前記配線領域に相当する前記
半導体基板領域を酸化して前記層間絶縁膜とは別の絶縁
物を形成する工程とを備えて構成されている。
【００１２】第４の発明に係るマスタスライス型半導体
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記半
導体基板領域をエッチングして前記半導体基板に溝を形
成する工程と、前記半導体基板の前記溝に前記層間絶縁
膜とは別の絶縁膜を蒸着する工程とを備えて構成されて
いる。
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記半
導体基板領域をエッチングして前記半導体基板に溝を形
成する工程と、前記半導体基板の前記溝に前記層間絶縁
膜とは別の絶縁膜を蒸着する工程とを備えて構成されて
いる。
【００１３】
【作用】第１及び第２の発明における層間絶縁膜とは別
の絶縁物は、配線領域に相当する半導体基板領域に形成
されていることで、配線領域上に形成されている配線と
それに対面する半導体基板との間に形成される寄生容量
を低減できる。
の絶縁物は、配線領域に相当する半導体基板領域に形成
されていることで、配線領域上に形成されている配線と
それに対面する半導体基板との間に形成される寄生容量
を低減できる。
【００１４】第３の発明における配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程によってマクロセルを接続する配線の下に層
間絶縁膜とは別の絶縁物を形成することができ、この配
線と半導体基板との間に形成される寄生容量の小さいマ
スタスライス型半導体集積回路装置を容易に製造するこ
とができる。
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程によってマクロセルを接続する配線の下に層
間絶縁膜とは別の絶縁物を形成することができ、この配
線と半導体基板との間に形成される寄生容量の小さいマ
スタスライス型半導体集積回路装置を容易に製造するこ
とができる。
【００１５】第４の発明における半導体基板領域をエッ
チングして半導体基板に溝を形成する工程の後で、半導
体基板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程
によって、例えばマクロセルを接続する配線の下に層間
絶縁膜とは別の絶縁物を形成することができ、この配線
と半導体基板との間に形成される寄生容量の小さいマス
タスライス型半導体集積回路装置を容易に製造すること
ができる。
チングして半導体基板に溝を形成する工程の後で、半導
体基板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程
によって、例えばマクロセルを接続する配線の下に層間
絶縁膜とは別の絶縁物を形成することができ、この配線
と半導体基板との間に形成される寄生容量の小さいマス
タスライス型半導体集積回路装置を容易に製造すること
ができる。
【００１６】
【実施例】以下この発明の一実施例を図について説明す
る。図１乃至図４はこの発明の一実施例によるマスタス
ライス型半導体集積回路装置の製造工程並びにその構造
を示す図である。図１は半導体基板上の内部領域に自動
配置配線プログラムを用いてマクロセルや信号線等の配
置配線が決定した状態を示す図である。図１において、
１は従来と同様にマスタ工程によって半導体基板上に形
成され、基本セルと呼ばれる回路の最小基本単位が全面
に繰り返し配置され敷き詰められた内部領域、２も従来
と同様に内部領域１の周囲に設けられた入出力領域、３
ａはコンピュータを用いてプログラムを実行した結果、
即ち自動配置配線によって決定され、後の工程で内部領
域１に配置されるべきマクロセルの位置、４ａはコンピ
ュータを用いてプログラムを実行した結果、即ち自動配
置配線によって決定され、後の工程で入出力領域２に配
置されるべきマクロセルの位置、５ａはコンピュータを
用いてプログラムを実行した結果、即ち自動配置配線に
よって決定され、後の工程でマクロセル３ａ，４ａ間を
結線するための導電性配線の位置である。これらマクロ
セルの配置される位置３ａ，４ａとそれを結ぶ導電性配
線の位置５ａは自動配置配線を行うコンピュータの記憶
装置等にデータとして保持されているだけで、実際に半
導体基板上に存在するわけではない。
る。図１乃至図４はこの発明の一実施例によるマスタス
ライス型半導体集積回路装置の製造工程並びにその構造
を示す図である。図１は半導体基板上の内部領域に自動
配置配線プログラムを用いてマクロセルや信号線等の配
置配線が決定した状態を示す図である。図１において、
１は従来と同様にマスタ工程によって半導体基板上に形
成され、基本セルと呼ばれる回路の最小基本単位が全面
に繰り返し配置され敷き詰められた内部領域、２も従来
と同様に内部領域１の周囲に設けられた入出力領域、３
ａはコンピュータを用いてプログラムを実行した結果、
即ち自動配置配線によって決定され、後の工程で内部領
域１に配置されるべきマクロセルの位置、４ａはコンピ
ュータを用いてプログラムを実行した結果、即ち自動配
置配線によって決定され、後の工程で入出力領域２に配
置されるべきマクロセルの位置、５ａはコンピュータを
用いてプログラムを実行した結果、即ち自動配置配線に
よって決定され、後の工程でマクロセル３ａ，４ａ間を
結線するための導電性配線の位置である。これらマクロ
セルの配置される位置３ａ，４ａとそれを結ぶ導電性配
線の位置５ａは自動配置配線を行うコンピュータの記憶
装置等にデータとして保持されているだけで、実際に半
導体基板上に存在するわけではない。
【００１７】次に、図２は図１に示したマスタ工程の終
了したマスタスライス型半導体集積回路装置のＸ−Ｘ線
に沿った（すなわち配線領域における）断面図である。
図２は図８に示した従来のマスタスライス型半導体集積
回路装置の配線を施す前の状態と同じであり、図８に示
した符号と同一符号のものは図８に相当する部分を示
す。そして、図２に示したマスタスライス型半導体集積
回路装置の半導体基板６では、配線領域に相当する半導
体基板領域も含めて、ＭＯＳＦＥＴの不純物拡散領域
７、ゲート絶縁膜８及びゲート電極９が形成されてい
る。
了したマスタスライス型半導体集積回路装置のＸ−Ｘ線
に沿った（すなわち配線領域における）断面図である。
図２は図８に示した従来のマスタスライス型半導体集積
回路装置の配線を施す前の状態と同じであり、図８に示
した符号と同一符号のものは図８に相当する部分を示
す。そして、図２に示したマスタスライス型半導体集積
回路装置の半導体基板６では、配線領域に相当する半導
体基板領域も含めて、ＭＯＳＦＥＴの不純物拡散領域
７、ゲート絶縁膜８及びゲート電極９が形成されてい
る。
【００１８】次に、図３は図１の後の工程において、配
線領域に相当する半導体基板領域に酸素イオンをイオン
注入することまたはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により絶縁膜を
形成したところを示す断面図である。図３において、１
１は図２に示した配線領域の不純物拡散領域７とＭＯＳ
ＦＥＴのゲート絶縁膜８とゲート電極９に酸素イオンを
イオン注入することまたはＬＯＣＯＳ法により形成され
た第１の絶縁膜であり、６は半導体基板、１０は第１の
絶縁膜１１の上に形成された第２の絶縁膜（従来からの
層間絶縁膜）である。
線領域に相当する半導体基板領域に酸素イオンをイオン
注入することまたはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により絶縁膜を
形成したところを示す断面図である。図３において、１
１は図２に示した配線領域の不純物拡散領域７とＭＯＳ
ＦＥＴのゲート絶縁膜８とゲート電極９に酸素イオンを
イオン注入することまたはＬＯＣＯＳ法により形成され
た第１の絶縁膜であり、６は半導体基板、１０は第１の
絶縁膜１１の上に形成された第２の絶縁膜（従来からの
層間絶縁膜）である。
【００１９】次に、図４は図３の後の工程においてマク
ロセル及び導電性配線の配置配線を終了したマスタスラ
イス型半導体集積回路装置の配線領域の断面図である。
図４において、５はマクロセル間を結ぶ導電性配線であ
り、その他図３と同一符号は図３の相当部分を示す。図
４から分かるようにマクロセル間の配線５の下には導電
性の不純物領域７やゲート電極９がなくなり、半導体基
板６と配線５との距離は第１の絶縁膜１１の膜厚分だけ
従来よりも長くなっている。従って、配線５の寄生容量
は距離が長くなった分だけ減少し、信号の遅延を防止す
ることができる。
ロセル及び導電性配線の配置配線を終了したマスタスラ
イス型半導体集積回路装置の配線領域の断面図である。
図４において、５はマクロセル間を結ぶ導電性配線であ
り、その他図３と同一符号は図３の相当部分を示す。図
４から分かるようにマクロセル間の配線５の下には導電
性の不純物領域７やゲート電極９がなくなり、半導体基
板６と配線５との距離は第１の絶縁膜１１の膜厚分だけ
従来よりも長くなっている。従って、配線５の寄生容量
は距離が長くなった分だけ減少し、信号の遅延を防止す
ることができる。
【００２０】次にこの発明の他の実施例を図について説
明する。図５はこの発明の他の実施例によるマスタスラ
イス型半導体集積回路装置における配線領域の断面図で
あり、図１に示した工程の後で配線領域に相当する半導
体基板領域を溝状にエッチングし絶縁膜を蒸着したとこ
ろを示す図である。図において、１２は図２に示した配
線領域の不純物拡散領域７とＭＯＳＦＥＴのゲート絶縁
膜８とゲート電極９を含む半導体基板領域を溝状にエッ
チングして絶縁物をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により蒸着して形成し
た第１の絶縁膜、６は半導体基板、１０は第１の絶縁膜
１２上に形成された第２の絶縁膜（従来からの層間絶縁
膜）、５は第２の絶縁膜１０の上に形成されマクロセル
間を結ぶ導電性配線である。図５から分かるようにマク
ロセル間の配線５の下には導電性の不純物領域７やゲー
ト電極９がなくなり、半導体基板６と配線５との距離は
第１の絶縁膜１２の膜厚分だけ従来よりも長くなってい
る。従って、配線５の寄生容量は距離が長くなった分だ
け減少し、信号の遅延を防止することができる。
明する。図５はこの発明の他の実施例によるマスタスラ
イス型半導体集積回路装置における配線領域の断面図で
あり、図１に示した工程の後で配線領域に相当する半導
体基板領域を溝状にエッチングし絶縁膜を蒸着したとこ
ろを示す図である。図において、１２は図２に示した配
線領域の不純物拡散領域７とＭＯＳＦＥＴのゲート絶縁
膜８とゲート電極９を含む半導体基板領域を溝状にエッ
チングして絶縁物をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により蒸着して形成し
た第１の絶縁膜、６は半導体基板、１０は第１の絶縁膜
１２上に形成された第２の絶縁膜（従来からの層間絶縁
膜）、５は第２の絶縁膜１０の上に形成されマクロセル
間を結ぶ導電性配線である。図５から分かるようにマク
ロセル間の配線５の下には導電性の不純物領域７やゲー
ト電極９がなくなり、半導体基板６と配線５との距離は
第１の絶縁膜１２の膜厚分だけ従来よりも長くなってい
る。従って、配線５の寄生容量は距離が長くなった分だ
け減少し、信号の遅延を防止することができる。
【００２１】
【発明の効果】以上のように、請求項１及び請求項２記
載のマスタスライス型半導体集積回路装置によれば、半
導体基板上に層間絶縁膜を介して導電性配線が配設され
る配線領域を有するマスタスライス型半導体集積回路装
置において、配線領域に相当する半導体基板領域に層間
絶縁膜とは別の絶縁物を形成して構成されているので、
配線領域内の導電性配線と導電性配線に絶縁膜を介して
対面する半導体基板領域との間の寄生容量を低減でき、
マスタスライス型半導体集積回路装置の動作速度を向上
することができるという効果がある。
載のマスタスライス型半導体集積回路装置によれば、半
導体基板上に層間絶縁膜を介して導電性配線が配設され
る配線領域を有するマスタスライス型半導体集積回路装
置において、配線領域に相当する半導体基板領域に層間
絶縁膜とは別の絶縁物を形成して構成されているので、
配線領域内の導電性配線と導電性配線に絶縁膜を介して
対面する半導体基板領域との間の寄生容量を低減でき、
マスタスライス型半導体集積回路装置の動作速度を向上
することができるという効果がある。
【００２２】請求項３記載のマスタスライス型半導体集
積回路装置の製造方法によれば、配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程を備えて構成されているので、配線領域内の
導電性配線と導電性配線に絶縁膜を介して対面する半導
体基板領域との間の寄生容量を低減して動作速度の向上
したマスタスライス型半導体集積回路装置を容易に得る
ことができるという効果がある。
積回路装置の製造方法によれば、配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程を備えて構成されているので、配線領域内の
導電性配線と導電性配線に絶縁膜を介して対面する半導
体基板領域との間の寄生容量を低減して動作速度の向上
したマスタスライス型半導体集積回路装置を容易に得る
ことができるという効果がある。
【００２３】請求項４記載のマスタスライス型半導体集
積回路装置の製造方法によれば、半導体基板領域をエッ
チングして半導体基板に溝を形成する工程と、半導体基
板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程とを
備えて構成されているので、配線領域内の導電性配線と
導電性配線に絶縁膜を介して対面する半導体基板領域と
の間の寄生容量を低減して動作速度の向上したマスタス
ライス型半導体集積回路装置を容易に得ることができる
という効果がある。
積回路装置の製造方法によれば、半導体基板領域をエッ
チングして半導体基板に溝を形成する工程と、半導体基
板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程とを
備えて構成されているので、配線領域内の導電性配線と
導電性配線に絶縁膜を介して対面する半導体基板領域と
の間の寄生容量を低減して動作速度の向上したマスタス
ライス型半導体集積回路装置を容易に得ることができる
という効果がある。
【図１】この発明の一実施例による自動配置配線により
配置が決定したマスタスライス型半導体集積回路装置を
示す平面図である。
配置が決定したマスタスライス型半導体集積回路装置を
示す平面図である。
【図２】この発明の一実施例によるマスタ工程の終了し
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
【図３】この発明の一実施例による半導体基板領域を酸
化したマスタスライス型半導体集積回路装置の配置領域
の断面図である。
化したマスタスライス型半導体集積回路装置の配置領域
の断面図である。
【図４】図３に示した半導体集積回路装置に配線を行っ
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
【図５】この発明の他の実施例による半導体基板領域に
酸化膜を蒸着したマスタスライス型半導体集積回路装置
の配線領域の断面図である。
酸化膜を蒸着したマスタスライス型半導体集積回路装置
の配線領域の断面図である。
【図６】従来のマスタ工程の終了したマスタスライス型
半導体集積回路装置の平面図である。
半導体集積回路装置の平面図である。
【図７】従来の自動配置配線によって配置配線が終了し
たマスタスライス型半導体集積回路装置の平面図であ
る。
たマスタスライス型半導体集積回路装置の平面図であ
る。
【図８】図７に示したマスタスライス型半導体集積回路
装置の配線領域の断面図である。
装置の配線領域の断面図である。
１ 内部領域 ２ 入出力領域 ３，４ マクロセル ５ 導電性配線 ６ 半導体基板 ７ 不純物拡散領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ 第２の絶縁膜 １１ 第１の絶縁膜 １２ 第１の絶縁膜
Claims (4)
- 【請求項１】 半導体基板のトランジスタが形成される
領域上に層間絶縁膜を介して導電性配線が配設される配
線領域を有するマスタスライス型半導体集積回路装置に
おいて、前記配線領域に相当する半導体基板領域におい
て形成済みの前記トランジスタに置換して前記層間絶縁
膜とは別の絶縁物を形成したことを特徴とする、マスタ
スライス型半導体集積回路装置。 - 【請求項２】 前記絶縁物は、前記配線領域に相当する
前記半導体基板領域に設けられた溝に形成された絶縁物
を含む、請求項１記載のマスタスライス型半導体集積回
路装置。 - 【請求項３】 マスタ工程の終了した半導体基板を準備
する工程と、 自動配置配線プログラムを用いたコンピュータ処理を利
用して、前記半導体基板のトランジスタが形成される領
域上に層間絶縁膜を介して導電性配線が配設されるべき
配線領域に相当する半導体基板領域を決定する工程と、 前記配線領域に相当する前記半導体基板領域を酸化して
前記層間絶縁膜とは別の絶縁物を形成する工程と、を備
えるマスタスライス型半導体集積回路装置の製造方法。 - 【請求項４】 マスタ工程の終了した半導体基板を準備
する工程と、 自動配置配線プログラムを用いたコンピュータ処理を利
用して、前記半導体基板上に層間絶縁膜を介して導電性
配線が配設されるべき配線領域に相当する半導体基板領
域を決定する工程と、 前記半導体基板領域をエッチングして前記半導体基板に
溝を形成する工程と、 前記半導体基板の前記溝に前記層間絶縁膜とは別の絶縁
膜を蒸着する工程と、を備えるマスタスライス型半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346451A JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346451A JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196669A JPH06196669A (ja) | 1994-07-15 |
| JP3024878B2 true JP3024878B2 (ja) | 2000-03-27 |
Family
ID=18383523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346451A Expired - Fee Related JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024878B2 (ja) |
-
1992
- 1992-12-25 JP JP4346451A patent/JP3024878B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196669A (ja) | 1994-07-15 |
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