JPS6252474B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果トランジスタ、特に絶縁ゲー
ト型すなわちMOS型の電界効果トランジスタの
製造方法に関するものである。

従来一般に用いられているMOS型電界効果ト
ランジスタにおいては、あとにやや詳しく述べる
が、ソース又はドレーン拡散領域から外部に電極
を取出す場合は、拡散領域上を覆う絶縁膜にマス
クを用いてコンタクト穴をあけ、ここを通して電
極取出し線となる導電層に接続する方法をとつて
いる。したがつてこのコンタクト穴の形状および
位置の目合わせ精度よつて決まる最小限度の余裕
スペース（通常の場合２〜３μ）が必要となる
が、この余裕スペースの素子全体に占める割合
が、デバイスの高密度化に従つて次第に大きくな
り、実務的に大きな障害となつてきた。また一
方、素子の微細化に伴つて加工マスク工程に非常
に大きな精度が要求されるという問題が生じた。

したがつて本発明の目的は、前記の余裕スペー
スを必要としないMOS型電界効果トランジスタ
の製造方法を得ようとするものであり、更に付随
的にはコンタクト穴をあけるための加工マスク工
程を必要としないMOS型電界効果トランジスタ
の製造方法を得ようとするものである。

本発明によれば、半導体基板上のフイールド酸
化膜に囲まれたトランジスタ領域に、ゲート酸化
膜、ゲート電極導体、及び絶縁層を順次形成して
多重層を形成する工程と、前記絶縁層上にレジス
トを施し、このレジストにより前記多重層をエツ
チングしてゲート電極部を構成し、而して該レジ
ストは残しておく工程と、前記エツチングにより
露出した半導体基板面に不純物を拡散して前記ゲ
ート電極部に対して自己整合された形のソース領
域及びソース領域を形成する工程と、前記電極部
のゲート導電体の両側面を陽極酸化して絶縁膜化
し、全体が絶縁膜で覆われたゲート電極を得る工
程と、ソース及びドレーン電極となる導電体層を
前記ソース及びドレーン領域の全面に直接に接続
すると共に前記ゲート電極の両側の絶縁膜に接す
るソース及びドレーン電極を形成する工程と、リ
フトオフ法により前記全体が絶縁膜で覆われたゲ
ート電極の上に残されたレジスト及び配線不要部
分を取り除く工程とを含み、これによりソース及
びドレーン電極が前記ソース及びドレーン領域の
全面に接続すると共に前記ゲート電極両側の絶縁
膜に接するようなトランジスタを得るようにし
た、絶縁ゲート型電界効果トランジスタの製造方
法が得られる。

次に図面を参照して説明する。

第１図は従来一般に用いられているMOS型電
界効果トランジスタの断面図である。半導体基板
１上のフイールド酸化膜２に囲まれたトランジス
タ領域中で、ゲート酸化膜３上に形成されたゲー
ト電極４に自己整合された形でソース及びドレー
ン拡散領域５と６が形成されているが、これらソ
ース及びドレーン拡散領域から外部に電極として
取り出す部分については、トランジスタ全体を覆
う絶縁層７を形成した上から、マスクを用いてコ
ンタクト穴８をあけて電極取出し線となる導電層
９に接続している。この場合コンタクト穴８はソ
ース拡散領域５より或る程度小さくする必要があ
り、而もマスク技術上、その差すなわち余裕スペ
ースは或る程度以下にすることができない。別の
言い方をすれば、ソースおよびドレーン拡散領域
５および６を或る程度以下にすることができな
い。したがつて先に述べたような問題が生じるこ
とになる。

第２図は本発明の製造方法により得られたトラ
ンジスタの断面を示した図である。この図におけ
る構成要素において第１図のものと実質的に同じ
ものには同じ番号を付してある。第２図におい
て、ゲート酸化膜３の上に形成されているゲート
電極４には、上面および両側面に酸化膜（絶縁
膜）１０が形成されている。このゲート電極４に
自己整合して形成されているソースおよびドレー
ン拡散領域５′と６′が形成されているが、これら
と直接接して形成されているソースおよびドレー
ン電極１１と１２は、第１図の場合と異なつて、
ゲート電極４の両側面の絶縁膜１０に接触してい
る。しかしその絶縁性により、ゲート電極４とソ
ースおよびドレーン電極１１および１２とは電気
的に完全に絶縁される。このような素子において
は、図からすぐ分るように、ソースおよびドレー
ン拡散領域５′，６′とソースおよびドレーン電極
１１，１２はそれぞれ前者の全面積において接触
している。従つて第１図におけるようなマスク穴
８を形成するための余裕スペースを必要としな
い。すなわちソースおよびドレーン拡散領域５′
と６′を小さくすることができる。すなわちデバ
イスとして小型になる。従つてソース及びドレー
ン領域の縮小による接合容量の低下が可能とな
る。

第３図は本発明の電界効果トランジスタの製造
手順の一例を示したもので、ａ，ｂ，ｃ，ｄ，及
びd″は製造の各段階における状態をあらわした
ものである。図の順序に従つて説明を加えると、
まず第３図ａにおいてフイールド酸化膜２１で囲
まれたトランジスタ領域において、ゲート酸化膜
２２の上部に形成したゲート電極導体２３とさら
にその上に化学的蒸着法によりSiO₂等による絶
縁層２４をしいた多重層を、レジスト２５により
エツチングしてゲート電極部２６を構成すると共
に、このエツチングにより露出したシリコン面に
不純物を拡散してソース及びドレーン領域２７と
２８をゲート電極部２６に対して自己整合された
形で形成する。次に第３図ｂにおいて、ゲート導
電体２３についてこれが例えばAl，Mo，ポリシ
リコン等の場合には陽極酸化等の手段によつてそ
の両側面に絶縁膜２９を形成し、全体が絶縁膜で
覆われたゲート電極３０が得られる。次に第３図
ｃにおいて、ソース及びドレーン電極となるべき
導電体層３１及び３１″をつける事が行われる。
このとき同時にゲート電極２６の上に導電体層３
１′がつけられる。この場合ソース及びドレーン
拡散領域２７及び２８とは当然直接コンタクトが
なされ、かつゲート電極３０を覆う絶縁膜２９に
ソース及びドレーン電極３１と３１″がそれぞれ
接した形となり、ゲートとソース、ドレーンの間
隔は最も高密度化された形になつている。次に第
３図ｄにおいて、リフトオフ法によりゲート電極
部２６の最上部及び配線不要部分（図示せず）を
取除き所期のソース及びドレーン電極３１，３
１″とゲート電極両側部の絶縁膜２９の接した
MOS型トランジスタを得ることができる。

第３図d″は本発明の製造方法の対象となる他
のトランジスタの構成を示す図で、ソース、ドレ
ーン拡散領域２７と２８からメツキを行う事によ
つてソース及びドレーン電極３３と３４を構成
し、その後の配線加工で配線接続３５と３６を行
う事等が可能である。この第３図d″の場合、ゲ
ート電極３０の上面と側面は陽極化成等により一
度に絶縁膜を構成する事が出来ることは説明を加
えるまでもない。

以上説明した通り本発明により著しく微細化の
可能な高性能MOSトランジスタが得られ、その
集積回路分野への効果は非常に大きなものであ
る。また同時にこの構造のものはコンタクトマス
クが不要となり、製造工程の簡略化が実現でき
る。

【図面の簡単な説明】

第１図は従来のMOS型電界効果トランジスタ
の断面図、第２図は本発明の製造方法により得た
MOS型電界効果トランジスタの一実施例の断面
図、第３図は本発明MOS型電界効果トランジス
タの製造順序を示す図で、ａ，ｂ，ｃ，及び
d″は製造の各段階における状態をあらわしたも
のである。 記号の説明：１は半導体基板、２はフイールド
酸化膜、３はゲート酸化膜、４はゲート電極、
５′はソース拡散領域、６′はドレーン拡散領域、
１０は酸化膜、１１はソース電極、１２はドレー
ン電極をそれぞれあらわしている。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上のフイールド酸化膜に囲まれた
   トランジスタ領域に、ゲート酸化膜、ゲート電極
   導体、及び絶縁層を順次形成して多重層を形成す
   る工程と、前記絶縁層上にレジストを施し、この
   レジストにより前記多重層をエツチングしてゲー
   ト電極部を構成し、而して該レジストは残してお
   く工程と、前記エツチングにより露出した半導体
   基板面に不純物を拡散して前記ゲート電極部に対
   して自己整合された形のソース領域及びドレーン
   領域を形成する工程と、前記電極部のゲート導電
   体の両側面を陽極酸化して絶縁膜化し、全体が絶
   縁膜で覆われたゲート電極を得る工程と、ソース
   及びドレーン電極となる導電体層を前記ソース及
   びドレーン領域の全面に直接に接続すると共に前
   記ゲート電極の両側の絶縁膜に接するソース及び
   ドレーン電極を形成する工程と、リフトオフ法に
   より前記全体が絶縁膜で覆われたゲート電極の上
   に残されたレジスト及び配線不要部分を取り除く
   工程とを含み、これによりソース及びドレーン電
   極が前記ソース及びドレーン領域の全面に接続す
   ると共に前記ゲート電極両側の絶縁膜に接するよ
   うなトランジスタを得るようにした、絶縁ゲート
   型電界効果トランジスタの製造方法。