JPH06196669A - マスタスライス型半導体集積回路装置及びその製造方法 - Google Patents
マスタスライス型半導体集積回路装置及びその製造方法Info
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- JPH06196669A JPH06196669A JP34645192A JP34645192A JPH06196669A JP H06196669 A JPH06196669 A JP H06196669A JP 34645192 A JP34645192 A JP 34645192A JP 34645192 A JP34645192 A JP 34645192A JP H06196669 A JPH06196669 A JP H06196669A
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- semiconductor substrate
- insulating film
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Abstract
(57)【要約】
【目的】 マクロセル間を接続する配線の寄生容量によ
る信号の遅延を小さくして高速動作が可能なマスタスラ
イス型半導体集積回路装置を得る。 【構成】 自動配置配線プログラム実行の結果、導電性
配線5が形成される配線領域に相当する半導体基板6の
上部の半導体基板領域に、絶縁膜11を形成する。 【効果】 導電性配線5と半導体基板6との間の距離が
長くなり、導電性配線5の寄生容量が減少する。
る信号の遅延を小さくして高速動作が可能なマスタスラ
イス型半導体集積回路装置を得る。 【構成】 自動配置配線プログラム実行の結果、導電性
配線5が形成される配線領域に相当する半導体基板6の
上部の半導体基板領域に、絶縁膜11を形成する。 【効果】 導電性配線5と半導体基板6との間の距離が
長くなり、導電性配線5の寄生容量が減少する。
Description
【0001】
【産業上の利用分野】この発明は、マスタスライス型半
導体集積回路装置及びその製造方法に関し、特に信号遅
延を低減する技術に関するものである。
導体集積回路装置及びその製造方法に関し、特に信号遅
延を低減する技術に関するものである。
【0002】
【従来の技術】図6は、マスタ工程の終了した一般的な
マスタスライス型半導体集積回路装置を示す図である。
図6において、1はマスタ工程によって半導体基板上に
形成され、基本セルと呼ばれる回路の最小基本単位が全
面に繰り返し配置され敷き詰められた内部領域、2は内
部領域1の周囲に設けられ外部から入力されあるいは出
力する信号等のバッファを行う入出力回路が配置された
入出力領域である。
マスタスライス型半導体集積回路装置を示す図である。
図6において、1はマスタ工程によって半導体基板上に
形成され、基本セルと呼ばれる回路の最小基本単位が全
面に繰り返し配置され敷き詰められた内部領域、2は内
部領域1の周囲に設けられ外部から入力されあるいは出
力する信号等のバッファを行う入出力回路が配置された
入出力領域である。
【0003】そして、任意の論理回路は内部領域1の基
本セルを結線して形成した回路と入出力領域2の入出力
回路を導電性配線により相互結線することにより実現さ
れる。マスタスライス型半導体集積回路装置において、
2入力NAND回路、2入力NOR回路、フリップフロ
ップ及び加算器等の基本回路の配線は人的に考案され、
その配線レイアウトパターンのデータはマクロセルとし
て予め用意されている。従って、マスタスライス型半導
体集積回路装置において任意の論理回路を実現するため
には、マクロセルを内部領域1及び入出力領域2に配置
し各マクロセル間を導電性配線により相互結線すること
が必要であり、通常この配置及び結線は自動配置配線プ
ログラムを用いて行う。
本セルを結線して形成した回路と入出力領域2の入出力
回路を導電性配線により相互結線することにより実現さ
れる。マスタスライス型半導体集積回路装置において、
2入力NAND回路、2入力NOR回路、フリップフロ
ップ及び加算器等の基本回路の配線は人的に考案され、
その配線レイアウトパターンのデータはマクロセルとし
て予め用意されている。従って、マスタスライス型半導
体集積回路装置において任意の論理回路を実現するため
には、マクロセルを内部領域1及び入出力領域2に配置
し各マクロセル間を導電性配線により相互結線すること
が必要であり、通常この配置及び結線は自動配置配線プ
ログラムを用いて行う。
【0004】図7は自動配置配線プログラムによって配
置配線が完了したマスタスライス型半導体集積回路装置
を示す図である。図において、3は内部領域1に配置さ
れたマクロセル、4は入出力領域2に配置されたマクロ
セル、5はマクロセル3,4間を結線するための導電性
配線である。配線5は、内部領域1のうちマクロセル
3,4が配置されていない配線領域に配設される。マク
ロセル3,4のセル上には、マクロセルを形成するため
の導電性配線が既に存在するため、マクロセル間を結線
するための配線にマクロセル3,4の配置されていない
配線領域を使用する。
置配線が完了したマスタスライス型半導体集積回路装置
を示す図である。図において、3は内部領域1に配置さ
れたマクロセル、4は入出力領域2に配置されたマクロ
セル、5はマクロセル3,4間を結線するための導電性
配線である。配線5は、内部領域1のうちマクロセル
3,4が配置されていない配線領域に配設される。マク
ロセル3,4のセル上には、マクロセルを形成するため
の導電性配線が既に存在するため、マクロセル間を結線
するための配線にマクロセル3,4の配置されていない
配線領域を使用する。
【0005】図8は従来のマスタスライス型半導体集積
回路装置における配線領域の断面図である。図8におい
て、6は不純物が拡散された半導体基板、7は半導体基
板6の一部の半導体基板領域に形成され、半導体基板6
と逆の導電性を有する不純物拡散領域、8は半導体基板
領域に形成されたMOSFET(Metal−Oxid
e−Semiconductor Field−Eff
ect−Transistor)のゲート絶縁膜、9は
半導体基板領域に形成されたMOSFETのゲート電
極、10は半導体基板6と配線5との間に形成された層
間絶縁膜である。
回路装置における配線領域の断面図である。図8におい
て、6は不純物が拡散された半導体基板、7は半導体基
板6の一部の半導体基板領域に形成され、半導体基板6
と逆の導電性を有する不純物拡散領域、8は半導体基板
領域に形成されたMOSFET(Metal−Oxid
e−Semiconductor Field−Eff
ect−Transistor)のゲート絶縁膜、9は
半導体基板領域に形成されたMOSFETのゲート電
極、10は半導体基板6と配線5との間に形成された層
間絶縁膜である。
【0006】従来のマスタスライス型半導体集積回路装
置において、配線領域に形成されるマクロセル3,4間
の配線5に寄生する配線容量は大部分が層間絶縁膜10
を介して対面する半導体基板6との間に形成される成分
である。マクロセル間の配線5に寄生する単位長当たり
の配線容量Cは、配線5と半導体基板6またはMOSF
ETのゲート電極9との距離をd、配線幅をS、層間絶
縁膜10の誘電率をεとすれば、C=εS/dと表され
る。最近の多層配線技術の進展に伴い層間絶縁膜の平坦
化の要請から層間絶縁膜10の膜厚が小さくなり、距離
dの値が小さくなってきている。距離dの値が小さくな
るに従って配線容量Cが増大し、配線容量Cによる信号
の遅延が大きくなるので、従来のマスタスライス型半導
体集積回路装置の高速動作を阻害する大きな要因となっ
ていた。
置において、配線領域に形成されるマクロセル3,4間
の配線5に寄生する配線容量は大部分が層間絶縁膜10
を介して対面する半導体基板6との間に形成される成分
である。マクロセル間の配線5に寄生する単位長当たり
の配線容量Cは、配線5と半導体基板6またはMOSF
ETのゲート電極9との距離をd、配線幅をS、層間絶
縁膜10の誘電率をεとすれば、C=εS/dと表され
る。最近の多層配線技術の進展に伴い層間絶縁膜の平坦
化の要請から層間絶縁膜10の膜厚が小さくなり、距離
dの値が小さくなってきている。距離dの値が小さくな
るに従って配線容量Cが増大し、配線容量Cによる信号
の遅延が大きくなるので、従来のマスタスライス型半導
体集積回路装置の高速動作を阻害する大きな要因となっ
ていた。
【0007】
【発明が解決しようとする課題】従来のマスタスライス
型半導体集積回路装置は以上のように構成されているの
で、層間絶縁膜10が薄くなると配線5の寄生容量によ
る信号の遅延が大きくなり、マスタスライス型半導体集
積回路装置における動作速度の低下を惹き起こすという
問題点があった。
型半導体集積回路装置は以上のように構成されているの
で、層間絶縁膜10が薄くなると配線5の寄生容量によ
る信号の遅延が大きくなり、マスタスライス型半導体集
積回路装置における動作速度の低下を惹き起こすという
問題点があった。
【0008】この発明は上記のような問題点を解決する
ためになされたもので、配線の寄生容量による信号の遅
延を小さくし、従来よりも高速に動作することが可能な
マスタスライス型半導体集積回路装置を得ることを目的
とする。
ためになされたもので、配線の寄生容量による信号の遅
延を小さくし、従来よりも高速に動作することが可能な
マスタスライス型半導体集積回路装置を得ることを目的
とする。
【0009】
【課題を解決するための手段】第1の発明に係るマスタ
スライス型半導体集積回路装置は、半導体基板上に層間
絶縁膜を介して導電性配線が配設される配線領域を有す
るマスタスライス型半導体集積回路装置であって、前記
配線領域に相当する半導体基板領域に前記層間絶縁膜と
は別の絶縁物を形成したことを特徴とする。
スライス型半導体集積回路装置は、半導体基板上に層間
絶縁膜を介して導電性配線が配設される配線領域を有す
るマスタスライス型半導体集積回路装置であって、前記
配線領域に相当する半導体基板領域に前記層間絶縁膜と
は別の絶縁物を形成したことを特徴とする。
【0010】第2の発明に係るマスタスライス型半導体
集積回路装置は、第1の発明のマスタスライス型半導体
集積回路装置において、前記絶縁物は、前記配線領域に
相当する前記半導体基板領域に設けられた溝に形成され
た絶縁物を含むことを特徴とする。
集積回路装置は、第1の発明のマスタスライス型半導体
集積回路装置において、前記絶縁物は、前記配線領域に
相当する前記半導体基板領域に設けられた溝に形成され
た絶縁物を含むことを特徴とする。
【0011】第3の発明に係るマスタスライス型半導体
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記配
線領域に相当する前記半導体基板領域を酸化して前記層
間絶縁膜とは別の絶縁物を形成する工程とを備えて構成
されている。
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記配
線領域に相当する前記半導体基板領域を酸化して前記層
間絶縁膜とは別の絶縁物を形成する工程とを備えて構成
されている。
【0012】第4の発明に係るマスタスライス型半導体
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記半
導体基板領域をエッチングして前記半導体基板に溝を形
成する工程と、前記半導体基板の前記溝に前記層間絶縁
膜とは別の絶縁膜を蒸着する工程とを備えて構成されて
いる。
集積回路装置の製造方法は、マスタ工程の終了した半導
体基板を準備する工程と、自動配置配線プログラムを用
いたコンピュータ処理を利用して、前記半導体基板上に
層間絶縁膜を介して導電性配線が配設されるべき配線領
域に相当する半導体基板領域を決定する工程と、前記半
導体基板領域をエッチングして前記半導体基板に溝を形
成する工程と、前記半導体基板の前記溝に前記層間絶縁
膜とは別の絶縁膜を蒸着する工程とを備えて構成されて
いる。
【0013】
【作用】第1及び第2の発明における層間絶縁膜とは別
の絶縁物は、配線領域に相当する半導体基板領域に形成
されていることで、配線領域上に形成されている配線と
それに対面する半導体基板との間に形成される寄生容量
を低減できる。
の絶縁物は、配線領域に相当する半導体基板領域に形成
されていることで、配線領域上に形成されている配線と
それに対面する半導体基板との間に形成される寄生容量
を低減できる。
【0014】第3の発明における配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程によってマクロセルを接続する配線の下に層
間絶縁膜とは別の絶縁物を形成することができ、この配
線と半導体基板との間に形成される寄生容量の小さいマ
スタスライス型半導体集積回路装置を容易に製造するこ
とができる。
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程によってマクロセルを接続する配線の下に層
間絶縁膜とは別の絶縁物を形成することができ、この配
線と半導体基板との間に形成される寄生容量の小さいマ
スタスライス型半導体集積回路装置を容易に製造するこ
とができる。
【0015】第4の発明における半導体基板領域をエッ
チングして半導体基板に溝を形成する工程の後で、半導
体基板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程
によって、例えばマクロセルを接続する配線の下に層間
絶縁膜とは別の絶縁物を形成することができ、この配線
と半導体基板との間に形成される寄生容量の小さいマス
タスライス型半導体集積回路装置を容易に製造すること
ができる。
チングして半導体基板に溝を形成する工程の後で、半導
体基板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程
によって、例えばマクロセルを接続する配線の下に層間
絶縁膜とは別の絶縁物を形成することができ、この配線
と半導体基板との間に形成される寄生容量の小さいマス
タスライス型半導体集積回路装置を容易に製造すること
ができる。
【0016】
【実施例】以下この発明の一実施例を図について説明す
る。図1乃至図4はこの発明の一実施例によるマスタス
ライス型半導体集積回路装置の製造工程並びにその構造
を示す図である。図1は半導体基板上の内部領域に自動
配置配線プログラムを用いてマクロセルや信号線等の配
置配線が決定した状態を示す図である。図1において、
1は従来と同様にマスタ工程によって半導体基板上に形
成され、基本セルと呼ばれる回路の最小基本単位が全面
に繰り返し配置され敷き詰められた内部領域、2も従来
と同様に内部領域1の周囲に設けられた入出力領域、3
aはコンピュータを用いてプログラムを実行した結果、
即ち自動配置配線によって決定され、後の工程で内部領
域1に配置されるべきマクロセルの位置、4aはコンピ
ュータを用いてプログラムを実行した結果、即ち自動配
置配線によって決定され、後の工程で入出力領域2に配
置されるべきマクロセルの位置、5aはコンピュータを
用いてプログラムを実行した結果、即ち自動配置配線に
よって決定され、後の工程でマクロセル3a,4a間を
結線するための導電性配線の位置である。これらマクロ
セルの配置される位置3a,4aとそれを結ぶ導電性配
線の位置5aは自動配置配線を行うコンピュータの記憶
装置等にデータとして保持されているだけで、実際に半
導体基板上に存在するわけではない。
る。図1乃至図4はこの発明の一実施例によるマスタス
ライス型半導体集積回路装置の製造工程並びにその構造
を示す図である。図1は半導体基板上の内部領域に自動
配置配線プログラムを用いてマクロセルや信号線等の配
置配線が決定した状態を示す図である。図1において、
1は従来と同様にマスタ工程によって半導体基板上に形
成され、基本セルと呼ばれる回路の最小基本単位が全面
に繰り返し配置され敷き詰められた内部領域、2も従来
と同様に内部領域1の周囲に設けられた入出力領域、3
aはコンピュータを用いてプログラムを実行した結果、
即ち自動配置配線によって決定され、後の工程で内部領
域1に配置されるべきマクロセルの位置、4aはコンピ
ュータを用いてプログラムを実行した結果、即ち自動配
置配線によって決定され、後の工程で入出力領域2に配
置されるべきマクロセルの位置、5aはコンピュータを
用いてプログラムを実行した結果、即ち自動配置配線に
よって決定され、後の工程でマクロセル3a,4a間を
結線するための導電性配線の位置である。これらマクロ
セルの配置される位置3a,4aとそれを結ぶ導電性配
線の位置5aは自動配置配線を行うコンピュータの記憶
装置等にデータとして保持されているだけで、実際に半
導体基板上に存在するわけではない。
【0017】次に、図2は図1に示したマスタ工程の終
了したマスタスライス型半導体集積回路装置のX−X線
に沿った(すなわち配線領域における)断面図である。
図2は図8に示した従来のマスタスライス型半導体集積
回路装置の配線を施す前の状態と同じであり、図8に示
した符号と同一符号のものは図8に相当する部分を示
す。そして、図2に示したマスタスライス型半導体集積
回路装置の半導体基板6では、配線領域に相当する半導
体基板領域も含めて、MOSFETの不純物拡散領域
7、ゲート絶縁膜8及びゲート電極9が形成されてい
る。
了したマスタスライス型半導体集積回路装置のX−X線
に沿った(すなわち配線領域における)断面図である。
図2は図8に示した従来のマスタスライス型半導体集積
回路装置の配線を施す前の状態と同じであり、図8に示
した符号と同一符号のものは図8に相当する部分を示
す。そして、図2に示したマスタスライス型半導体集積
回路装置の半導体基板6では、配線領域に相当する半導
体基板領域も含めて、MOSFETの不純物拡散領域
7、ゲート絶縁膜8及びゲート電極9が形成されてい
る。
【0018】次に、図3は図1の後の工程において、配
線領域に相当する半導体基板領域に酸素イオンをイオン
注入することまたはLOCOS(Local Oxid
ation of Silicon)法により絶縁膜を
形成したところを示す断面図である。図3において、1
1は図2に示した配線領域の不純物拡散領域7とMOS
FETのゲート絶縁膜8とゲート電極9に酸素イオンを
イオン注入することまたはLOCOS法により形成され
た第1の絶縁膜であり、6は半導体基板、10は第1の
絶縁膜11の上に形成された第2の絶縁膜(従来からの
層間絶縁膜)である。
線領域に相当する半導体基板領域に酸素イオンをイオン
注入することまたはLOCOS(Local Oxid
ation of Silicon)法により絶縁膜を
形成したところを示す断面図である。図3において、1
1は図2に示した配線領域の不純物拡散領域7とMOS
FETのゲート絶縁膜8とゲート電極9に酸素イオンを
イオン注入することまたはLOCOS法により形成され
た第1の絶縁膜であり、6は半導体基板、10は第1の
絶縁膜11の上に形成された第2の絶縁膜(従来からの
層間絶縁膜)である。
【0019】次に、図4は図3の後の工程においてマク
ロセル及び導電性配線の配置配線を終了したマスタスラ
イス型半導体集積回路装置の配線領域の断面図である。
図4において、5はマクロセル間を結ぶ導電性配線であ
り、その他図3と同一符号は図3の相当部分を示す。図
4から分かるようにマクロセル間の配線5の下には導電
性の不純物領域7やゲート電極9がなくなり、半導体基
板6と配線5との距離は第1の絶縁膜11の膜厚分だけ
従来よりも長くなっている。従って、配線5の寄生容量
は距離が長くなった分だけ減少し、信号の遅延を防止す
ることができる。
ロセル及び導電性配線の配置配線を終了したマスタスラ
イス型半導体集積回路装置の配線領域の断面図である。
図4において、5はマクロセル間を結ぶ導電性配線であ
り、その他図3と同一符号は図3の相当部分を示す。図
4から分かるようにマクロセル間の配線5の下には導電
性の不純物領域7やゲート電極9がなくなり、半導体基
板6と配線5との距離は第1の絶縁膜11の膜厚分だけ
従来よりも長くなっている。従って、配線5の寄生容量
は距離が長くなった分だけ減少し、信号の遅延を防止す
ることができる。
【0020】次にこの発明の他の実施例を図について説
明する。図5はこの発明の他の実施例によるマスタスラ
イス型半導体集積回路装置における配線領域の断面図で
あり、図1に示した工程の後で配線領域に相当する半導
体基板領域を溝状にエッチングし絶縁膜を蒸着したとこ
ろを示す図である。図において、12は図2に示した配
線領域の不純物拡散領域7とMOSFETのゲート絶縁
膜8とゲート電極9を含む半導体基板領域を溝状にエッ
チングして絶縁物をCVD(ChemicalVapo
r Deposition)法等により蒸着して形成し
た第1の絶縁膜、6は半導体基板、10は第1の絶縁膜
12上に形成された第2の絶縁膜(従来からの層間絶縁
膜)、5は第2の絶縁膜10の上に形成されマクロセル
間を結ぶ導電性配線である。図5から分かるようにマク
ロセル間の配線5の下には導電性の不純物領域7やゲー
ト電極9がなくなり、半導体基板6と配線5との距離は
第1の絶縁膜12の膜厚分だけ従来よりも長くなってい
る。従って、配線5の寄生容量は距離が長くなった分だ
け減少し、信号の遅延を防止することができる。
明する。図5はこの発明の他の実施例によるマスタスラ
イス型半導体集積回路装置における配線領域の断面図で
あり、図1に示した工程の後で配線領域に相当する半導
体基板領域を溝状にエッチングし絶縁膜を蒸着したとこ
ろを示す図である。図において、12は図2に示した配
線領域の不純物拡散領域7とMOSFETのゲート絶縁
膜8とゲート電極9を含む半導体基板領域を溝状にエッ
チングして絶縁物をCVD(ChemicalVapo
r Deposition)法等により蒸着して形成し
た第1の絶縁膜、6は半導体基板、10は第1の絶縁膜
12上に形成された第2の絶縁膜(従来からの層間絶縁
膜)、5は第2の絶縁膜10の上に形成されマクロセル
間を結ぶ導電性配線である。図5から分かるようにマク
ロセル間の配線5の下には導電性の不純物領域7やゲー
ト電極9がなくなり、半導体基板6と配線5との距離は
第1の絶縁膜12の膜厚分だけ従来よりも長くなってい
る。従って、配線5の寄生容量は距離が長くなった分だ
け減少し、信号の遅延を防止することができる。
【0021】
【発明の効果】以上のように、請求項1及び請求項2記
載のマスタスライス型半導体集積回路装置によれば、半
導体基板上に層間絶縁膜を介して導電性配線が配設され
る配線領域を有するマスタスライス型半導体集積回路装
置において、配線領域に相当する半導体基板領域に層間
絶縁膜とは別の絶縁物を形成して構成されているので、
配線領域内の導電性配線と導電性配線に絶縁膜を介して
対面する半導体基板領域との間の寄生容量を低減でき、
マスタスライス型半導体集積回路装置の動作速度を向上
することができるという効果がある。
載のマスタスライス型半導体集積回路装置によれば、半
導体基板上に層間絶縁膜を介して導電性配線が配設され
る配線領域を有するマスタスライス型半導体集積回路装
置において、配線領域に相当する半導体基板領域に層間
絶縁膜とは別の絶縁物を形成して構成されているので、
配線領域内の導電性配線と導電性配線に絶縁膜を介して
対面する半導体基板領域との間の寄生容量を低減でき、
マスタスライス型半導体集積回路装置の動作速度を向上
することができるという効果がある。
【0022】請求項3記載のマスタスライス型半導体集
積回路装置の製造方法によれば、配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程を備えて構成されているので、配線領域内の
導電性配線と導電性配線に絶縁膜を介して対面する半導
体基板領域との間の寄生容量を低減して動作速度の向上
したマスタスライス型半導体集積回路装置を容易に得る
ことができるという効果がある。
積回路装置の製造方法によれば、配線領域に相当する半
導体基板領域を酸化して層間絶縁膜とは別の絶縁物を形
成する工程を備えて構成されているので、配線領域内の
導電性配線と導電性配線に絶縁膜を介して対面する半導
体基板領域との間の寄生容量を低減して動作速度の向上
したマスタスライス型半導体集積回路装置を容易に得る
ことができるという効果がある。
【0023】請求項4記載のマスタスライス型半導体集
積回路装置の製造方法によれば、半導体基板領域をエッ
チングして半導体基板に溝を形成する工程と、半導体基
板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程とを
備えて構成されているので、配線領域内の導電性配線と
導電性配線に絶縁膜を介して対面する半導体基板領域と
の間の寄生容量を低減して動作速度の向上したマスタス
ライス型半導体集積回路装置を容易に得ることができる
という効果がある。
積回路装置の製造方法によれば、半導体基板領域をエッ
チングして半導体基板に溝を形成する工程と、半導体基
板の溝に層間絶縁膜とは別の絶縁膜を蒸着する工程とを
備えて構成されているので、配線領域内の導電性配線と
導電性配線に絶縁膜を介して対面する半導体基板領域と
の間の寄生容量を低減して動作速度の向上したマスタス
ライス型半導体集積回路装置を容易に得ることができる
という効果がある。
【図1】この発明の一実施例による自動配置配線により
配置が決定したマスタスライス型半導体集積回路装置を
示す平面図である。
配置が決定したマスタスライス型半導体集積回路装置を
示す平面図である。
【図2】この発明の一実施例によるマスタ工程の終了し
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
【図3】この発明の一実施例による半導体基板領域を酸
化したマスタスライス型半導体集積回路装置の配置領域
の断面図である。
化したマスタスライス型半導体集積回路装置の配置領域
の断面図である。
【図4】図3に示した半導体集積回路装置に配線を行っ
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
たマスタスライス型半導体集積回路装置の配線領域の断
面図である。
【図5】この発明の他の実施例による半導体基板領域に
酸化膜を蒸着したマスタスライス型半導体集積回路装置
の配線領域の断面図である。
酸化膜を蒸着したマスタスライス型半導体集積回路装置
の配線領域の断面図である。
【図6】従来のマスタ工程の終了したマスタスライス型
半導体集積回路装置の平面図である。
半導体集積回路装置の平面図である。
【図7】従来の自動配置配線によって配置配線が終了し
たマスタスライス型半導体集積回路装置の平面図であ
る。
たマスタスライス型半導体集積回路装置の平面図であ
る。
【図8】図7に示したマスタスライス型半導体集積回路
装置の配線領域の断面図である。
装置の配線領域の断面図である。
1 内部領域 2 入出力領域 3,4 マクロセル 5 導電性配線 6 半導体基板 7 不純物拡散領域 8 ゲート絶縁膜 9 ゲート電極 10 第2の絶縁膜 11 第1の絶縁膜 12 第1の絶縁膜
Claims (4)
- 【請求項1】 半導体基板上に層間絶縁膜を介して導電
性配線が配設される配線領域を有するマスタスライス型
半導体集積回路装置において、前記配線領域に相当する
半導体基板領域に前記層間絶縁膜とは別の絶縁物を形成
したことを特徴とする、マスタスライス型半導体集積回
路装置。 - 【請求項2】 前記絶縁物は、前記配線領域に相当する
前記半導体基板領域に設けられた溝に形成された絶縁物
を含む、請求項1記載のマスタスライス型半導体集積回
路装置。 - 【請求項3】 マスタ工程の終了した半導体基板を準備
する工程と、 自動配置配線プログラムを用いたコンピュータ処理を利
用して、前記半導体基板上に層間絶縁膜を介して導電性
配線が配設されるべき配線領域に相当する半導体基板領
域を決定する工程と、 前記配線領域に相当する前記半導体基板領域を酸化して
前記層間絶縁膜とは別の絶縁物を形成する工程と、 を備えるマスタスライス型半導体集積回路装置の製造方
法。 - 【請求項4】 マスタ工程の終了した半導体基板を準備
する工程と、 自動配置配線プログラムを用いたコンピュータ処理を利
用して、前記半導体基板上に層間絶縁膜を介して導電性
配線が配設されるべき配線領域に相当する半導体基板領
域を決定する工程と、 前記半導体基板領域をエッチングして前記半導体基板に
溝を形成する工程と、 前記半導体基板の前記溝に前記層間絶縁膜とは別の絶縁
膜を蒸着する工程と、を備えるマスタスライス型半導体
集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4346451A JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4346451A JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06196669A true JPH06196669A (ja) | 1994-07-15 |
JP3024878B2 JP3024878B2 (ja) | 2000-03-27 |
Family
ID=18383523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4346451A Expired - Fee Related JP3024878B2 (ja) | 1992-12-25 | 1992-12-25 | マスタスライス型半導体集積回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3024878B2 (ja) |
-
1992
- 1992-12-25 JP JP4346451A patent/JP3024878B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3024878B2 (ja) | 2000-03-27 |
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