JPS63269564A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPS63269564A JPS63269564A JP62105065A JP10506587A JPS63269564A JP S63269564 A JPS63269564 A JP S63269564A JP 62105065 A JP62105065 A JP 62105065A JP 10506587 A JP10506587 A JP 10506587A JP S63269564 A JPS63269564 A JP S63269564A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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- 238000000034 method Methods 0.000 claims abstract description 12
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- 239000012535 impurity Substances 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置及びその製造方法に関し、
特にＭＯ３型トランジスタを有する半導体集積回路装置
及びその製造方法に関する。
特にＭＯ３型トランジスタを有する半導体集積回路装置
及びその製造方法に関する。
従来、この種の半導体集積回路装置は、たとえばＩＴｒ
−ＩＣのダイナミック・ＲＡＭに用いられるＭＯ３型ト
ランジスタは以下の工程を経て第３図に示される構造が
得られる。
−ＩＣのダイナミック・ＲＡＭに用いられるＭＯ３型ト
ランジスタは以下の工程を経て第３図に示される構造が
得られる。
先ず、半導体基板１０１に素子分離酸化膜１０２を形成
した後、容量誘電膜１０３、導電性を有する多結晶シリ
コン膜を被着する。この多結晶シリコン膜で容量プレー
ト１０４を形成し、容量ブレートの下部以外の部分の容
量誘電膜を除去する。その後、容量プレート１０４の絶
縁のためのシリコン酸化膜１０５を被着する。次に、Ｍ
ＯＳ型トランジスタのゲート酸化膜１０６を形成し、導
電性を有する多結晶シリコン膜を４０００〜６０００人
の膜厚で成長し、これを加工してゲート環ｆ！１０７．
ｊ０８を形成する。この後、ＭＯＳ型トランジスタのソ
ース・ドレイン領域１０９を形成し、ゲート電極を絶縁
するためにリン・ガラス（ＰＳＧ）膜やシリコン酸化膜
による配線層間絶縁膜１１０を被着する。これにコンタ
クトホール１１１を開孔し、これを介して外部引き出し
配線１１２を被着形成する。
した後、容量誘電膜１０３、導電性を有する多結晶シリ
コン膜を被着する。この多結晶シリコン膜で容量プレー
ト１０４を形成し、容量ブレートの下部以外の部分の容
量誘電膜を除去する。その後、容量プレート１０４の絶
縁のためのシリコン酸化膜１０５を被着する。次に、Ｍ
ＯＳ型トランジスタのゲート酸化膜１０６を形成し、導
電性を有する多結晶シリコン膜を４０００〜６０００人
の膜厚で成長し、これを加工してゲート環ｆ！１０７．
ｊ０８を形成する。この後、ＭＯＳ型トランジスタのソ
ース・ドレイン領域１０９を形成し、ゲート電極を絶縁
するためにリン・ガラス（ＰＳＧ）膜やシリコン酸化膜
による配線層間絶縁膜１１０を被着する。これにコンタ
クトホール１１１を開孔し、これを介して外部引き出し
配線１１２を被着形成する。
ｒ発明が解決しようとする問題点〕
上述した従来の半導体装置及びその製造方法ではイオン
打込み法によるセルフ・アラインでソース・トレイン領
域１０９を形成するが、この時トランジスタのチャネル
部分に不純物が導入されないようにするため、イオン打
込みエネルギーの不純物飛程距離（Ｒｐ）によりゲート
電極１０７゜１０８の膜厚が決定される。この後配線層
間絶縁膜１１０を被着するがゲート電極膜厚が厚いため
、絶縁性を高めるための配線層間絶縁膜の膜厚も厚くす
る必要があった。そのためコンタクト開孔のドライエツ
チング時間で長くなり、段差部のフォトレジスト膜の残
膜がなくなり配線層間絶縁膜までもエツチングして、配
線ショートが生ずるという欠点がある。
打込み法によるセルフ・アラインでソース・トレイン領
域１０９を形成するが、この時トランジスタのチャネル
部分に不純物が導入されないようにするため、イオン打
込みエネルギーの不純物飛程距離（Ｒｐ）によりゲート
電極１０７゜１０８の膜厚が決定される。この後配線層
間絶縁膜１１０を被着するがゲート電極膜厚が厚いため
、絶縁性を高めるための配線層間絶縁膜の膜厚も厚くす
る必要があった。そのためコンタクト開孔のドライエツ
チング時間で長くなり、段差部のフォトレジスト膜の残
膜がなくなり配線層間絶縁膜までもエツチングして、配
線ショートが生ずるという欠点がある。
本発明の目的は、配線ショートや絶縁不良などのトラン
ジスタの能力低下を生ずることなく、ゲート電極を薄膜
化して段差を低減し、またそれに伴い配線層間絶縁膜厚
も薄くでき、製造容易で、高い信頼性が得られる半導体
集積回路装置及びその製造方法を提供することにある。
ジスタの能力低下を生ずることなく、ゲート電極を薄膜
化して段差を低減し、またそれに伴い配線層間絶縁膜厚
も薄くでき、製造容易で、高い信頼性が得られる半導体
集積回路装置及びその製造方法を提供することにある。
本発明の第１の発明の半導体集積回路装置は、半導体基
板上の絶縁膜を介して形成されたゲート電極と、該ゲー
ト電極と自己整合的に形成された不純物領域とを有する
ＭＯＳトランジスタの半導体集積回路装置において、前
記ゲート電極の一部の膜厚が他の部分より薄いことを特
徴として構成される。
板上の絶縁膜を介して形成されたゲート電極と、該ゲー
ト電極と自己整合的に形成された不純物領域とを有する
ＭＯＳトランジスタの半導体集積回路装置において、前
記ゲート電極の一部の膜厚が他の部分より薄いことを特
徴として構成される。
また、本発明の第２の発明の半導体集積回路装置の製造
方法は、一導電型を有する半導体基板の主表面にＭＯＳ
トランジスタのゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜上に多結晶シリコン膜を被着し、これに導電性
付与する工程と、該多結晶シリコン膜でＭＯＳトランジ
スタのゲート電極を形成する工程と、前記半導体基板の
前記ゲート電極と自己整合的に逆導電型の不純物を導入
してソース・ドレイン領域を形成する工程と、前記ゲー
ト電極の一部の膜厚を減する工程と、半導体基板の主表
面を被うように配線層間絶縁膜を被着する工程と、前記
配線層間絶縁膜にコンタクトホールを開孔する工程とを
含んで構成される。
方法は、一導電型を有する半導体基板の主表面にＭＯＳ
トランジスタのゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜上に多結晶シリコン膜を被着し、これに導電性
付与する工程と、該多結晶シリコン膜でＭＯＳトランジ
スタのゲート電極を形成する工程と、前記半導体基板の
前記ゲート電極と自己整合的に逆導電型の不純物を導入
してソース・ドレイン領域を形成する工程と、前記ゲー
ト電極の一部の膜厚を減する工程と、半導体基板の主表
面を被うように配線層間絶縁膜を被着する工程と、前記
配線層間絶縁膜にコンタクトホールを開孔する工程とを
含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の半導体集積回路装置及
びその製造方法の一実施例を説明するために工程順に示
した断面図である。
びその製造方法の一実施例を説明するために工程順に示
した断面図である。
先ず第１図（ａ）のように半導体基板１の主面に素子分
離酸化膜２を形成して、活性領域を形成する。更に半導
体基板１表面に容量誘電膜３とリン拡散で導電性を有す
る多結晶シリコン膜で容量プレート４を形成する。この
後、この容量プレート４の絶縁のためのシリコン酸化膜
５とゲート酸化膜６を形成する。そしてこの上に多結晶
シリコン膜７を４０００〜６０００人の厚さに成長し、
この上にフォトレジスト膜８，９を、ＭＯＳ型トランジ
スタのゲート電極を形成するためにパターニングする。
離酸化膜２を形成して、活性領域を形成する。更に半導
体基板１表面に容量誘電膜３とリン拡散で導電性を有す
る多結晶シリコン膜で容量プレート４を形成する。この
後、この容量プレート４の絶縁のためのシリコン酸化膜
５とゲート酸化膜６を形成する。そしてこの上に多結晶
シリコン膜７を４０００〜６０００人の厚さに成長し、
この上にフォトレジスト膜８，９を、ＭＯＳ型トランジ
スタのゲート電極を形成するためにパターニングする。
次いで、第１図（ｂ）のようにフォトレジスト膜８，９
をマスクにしてＲＩＥ法によりトランジスタのゲート電
極１０．１１が形成される。この状態でゲート電極を用
いてセルファラインで不純物をイオン打込みすればソー
ス・トレイン領域１２が形成できる。
をマスクにしてＲＩＥ法によりトランジスタのゲート電
極１０．１１が形成される。この状態でゲート電極を用
いてセルファラインで不純物をイオン打込みすればソー
ス・トレイン領域１２が形成できる。
次いで、第１図（ｃ）のようにゲート環ｆｉｉｉ ｏ。
１１の膜厚を薄くする。この時、ゲート電極が細くなっ
てしまうと、ソース・ドレイン領域とゲート電極間にオ
フセットが生じトランジスタ能力が低下するため、異方
性のＲＩＥ法によりゲート電極の薄膜化を行なった方が
良い。
てしまうと、ソース・ドレイン領域とゲート電極間にオ
フセットが生じトランジスタ能力が低下するため、異方
性のＲＩＥ法によりゲート電極の薄膜化を行なった方が
良い。
次いで、第１図（ｄ）のように配線層間絶縁膜１３を４
０００〜７０００人の膜厚で被着し、これにフォトレジ
スト膜１４を被着形成し、コンタクトホール１５を開孔
する。この後、アルミニウム配線１６を被着形成する。
０００〜７０００人の膜厚で被着し、これにフォトレジ
スト膜１４を被着形成し、コンタクトホール１５を開孔
する。この後、アルミニウム配線１６を被着形成する。
本実施例によれば、ゲート電極はソース・ドレイン形成
後異方性のＲＩＥ法によりエツチングされるのでゲート
電極の幅を減少させることなく膜厚を薄くすることがで
き、平面部より傾斜部の膜厚は大となる。従って段差を
ゆるやかにすることが出来、従って配線層間絶縁膜厚を
薄膜化することができ、しかも外部引き出し配線のカバ
レジを良好にすることができる。第２図は本発明の第２
の実施例の縦断面図である。ゲート電極の薄膜化を行な
い配線層間絶縁膜を被着し、コンタクトホールを開孔す
るまでの工程は第１の実施例と同様である。この後、ポ
リサイド配線１７を被着形成する。この実施例ではゲー
ト電極の段差が低減されて、この上部のポリサイド配線
のステップカバレジを悪化させないため：段差部の配線
層抵抗が平坦部に比べても差がなく、デバイスの設計が
正確で容易に行なえるという利点がある。
後異方性のＲＩＥ法によりエツチングされるのでゲート
電極の幅を減少させることなく膜厚を薄くすることがで
き、平面部より傾斜部の膜厚は大となる。従って段差を
ゆるやかにすることが出来、従って配線層間絶縁膜厚を
薄膜化することができ、しかも外部引き出し配線のカバ
レジを良好にすることができる。第２図は本発明の第２
の実施例の縦断面図である。ゲート電極の薄膜化を行な
い配線層間絶縁膜を被着し、コンタクトホールを開孔す
るまでの工程は第１の実施例と同様である。この後、ポ
リサイド配線１７を被着形成する。この実施例ではゲー
ト電極の段差が低減されて、この上部のポリサイド配線
のステップカバレジを悪化させないため：段差部の配線
層抵抗が平坦部に比べても差がなく、デバイスの設計が
正確で容易に行なえるという利点がある。
以上説明したように本発明は、トランジスタのゲート電
極を形成し、ソース・ドレイン領域を形成した後に、こ
のゲート電極の膜厚を減少さぜることにより、従来のト
ランジスタに比べ何ら能力の低下を生ずることなく、段
差を低減し、配線層間絶縁膜厚をも薄膜にし、またこれ
らの段差をゆるやかにして外部引き出し配線のカバレジ
を良好にできる効果がある。
極を形成し、ソース・ドレイン領域を形成した後に、こ
のゲート電極の膜厚を減少さぜることにより、従来のト
ランジスタに比べ何ら能力の低下を生ずることなく、段
差を低減し、配線層間絶縁膜厚をも薄膜にし、またこれ
らの段差をゆるやかにして外部引き出し配線のカバレジ
を良好にできる効果がある。
本発明では段差が低減されているので製造が容易で、高
い信頼性を有する半導体集積回路装置を提供できる。
い信頼性を有する半導体集積回路装置を提供できる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した素子の縦断面図、第２図は本発明の
他の実施例を説明するための素子の縦断面図、第３図は
従来の半導体集積回路装置及びその製造方法を説明する
ための従来例の縦断面図である。 １．１０１・・・半導体基板、２，１０２・・・素子分
離酸化膜、３．１０３・・・容量誘電膜、４，１０４・
・・容量プレート、５．１０５・・・シリコン酸化膜、
６．１０６・・・ゲート酸化膜、７・・・多結晶シリコ
ン膜、８，９．１４・・・フォトレジスト膜、１０゜１
１．１０７，１０８・・・ゲート電極、１２，１０９・
・・ソース・ドレイン領域、１３，１１０・・・配線層
間絶縁膜、１５，１１１・・・コンタクトホール、１１
２・・・外部引き出し配線、１６・・・アルミニウム配
線、１７・・・ポリサイド配線。 ２ゲ斗饅揉風 ｌＺソー又・ドレイン領域 〃 りＣデ １ 爾
めに工程順に示した素子の縦断面図、第２図は本発明の
他の実施例を説明するための素子の縦断面図、第３図は
従来の半導体集積回路装置及びその製造方法を説明する
ための従来例の縦断面図である。 １．１０１・・・半導体基板、２，１０２・・・素子分
離酸化膜、３．１０３・・・容量誘電膜、４，１０４・
・・容量プレート、５．１０５・・・シリコン酸化膜、
６．１０６・・・ゲート酸化膜、７・・・多結晶シリコ
ン膜、８，９．１４・・・フォトレジスト膜、１０゜１
１．１０７，１０８・・・ゲート電極、１２，１０９・
・・ソース・ドレイン領域、１３，１１０・・・配線層
間絶縁膜、１５，１１１・・・コンタクトホール、１１
２・・・外部引き出し配線、１６・・・アルミニウム配
線、１７・・・ポリサイド配線。 ２ゲ斗饅揉風 ｌＺソー又・ドレイン領域 〃 りＣデ １ 爾
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の絶縁膜を介して形成されたゲート電
極と、該ゲート電極と自己整合的に形成された不純物領
域とを有するＭＯＳトランジスタの半導体集積回路装置
において、前記ゲート電極の一部の膜厚が他の部分より
薄いことを特徴とする半導体集積回路装置 ２、一導電型を有する半導体基板の主表面にＭＯＳトラ
ンジスタのゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上に多結晶シリコン膜を被着し、これに導電性付与
する工程と、該多結晶シリコン膜でＭＯＳトランジスタ
のゲート電極を形成する工程と、前記半導体基板に前記
ゲート電極と自己整合的に逆導電型の不純物を導入して
ソース・ドレイン領域を形成する工程と、前記ゲート電
極の一部の膜厚を減する工程と、半導体基板の主表面を
被うように配線層間絶縁膜を被着する工程と、前記配線
層間絶縁膜にコンタクトホールを開孔する工程とを含む
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105065A JPS63269564A (ja) | 1987-04-27 | 1987-04-27 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105065A JPS63269564A (ja) | 1987-04-27 | 1987-04-27 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269564A true JPS63269564A (ja) | 1988-11-07 |
Family
ID=14397557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105065A Pending JPS63269564A (ja) | 1987-04-27 | 1987-04-27 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269564A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228881A (en) * | 1975-08-29 | 1977-03-04 | Toko Inc | Silicon gated, field effect semiconductor device |
| JPS61177777A (ja) * | 1985-01-31 | 1986-08-09 | Mitsubishi Electric Corp | 絶縁ゲ−ト電界効果トランジスタ |
-
1987
- 1987-04-27 JP JP62105065A patent/JPS63269564A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228881A (en) * | 1975-08-29 | 1977-03-04 | Toko Inc | Silicon gated, field effect semiconductor device |
| JPS61177777A (ja) * | 1985-01-31 | 1986-08-09 | Mitsubishi Electric Corp | 絶縁ゲ−ト電界効果トランジスタ |
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