JP2002532885A - 出力半導体回路 - Google Patents
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- 239000002800 charge carrier Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
導電型が交互に異なる互いに重なり合う領域(1、3、4、5)からなるIGBTは、パンチスルーに対して寸法決定されており、2つの緩衝層(2、6)を備えている。それによって、構造素子は、対称的に遮断されるようになり、例えば周波数変換器のための半導体回路に適している。
Description
【0001】 本発明は、双方向回路の形成に適したIGBT(絶縁ゲート双極性トランジス
タ)に関する。
タ)に関する。
【0002】 市販のIGBTを用いた場合には、双方向の回路を形成させることができ、こ
の双方向の回路は、全てのIGBTが列をなしてダイオードと接続されることに
より、周波数変換器に使用されている。この場合、ダイオードの通過方向は、I
GBTの接続可能な電流方向と一致している。従って、この回路は、反対方向に
遮断される。しかし、それによって高い通過損失は、許容されるべきである。米
国特許第5608237号明細書には、IGBTからなる双方向の半導体回路が
記載されており、この場合IGBT構造体は、半導体の2つの互いに対向する主
面に接して形成されている。双方向の遮断回路に関連して前記のように提案され
た寸法決定は、NPT構造素子(非パンチスルー)が生じるように選択されてい
る。遮断負荷の下で、構造素子内には、三角形の電界輪郭が形成される。対称的
に遮断する別の構造素子、例えばサイリスタまたはGTOは、同様に非パンチス
ルーによる寸法決定を示す。これは、構造素子の高い厚さを必要とし、それによ
って薄手のパンチスルーによる寸法決定に対して回路損失および通過損失が高ま
る。
の双方向の回路は、全てのIGBTが列をなしてダイオードと接続されることに
より、周波数変換器に使用されている。この場合、ダイオードの通過方向は、I
GBTの接続可能な電流方向と一致している。従って、この回路は、反対方向に
遮断される。しかし、それによって高い通過損失は、許容されるべきである。米
国特許第5608237号明細書には、IGBTからなる双方向の半導体回路が
記載されており、この場合IGBT構造体は、半導体の2つの互いに対向する主
面に接して形成されている。双方向の遮断回路に関連して前記のように提案され
た寸法決定は、NPT構造素子(非パンチスルー)が生じるように選択されてい
る。遮断負荷の下で、構造素子内には、三角形の電界輪郭が形成される。対称的
に遮断する別の構造素子、例えばサイリスタまたはGTOは、同様に非パンチス
ルーによる寸法決定を示す。これは、構造素子の高い厚さを必要とし、それによ
って薄手のパンチスルーによる寸法決定に対して回路損失および通過損失が高ま
る。
【0003】 本発明の課題は、双方向で高い電圧を遮断することができる、簡単に構成され
た回路を記載することである。この課題は、請求項1に記載された特徴を有する
構造素子によって解決される。実施態様は、従属請求項の請求項2の記載から明
らかである。
た回路を記載することである。この課題は、請求項1に記載された特徴を有する
構造素子によって解決される。実施態様は、従属請求項の請求項2の記載から明
らかである。
【0004】 本発明による構造素子の場合、出力半導体回路、例えばIGBTの従来の構造
体にソースコンタクト上で付加的な緩衝層が設けられており、構造素子を遮断す
る運転状態において少なくともソースおよびドレインに印加される高い電圧の範
囲内で、パンチスルーによる寸法決定に相応して半導体内で生じる空間電荷層が
それぞれの緩衝層に到達するまで寸法決定される。パンチスルーによる寸法決定
(構造素子の僅かな厚さ)の利点は、両面に存在する緩衝層によって非パンチス
ルーによる寸法決定(対称的な遮断能の可能性)の利点と組み合わされている。
体にソースコンタクト上で付加的な緩衝層が設けられており、構造素子を遮断す
る運転状態において少なくともソースおよびドレインに印加される高い電圧の範
囲内で、パンチスルーによる寸法決定に相応して半導体内で生じる空間電荷層が
それぞれの緩衝層に到達するまで寸法決定される。パンチスルーによる寸法決定
(構造素子の僅かな厚さ)の利点は、両面に存在する緩衝層によって非パンチス
ルーによる寸法決定(対称的な遮断能の可能性)の利点と組み合わされている。
【0005】 その結果、図において断面で示された実施例につき本発明による構造素子は、
正確に記載される。
正確に記載される。
【0006】 図において、断面図の右側には、IGBT構造体の一部が示されている。第1
のベース領域1は、本質的に基本ドーピング量を備えた半導体によって形成され
ている。この基本ドーピング量は、有利に弱いn−導電性に対するドーピング量
である。自体公知のIGBT構造体に相応して、反対の導電型を示す第2のベー
ス領域4およびエミッタ領域3、5が存在する。これらの領域は、順序通りに垂
直方向に交互に異なる導電型を有する。半導体の上面に到達するまで形成されて
いる第2のベース領域4において、この上面にはチャンネルが形成されており、
このチャンネルは、その上に取り付けられた、有利に絶縁膜によって上面と分離
されたゲート電極Gにより制御されることができる。第2のベース領域4は、有
利にp伝導でドープされたバスタブ部(Wanne)としてn−伝導でドープされた
半導体中に形成されている。このバスタブ部内には、このバスタブ部とは反対の
導電型を示すドープされた領域5(本例の場合には、n伝導)が存在し、この領
域は、第2のベース領域4とも接触するソースコンタクトSと接続されている。
のベース領域1は、本質的に基本ドーピング量を備えた半導体によって形成され
ている。この基本ドーピング量は、有利に弱いn−導電性に対するドーピング量
である。自体公知のIGBT構造体に相応して、反対の導電型を示す第2のベー
ス領域4およびエミッタ領域3、5が存在する。これらの領域は、順序通りに垂
直方向に交互に異なる導電型を有する。半導体の上面に到達するまで形成されて
いる第2のベース領域4において、この上面にはチャンネルが形成されており、
このチャンネルは、その上に取り付けられた、有利に絶縁膜によって上面と分離
されたゲート電極Gにより制御されることができる。第2のベース領域4は、有
利にp伝導でドープされたバスタブ部(Wanne)としてn−伝導でドープされた
半導体中に形成されている。このバスタブ部内には、このバスタブ部とは反対の
導電型を示すドープされた領域5(本例の場合には、n伝導)が存在し、この領
域は、第2のベース領域4とも接触するソースコンタクトSと接続されている。
【0007】 構造素子の裏面には、他のドープされた領域3が存在し、この領域は、第1の
ベース領域1とは反対の導電型を示すエミッタ領域としてドープされており、ド
レインコンタクトDを備えている。自体公知のパンチスルーによる寸法決定の相
応して、半導体の厚さは、非パンチスルーによる寸法決定を有するIGBTと比
較して少なくなるように選択されており、第1のベース領域1と同じ導電型を示
す緩衝層2は、第1のベース領域とドレインコンタクトを備えた領域(p型エミ
ッタ領域)との間に配置されている。この緩衝層2は、有利に1・1012cm −2 〜4・1012cm−2の線量でドープされている(ドーピングプロフィー
ルについての積分)。緩衝層を有する従来の積層構造体とは異なり、構造素子の
遮断運転状態において、電界は、大部分が第1のベース領域1内で低下する。構
造素子の垂直方向での電界の典型的な経過曲線は、ドレインコンタクトがソース
コンタクトに対して正である場合について図の左側に示されている(y−Eグラ
フ図内での実線の曲線)。
ベース領域1とは反対の導電型を示すエミッタ領域としてドープされており、ド
レインコンタクトDを備えている。自体公知のパンチスルーによる寸法決定の相
応して、半導体の厚さは、非パンチスルーによる寸法決定を有するIGBTと比
較して少なくなるように選択されており、第1のベース領域1と同じ導電型を示
す緩衝層2は、第1のベース領域とドレインコンタクトを備えた領域(p型エミ
ッタ領域)との間に配置されている。この緩衝層2は、有利に1・1012cm −2 〜4・1012cm−2の線量でドープされている(ドーピングプロフィー
ルについての積分)。緩衝層を有する従来の積層構造体とは異なり、構造素子の
遮断運転状態において、電界は、大部分が第1のベース領域1内で低下する。構
造素子の垂直方向での電界の典型的な経過曲線は、ドレインコンタクトがソース
コンタクトに対して正である場合について図の左側に示されている(y−Eグラ
フ図内での実線の曲線)。
【0008】 本発明にとって本質的なことは、第1のベース領域1と第2のベース領域4と
の間に存在するもう1つの緩衝層6にあり、この緩衝層は、第1のベース領域1
(半導体の基本ドーピング量)と同じ導電型を示す導電性のためにドープされて
いる。本例でn伝導の他の前記緩衝層6は、ドレインとソースとの間で電圧を極
性変化させた場合に構造素子の垂直方向に電界の経過曲線が生じる程度の高さで
ドープされており、この場合この経過曲線は、原理的にグラフ図において図の左
側に記入された点線の曲線に対応する。この場合、いわばパンチスルーの場合は
、反対方向に関連するものであり、したがってこの構造素子は、高い電圧を双方
向で遮断する。遮断運転状態は、自体公知の方法でゲート電極上でのチャンネル
の制御により、ソースからドレインに向かって開いた運転状態に移行する。従っ
て、本発明によれば、電流方向に回路を現出させた、反対方向に電圧が高くなり
すぎるまで電流を遮断する構造素子が存在する。
の間に存在するもう1つの緩衝層6にあり、この緩衝層は、第1のベース領域1
(半導体の基本ドーピング量)と同じ導電型を示す導電性のためにドープされて
いる。本例でn伝導の他の前記緩衝層6は、ドレインとソースとの間で電圧を極
性変化させた場合に構造素子の垂直方向に電界の経過曲線が生じる程度の高さで
ドープされており、この場合この経過曲線は、原理的にグラフ図において図の左
側に記入された点線の曲線に対応する。この場合、いわばパンチスルーの場合は
、反対方向に関連するものであり、したがってこの構造素子は、高い電圧を双方
向で遮断する。遮断運転状態は、自体公知の方法でゲート電極上でのチャンネル
の制御により、ソースからドレインに向かって開いた運転状態に移行する。従っ
て、本発明によれば、電流方向に回路を現出させた、反対方向に電圧が高くなり
すぎるまで電流を遮断する構造素子が存在する。
【0009】 有利には、半導体の基本ドーピング量は、その他の通常のものよりも若干低く
選択される(例えば、1200VのIGBTについては、60Ωcmの代わりに
90Ωcm)。第1のベース領域1および2つの緩衝層2、6の厚さならびに第
1のベース領域1中および2つの緩衝層2、6中でのドーピング量の高さは、正
確に寸法決定することができ;層のドーピング量および/または厚さが高すぎる
場合には、電荷キャリアのロウィネン倍増(Lawinenmultiplikation)(アバラ
ンシェ効果)に基づいて早期の破損個所が生じ、緩衝層の低すぎるドーピング量
の場合には、遮断されたPNPトランジスタのパンチスルーに基づく破損個所が
生じる。それぞれの実施例に関連する通常の優先形式につき簡単に見出される正
しい寸法決定の場合には、構造素子の厚さは、減少させることができる。更に、
他の緩衝層6は、半導体中でのp伝導でドープされたバスタブ部の下方でこの領
域内での電荷キャリア密度の上昇を生じ、したがって回路の損失は、減少され、
不変の通過損失の際に約30〜40%の改善が可能になる。それによって、対称
的に遮断する1200VのIGBTが実現可能であり、同様に対称的に遮断する
複数のサイリスタまたはGTOが実現可能である。
選択される(例えば、1200VのIGBTについては、60Ωcmの代わりに
90Ωcm)。第1のベース領域1および2つの緩衝層2、6の厚さならびに第
1のベース領域1中および2つの緩衝層2、6中でのドーピング量の高さは、正
確に寸法決定することができ;層のドーピング量および/または厚さが高すぎる
場合には、電荷キャリアのロウィネン倍増(Lawinenmultiplikation)(アバラ
ンシェ効果)に基づいて早期の破損個所が生じ、緩衝層の低すぎるドーピング量
の場合には、遮断されたPNPトランジスタのパンチスルーに基づく破損個所が
生じる。それぞれの実施例に関連する通常の優先形式につき簡単に見出される正
しい寸法決定の場合には、構造素子の厚さは、減少させることができる。更に、
他の緩衝層6は、半導体中でのp伝導でドープされたバスタブ部の下方でこの領
域内での電荷キャリア密度の上昇を生じ、したがって回路の損失は、減少され、
不変の通過損失の際に約30〜40%の改善が可能になる。それによって、対称
的に遮断する1200VのIGBTが実現可能であり、同様に対称的に遮断する
複数のサイリスタまたはGTOが実現可能である。
【図1】 半導体を備えた本発明による構造素子を示す断面と、この構造素子の垂直方向
での電界の典型的な経過曲線を示す略図。
での電界の典型的な経過曲線を示す略図。
1、3、4、5 導電型が交互に異なるドーピング領域、 2 緩衝層、 6
他の緩衝層、 D ドレインコンタクト、 G ゲート電極、 S ソースコ
ンタクト
他の緩衝層、 D ドレインコンタクト、 G ゲート電極、 S ソースコ
ンタクト
Claims (2)
- 【請求項1】 2つの主面の間で導電型が交互に異なる重なり合う4つのド
ープ領域(1、3、4、5)が形成されており、これらの領域の中で 第1のベース領域(1)としての領域が半導体の低い基本ドーピング量を有し、
この第1のベース領域とは反対の導電型を示す他の領域が、第2のベース領域(
4)として主面の一方に到達するまで形成されており、第2のベース領域内に形
成されたチャンネルを制御することができるように、この主面に接して存在する
ゲート電極(G)が備えられており、 残りの2つの領域(3、5)には第2のベース領域とも接触しかつゲート電極と
同じ主面上に取り付けられているソースコンタクト(S)が備えられているかま
たはドレインコンタクト(D)が備えられており、 この場合第1のベース領域(1)とドレインコンタクト(D)を備えた領域との
間には、第1のベース領域と同じ導電型にドープされている他の領域が緩衝層(
2)として存在しており、 構造素子がソースコンタクトからドレインコンタクトへの方向で遮断される運転
状態において、少なくとも電圧が印加された所定の領域内で、第1のベース領域
内に存在する空間電荷層が少なくとも緩衝層(2)に到達するまで形成される程
度に、第1のベース領域(1)が寸法決定されており、緩衝層(2)のドーピン
グの高さが選択されている、半導体を備えた構造素子において、 第1のベース領域(1)と第2のベース領域(4)との間に第1のベース領域と
同じ導電型にドープされている他の緩衝層(6)が存在し、 他の緩衝層(6)のドーピング量の高さは、構造素子がドレインコンタクトから
ソースコンタクトへの方向で反対に印加された電圧の所定の領域内で遮断される
程度に選択されていることを特徴とする、半導体を備えた構造素子。 - 【請求項2】 他の緩衝層(6)のドーピング量の高さは、構造素子がドレ
インコンタクトからドレインコンタクトへの方向で遮断されている運転状態にお
いて、少なくとも電圧が印加された所定の領域内で、第1のベース領域(1)内
に存在する空間電荷層が少なくとも他の緩衝層(6)に到達するまで形成される
ように選択されている、請求項1記載の構造素子。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19856104 | 1998-12-04 | ||
DE19856104.0 | 1998-12-04 | ||
PCT/DE1999/003836 WO2000035021A1 (de) | 1998-12-04 | 1999-12-01 | Leistungshalbleiterschalter |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002532885A true JP2002532885A (ja) | 2002-10-02 |
Family
ID=7890055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000587385A Pending JP2002532885A (ja) | 1998-12-04 | 1999-12-01 | 出力半導体回路 |
Country Status (5)
Country | Link |
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US (1) | US6798040B2 (ja) |
EP (1) | EP1142026B1 (ja) |
JP (1) | JP2002532885A (ja) |
DE (1) | DE59914556D1 (ja) |
WO (1) | WO2000035021A1 (ja) |
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US20040063302A1 (en) * | 2002-09-26 | 2004-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same |
JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
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