JP2765132B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタの製造方法に関す
る。
る。
従来の縦型電界効果トランジスタを第３図の断面図を
用いて説明する。
用いて説明する。
比抵抗が0.01Ω−cm程度のN+半導体基板１上に0.1〜1
0Ω−cm程度でその厚さが５〜50μｍのN-伝導層２を有
し、この表面部に形成された深さ３〜６μｍのＰベース
領域３とこの領域内の一部に形成された深さ約１μｍの
N+型のソース領域４と、このソース領域４内に囲まれて
形成されたP+型で深さ約１μｍのバックゲート領域５を
有し、前記ソース領域４の間の半導体基板上に300〜200
0Å程度の厚さのゲート酸化膜６を介して設けられた厚
さ約5000Å程度のポリシリコンによるゲート電極７を有
し、このゲート電極７と他の電極とショートしないよう
半導体基板上をPSG等の絶縁膜８でおおい、この上から
ソース領域４およびバックゲート領域５にアルミ等の金
属を被着し、これをソース電極９とし、また半導体基板
下部にAuSb等の金属を被着しこれをドレイン電極10とし
た構造となっている。
0Ω−cm程度でその厚さが５〜50μｍのN-伝導層２を有
し、この表面部に形成された深さ３〜６μｍのＰベース
領域３とこの領域内の一部に形成された深さ約１μｍの
N+型のソース領域４と、このソース領域４内に囲まれて
形成されたP+型で深さ約１μｍのバックゲート領域５を
有し、前記ソース領域４の間の半導体基板上に300〜200
0Å程度の厚さのゲート酸化膜６を介して設けられた厚
さ約5000Å程度のポリシリコンによるゲート電極７を有
し、このゲート電極７と他の電極とショートしないよう
半導体基板上をPSG等の絶縁膜８でおおい、この上から
ソース領域４およびバックゲート領域５にアルミ等の金
属を被着し、これをソース電極９とし、また半導体基板
下部にAuSb等の金属を被着しこれをドレイン電極10とし
た構造となっている。
この従来の縦型電界効果トランジスタのソース領域及
びバックゲート領域形成には、以下のような製造方法が
用いられている。
びバックゲート領域形成には、以下のような製造方法が
用いられている。
まず第４図（ａ）に示すように、N+半導体基板１上に
エピタキシャル法によりN-伝導層２を形成し、次でイオ
ン注入法によりＰベース領域３を形成する。次にゲート
酸化膜６を介してポリシリコンからなるゲート電極７を
形成した後、厚さ500Å程度の酸化膜11を形成する。次
でフォトレジスト膜３を塗布法で形成しリソグラフィー
によりバックゲート領域にフォトレジスト膜４を残し、
これをイオン注入のマスクとして使用しソース領域４へ
のイオン注入を行なう。イオン注入はP+イオンを用いド
ーズ量は１〜10×1015cm-2である。
エピタキシャル法によりN-伝導層２を形成し、次でイオ
ン注入法によりＰベース領域３を形成する。次にゲート
酸化膜６を介してポリシリコンからなるゲート電極７を
形成した後、厚さ500Å程度の酸化膜11を形成する。次
でフォトレジスト膜３を塗布法で形成しリソグラフィー
によりバックゲート領域にフォトレジスト膜４を残し、
これをイオン注入のマスクとして使用しソース領域４へ
のイオン注入を行なう。イオン注入はP+イオンを用いド
ーズ量は１〜10×1015cm-2である。
次に第４図（ｂ）に示すように、ソース領域形成後フ
ォトレジスト膜13を除去し、次で1000℃程度のアニール
を行ない注入原子であるＰ原子の活性化を行なう。
ォトレジスト膜13を除去し、次で1000℃程度のアニール
を行ない注入原子であるＰ原子の活性化を行なう。
次に第４図（ｃ）に示すように、フォトレジスト膜13
Aを塗布しリソグラフィーによりバックゲート領域５の
みフォトレジスト膜13Aを除去し、バックゲート領域５
へのイオン注入を行なう。このイオン注入はB+イオンを
用い、ドーズ量は、ソース領域４と同様１〜10×1015cm
-2程度である。
Aを塗布しリソグラフィーによりバックゲート領域５の
みフォトレジスト膜13Aを除去し、バックゲート領域５
へのイオン注入を行なう。このイオン注入はB+イオンを
用い、ドーズ量は、ソース領域４と同様１〜10×1015cm
-2程度である。
次に第４図（ｄ）に示すように、イオン注入後フォト
レジスト膜13Aを除去し、1000℃程度のアニールを行な
い注入原子であるＢ原子の活性化を行なう。
レジスト膜13Aを除去し、1000℃程度のアニールを行な
い注入原子であるＢ原子の活性化を行なう。
このようにしてソース領域４及びバックゲート領域５
を形成する。
を形成する。
上述した従来の縦型電界効果トランジスタの製造方法
では、ソース領域４とバックゲート領域５を形成する工
程で、それぞれ独立したリソグラフィーを行うため、マ
スク合せ時にずれが生じ、その結果ソース領域４とバッ
クゲート領域５の位置がずれるという問題点があった。
では、ソース領域４とバックゲート領域５を形成する工
程で、それぞれ独立したリソグラフィーを行うため、マ
スク合せ時にずれが生じ、その結果ソース領域４とバッ
クゲート領域５の位置がずれるという問題点があった。
ソース・ドレイン間耐圧が100V以下の縦型電界効果ト
ランジスタでは、単位面積当りのチャネル幅を大きくす
ることによりオン状態でのソース・ドレイン間の抵抗を
小さくできる。このためにはセルを縮小化することが重
要である。しかし上記のような問題点があり、マスク合
せ時のずれの量を考慮に入れマージンをとって設計する
必要があるため、セルの縮小化が困難である。
ランジスタでは、単位面積当りのチャネル幅を大きくす
ることによりオン状態でのソース・ドレイン間の抵抗を
小さくできる。このためにはセルを縮小化することが重
要である。しかし上記のような問題点があり、マスク合
せ時のずれの量を考慮に入れマージンをとって設計する
必要があるため、セルの縮小化が困難である。
またこれらのマージンが不十分であると、マスク合せ
時のずれによりバックゲート領域５とソース電極９のコ
ンタクトが十分にとれず、Ｐベース領域３が電気的に浮
いてしまいオープンベースのトランジスタとなる。この
場合ソース・ドレイン間耐圧は、トランジスタで言え
ば、コレクタ・エミッタ間電圧（ベース開放LVCEO）で
決定されることになる。このLVCEOは通常バックゲート
領域５とソース電極９とのコンタクトが十分にとれてい
る場合のソース・ドレイン間耐圧、トランジスタで言え
ばコレクタエミッタ間電圧（ベース短絡BVCES）と比較
して小さくなり、設計通りのソース・ドレイン間耐圧が
得られないという欠点がある。
時のずれによりバックゲート領域５とソース電極９のコ
ンタクトが十分にとれず、Ｐベース領域３が電気的に浮
いてしまいオープンベースのトランジスタとなる。この
場合ソース・ドレイン間耐圧は、トランジスタで言え
ば、コレクタ・エミッタ間電圧（ベース開放LVCEO）で
決定されることになる。このLVCEOは通常バックゲート
領域５とソース電極９とのコンタクトが十分にとれてい
る場合のソース・ドレイン間耐圧、トランジスタで言え
ばコレクタエミッタ間電圧（ベース短絡BVCES）と比較
して小さくなり、設計通りのソース・ドレイン間耐圧が
得られないという欠点がある。
次に縦型電界効果トランジスタをスイッチング電源等
に使用する場合、内蔵ダイオード（Ｎチャネルの場合ド
レインをカソード、ソースをアノードとしたダイオー
ド）を積極的に使用する場合がある。ソース領域４とバ
ックゲート領域５の位置がずれてソース電極９とバック
ゲート領域５のコンタクトが不十分であると、コンタク
ト抵抗の増大によりこの内蔵ダイオードの特性が劣化す
る可能性がある。
に使用する場合、内蔵ダイオード（Ｎチャネルの場合ド
レインをカソード、ソースをアノードとしたダイオー
ド）を積極的に使用する場合がある。ソース領域４とバ
ックゲート領域５の位置がずれてソース電極９とバック
ゲート領域５のコンタクトが不十分であると、コンタク
ト抵抗の増大によりこの内蔵ダイオードの特性が劣化す
る可能性がある。
さらには誘電性負荷を駆動す場合、負荷のインダクタ
ンスＬの逆起電力により、縦型電界効果トランジスタが
破壊する場合がある。この破壊耐量を上げるためにはバ
ックゲート領域５の不純物濃度を高くし、寄生バイポー
ラトランジスタの電流増幅率を下げ、十分にソース電極
９とのコンタクトをとることが重要である。これらの重
要な特性はソース領域４とバックゲート領域５の形成時
のマスク合せ時のずれ量に影響され、ロッド間及びウェ
ーハ間のばらつきは常に生じると考えてよい。
ンスＬの逆起電力により、縦型電界効果トランジスタが
破壊する場合がある。この破壊耐量を上げるためにはバ
ックゲート領域５の不純物濃度を高くし、寄生バイポー
ラトランジスタの電流増幅率を下げ、十分にソース電極
９とのコンタクトをとることが重要である。これらの重
要な特性はソース領域４とバックゲート領域５の形成時
のマスク合せ時のずれ量に影響され、ロッド間及びウェ
ーハ間のばらつきは常に生じると考えてよい。
第１の発明の縦型電界効果トランジスタの製造方法
は、一導電型導体基板に逆導電型ベース領域を形成する
工程と、前記ベース領域の外周部のベース領域と一部重
なる領域にゲート酸化膜を介してゲート電極を形成する
工程と、前記ゲート電極を含む全面に酸化膜と窒化膜と
フォトレジスト膜とを順次形成する工程と、前記ベース
領域内のバックゲート形成領域上の前記フォトレジスト
膜と窒化膜を除去したのち残った窒化膜とフォトレジス
ト膜をマスクとして不純物を導入し逆導電型バックゲー
ト領域を形成する工程と、マスクとした前記フォトレジ
スト膜を除去したのち全面を熱酸化し、前記バックゲー
ト領域の表面に厚い酸化膜を形成す工程と、前記窒化膜
を除去したのち前記厚い酸化膜をマスクとして不純物を
導入し、前記バックゲート領域に接する一導電型ソース
領域を形成する工程とを含んで構成される。
は、一導電型導体基板に逆導電型ベース領域を形成する
工程と、前記ベース領域の外周部のベース領域と一部重
なる領域にゲート酸化膜を介してゲート電極を形成する
工程と、前記ゲート電極を含む全面に酸化膜と窒化膜と
フォトレジスト膜とを順次形成する工程と、前記ベース
領域内のバックゲート形成領域上の前記フォトレジスト
膜と窒化膜を除去したのち残った窒化膜とフォトレジス
ト膜をマスクとして不純物を導入し逆導電型バックゲー
ト領域を形成する工程と、マスクとした前記フォトレジ
スト膜を除去したのち全面を熱酸化し、前記バックゲー
ト領域の表面に厚い酸化膜を形成す工程と、前記窒化膜
を除去したのち前記厚い酸化膜をマスクとして不純物を
導入し、前記バックゲート領域に接する一導電型ソース
領域を形成する工程とを含んで構成される。
また第２の本発明の縦型電界効果トランジスタの製造
方法は、一導電型半導体基板に逆導電型ベース領域を形
成する工程と、前記ベース領域の外周部のベース領域と
一部重なる領域にゲート酸化膜を介してゲート電極を形
成する工程と、前記ゲート電極を含む全面に酸化膜と窒
化膜とを順次形成する工程と、前記窒化膜をパターニン
グし前記ベース領域内のバックゲート形成領域上にのみ
残す工程と、全面に不純物をイオン注入し残された前記
窒化膜の下部に逆導電型バックゲートを形成する工程
と、残された前記窒化膜をマスクとして不純物を導入
し、前記バックゲートに接する一導電型ソース領域を形
成する工程とを含んで構成される。
方法は、一導電型半導体基板に逆導電型ベース領域を形
成する工程と、前記ベース領域の外周部のベース領域と
一部重なる領域にゲート酸化膜を介してゲート電極を形
成する工程と、前記ゲート電極を含む全面に酸化膜と窒
化膜とを順次形成する工程と、前記窒化膜をパターニン
グし前記ベース領域内のバックゲート形成領域上にのみ
残す工程と、全面に不純物をイオン注入し残された前記
窒化膜の下部に逆導電型バックゲートを形成する工程
と、残された前記窒化膜をマスクとして不純物を導入
し、前記バックゲートに接する一導電型ソース領域を形
成する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
まず第１図（ａ）に示すように、従来と同様にしてSi
からなるN+半導体基板１上にエピタキシャル法により厚
さ３〜50μｍのN-伝導層２を形成し、次でこのN-伝導層
２にイオン注入法等により深さ２〜６μｍのＰベース領
域３を形成する。次にこのＰベース領域３の外周部のこ
のＰベース領域と一部重なる領域に、ゲート酸化膜６を
介してポリシリコンからなるゲート電極７に形成する。
次にこのゲート電極７を含む全面に厚さ約300Åの酸化
膜（SiO2膜）11と厚さ1000Å程度のシリコン窒化膜（Si
N膜）12を堆積し、更にフォトレジスト膜13を塗布す
る。
からなるN+半導体基板１上にエピタキシャル法により厚
さ３〜50μｍのN-伝導層２を形成し、次でこのN-伝導層
２にイオン注入法等により深さ２〜６μｍのＰベース領
域３を形成する。次にこのＰベース領域３の外周部のこ
のＰベース領域と一部重なる領域に、ゲート酸化膜６を
介してポリシリコンからなるゲート電極７に形成する。
次にこのゲート電極７を含む全面に厚さ約300Åの酸化
膜（SiO2膜）11と厚さ1000Å程度のシリコン窒化膜（Si
N膜）12を堆積し、更にフォトレジスト膜13を塗布す
る。
次に第１図（ｂ）に示すように、ソリグラフィーによ
りＰベース領域３上の1.5〜3.0μｍ四方のバックゲート
形成領域のみこのフォトレジスト膜13を除去する。次で
このフォトレジスト膜13をマスクとしてホウ素（B+）の
イオン注入を行なう。B+のドーズ量は１〜10×1015cm-2
程度である。次でマスクとしてのフォトレジスト膜13を
除去後、注入原子のＢを活性化するため、1000℃前後の
アニールを行ないバックゲート領域５を形成する。
りＰベース領域３上の1.5〜3.0μｍ四方のバックゲート
形成領域のみこのフォトレジスト膜13を除去する。次で
このフォトレジスト膜13をマスクとしてホウ素（B+）の
イオン注入を行なう。B+のドーズ量は１〜10×1015cm-2
程度である。次でマスクとしてのフォトレジスト膜13を
除去後、注入原子のＢを活性化するため、1000℃前後の
アニールを行ないバックゲート領域５を形成する。
次に第１図（ｃ）に示すように、熱酸化を行なう。こ
の時、バックゲート領域５の上部以外には、SiN膜12が
あり、これが酸化のマスクとなるため、バックゲート領
域５の表面にのみ厚い酸化膜11Aが成長する。この厚い
酸化膜11Aの厚さは3000〜5000Åとする。
の時、バックゲート領域５の上部以外には、SiN膜12が
あり、これが酸化のマスクとなるため、バックゲート領
域５の表面にのみ厚い酸化膜11Aが成長する。この厚い
酸化膜11Aの厚さは3000〜5000Åとする。
次に第１図（ｄ）に示すように、SiN膜12を除去後こ
の厚い酸化膜11Aをマスクとしてリン（Ｐ）のイオン注
入を行なう。Ｐのドーズ量は１〜10×1015cm-2程度であ
る。バックゲート領域５上には厚い酸化膜11Aがあるた
めこの部分にはＰイオンは注入されない。次で注入原子
のＰを活性化するため1000℃程度のアニールを行いバッ
クゲート領域５に接するソース領域４を形成する。
の厚い酸化膜11Aをマスクとしてリン（Ｐ）のイオン注
入を行なう。Ｐのドーズ量は１〜10×1015cm-2程度であ
る。バックゲート領域５上には厚い酸化膜11Aがあるた
めこの部分にはＰイオンは注入されない。次で注入原子
のＰを活性化するため1000℃程度のアニールを行いバッ
クゲート領域５に接するソース領域４を形成する。
以下第１図（ｅ）に示すように、SiO2膜11及び厚い酸
化膜11Aを除去したのち、ソース領域４及びバックゲー
ト領域５上にソース電極９を、そしてN+半導体基板１の
下部にドレイン電極10を形成して縦型電界効果トランジ
スタを完成させる。
化膜11Aを除去したのち、ソース領域４及びバックゲー
ト領域５上にソース電極９を、そしてN+半導体基板１の
下部にドレイン電極10を形成して縦型電界効果トランジ
スタを完成させる。
このようにしてバックゲート領域５とソース領域４形
成を厚い酸化膜11Aを用いセルファライン化することに
より、従来のようにマスク合せ時のずれの不安定要因を
除去でき、十分にバックゲート領域５とソース電極９の
コンタクトがとれて、前述した従来の問題点を解説する
ことができる。また、ロット間及びウェーハ間において
もマスク合せ時のずれを考慮しないでよいことから、常
に安定した特性を示す素子が得られる。さらに、プロセ
ス条件の最適化によりセルを縮小化することができ、単
位面積当りのチャンネル幅を大きくし、特性を向上させ
ることが可能となる。
成を厚い酸化膜11Aを用いセルファライン化することに
より、従来のようにマスク合せ時のずれの不安定要因を
除去でき、十分にバックゲート領域５とソース電極９の
コンタクトがとれて、前述した従来の問題点を解説する
ことができる。また、ロット間及びウェーハ間において
もマスク合せ時のずれを考慮しないでよいことから、常
に安定した特性を示す素子が得られる。さらに、プロセ
ス条件の最適化によりセルを縮小化することができ、単
位面積当りのチャンネル幅を大きくし、特性を向上させ
ることが可能となる。
第２図（ａ），（ｂ）は本発明の第２の実施例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
まず第２図（ａ）に示すように、第１の実施例と同様
にN+半導体基板１上にN-伝導層２とＰベース領域３を形
成し、次でこのＰベース領域３の外周部にゲート酸化膜
６を介してゲート電極７を形成する。次で全面に厚さ30
0Å程度のSiO2膜11と、厚さ1000Å程度のSiN膜12を堆積
し、リソグラフィーによりバックゲート形成領域上のみ
にSiN膜12を残す。その後B+イオンを用い100keV以上の
加速電圧によって１×1014cm-2程度のドーズ量でイオン
注入を行なう。この時B+イオンはSiN膜12をつきぬけバ
ックゲート形成領域にまで達する。次で1100℃程度のア
ニールを行ない注入原子を活性化させ、SiN膜12の下部
にバックゲート領域5Aを形成する。
にN+半導体基板１上にN-伝導層２とＰベース領域３を形
成し、次でこのＰベース領域３の外周部にゲート酸化膜
６を介してゲート電極７を形成する。次で全面に厚さ30
0Å程度のSiO2膜11と、厚さ1000Å程度のSiN膜12を堆積
し、リソグラフィーによりバックゲート形成領域上のみ
にSiN膜12を残す。その後B+イオンを用い100keV以上の
加速電圧によって１×1014cm-2程度のドーズ量でイオン
注入を行なう。この時B+イオンはSiN膜12をつきぬけバ
ックゲート形成領域にまで達する。次で1100℃程度のア
ニールを行ない注入原子を活性化させ、SiN膜12の下部
にバックゲート領域5Aを形成する。
次に第２図（ｂ）に示すように、ソース領域を形成す
るためAs+イオンを用い、加速電圧は50keV以下で５〜10
×1015cm-2程度のドーズ量でイオン注入を行なう。この
時As+イオンはソース形成領域には注入されるが、バッ
クゲート領域5AにはSiN膜12がマスクとなるため、入ら
ない。次で1000℃程度のアニールを行ないAs原子を活性
化し、バックゲート領域5Aに接するソース領域4Aを形成
する。
るためAs+イオンを用い、加速電圧は50keV以下で５〜10
×1015cm-2程度のドーズ量でイオン注入を行なう。この
時As+イオンはソース形成領域には注入されるが、バッ
クゲート領域5AにはSiN膜12がマスクとなるため、入ら
ない。次で1000℃程度のアニールを行ないAs原子を活性
化し、バックゲート領域5Aに接するソース領域4Aを形成
する。
この第２の実施例においてもバックゲート領域5Aとソ
ース領域4Aがセルファラインで形成されるため、従来の
マスク合せ時のずれを防止し不安定要因を排除できる。
ース領域4Aがセルファラインで形成されるため、従来の
マスク合せ時のずれを防止し不安定要因を排除できる。
以上説明したように本発明は、バックゲート領域とソ
ース領域とをセルファライン技術を用いて形成すること
により、バックゲート領域とソース電極とのコンタクト
が十分にとれるため、ばらつきの少ない安定した特性を
有し、さらにセルの縮小化が可能な縦型電界効果トラン
ジスタが得られるという効果がある。
ース領域とをセルファライン技術を用いて形成すること
により、バックゲート領域とソース電極とのコンタクト
が十分にとれるため、ばらつきの少ない安定した特性を
有し、さらにセルの縮小化が可能な縦型電界効果トラン
ジスタが得られるという効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図及び第４図
は従来の例を説明するための半導体チップの断面図であ
る。 １……N+半導体基板、２……N-伝導層、３……Ｐベース
領域、４……ソース領域、5,5A……バックゲート領域、
６……ゲート酸化膜、７……ゲート電極、８……絶縁
膜、９……ソース電極、10……ドレイン電極、11……Si
O2膜、11A……厚い酸化膜、12……SiN膜、13,13A……フ
ォトレジスト膜。
明するための半導体チップの断面図、第３図及び第４図
は従来の例を説明するための半導体チップの断面図であ
る。 １……N+半導体基板、２……N-伝導層、３……Ｐベース
領域、４……ソース領域、5,5A……バックゲート領域、
６……ゲート酸化膜、７……ゲート電極、８……絶縁
膜、９……ソース電極、10……ドレイン電極、11……Si
O2膜、11A……厚い酸化膜、12……SiN膜、13,13A……フ
ォトレジスト膜。
Claims (2)
- 【請求項１】一導電型半導体基板に逆導電型ベース領域
を形成する工程と、前記ベース領域の外周部のベース領
域と一部重なる領域にゲート酸化膜を介してゲート電極
を形成する工程と、前記ゲート電極を含む全面に酸化膜
と窒化膜とフォトレジスト膜とを順次形成する工程と、
前記ベース領域内のバックゲート形成領域上の前記フォ
トレジスト膜と窒化膜を除去したのち残った窒化膜とフ
ォトレジスト膜をマスクとして不純物を導入し逆導電型
バックゲート領域を形成する工程と、マスクとした前記
フォトレジスト膜を除去したのち全面を熱酸化し、前記
バックゲート領域の表面に厚い酸化膜を形成する工程
と、前記窒化膜を除去したのち前記厚い酸化膜をマスク
として不純物を導入し、前記バックゲート領域に接する
一導電型ソース領域を形成する工程とを含むことを特徴
とする縦型電界効果トランジスタの製造方法。 - 【請求項２】一導電型半導体基板に逆導電型ベース領域
を形成する工程と、前記ベース領域の外周部のベース領
域と一部重なる領域にゲート酸化膜を介してゲート電極
を形成する工程と、前記ゲート電極を含む全面に酸化膜
と窒化膜とを順次形成する工程と、前記窒化膜をパター
ニングし前記ベース領域内のバックゲート形成領域上に
のみ残す工程と、全面に不純物をイオン注入し残された
前記窒化膜の下部に逆同導電バックゲートを形成する工
程と、残された前記窒化膜をマスクとして不純物を導入
し、前記バックゲートに接する一導電型ソース領域を形
成する工程とを含むことを特徴とする縦型電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315776A JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315776A JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175643A JPH03175643A (ja) | 1991-07-30 |
| JP2765132B2 true JP2765132B2 (ja) | 1998-06-11 |
Family
ID=18069412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315776A Expired - Lifetime JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765132B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69523576D1 (de) * | 1995-06-16 | 2001-12-06 | St Microelectronics Srl | Verfahren zur Herstellung einer Halbleiteranordnung mit selbstjustiertem Polycid |
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
-
1989
- 1989-12-04 JP JP1315776A patent/JP2765132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175643A (ja) | 1991-07-30 |
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