JPH03175643A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH03175643A JPH03175643A JP1315776A JP31577689A JPH03175643A JP H03175643 A JPH03175643 A JP H03175643A JP 1315776 A JP1315776 A JP 1315776A JP 31577689 A JP31577689 A JP 31577689A JP H03175643 A JPH03175643 A JP H03175643A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関する
。
。
従来の縦型電界効果トランジスタを第３図の断面図を用
いて説明する。
いて説明する。
比抵抗が０．０１Ω−ｃｍ程度のＮ＋半導体基板１上に
０．１〜１０Ω−ｃｍ程度でその厚さが５〜５０μｍの
Ｎ−伝導層２を有し、この表面部に形成された深さ３〜
６μ■１のＰベース領域３とこの頭域内の一部に形成さ
れた深さ約１μｍのＮ＋型のソース領域４と、このソー
ス領域４内に囲まれて形成されたＰ＋をで深さ約１μｍ
のバックゲート領域５を有し、前記ソース領域４の間の
半導体基板上に３００〜２００ＯＡ程度の厚さのゲート
酸化膜６を介して設けられた厚さ約５０００人程度のポ
リシリコンによるゲート電極７を有し、このゲート電＠
１７と他の電極とショートしないよう半導体基板上をＰ
ＳＧ等の絶縁膜８でおおい、この上からソース領域４お
よびバックゲート領域５にアルミ等の金属を被着し、こ
れをソース電極つとし、また半導体基板下部にＡｕＳｂ
等の金属を被着しこれをトレイン電極１０とした椙造と
なっている。
０．１〜１０Ω−ｃｍ程度でその厚さが５〜５０μｍの
Ｎ−伝導層２を有し、この表面部に形成された深さ３〜
６μ■１のＰベース領域３とこの頭域内の一部に形成さ
れた深さ約１μｍのＮ＋型のソース領域４と、このソー
ス領域４内に囲まれて形成されたＰ＋をで深さ約１μｍ
のバックゲート領域５を有し、前記ソース領域４の間の
半導体基板上に３００〜２００ＯＡ程度の厚さのゲート
酸化膜６を介して設けられた厚さ約５０００人程度のポ
リシリコンによるゲート電極７を有し、このゲート電＠
１７と他の電極とショートしないよう半導体基板上をＰ
ＳＧ等の絶縁膜８でおおい、この上からソース領域４お
よびバックゲート領域５にアルミ等の金属を被着し、こ
れをソース電極つとし、また半導体基板下部にＡｕＳｂ
等の金属を被着しこれをトレイン電極１０とした椙造と
なっている。
この従来の縦型電界効果トランジスタのソース領域及び
バックゲート領域形成には、以下のような製造方法が用
いられている。
バックゲート領域形成には、以下のような製造方法が用
いられている。
まず第４図（ａ＞に示すように、Ｎ＋半導体基板］上に
エピタキシャル法によりＮ−伝導層２を形成し、次でイ
オン注入法によりＰベース領域３を形成する。次にゲー
ト酸化膜６を介してポリシリコンからなるゲート電極７
を形成した後、厚さ５００Å程度の酸化膜１１を形成す
る。次でフォトレジスト膜３を塗布法で形成しリソグラ
フィーによりバックゲート領域にフォトレジスト膜１１
を残し、これをイオン注入のマスクとして使用しソース
領域４へのイオン注入を行なう。イオン注入はＰ＋イオ
ンを用いドーズ量は１〜１０×１０１５ＣＩｌｌ−２で
ある。
エピタキシャル法によりＮ−伝導層２を形成し、次でイ
オン注入法によりＰベース領域３を形成する。次にゲー
ト酸化膜６を介してポリシリコンからなるゲート電極７
を形成した後、厚さ５００Å程度の酸化膜１１を形成す
る。次でフォトレジスト膜３を塗布法で形成しリソグラ
フィーによりバックゲート領域にフォトレジスト膜１１
を残し、これをイオン注入のマスクとして使用しソース
領域４へのイオン注入を行なう。イオン注入はＰ＋イオ
ンを用いドーズ量は１〜１０×１０１５ＣＩｌｌ−２で
ある。
次に第４図（ｂ）に示すように、ソース領域形成後フォ
トレジスト膜１３を除去し、次で１０００℃程度のアニ
ールを行ない注入原子であるＦ）原子の活性化を行なう
。
トレジスト膜１３を除去し、次で１０００℃程度のアニ
ールを行ない注入原子であるＦ）原子の活性化を行なう
。
次に第４図（ｃ）に示すように、フォトレジスト１１！
１３Ａを塗布しリソグラフィーによりバックケート領域
５のみフォトレジストＩＬＫＩ ３Ａを除去し、バラフ
ケ−１・領域５へのイオン注入を行なう。このイオン注
入はＢ＋イオンを用い、ドーズ量は、ソース領域４と同
様］・〜１０ Ｘ １０１５ｃｍ−２程度である。
１３Ａを塗布しリソグラフィーによりバックケート領域
５のみフォトレジストＩＬＫＩ ３Ａを除去し、バラフ
ケ−１・領域５へのイオン注入を行なう。このイオン注
入はＢ＋イオンを用い、ドーズ量は、ソース領域４と同
様］・〜１０ Ｘ １０１５ｃｍ−２程度である。
次に第４図（ｄ）に示すように、イオン注入後フォトレ
ジスト膜１３Ａを除去し、１０００ ’Ｃ程度のアニー
ルを行ない注入原子であるＢ原子の活性化を行なう。
ジスト膜１３Ａを除去し、１０００ ’Ｃ程度のアニー
ルを行ない注入原子であるＢ原子の活性化を行なう。
このようにしてソース領域４及びバックゲート領域５を
形成する。
形成する。
上述した従来の縦型電界効果トランジスタの製造方法で
は、ソース領域４とバックゲート領域５を形成する工程
で、それぞれ独立したリソグラフィーを行うため、マス
ク合せ時にずれが生じ、その結果ソース領域４とバック
ゲート領域５の位置がずれるという問題点があった。
は、ソース領域４とバックゲート領域５を形成する工程
で、それぞれ独立したリソグラフィーを行うため、マス
ク合せ時にずれが生じ、その結果ソース領域４とバック
ゲート領域５の位置がずれるという問題点があった。
ソース・ドレイン間耐圧が１００Ｖ以下の縦型電界効果
トランジスタでは、単位面積当りのチャネル幅を大きく
することによりオン状態でのソース・トレイン間の抵抗
を小さくできる。このためにはセルを縮小化することが
重要である。しかし上記のような問題点があり、マスク
合せ時のずれの量を考慮に入れマージンをとって設計す
る必要があるため、セルの縮小化が困難である。
トランジスタでは、単位面積当りのチャネル幅を大きく
することによりオン状態でのソース・トレイン間の抵抗
を小さくできる。このためにはセルを縮小化することが
重要である。しかし上記のような問題点があり、マスク
合せ時のずれの量を考慮に入れマージンをとって設計す
る必要があるため、セルの縮小化が困難である。
またこれらのマージンが不十分であると、マスク合せ時
のずれによりバラフケ−１・領域５とソース電極９のコ
ンタクトが十分にとれず、Ｆ）ベース領域３が電気的に
浮いてしまいオープンベースのトランジスタとなる。こ
の場合ソース・ドレイン間耐圧は、トランジスタで言え
ば、コレクタ・エミッタ間電圧〈ベース開放ＬＶＣＥＯ
）で決定されることになる。このＬＶＣＥＯは通常バッ
クゲート領Ｊ！１ｌｉ５とソース電極９とのコンタクト
が十分にとれている場合のソース・トレイン間耐圧、ト
ランジスタで言えばコレクタ エミッタ間電圧（べ一ス
短絡ＢＶＣＥＳ）と比較して小さくなり、設計通りのソ
ース・トレイン間耐圧が得られないという欠点がある。
のずれによりバラフケ−１・領域５とソース電極９のコ
ンタクトが十分にとれず、Ｆ）ベース領域３が電気的に
浮いてしまいオープンベースのトランジスタとなる。こ
の場合ソース・ドレイン間耐圧は、トランジスタで言え
ば、コレクタ・エミッタ間電圧〈ベース開放ＬＶＣＥＯ
）で決定されることになる。このＬＶＣＥＯは通常バッ
クゲート領Ｊ！１ｌｉ５とソース電極９とのコンタクト
が十分にとれている場合のソース・トレイン間耐圧、ト
ランジスタで言えばコレクタ エミッタ間電圧（べ一ス
短絡ＢＶＣＥＳ）と比較して小さくなり、設計通りのソ
ース・トレイン間耐圧が得られないという欠点がある。
次に縦型電界効果トランジスタをスイッチング電源等に
使用するＪ’ｗ 汗、内蔵ダイオード〈Ｎチャネルの場
合トレインをカッ−）へ、ソースをアノードとしたダイ
オード）を積極的に使用する場合がある。ソース領域４
とバックゲート領域５の位置かずれてソース電極つとバ
ックゲート領域５のコンタク１〜が不十分であると、コ
ンタクト抵抗の増大によりこの内蔵ダイオードの特性が
劣化する可能性がある。
使用するＪ’ｗ 汗、内蔵ダイオード〈Ｎチャネルの場
合トレインをカッ−）へ、ソースをアノードとしたダイ
オード）を積極的に使用する場合がある。ソース領域４
とバックゲート領域５の位置かずれてソース電極つとバ
ックゲート領域５のコンタク１〜が不十分であると、コ
ンタクト抵抗の増大によりこの内蔵ダイオードの特性が
劣化する可能性がある。
さらには請電性負荷を駆動す場合、負荷のインダクタン
スＬの逆起電力により、縦型電界効果トランジスタが破
壊する場合がある。この破壊耐量を上げるためにはバッ
クゲート領域５の不純物濃度を高くし、寄生バイポーラ
トランジスタの電流増幅率を下げ、十分にソース電極９
とのコンタクトをとることが重要である。これらの重要
な特性はソース領域４とバックゲート領域５の形成時の
マスク合せ時のずれ量に影響され、ロット間及びウェー
ハ間のばらつきは常に生じると考えてよい。
スＬの逆起電力により、縦型電界効果トランジスタが破
壊する場合がある。この破壊耐量を上げるためにはバッ
クゲート領域５の不純物濃度を高くし、寄生バイポーラ
トランジスタの電流増幅率を下げ、十分にソース電極９
とのコンタクトをとることが重要である。これらの重要
な特性はソース領域４とバックゲート領域５の形成時の
マスク合せ時のずれ量に影響され、ロット間及びウェー
ハ間のばらつきは常に生じると考えてよい。
第１の発明の縦型電界効果トランジスタの製造方法は、
一導電型半導体基板に逆導電型ベース領域を形成する工
程と、前記ベース領域の外周部のベース領域と一部重な
る領域にゲート酸（ヒ膜を介してゲート電極を形成する
工程と、前記グー１〜′、電極を含む全面に酸化膜と窒
化膜とフォ）ヘレジスト膜とを順次形成する工程と、前
記ベース領域内のバックゲート形成領域上の前記フォＩ
・レジスト膜と窒化膜を除去したのち残った窒化膜とフ
ォトレジスト膜をマスクとして不純物を尋人し通導を型
バックゲート領域を形成する工程と、マスクとした前記
フォトレジスト膜を除去したのち全面を熟成化し、前記
バックゲート領域の表面に厚い酸化膜を形成する工程と
、前記窒化膜を除去したのち前記厚い酸化膜をマスクと
して不純物を導入し、前記バックゲート領域に接する一
導電型ソース０ｊ１域を形成する工程とを含んで構成さ
れる。
一導電型半導体基板に逆導電型ベース領域を形成する工
程と、前記ベース領域の外周部のベース領域と一部重な
る領域にゲート酸（ヒ膜を介してゲート電極を形成する
工程と、前記グー１〜′、電極を含む全面に酸化膜と窒
化膜とフォ）ヘレジスト膜とを順次形成する工程と、前
記ベース領域内のバックゲート形成領域上の前記フォＩ
・レジスト膜と窒化膜を除去したのち残った窒化膜とフ
ォトレジスト膜をマスクとして不純物を尋人し通導を型
バックゲート領域を形成する工程と、マスクとした前記
フォトレジスト膜を除去したのち全面を熟成化し、前記
バックゲート領域の表面に厚い酸化膜を形成する工程と
、前記窒化膜を除去したのち前記厚い酸化膜をマスクと
して不純物を導入し、前記バックゲート領域に接する一
導電型ソース０ｊ１域を形成する工程とを含んで構成さ
れる。
また第２の本発明の縦型電界効果トランジスタの製造方
法は、一導電型半導体基板に逆導電型ベース領域を形成
する工程と、前記ベース領域の外周部のベース領域と一
部重なる領域にゲート酸化１漢を介してゲート電極を形
成する工程と、前記ゲート電極を含む全面に酸化膜と窒
化膜とを順次形成する工程と、前記窒化１模をパターニ
ングし前記ベース領域内のバックゲート形成領域上にの
み残す工程と、全面に不純物をイオン注入し残された前
記窒化膜の下部に逆くダミ２Ｗバツクゲートを形成する
工程と、残された前記窒化膜をマスクとして不純物を導
入し、前記バックゲートに接する一導電型ソース領域を
形成する工程とを含んで構成される。
法は、一導電型半導体基板に逆導電型ベース領域を形成
する工程と、前記ベース領域の外周部のベース領域と一
部重なる領域にゲート酸化１漢を介してゲート電極を形
成する工程と、前記ゲート電極を含む全面に酸化膜と窒
化膜とを順次形成する工程と、前記窒化１模をパターニ
ングし前記ベース領域内のバックゲート形成領域上にの
み残す工程と、全面に不純物をイオン注入し残された前
記窒化膜の下部に逆くダミ２Ｗバツクゲートを形成する
工程と、残された前記窒化膜をマスクとして不純物を導
入し、前記バックゲートに接する一導電型ソース領域を
形成する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第１図＜ａ）に示すように、従来と同様にしてＳｉ
からなるＮ＋半導体基板１上にエピタキシャル法により
厚さ３〜５０μｍのＮ−（ｉ導層２を形成し、次でこの
Ｎ−伝導層２にイオン注入法等により深さ２〜６μｍの
Ｐベース領域３を形成する。次にこのＰベース領域３の
外周部のこのＰベース領域と一部重なる領域に、ゲート
酸（ヒ膜６を介してポリシリコンからなるゲート電極７
を形成する。次にこのゲート電極７を含む全面に／’Ｘ
さ約３０ＯＡの酸化膜（Ｓｉ０２膜）１１と厚さ１００
０人程度のシリコン窒化膜（ＳｉＮ膜〉１２を堆積し、
更にフォトレジスト膜１３を塗布する。
からなるＮ＋半導体基板１上にエピタキシャル法により
厚さ３〜５０μｍのＮ−（ｉ導層２を形成し、次でこの
Ｎ−伝導層２にイオン注入法等により深さ２〜６μｍの
Ｐベース領域３を形成する。次にこのＰベース領域３の
外周部のこのＰベース領域と一部重なる領域に、ゲート
酸（ヒ膜６を介してポリシリコンからなるゲート電極７
を形成する。次にこのゲート電極７を含む全面に／’Ｘ
さ約３０ＯＡの酸化膜（Ｓｉ０２膜）１１と厚さ１００
０人程度のシリコン窒化膜（ＳｉＮ膜〉１２を堆積し、
更にフォトレジスト膜１３を塗布する。
次に第１図（ｂ）に示すように、リソグラフィーにより
Ｐベース領域３上の１ 、５〜３ 、 Ｏ）ｔ ｍ四方
のバックゲート形成領域のみこのフォトレジスト膜１３
を除去する。次でこのフォトレジスト膜１３をマスクと
してホウ素（Ｂ＋〉のイオン注入を行なう。Ｂ１のドー
ズ量は１〜ｌ０ＸＩＯ”Ｃｌ０−２程度である。次でマ
スクとしてのフォトレジスト膜１３を除去後、注入原子
のＢを活性化するため、１０００℃前後のアニールを行
ないバックゲ−１・領域５を形成する。
Ｐベース領域３上の１ 、５〜３ 、 Ｏ）ｔ ｍ四方
のバックゲート形成領域のみこのフォトレジスト膜１３
を除去する。次でこのフォトレジスト膜１３をマスクと
してホウ素（Ｂ＋〉のイオン注入を行なう。Ｂ１のドー
ズ量は１〜ｌ０ＸＩＯ”Ｃｌ０−２程度である。次でマ
スクとしてのフォトレジスト膜１３を除去後、注入原子
のＢを活性化するため、１０００℃前後のアニールを行
ないバックゲ−１・領域５を形成する。
次に第１図（Ｃ）に示すように、熱酸化を行なう。この
時、バックターｌ−領域５の上部以外には、ＳｉＮ膜１
膜内２り、これが酸化のマスクとなるため、バックゲー
ト領域５の表面にのみ厚い酸化膜１１Ａが成長する。こ
の厚い酸化膜１１Ａの厚さは３０００〜５０００人とす
る。
時、バックターｌ−領域５の上部以外には、ＳｉＮ膜１
膜内２り、これが酸化のマスクとなるため、バックゲー
ト領域５の表面にのみ厚い酸化膜１１Ａが成長する。こ
の厚い酸化膜１１Ａの厚さは３０００〜５０００人とす
る。
次に第１図（ｄ）に示すように、ＳｉＮ膜１膜内２去後
この厚い酸化膜１１Ａをマスクとしてリン（Ｐ）のイオ
ン注入を行なう９Ｐのドーズ量は１〜ｌ Ｏｘ １０１
５ｃｍ−２程度である。バックゲート領域５上には厚い
酸化膜］、ＬＡがあるためこの部分にはＰイオンは注入
されない。次で注入原子のＰを活性化するため１０００
℃程度のアニールを行いバックゲート領域５に接するソ
ース領域４を形成する。
この厚い酸化膜１１Ａをマスクとしてリン（Ｐ）のイオ
ン注入を行なう９Ｐのドーズ量は１〜ｌ Ｏｘ １０１
５ｃｍ−２程度である。バックゲート領域５上には厚い
酸化膜］、ＬＡがあるためこの部分にはＰイオンは注入
されない。次で注入原子のＰを活性化するため１０００
℃程度のアニールを行いバックゲート領域５に接するソ
ース領域４を形成する。
以下第１図（ｅ）に示すように、Ｓ ｉ ０２膜１１及
び厚い酸化膜１１Ａを除去したのち、ソース領域４及び
バックゲート領域５上にソース電極９を、そしてＮ＋半
導体基板１の下部にドレイン電ｆｌ！１ｉｌｏを形成し
て縦型電界効果トランジスタを完成させる。
び厚い酸化膜１１Ａを除去したのち、ソース領域４及び
バックゲート領域５上にソース電極９を、そしてＮ＋半
導体基板１の下部にドレイン電ｆｌ！１ｉｌｏを形成し
て縦型電界効果トランジスタを完成させる。
このようにしてバックグー１〜領域５とソース頭載４形
成を厚い酸化膜１１Ａを用いセルファライン化すること
により、従来のようにマスク合せ時のずれの不安定要因
を除去でき、十分にバックゲート領域５とソース電極９
のコンタクトがとれて、前述した従来の問題点を解説す
ることができる。また、ロッＩ・間及びウェーハ間にお
いてもマスク合せ時のずれを考慮しないでよいことから
、常に安定した特性を示す素子が得られる。さらに、プ
ロセス条件の最適化によりセルを縮小化することができ
、単位面積当りのチャネル幅を大きくし、特性を向上さ
せることが可能となる。
成を厚い酸化膜１１Ａを用いセルファライン化すること
により、従来のようにマスク合せ時のずれの不安定要因
を除去でき、十分にバックゲート領域５とソース電極９
のコンタクトがとれて、前述した従来の問題点を解説す
ることができる。また、ロッＩ・間及びウェーハ間にお
いてもマスク合せ時のずれを考慮しないでよいことから
、常に安定した特性を示す素子が得られる。さらに、プ
ロセス条件の最適化によりセルを縮小化することができ
、単位面積当りのチャネル幅を大きくし、特性を向上さ
せることが可能となる。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第２図（ａ）に示すように、第１の実施例と同様に
Ｎ＋半導体基板１上にＮ−伝導層２とＰベース領域３を
形成し、次でこのＰベース領域３の外周部にゲート酸化
膜６を介してゲート電極７を形成する。次で全面に厚さ
３００人程度のＳ ｉ ０２ Ｊ摸１１と、厚さ１００
０人程度のＳｉＮ膜１膜内２積し、リソグラフィーによ
りバックデー１−形成領域上のみにＳｉＮ膜１膜内２す
。その後Ｂ＋イオンを用い１００ｋｅＶ以上の加速電圧
によってＩ Ｘ １０ ”ｃｍ−２程度のドーズ量でイ
オン注入を行なう。この時Ｂ＋イオンはＳｉＮ膜１膜内
２きぬけバックゲート形成領域にまで達する。
Ｎ＋半導体基板１上にＮ−伝導層２とＰベース領域３を
形成し、次でこのＰベース領域３の外周部にゲート酸化
膜６を介してゲート電極７を形成する。次で全面に厚さ
３００人程度のＳ ｉ ０２ Ｊ摸１１と、厚さ１００
０人程度のＳｉＮ膜１膜内２積し、リソグラフィーによ
りバックデー１−形成領域上のみにＳｉＮ膜１膜内２す
。その後Ｂ＋イオンを用い１００ｋｅＶ以上の加速電圧
によってＩ Ｘ １０ ”ｃｍ−２程度のドーズ量でイ
オン注入を行なう。この時Ｂ＋イオンはＳｉＮ膜１膜内
２きぬけバックゲート形成領域にまで達する。
次で１１００℃程度のアニールを行ない注入原子を活性
化させ、ＳｉＮ膜１膜内２部にバックグー１−領域５Ａ
を形成する。
化させ、ＳｉＮ膜１膜内２部にバックグー１−領域５Ａ
を形成する。
次に第２図（１））に示すように、ソース領域を形成す
るためＡｓ＋イオを用い、加速電圧は５０ｋｅＶ以下で
５〜１０×１０１５ＣＩＩ＋−２程度のドーズ量でイオ
ン注入を行なう。この時Ａｓ＋イオンはソース形成領域
には注入されるが、バックゲート領域５Ａには５ｉＮＩ
ＩＱ１２がマスクとなるため、入らない０次で】０００
℃程度のアニールを行ないＡｓ原子を活性化し、バック
ゲ−１・領域５Ａに接するソース領域４Ａを形成する。
るためＡｓ＋イオを用い、加速電圧は５０ｋｅＶ以下で
５〜１０×１０１５ＣＩＩ＋−２程度のドーズ量でイオ
ン注入を行なう。この時Ａｓ＋イオンはソース形成領域
には注入されるが、バックゲート領域５Ａには５ｉＮＩ
ＩＱ１２がマスクとなるため、入らない０次で】０００
℃程度のアニールを行ないＡｓ原子を活性化し、バック
ゲ−１・領域５Ａに接するソース領域４Ａを形成する。
この第２の実施例においてもバックゲート領域５Ａとソ
ース領域４Ａがセルファラインで形成されるため、従来
のマスク合せ時のずれを防止し不安定要因を排除できる
。
ース領域４Ａがセルファラインで形成されるため、従来
のマスク合せ時のずれを防止し不安定要因を排除できる
。
以上説明したように本発明は、バックゲート領域とソー
ス領域とをセルファライン技術を用いて形成することに
より、バックゲ−１・領域とソース電極とのコンタクト
が十分にとれるため、ばらつきの少ない安定した特性を
有し、さらにセルの縮小化が可能な縦型電界効果トラン
ジスタが得られるという効果がある。
ス領域とをセルファライン技術を用いて形成することに
より、バックゲ−１・領域とソース電極とのコンタクト
が十分にとれるため、ばらつきの少ない安定した特性を
有し、さらにセルの縮小化が可能な縦型電界効果トラン
ジスタが得られるという効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図及び第４図
は従来の例を説明するための半導体チップの断面図であ
る。 １・・・Ｎ＋半導体基板、２・・・Ｎ−伝導層、３・・
・Ｐベース領域、４・・・ソース領域、５，５Ａ・・・
バックゲート領域、６・・・ゲート酸化膜、７・・・ゲ
ート電極、８・・・絶縁膜、９・・・ソース電極、１０
・・・ドレイン電極、１１・・・５ｉ０２膜、ＩＩＡ・
・・厚い酸化膜、１２・・・ＳｉＮ膜、１３．１３Ａ・
・・フォトレジスト膜。
明するための半導体チップの断面図、第３図及び第４図
は従来の例を説明するための半導体チップの断面図であ
る。 １・・・Ｎ＋半導体基板、２・・・Ｎ−伝導層、３・・
・Ｐベース領域、４・・・ソース領域、５，５Ａ・・・
バックゲート領域、６・・・ゲート酸化膜、７・・・ゲ
ート電極、８・・・絶縁膜、９・・・ソース電極、１０
・・・ドレイン電極、１１・・・５ｉ０２膜、ＩＩＡ・
・・厚い酸化膜、１２・・・ＳｉＮ膜、１３．１３Ａ・
・・フォトレジスト膜。
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板に逆導電型ベース領域を形成す
る工程と、前記ベース領域の外周部のベース領域と一部
重なる領域にゲート酸化膜を介してゲート電極を形成す
る工程と、前記ゲート電極を含む全面に酸化膜と窒化膜
とフォトレジスト膜とを順次形成する工程と、前記ベー
ス領域内のバックゲート形成領域上の前記フォトレジス
ト膜と窒化膜を除去したのち残った窒化膜とフォトレジ
スト膜をマスクとして不純物を導入し逆導電型バックゲ
ート領域を形成する工程と、マスクとした前記フォトレ
ジスト膜を除去したのち全面を熱酸化し、前記バックゲ
ート領域の表面に厚い酸化膜を形成する工程と、前記窒
化膜を除去したのち前記厚い酸化膜をマスクとして不純
物を導入し、前記バックゲート領域に接する一導電型ソ
ース領域を形成する工程とを含むことを特徴とする縦型
電界効果トランジスタの製造方法。 ２、一導電型半導体基板に逆導電型ベース領域を形成す
る工程と、前記ベース領域の外周部のベース領域と一部
重なる領域にゲート酸化膜を介してゲート電極を形成す
る工程と、前記ゲート電極を含む全面に酸化膜と窒化膜
とを順次形成する工程と、前記窒化膜をパターニングし
前記ベース領城内のバックゲート形成領域上にのみ残す
工程と、全面に不純物をイオン注入し残された前記窒化
膜の下部に逆導電型バックゲートを形成する工程と、残
された前記窒化膜をマスクとして不純物を導入し、前記
バックゲートに接する一導電型ソース領域を形成する工
程とを含むことを特徴とする縦型電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315776A JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315776A JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175643A true JPH03175643A (ja) | 1991-07-30 |
| JP2765132B2 JP2765132B2 (ja) | 1998-06-11 |
Family
ID=18069412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315776A Expired - Lifetime JP2765132B2 (ja) | 1989-12-04 | 1989-12-04 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765132B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| US5811335A (en) * | 1995-06-16 | 1998-09-22 | Consorzio Per La Ricera Sulla Micro-Elettronica Nel Mezzogiorno | Semiconductor electronic device with autoaligned polysilicon and silicide control terminal |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
-
1989
- 1989-12-04 JP JP1315776A patent/JP2765132B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811335A (en) * | 1995-06-16 | 1998-09-22 | Consorzio Per La Ricera Sulla Micro-Elettronica Nel Mezzogiorno | Semiconductor electronic device with autoaligned polysilicon and silicide control terminal |
| US6159805A (en) * | 1995-06-16 | 2000-12-12 | Stmicroelectronics S.R.L. | Semiconductor electronic device with autoaligned polysilicon and silicide control terminal |
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| JP2012527114A (ja) * | 2009-07-31 | 2012-11-01 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US9136352B2 (en) | 2009-07-31 | 2015-09-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9312379B2 (en) | 2009-07-31 | 2016-04-12 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9496370B2 (en) | 2009-07-31 | 2016-11-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765132B2 (ja) | 1998-06-11 |
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