JPS63312665A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS63312665A JP63139572A JP13957288A JPS63312665A JP S63312665 A JPS63312665 A JP S63312665A JP 63139572 A JP63139572 A JP 63139572A JP 13957288 A JP13957288 A JP 13957288A JP S63312665 A JPS63312665 A JP S63312665A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、エンハンスメントモードの絶縁ゲート電界効
果トランジスタとディブリーションモードの絶縁ゲート
電界効果トランジスタとを有する半導体装置を製造する
方法に関するものである。
エンハンスメントおよびディプリーションモードの絶縁
ゲート電界効果トランジスタを有する半導体装置は、１
９８６年の会報アイ・イー・イー・イー・インダストリ
アル・アプリケーションズ・ソサイエティ・アニュアル
・ミーティング・バート１　（ＩＥＥＥ　Ｉｎｄｕｓｔ
ｒｙ　Ａｐｐｌｉｃａｔｉｏｎｓ　５ｏｃｉｅｔｙ　Ａ
ｎｎｕａｌＭｅｅｔｉｎｇ　Ｐａｒｔ　１　）の第４２
９〜４３３頁における“スマート・ＳＩＰＭＯＳ・アン
・インテリジェント電力スイッチ（Ｓｍａｒｔ　−ＳＩ
ＰＭＯＳ　−ａｎ　ｉｎｔｅｌｌｉｇｅｎｔ　ｐｏｗｅ
ｒｓｗｉｔｃｈ）”と題する論文に記載されている。こ
の論文の題名に示されているように、上述した半導体装
置はインテリジェント電力（パワー）スイッチ、すなわ
ち１つ以上の電力半導体素子が同一の半導体本体内或い
は上に論理素子として設けられ回路中の電力半導体素子
および負荷の動作をスイッチで制御およびモニタする半
導体装置である。
このようなインテリジェント電力スイ・ソチは例えば、
自動車や工業上の制御分野においてライト、電動機等を
制御する高電位側スイッチとして用いることができる。
従って、例えば、このようなインテリジェント電力スイ
ッチは簡単な母線系や中央制御装置と組合せて車両のワ
イヤリングルーム（ｔｎｉｒｉｎｇ　ｌｏｏｍ）の代り
に用いることができる。
このような場合、インテリジェント電力スイッチに対す
る電力供給は車両のバッテリにより行なわれる。
前記の論文に記載されたインテリジェント電力スイッチ
は電力スイッチを構成するバーティカル電力）１０ＳＦ
ＥＴと、電力スイッチの動作を制御するとともに故障検
出、例えば過電圧或いは過大温度問題の検出を行なうＣ
ＭＯＳ回路とを具えている。このＣＭＯＳ回路は低電圧
相補ラテラル絶縁ゲート電界効果トランジスタ（ＩＧＦ
ＥＴ）と、高電圧ＰおよびＮチャネルエンハンスメント
ＩＧＦＥＴと高電圧ディプリーションモードＩＧＦＥＴ
とを有している。
本発明の目的は、特にインテリジェント電力スイッチの
製造に限定されないがこれを製造するのに適したエンハ
ンスメントおよびディプリーションモードＩＧＦＥＴ　
、例えば高電圧エンハンスメントおよびディプリーショ
ンモードＩＧＦＨＴを有する半導体装置を製造する方法
を提供せんとするにある。
本発明方法は、エンハンスメントモードの絶縁ゲート電
界効果トランジスタとディプリーションモードの絶縁ゲ
ート電界効果トランジスタとを有する半導体装置を製造
するに当り、エンハンスメントモードおよびディプリー
ションモードに対し絶縁ゲート電界効果トランジスタを
形成するための半導体本体の所定の表面に隣接する一導
電型の第１　ｐｆｆ域と、前記の所定の表面に隣接する
反対導電型の第２領域と、前記の所定の表面に隣接し、
前記の第２領域により囲まれたソース領域と、前記の所
定の表面に隣接し、前記のソース領域の方向に延在する
比較的低ドーピングとするドレイン延長領域を有する一
導電型のドレイン領域とに不純物を導入し、前記の所定
の表面の第１区域上に前記の第２領域の一方の第１補助
領域のチャネル領域を覆う第１絶縁ゲートを設けるとと
もに前記の所定の表面の第２区域上に前記の第２領域の
他方の第１補助領域のチャネル領域を覆う第２絶縁ゲー
トを設け、各ソース領域およびこれに関連するドレイン
領域間をそれぞれゲート接続しうるようにしてあり、前
記の第２領域および比較的低ドーピングとするドレイン
延長領域を形成するために導入する不純物が前記の第１
区域および第２区域に与えられる相対的ドーズ量をマス
クを用いて独立して制御して前記の第１区域に隣接して
反対導電型のチャネル領域を形成するとともに前記の第
２区域に隣接して一導電型のチャネル領域を形成するこ
とを特徴とする。
本発明を用いた方法によれば、第１および第２区域に与
える不純物の相対的ドーズ量を個別に或いは独立して制
御するマスク手段を用いることにより処理工程数を、１
種類のＩＧＦＥＴを形成するのに必要とする処理工程数
よりも増大させることなく或いはそれ程増大させずにエ
ンハンスメントおよびディプリーションモードの絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）を同一半導体
本体上に同時に設けることができるようになる。
不純物は、関連の第１補助領域から延在する各第２領域
の第２補助領域を形成するように導入することができ、
各ＩＧＦＥＴの比較的低ドーピングとするドレイン延長
領域およびドレイン領域を第２補助領域内に設けてエン
ハンスメントおよびディプリーションモードのＩＧＦＥ
Ｔを第１領域から分離するようにすることができる。第
２補助領域およびドレイン延長領域は双方共関連のｐｎ
接合の逆降服電圧を高める作用をすることができ、ラテ
ラルＩＧＰＥＴを、例えばバーティカル電力ＭＯ５ＦＥ
Ｔが同一半導体本体内に設けられており、第１領域が上
記の電力ＭＯ５ＰＥＴのドレイン領域をも形成している
インテリジェント電力スイッチの一部をこれらラテラル
ＩＧＦＥＴが構成している場合に生じるおそれのあるよ
うな高逆電圧に耐えるようにしうる。
比較的低ドーピングとするドレイン延長領域を形成する
ための不純物に対し前記の第１および第２区域の双方を
露出させ、各第２領域の第１補助領域を形成するための
不純物を２回以上の工程で導入し、前記の所定の表面の
第２区域を第１工程後にマスクすることにより、前記の
第１および第２区域が受ける不純物の相対的ドーズ量を
独立的に制御することができる。
このようにすることにより、比較的簡単に、第１補助領
域を形成する不純物を第２区域が受けるドーズ量と、比
較的低いドーピングとするドレイン延長領域を形成する
不純物を第２区域が受けるドーズ量との組合せにより一
導電型のチャネル領域を形成し、一方、第１補助領域を
形成する不純物（この不純物は第２区域に与えられない
）の２回目の導入により反対導電型のチャネル領域を第
１区域に隣接して形成するようになる。エンハンスメン
トモードのＩＧＦＥＴのしきい値電圧は第２工程での不
純物のドーズ量を調整することにより調整しうる。これ
に加えて或いはその代りに、各第２領域の第２補助領域
を形成する不純物を２回以上の工程で導入し、第１工程
後所定の表面の第２区域をマスクすることにより、或い
は各絶縁ゲート電界効果トランジスタの比較的低ドーピ
ングとするドレイン延長領域を形成する不純物を２回以
上の工程で導入し、第１工程後に第１区域をマスクする
ことにより、或いはこれらの双方を行なうことにより相
対的ドーズ量を制御することができる。
このような方法を用いることにより、エンハンスメント
モードがディプリーションモードのいずれのＩＧＦＥＴ
を必要とするかにかかわらず、比較的低ドーピングとす
るドレイン延長領域および第２領域の第２補助領域（こ
れらの双方は後述するＲＥＳＵＲＦ６Ｎ域とすることが
できる）の特性を最適にすることができるとともに、Ｉ
ＧＦＥＴの種類を、単に導入する不純物のドーズの回数
により決定しうるようになる。更に、絶縁ゲートをマス
クとして用い、ソースおよび第１補助領域が絶縁ゲート
の縁部に自動的に整列（位置決め）されるようにする場
合、ＩＧＦＥＴをエンハンスメントモードかティブリー
ジョンモードのいずれのＩＧＦＥＴにするかどうかを制
御するこの特定の方法はいかなる臨界的な整列工程をも
含まない。
第１および第２区域が受ける不純物の相対的なドーズ量
は、エンハンスメントＩＧＦＥＴのチャネル領域を設け
る区域を、比較的低ドーピングとするドレイン延長領域
を形成する不純物の導入中の全体に亘ってマスクするこ
とにより独立的に制御することができる。このような構
成では、比較的低ドーピングとするドレイン延長領域を
形成するために導入する不純物が、エンハンスメントモ
ードのＩＧＦＥＴのチャネル区域を形成する必要のある
第１区域に隣接する区域（ディプリーションモードのＩ
ＧＦＥＴのチャネル区域を形成する必要がある区域では
ない）に入るのを防止される。この場合、比較的低ドー
ピングとするドレイン延長領域は幾何学的に制御する必
要があるだけである為、比較的低ドーピングとするドレ
イン延長領域および前述した第２補助領域がＲＥＳｔｌ
ＲＦ領域である場合にこれら領域の特性を、所望の設計
にとって且つ第１補助領域を形成するのに導入する不純
物のドーズにとって最適にすることができる。この方法
は、各第２領域の第１および第２の双方またはいずれか
一方の補助領域を形成する不純物の導入の前述した２工
程方法と組合せて用いることができること勿論である。
本発明方法の実施例では、各絶縁ゲート電界効果トラン
ジスタに対し、比較的低ドーピングとするドレイン延長
領域上に比較的厚肉の絶縁層を且つチャネル領域上に比
較的薄肉の絶縁層をそれぞれ画成し、これら絶縁層上に
導電材料を堆積することによりそれぞれの絶縁ゲートを
設け、比較的厚肉の絶縁層上に延在する導電材料がドレ
イン領域に対するフィールドプレートを構成するように
しうる。
エンハンスメントおよびディプリーションモードの［Ｇ
ＦＥＴのドレイン領域を設ける不純物は、所定の表面上
に絶縁ゲートを設けた後に、各ドレイン延長領域を被覆
する比較的厚肉の絶縁層を通るそれぞれの窓を画成して
不純物をドレイン領域形成のために導入しうるようにし
た後に絶縁ゲートをマスクとして用いて導入することが
できる。しかし、この技術によれば良好な縁部を比較的
厚肉の絶縁層に設けることができ、これにより各ドレイ
ン領域を導電層中の関連の窓に対して自己整列させるこ
とができるとともに、他の絶縁層および金属化物による
後の良好な被覆を可能にするも、反応性イオンによる腐
食技術は時間がかかるとともに掻めて高価な技術である
為、大量生産にはそれほど適していない。従って、反応
性イオンによる腐食の代りにとして、各ドレイン延長領
域を被覆する比較的厚肉の絶縁層を通るそれぞれの窓を
画成する工程は、各絶縁ゲート電界効果トランジスタに
対し、絶縁層の比較的厚肉の領域上の導電層に窓をあけ
、この導電層の窓を経て絶８ｉ層を等方性腐食して絶縁
層の比較的厚肉の領域に窓を形成し、これにより絶縁層
中の窓の縁部から張り出す導電層の部分を残し、導電層
を選択的に腐食して絶縁層中の窓の縁部から張り出す導
電層の部分を除去することを含んでおり、次に絶縁ゲー
トをマスクとして用いて不純物を導入してエンハンスメ
ントおよびディプリーションモードの絶縁ゲート電界効
果トランジスタのドレイン領域を形成する。比較的厚肉
の絶縁層は湿式腐食処理により腐食することができ、導
電層の張り出し部分はプラズマ腐食技術を用いて選択的
に腐食除去することができる。
本発明方法の実施例では、各ＩＧＦＥＴに対して、第２
領域の第１補助領域の、比較的深く高ドーピングとする
中央領域を形成するための反対導電型の不純物を導入す
るようにすることができる。
このような比較的深い領域を設ける場合、比較的低ドー
ピングとするドレイン延長領域（および存在するなら第
２領域の第２補助領域）を不純物注入／拡散工程の最後
の工程として設けなければ、これら領域の特性を正確に
制御することが困難となるおそれがあり、これら領域を
上記の最後の工程で設けると、必ずすべての拡散処理が
終了した後に絶縁ゲートを設ける必要があり、正確なチ
ャネル長を得る自己整列の使用が全く不可能となる。
しかし、このような自己整列技術を用いる必要がある場
合には、本発明方法の実施例では、各絶縁ゲート電界効
果トランジスタに対し、前記の第２領域の第１補助領域
の、比較的深（て高ドーピングとする中央領域を形成す
るために反対導電型の不純物を導入し、この導入された
不純物を半導体本体内に部分的に拡散させ、比較的低ド
ーピングとするドレイン延長領域を設けるための不純物
を導入し、次に酸化雰囲気中で半導体本体を加熱して、
導入されている不純物を半導体本体内に拡散させ、これ
により比較的深（高ドーピングされた中央領域と、比較
的低ドーピングされたドレイン延長領域とを形成すると
ともに比較的肉厚の絶縁材料を所定の表面上に成長させ
るようにすることができる。前記の加熱はまず最初に乾
式酸化雰囲気中で、次に湿式酸化雰囲気中で行なうこと
ができる。このような方法によれば、比較的低ドーピン
グとするドレイン延長領域（および存在すれば第２領域
の第２補助領域）の特性を良好に制御することができ、
更に、比較的低ドーピングとするドレイン延長領域（お
よび存在すれば前記の第２補助領域）を形成する不純物
を絶縁ゲートを設ける前に導入し、次に第１補助領域お
よびソース領域を、絶縁ゲートをマスクとして用いた適
切な不鈍物の導入により形成し、第１補助領域およびソ
ース領域を絶縁ゲートに対し整列させる自己整列技術を
用いうるようになる。
本発明方法の実施例では、絶縁ゲート電界効果トランジ
スタの１つ或いは各々に対し、第２領域中に不純物を導
入して、前記の所定の表面に隣接するとともに前記の第
２領域によりソース領域から離間された前記の一導電型
の他の領域を形成し、この他の領域と絶縁ゲートとの間
の電気接続を行ない、前記のソース領域を第２領域に短
絡させ、絶縁ゲート電界効果トランジスタのゲートおよ
びソース間にツェナーダイオードを形成するようにする
ことができる。前記の他の領域を形成する不純物はソー
ス領域を形成する不純物と同時に導入することができる
。
バーティカル絶縁ゲート電界効果トランジスタ、例えば
電力ＭＯ５ＦＥＴは、前記の所定の表面の第３区域内に
不純物を導入して前記の所定の表面に隣接する反対導電
型の本体領域とこの本体領域内の前記の一導電型のソー
ス領域とを形成し、本体領域のチャネル領域或いは第１
補助領域を被覆する絶縁ゲートを形成し、前記のソース
領域および第１補助領域間をゲート接続するようにする
ことにより、エンハンスメントおよびディプリーション
モードの絶縁ゲート電界効果トランジスタと同時に設け
ることができる。
また本発明は、半導体本体を有するラテラル絶縁ゲート
電界効果トランジスタにも関するものであり、このトラ
ンジスタは、前記の半導体本体がこの半導体本体の所定
の表面に隣接する一導電型の第１領域と、前記の所定の
表面に隣接する反対導電型の第２領域とを具えており、
この第２領域は第１補助領域と、この第１補助領域から
離れる方向に延在する比較的低ドーピングとした第２補
助領域とを有し、前記の半導体本体は更に、前記の所定
の表面に隣接し且つ前記の第１補助領域により囲まれた
一導電型のソース領域と、このソース領域から離間して
前記の所定の表面に隣接し且つ前記の第２補助領域によ
り囲まれた一導電型のドレイン領域と、前記の第２領域
の比較的低ドーピングとした第２補助領域内で前記のソ
ース領域の方向に延在し且つ前記の所定の表面に隣接す
る比較的低ドーピングとしたドレイン延長領域と、前記
の第１補助領域のチャネル領域を被覆し、前記のソース
およびドレイン領域間をゲート接続する絶縁ゲートとを
具えていることを特徴とする。
前記の第１補助領域、ソース領域およびドレイン領域は
、絶縁ゲートに対して自己整列させることができる。ソ
ース領域は環状としてドレイン領域を囲むようにするこ
とができる。絶縁ゲートは、チャネル領域を被覆する比
較的薄肉の絶縁層と、比較的低ドーピングとしたドレイ
ン延長領域を越えてドレイン領域まで延在する比較的厚
肉の絶縁層と、これら絶縁層上に延在する導電層とを有
するようにしうる。
比較的低ドーピングとしたドレイン延長領域および第２
補助領域は、ＩＧＦＥＴを高逆電圧に耐えうるようにし
、これにより特にこの［ＧＰＥＴをインテリジェント電
力スイッチに用いるのに適したものとするとともに、Ｉ
ＧＦＥＴのしきい値電圧を前述したように制御せしめう
るようにするために設けられているものである。
本発明トランジスタの実施例では、前記の所定の表面に
隣接し且つ前記のソース領域から離間して前記の第２領
域内に一導電型の他の領域が設けられており、前記のソ
ース領域は前記の第２領域に短絡され、絶縁ゲートと前
記の他の領域との間に電気接続が行われ、絶縁ゲートと
前記の第２領域との間にツェナーダイオードを形成して
いるようにすることができる。
図面につき本発明を説明する。
図面は線図的なものであり、実際のものに正比例して描
いていないことに注意すべきである。特に、層或いは領
域の厚さに関するある寸法は誇張してあり、他の寸法は
これに比べて縮小しである。
また、各図全体に亘り同一の或いは類似の部分には同一
符号を付しである。
第７図を参照するに、この第７図には、エンハンスメン
トおよびディプリーションモードの双方のラテラル絶縁
ゲート電界効果トランジスタが設けられた本発明の実施
例の半導体装置が示されている。エンハンスメントモー
ドの絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）　
１は第７図の左側に、ディプリーションモードのＩＧＦ
ＥＴ　２は第２図の右側に示しである。この第７図には
これら２つのＩＧＰＥＴ　１および２の各々の一部分の
みを示してあり、これらＩＧＦＥＴ　１および２は第７
図においてそれぞれ破線ＡおよびＢによって示す軸線を
中心として対称的となっていることに注意すべきである
。
第７図に示す半導体装置は一導電型、本例ではｎ導電型
とした半導体本体３を有している。この半導体本体３は
高ドーピングされたｎ型基板４ａ上に設けられた低ドー
ピングのエピタキシアル層４を具えている。
第７図の左側を参照するに、エンハンスメントモードの
ＩＧＦＥＴ　１は半導体本体の所定の表面３ａに到達し
ている反対導電型（本例ではｐ型）の第２領域５を有し
ており、この第２領域５は、前述したように構造が軸線
Ａを中心として対称的である為に、エピタキシアル層４
とｐｎ接合を形成して後に説明する理由でエピタキシア
ル層４からＩＧＦＥＴｌを分離するようにしたウェルを
構成している。
この第２°領域すなわちウェル５は、平面図で見た場合
に環状でウェルの外周縁を構成する外側のすなわち第１
の補助領域７ａと、比較的低ドーピングとした第２のす
なわち中央の補助領域８とを有している。ここで用いた
言葉“°環状”とは例えば、円、楕円、方形成いはその
他の多角形の環状を含むものであり、平面図で上方から
所定の表面３ａ上を見た場合の外側補助領域７ａの形状
は半導体装置の所望形状により決定される。
外側補助領域７ａは比較的浅い領域であり、これより高
ドーピングの比較的深い領域７ｂは比較的浅い外側補助
領域７ａの中央に配置され、この外側補助領域７ａと相
俟って本体領域７ａ、　７ｂを構成している。
外側補助領域７ａの内周縁７’　ａに隣接して延在する
中央補助領域８は、ｐｎ接合６にまたがる逆バイアス電
圧がこのρｎ接合６の降服電圧に達する前のＩＧＦＥＴ
の動作中この中央補助領域８の自由電荷が完全に空乏化
される程度に充分に低ドーピングで充分に薄肉である。
従って、中央補助領域８は逆バイアスされたｐｎ接合６
の空乏領域を横方向に（すなわち表面３ａに沿って）広
げる作用をし、従って所定の表面３ａにおける電界を減
少させ、これによりｐｎ接合６の降服電圧を高める。こ
のような領域はＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ　５ＵＲ
ｆａｃｅ　Ｆｉｅｉｄ　；表面電界減少）領域として知
られており、例えばフィリップス社の技術誌“フィリッ
プス・ジャーナル・オブ・リサーチ（Ｐｈｉｌｉｐｓ　
Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ）νｏｌ。
３５、Ｎα１．１９８０”の第１〜１３頁に詳細に説明
されている。この技術誌に記載されているように、ＲＥ
ＳＵＲＦｊＪｆ域として機能させるためには、この領域
の厚さくすなわち深さ）ｄ（ｃｍ）とドーピング濃度Ｎ
（原子・ｃｍ−”）との積Ｎｄを２Ｘ１０”原子・ｃｍ
−２程度とする必要がある。
一導電型（本例ではｎ゛型：ここに＋は比較的高いドー
ピングを表わす）のソース領域９は、所定の表面３ａに
隣接する本体領域７ａ、　７ｂ内に設けられ、この本体
領域とｐｎ接合９ａを形成している。第７図に示すよう
に、ソース領域９は比較的浅い外側補助領域７ａの内周
縁７′ａの方向にずれており、比較的深い高ドーピング
領域７ｂ内に延在している。
−導電型（本例ではｎ゛型）のドレイン領域１０も同様
に所定の表面３ａに隣接して中央補助領域８内に設けら
れ、ソース領域９から離間されている。
本例では前述したようにＩＧＦＥＴ　１は軸線Ａを中心
として対称的である為、ソース領域９は環状的であり、
ドレイン領域１０を囲んでいる。
所定の表面３ａに隣接する一導電型の低ドーピングされ
た領域１１はドレイン領域１０をソース領域９の方向に
延長させる延長領域を構成する。この低ドーピングされ
たドレイン延長領域１１は、ＩＧＦＥＴｌをドレイン領
域１０と基板４ａとの間の高電圧のみならずソース領域
９とドレイン領域ｌＯとの間の高電圧にも耐えるように
しうる他のＲＥＳＵＲＦ？ｆｌ域を構成する。第７図に
示すように、ドレイン領域１０は低ドーピングのドレイ
ン延長領域ｌｌ内に完全に入っており、この領域１１は
第２領域５の中央補助領域８とでｐｎ接合１１ａを形成
している。
絶縁ゲー目２は所定の表面３ａの第１区域３１ａの上方
にあり、この絶縁ゲート１２の下側の比較的浅い外側補
助領域７ａがチャネル領域１３を形成し、このチャネル
領域１３は絶縁ゲート１２に供給される信号による制御
の下でソース領域９およびドレイン領域１０間をゲート
接続する。絶縁ゲート１２は例えば二酸化珪素より成る
比較的薄肉の絶縁層１４と、その上の例えばドーピング
された多結晶珪素より成る導電性のゲート層１５とより
成っている。しかしこの導電性のゲート層１５は金属層
或いは金属珪化物或いは上述した層の２つ以上の複合体
とすることもできる。
第７図に示すように、この導電性のゲート層１５は比較
的厚肉の絶縁層１４ａ上まで段状に持上がってフィール
ドプレート１６を形成しており、このフィールドプレー
トは低ドーピングのドレイン延長領域１１と相俟って、
ＩＧＦＥＴ　１がソース領域９とドレイン領域１０との
間およびドレイン領域１０と基板４ａとの間の高電圧に
耐えるようにするのに役立つ。
第７図に示すように、第２碩域５の外周縁７″ａも同様
に比較的薄肉の絶！！ＩＷｘ４で被覆し、この絶縁層状
に導電性のゲート層１５を設けることができる。この場
合も、図示していないが、導電性のゲート層１５を比較
的厚肉の絶縁層上まで段状に持上げ、ＩＧＦＥＴの周縁
に対するフィールドプレートを構成するようにすること
ができる。
導電性のゲートＮ１５上には二酸化珪素の他の絶縁層１
７が延在している。所定の表面３ａ上には金属化物、例
えばアルミニウムを設け、ソース領域９およびドレイン
領域１０のそれぞれに対し電気接点１８および１９を形
成するとともに、絶縁層１７にあけた窓（図示せず）を
経て導電性のゲートＮ１５に対する電気接点（図示せず
）を形成するようにする。
後に説明する理由で、所定の表面３ａとは反対側の基板
４ａの表面３ｂ上にも金属化物２０を設けることもでき
る。
第７図の右側に示すディプリーションモードのＩＧＦＥ
Ｔ　２は、このディプリーションモードのトランジスタ
２の所定の表面３ａの第２区域３１ｂに隣接するチャネ
ル領域１３′のドーピングが、−導電型（本例の場合ｎ
型）であるという点でエンハンスメントモードのＩＧＦ
ＥＴ　１と異なっており、従って、ディプリーションモ
ードのＩＧＦＥＴ　２はゲート信号が供給されてチャネ
ルをピンチ・オフさせるまで常規オン状態にあり、一方
エンハンスメントモードのＩＧＰＥＴ　　１のチャネル
領域１３は反対導電型（本例の場合ｐ型）であり、従っ
てＩＧＩ’ＥＴ　１は適切なゲート信号が供給されて表
面反転チャネルを形成するまで常規オフ状態にある。こ
の事実は、第７図において常規オフ（ノーマルオフ）す
なわちエンハンスメントモードのＩＧＦＥＴ　１のチャ
ネル領域１３を破線で、常規オン（ノーマルオン）すな
わちディプリーションモードのＩＧＦＥＴ　２のチャネ
ル領域１３′を実線で示すことにより表している。
ラテラルＩＧＦＥＴ　１および２の各々のチャネル領域
１３．１３’のドーピングは後に説明するように、第２
領域５の中央補助領域８および外側補助領域７ａと低ド
ーピングのドレイン延長領域１１とを形成するために導
入される不純物が所定の表面３ａの第１区域３１ａおよ
び第２区域３１ｂに与えられる相対的な割合を制御する
ことにより決定される。
次に、第１区域３１ａおよび第２区域３１ｂのドーピン
グを制御する一方法を示すラテラルＩＧＦＥＴ　　１お
よび２を製造する本発明による方法の第１実施例を第１
〜７図につき説明する。
第１図を参照するに、代表的に１〜５Ω・ｃｍの固有抵
抗を有する低ドーピングのｎ型車結晶エピタキシアル層
４を高ドーピングのｎ型単結晶珪素基板４ａ上に設ける
。
清浄処理をして表面の汚染を除去し、二酸化珪素の保護
層を熱成長させた後、ｐ型不純物を適切なマスクを用い
て所定の表面３ａを介して半導体本体内に局部的に注入
し、半導体本体内３に部分的に拡散させ、２つのｐ型領
域７１ｂを形成し、これらの領域が後の処理後に２つの
ＩＧＦＥＴ　ｌおよび２の比較的深い領域７ｂを形成す
る。本例では、使用したＰ型不純物を、４５ＫｅＶの注
入エネルギーおよび５Ｘ１０”原子・ｃｕｔ−”のドー
ズ量の硼素とし、これら不純物は、半導体本体を不活性
、例えば窒素雰囲気中で約１分間約９００　’Ｃの温度
に加熱することにより半導体本体内に部分的にドライブ
イン拡散される。
次にｎ型不純物を適切なマスクを用いて所定の表面３ａ
を経て半導体本体内に注入し、次にｎ型不純物を適切な
他のマスクを経て注入し、これらによりそれぞれ領域８
１および１１１を形成し、これら領域が後の処理後に第
２領域５の中央補助領域８および低ドーピングのドレイ
ン延長領域１１を形成するようにする。本例では、使用
したｎ型不純物を、１７０ＫｅＶの注入エネルギーおよ
び２Ｘ１０”〜１０ｘｌＱＩ２のドーズ量とした硼素と
し、一方、ｎ型不純物を、１７０ＫｅＶの注入エネルギ
ーおよびｌＸｌ０”〜５Ｘ１０”原子・ｃｍ−”のドー
ズ量とした砒素とした。
次に半導体本体を加熱することにより、導入されている
不純物を半導体本体内に拡散させる。この加熱は酸化用
の雰囲気中で行い、第１図に示すように拡散と同時に二
酸化珪素より成る比較的厚肉の層１４０が所定の表面３
ａ上に成長されるようにする。この特定の例では、半導
体本体を酸化用の雰囲気中で２５５分間１１００°Ｃに
加熱し、約０．８　ｐｍ（８００人）の厚さの比較的厚
肉の酸化物すなわちフィールド酸化物の層を形成する。
酸化用の雰囲気中の加熱処理は乾燥酸素雰囲気中の第１
加熱工程と、湿潤酸素雰囲気中での次の湿潤酸化工程と
を存する。
乾式および湿式酸化工程の相対的持続時間はドライブイ
ン拡散にそれ程影響を及ぼさず、第２領域５の中央補助
領域８および低ドーピングのドレイン延長領域１１を形
成するのに導入する不純物のドーズ量を調整し、湿式お
よび乾式酸化工程の相対的持続時間を調整することによ
り、中央補助領域８および低ドーピングのドレイン延長
領域１１に対する所望のプロフィールに悪影響を及ぼさ
ずに比較的厚肉の酸化物或いはフィールド酸化物の層を
所望厚さに成長せしめうる。例えば、硼素のドーズ量を
８×１０′２原子・ｃｍ　−”とし、砒素のドーズ量を
３Ｘ１０”原子・１４とした場合、乾式酸化工程を例え
ば１４５分、湿式酸化工程を１０５分間継続せしめうる
。
次に第２図を参照するに、次にフィールド酸化物すなわ
ち比較的厚肉の絶縁層を、通常の写真食刻技術および腐
食技術を用いてパターン化すなわち画成し、比較的厚肉
の絶縁層１４ａを画成する。
次に所定の表面３ａ上にゲート酸化物の比較的薄肉の絶
縁層を成長させる。
次に、絶縁層１４．１４ａ上に導電層１５．１６を構成
する多結晶珪素を堆積し、これに通常のようにして例え
ば砒素をドーピングして必要な導電性を得る。次に、通
常の写真食刻および腐食技術を用いて、このドーピング
された多結晶珪素層をパターン化すなわち画成し、第２
図に示す絶縁ゲート１２の構造を得る。
絶縁ゲート１２の構造をマスクとして用いることにより
、ｎ型不純物、本例では硼素を半導体本体３内に注入し
、エンハンスメントおよびディプリーションモードのＩ
ＧＦＥＴ　１および２の第２領域の比較的浅い外側補助
領域７ａを形成する。本例では、第２．３および４図に
よって示されているように、ｎ型不純物の注入を２段階
で行う。第１段階では、第１ドーズ量の不純物（第２図
に矢印Ｘで示す）を、絶縁ゲー目２の構造をマスクとし
て用いるだけで注入し、これら不純物が、エンハンスメ
ントおよびディプリーションモードのＩＧＦＥＴの双方
の比較的浅い外側補助領域７ａを形成するように導入さ
れるようにする。
次に、第４図に示すように、本体領域７ａ、　７ｂの露
出区域２４上に適切なマスク２３を設け、この区域を他
の不純物に対し保護する。例えば、露出区域は比較的厚
肉に堆積した酸化物層によって保護しうる。次に、第２
ドーズ量のｎ型不純物を第４図に示すように所定の表面
３ａに向け、第４図の左側に示す構造のみの第２領域５
の外側補助領域７ａ内のｎ型不純物の濃度を高めるよう
にする。
ｎ型不純物の第１および第２ドーズ量は、第１ドーズ量
のみではチャネル領域１３および１３′を優勢的にｐ型
とするのには不充分であり、２つのドーズ量を合わせて
充分となるように選択する。従って、第１区域３１ａは
第１および第２の双方の注入工程中露出されている為、
第１区域３１ａに隣接してｐ型チャネル領域１３が得ら
れ、−力筒２区域３１ｂはマスク２３により第２注入工
程に対し保護されている為、第２区域３１ｂに隣接して
ｎ型チャネル領域１３′が得られる。この特定例では、
第１および第２注入工程の双方を１８０ＫｅＶの注入エ
ネルギーおよび５Ｘ１０”原子・Ｃ「−２のドーズ量の
硼素を用いて行いうる。しかし第２注入工程は、チャネ
ル領域１３のｐ型ドーピングを調整するように、従って
エンハンスメントモードＩＧＦＥ７　１のしきい値電圧
を調整するようにして調整しうる。
このような方法を用いることにより、第２領域５の中央
補助領域８および低ドーピングのドレイン延長領域１１
の特性をエンハンスメントおよびディプリーション特性
とともに最適化しうる。更に、２回のｐ型注入工程のい
ずれも位置決めにおいて臨界的でない（双方共絶縁ゲー
ト１２の構造に対し自己整列されている）為、この方法
は比較的簡単であり、製造中の位置決め公差に影響を及
ぼさない。
マスク２３は第２２型注入工程後に除去し、次に比較的
厚肉の絶８ｉＪＨ１４ａに窓２５をあけてドレイン領域
１０を形成するだめの不純物を導入しうるようにする必
要がある。第５図に示すように、この窓２５の形成は、
絶縁ゲート１２の構造の画成中に多結晶珪素層１５．１
６に第１開口窓２６をあけておき、第５図に示す比較的
厚肉の絶縁層１４ａを通って窓２５を腐食する反応性の
イオン腐食技術を用いることにより達成しうる。
窓２５をあけてから、所定の表面上にマスクを設けて本
体領域７ａ、　７ｂのうち、ソース領域を必要としない
区域を保護し、ｎ型不純物、本例の場合８０ＫｅＶの注
入エネルギーおよび４Ｘ１０”原子・ｃｍ　−”のドー
ズ量の砒素を、絶縁ゲート１２の構造をマスクとして用
いて所定の表面内に注入し、エンハンスメントおよびデ
ィプリーションモードのＩＧＰＥＴＩおよび２のソース
およびドレイン領域９およびｌＯを形成する。
次に、本例では二酸化珪素とした他の絶縁層Ｉ７を所定
の表面３ａ上に堆積する。次に、この絶縁層１７に窓を
あけ、金属化物、例えばアルミニウムを第７図に示すよ
うに堆積し、ＩＧＦＥＴ　１および２のソース接点１８
およびドレイン接点１９とゲート接点（図示せず）とを
形成する。ソース接点金属化物は絶縁層１７上を外方に
向けて延在し、本体領域７ａ＋７ｂの外側周！！７“ａ
を越え、フィールドプレート１８ａを構成するようにす
る。図示していないが、ゲート多結晶珪素！１５．１６
も同様に外側周縁７”ａを越えて外方に延在させて比較
的厚肉の絶縁材料上まで到達せしめ、二重のフィールド
プレート構造を得るようにすることができる。金属化物
２０は前述したように基板４ａの表面３ｂ上に設けるこ
とができる。
第５および６図につき前述した反応性のイオン腐食技術
を用いることにより比較的厚肉の各絶縁層１４ａに良好
な縁部１４′ａを設け、それぞれのドレイン領域１０を
多結晶珪素層１５．１６中の窓２６に対し自己整列させ
うるとともに、他の絶縁層１７による後の良好な被覆お
よびドレイン接点１９に対する金属化を可能にするも、
反応性イオン腐食技術は時間を浪費するとともに極めて
高価なものである為、多量生産は特に適していない。多
量生産の点からは湿式腐食技術が好ましい。しかし、こ
のような湿式腐食技術には、特に、比較的厚肉の絶縁層
１４ａを窓２６を経て等方性の湿式腐食を行うと多結晶
珪素を張り出させるバック或いはアンダーエツチングが
生じるという問題がある。このような張り出しは著しく
不所望なことである。その理由は、後に設ける絶縁層自
体が実際上前記の張り出しを囲むように折り返されるお
それがあり、これにより絶縁層中に空所を生ぜしめるば
かりか、（多結晶珪素の張り出しを追従する）鋭利な屈
曲部を有する表面上に後にアルミニウムが堆積され、こ
の屈曲部でアルミニウムの細条が破損されるおそれがあ
る為である。しかし本発明者は、上述した問題を無くし
、従って前述した異方性の反応イオン腐食処理に代わる
ものとして用いることのできる湿式腐食処理を開発した
。
比較的厚肉の絶縁Ｎ１４ａを経て窓２５を腐食形成する
方法の変形例を第８〜ＩＯ図に示す。この場合一方のＩ
ＧＩ７ＥＴを形成しであるが、同じ問題が、形成すべき
他方のＩＧＦＥＴに対しても当てはまること勿論である
。
第８図に示すように、まず最初に光耐食マスクおよびプ
ラズマ腐食処理のような多結晶珪素腐食処理を用いて多
結晶珪素層１５．１６に窓２６をあける。
本例では、使用するプラズマ腐食処理を、電子技術で用
いられるようなバレルリアクタ内で行うことができる。
使用するプラズマは約４００トル（５，３Ｘ　１０’Ｐ
ａ）の圧力とした四弗化炭素プラズマ（約８％の酸素を
含む）とすることができる。窓２６は通常絶縁ゲート１
２の構造を画成する際にあけられ、比較的厚肉の絶縁層
１４ａは第２領域５の比較的浅い外側領域７ａを形成す
る後の不純物注入工程から下側の珪素を保護する。次に
、多結晶珪素層上にマスク２７を設ける。このマスク２
７は主として絶縁ゲート１２の構造を保護するのに必要
とする為、窓２６に対するマスク２７の位置決めは必要
でなく、図示するようにマスク２７における孔は窓２６
よりも可成り大きくしうる。次に絶縁材料１４ａを、例
えば緩衝１（Ｆを用いて窓２６を介して所望厚さまで湿
式腐食し、これにより絶縁材料の例えば１０００人の薄
肉１２８を残し、この薄肉層２８により窓２６内で表面
３ａを被覆してこの表面３ａを保護する。
第８図に示すように、湿式腐食は比較的厚肉の絶縁層１
４ａのバックエツチング或いはアンダーエツチングを生
ぜしめ、これにより多結晶珪素の張り出し部２９を生ぜ
しめ、この張り出し部２９は、これが残っていると、段
付表面上に設けるべき後の絶縁層１７および金属化物１
９の双方をこの張り出し部の下方に鋭角に折り返してし
まう。
重要なことは、後に設けるドレイン領域を多結晶珪素層
中の窓の縁部に整列させ、関連の低ドーピングのドレイ
ン延長領域１１の完全性を保つことである。従って、絶
縁材料１４ａを前述したように湿式腐食した後、プラズ
マ腐食処理のような選択腐食処理を用いて多結晶珪素の
張り出し部２９を除去することができる（しかしこのよ
うにすると、多結晶珪素層の厚さを減少させ、この多結
晶珪素層が窓２６の方向に先細となるおそれがあるとと
もに、窓２６の最終寸法が正確に制御されないおそれも
ある）。例えば、残存する張り出し部２９は約８％の酸
素を含む四弗化炭素プラズマを用い約４００トル（５，
３Ｘ　１０’Ｐａ）の圧力とした通常のバレルリアクタ
内で腐食除去しうる。次に最終的な短時間の湿式腐食工
程を行って、プラズマ腐食中窓２５内の表面３ａを保護
していた薄肉絶縁層２８を除去するとともに窓２５の縁
部１４’　ａを平滑化することができる。
したがって、上述した方法によれば、通常の簡単な湿式
腐食技術を用いた場合に生じるであろう問題を生じるこ
とのない比較的廉価で迅速な処理を用いて比較的厚肉の
絶縁層１４ａに窓をあけることができる。代表的には、
比較的厚肉の絶縁層を約８０００人の厚さとした場合、
上述した処理では、窓２５をあけるための約１６分の湿
式腐食と、その次の張り出し部２９を除去するための約
３分のプラズマ腐食と、絶縁Ｊｌｉ２８を除去するため
の最終的な短時間の約２０秒の湿式腐食とを用いうる。
第８〜１０図につき上述した方法の変形例としては、比
較的浅い外側補助領域７ａを形成する不純物の導入後に
窓２６をあけることができ、この場合、多結晶珪素層中
に窓２６を形成するプラズマ腐食技術に対しホトレジス
トマスクを用いる。次に依然として残存しているホトレ
ジストマスクを用いて絶縁材料１１４ａを湿式腐食し、
またこの場合も多結晶珪素の張り出し部２９を除去する
のにプラズマ腐食処理を用いることができる。この方法
の場合、多結晶珪素層１５．１６の上側面がホトレジス
トマスクにより保護されたままである為、張り出し部２
９の除去中窓２６の周りの多結晶珪素層１５．１６の薄
肉化を減少せしめうるという利点が得られる。代表的な
処理では、ホトレジストマスクを通すプラズマ腐食を約
８．５分の持続時間とし、次の湿式腐食工程を約１６分
の持続時間とし、最終的なプラズマ腐食処理を約３分の
持続時間としうる。
上述した構成では、第１区域３１ａおよび第２区域３１
ｂに与える不純物の相対的ドーズ量は、各第２領域５の
外側補助領域７ａを形成する不純物を２回或いはそれ以
上の工程で導入し、第１工程後に所定の表面の第２区域
３１ｂをマスクすることにより独立的に制御する。しか
し、ドーピングはＮ３８７ａ、８および１１のいずれか
１つ或いは２つ或いは３つすべてを形成するのに導入す
る不純物を第１区域３１ａおよび第２区域３１ｂに与え
る相対的ドーズ量を制御することにより制御することが
できる。
第１１および１２図は、第１区域３１ａおよび第２区域
３１ｂに与える不純物の相対的ドーズ量を、マスク手段
を用いて独立的に制御する本発明による方法の第２の実
施例における工程を示す。
これら第１１および１２図は、第１図に示す工程の前、
すなわち導入された不純物を部分的にドライブイン拡散
させるとともにこれと同時に比較的厚肉の絶縁層１４０
を形成するために酸化雰囲気中で半導体本体を加熱する
工程の前の工程を示す。
第１１および１２図は単に線図的に示すものであり、不
純物注入した領域或いは不純物注入し且つ部分的に拡散
した領域の種々の深さおよび寸法は、注入エネルギー、
ドーズ量、拡散温度および時間のような種々の変数に依
存すること勿論である。従って、第１１および１２図に
おける領域の相対的寸法は、例えば第１図に比べて、単
に、拡散特に同時ドライブイン拡散やフィールド酸化物
の形成を含む他の処理が第１２図に示す工程と第１図に
示す工程との間で行われるということを示しているにす
ぎないことを考慮すべきである。
第１１図に示す工程では、ｐ型不純物が所定の表面３ａ
を経て局部的に注入され且つ部分的にドライブイン拡散
されて２つのｐ型予備領域７１′ｂを形成してあり、こ
れらの領域７１′ｂは後に領域７１ｂを、最終的に比較
的深い高ドーピングされた領域７ｂを形成する領域であ
る。中央補助領域８を形成するためのｐ型不純物も予備
領域８１′で線図的に示すように注入されており、この
領域８１′　は後の処理後に領域８１を、最終的に中央
補助領域８を形成する領域である。この変形方法によれ
ば、低ドーピングのドレイン延長領域１１を形成する不
純物を２工程で導入する。従って、第１１図に矢印Ｙで
示すように、第１ドーズ量のｎ型不純物、本例では砒素
を、エンハンスメントおよびディプリーションの双方の
モードのＩＧＦＥＴ　１および２が形成される所定の表
面３ａ内に注入し、このｎ型不純物を第１区域３１ａお
よび第２区域３１ｂの双方に与える。
この注入を第１１図に予Ｈｊ　’ｐ７４域１１１′で示
しである。
次に第１２図に示すように、エンハンスメントモードＩ
ＧＰＥＴ　１を形成する所定の表面の区域２４０を適切
なマスク２３０、例えば比較的厚肉の堆積酸化物層によ
って被覆してこの区域２４０を他の注入に対して保護す
る。次に、ｎ型不純物、本例では砒素の第２の注入を行
い、ディプリーションモードＩＧＦＥＴを形成する区域
にｎ型不純物の少なくとも１回の他のドーズを与え、予
備領域１１１′よりも多くドーピングされた予（ＩＩ？
ＩＮ域１１１＃を形成する。
次に本発明による方法の第２実施例は、マスク２３０の
除去後、本例で比較的浅い外側補助領域７ａを形成する
のに１回のｐ型不純物のドーズを用い従って第４図に示
す工程を省略しうるという点を除いて、第１〜１０図に
つき前述したように進行される。
比較的低ドーピングのドレイン延長領域１１を形成する
ためのｎ型不純物の第１および第２ドーズは以下のよう
に選択する。すなわち、第１ドーズのみが行われる第１
区域３１ａでは、外側補助領域７ａを形成するＰ型不純
物の後の導入がｎ型導電性の材料をオーバードーピング
してｐ導電型のチャネル領域１３を形成し、一方、ｎ型
不純物の双方のドーズが行われる第２区域３１ｂにおい
ては外側補助領域７ａを形成するために導入されるｐ型
不純物のドーズがオーバードーピングを生ぜしめるのに
不充分であり、チャネル領域１３′がｎ型に維持され、
ディプリーションモードＴＧＰＥ７２を形成せしめうる
ようにする。中央補助領域８を形成するのに用いる不純
物のドーズを、１７０ＫｅＶの注入エネルギーを有する
約８Ｘ１０”原子・ｃｌ”のドーズ量で行い、外側補助
領域７ａを形成するのに用いる不純物のドーズを、約１
８０ＫｅＶの注入エネルギーを有する硼素の約１×１０
１″原子・Ｃ１ｎ　−”のドーズ量で行う場合、低ドー
ピングのドレイン延長領域１１を形成するためのｎ型不
純物の第１ドーズは１７０ＫｅＶの２〜３　ＸＩＯ”砒
素原子・ｃｍＩのドーズ量で行い、第２ドーズは１７０
ＫｅＶの４〜５Ｘ１０”砒素原子・Ｃｆ１ｌ−”のドー
ズ量で行うことができる。
比較的低ドーピングのドレイン延長領域１１を形成する
ためのこの不純物導入制御は外側補助領域７ａを形成す
るための不純物の導入制御に加えて或いはこの導入制御
の代わりに行うことができる。
この代わりに或いはこれに加えて、第２領域５の中央補
助領域８を形成するための不純物を２回或いはそれ以上
の工程で導入し、第１工程後に第２区域３１ｂをマスキ
ングすることによりドーピング制御を行うことができる
。低ドーピングのドレイン延長領域１１を形成するため
の不純物を２回或いはそれ以上の工程で導入する代わり
として、エンハンスメントＩＧＦＥＴのチャネル領域１
３ヲ、ドレイン延長領域１１を形成するための不純物の
導入処理全体中マスクするようにすることができる。し
かし、このようにすると、ドレイン延長領域１１に後に
絶縁ゲートを設けるのに用いるマスクの位置決めを注意
深く行う必要があり、このマスクの位置決めが通常の製
造誤差に影響を受けるようになる。
いずれの場合にも、相対的ドーズはｐ型チャネル領域１
３がＩＧＦＥＴ　　１に対し形成され、ｎ型チャネル領
域１３′がＩＧＦＥＴ　２に対し形成されるようにする
。
上述したエンハンスメントおよびディプリーションモー
ドのラテラル絶縁ゲート電界効果トランジスタｌおよび
２は、半導体素子のみが半導体本体３内或いは上に形成
されたものとすることができる。しかし、エンハンスメ
ントおよびディプリーションの双方またはいずれか一方
のモードの絶縁ゲート電界効果トランジスタ１および２
を１つよりも多く同時に半導体本体内に形成することが
できる。また本発明の方法を用いてディプリーション型
或いはエンハンスメント型のいずれかのＩＧＦＥＴを１
個以上製造することができ、本発明の方法は一方の種類
のトランジスタの製造から他方の種類のトランジスタの
製造への切換えを比較的簡単且つ容易に行いうるという
利点を有する。
エンハンスメントおよびディプリーションモードのＩＧ
ＦＥＴ　１および２を有する半導体本体内或いは上に１
つ以上の他の半導体素子を製造しうる。
例えば１つ以上の高電力半導体素子を同じ半導体本体３
に設け、１つ以上の低電圧論理型半導体素子がいわゆる
インテリジェント電力スイッチを、すなわち高電力半導
体装置の動作を制御する論理回路が同じ半導体本体内に
或いは上に設けられ、ライト、電動機等への電力供給を
中央制御回路からの論理信号による制御の下で制御する
のに用いうるようになっている半導体装置を形成しうる
ようにしうる。例えば簡単な母線システムや上述したイ
ンテリジェント電力スイッチを、車両に電力を分配する
のに用いられている従来の装置の代わりに用いることが
できる。
本発明の方法によれば、バーティカル型の電力ＭＯ５Ｆ
ＥＴを同じ半導体本体３に設けることができるという特
別な利点を有する。
第１３図は、電力ＭＯ５ＦＥＴ　５０の形態のバーティ
カル絶縁ゲート電界効果トランジスタを前述した１つ以
上のエンハンスメントおよび／またはディプリーション
モードのラテラルＩＧＦＥＴ　　１および２と一緒に集
積化した半導体装置の一部分を示す。図面を簡単にする
ために、第１３図には一方のラテラルＩＧＦＥＴ　、す
なわちエンハンスメントラテラルＩＧＦＥ７１の一部分
のみを示しである。
バーティカル電力ＭＯＳＦＥＴと称するのは、ソースお
よびドレイン接点が半導体本体の上下両面に配置され、
電流の流れが半導体本体を垂直方向に生じる為である。
このようなバーティカル電力？ｌ０ＳＦＥＴは通常共通
ドレイン領域を有する何百個もの並列接続ＭＯ５ＦＥＴ
セルから成っており、図面を簡単にするために第１３図
にはバーティカル電力ＭＯＳＦＥＴ　５０の小部分のみ
を示しである。
第１３図に示すように、バーティカル電力ＭＯ３ＦＥＴ
５０の１つセルはｎ型半導体本体３内に形成された反対
導電型の本体領域５７　（５７ａ　、　５７ｂ）より成
っている。この本体領域５７は比較的深く比較的高いド
ーピングの領域５７ｂとその周囲の比較的浅い外側領域
５７ａとを有している。−導電型（本例ではｎ型）のソ
ース領域５９は本体領域５７内で所定の表面に隣接して
設けられており、この本体領域５７のチャネル領域５１
３の上方には絶縁ゲート５１２の構造体が設けられ、ド
レイン領域に対するゲート接続を行うようになっており
、ドレイン接点は前述した金属化物２０により形成され
ている。
上述したところから明らかなように、バーティカル電力
ＭＯ３ＰＥＴは、適切なマスクの変更を行うことにより
前述した方法を用いてラテラル絶縁ゲートＩＧＦＥＴ　
１および２と同時に製造することができる。従って、比
較的深い領域５７ｂに導入する不純物は比較的深い領域
７ｂを形成する不純物と同時に導入でき、領域８および
１１を形成する不純物の導入中はＭＯＳＰＥＴを形成す
る所定表面３ａの区域３１ｃをマスクしておく。絶縁ゲ
ート５１２の構造も同様に絶縁ゲート１２の構造と同時
に形成でき、比較的浅い領域５７ａおよびソース領域５
９を形成する不純物も同様に絶縁ゲート５１２の構造を
マスクとして用いて、比較的浅い外側補助領域７ａおよ
びソース領域９を形成する不純物と同時に導入すること
ができ、電力ＭＯＳＦＥＴのゲート５１２の構造は窓２
５をあける際にマスクにより保護する。
上述したところから明らかなように、低ドーピングのド
レイン延長領域１１を形成する不純物の導入中区域３１
ｃをマスクするということは、電力ＭＯＳＰＩＩ！Ｔ　
５０のチャネル領域５１３にエンハンスメントモードの
ラテラルＩＧＦＥＴよりも一層高いｐ型のドーピングが
行われ、このチャネル領域５１３が上述のラテラルＩＧ
ＦＢ↑よりも高いしきい値電圧を有するということを意
味する。このようにすることが望ましくない場合には、
低ドーピングのドレイン延長領域１１を形成するために
導入される不純物に領域３１ｃをさらし、電力ＭＯＳＦ
ＥＴ　５０のしきい値電圧を減少させることができる。
電力ＭＯ５ＦＩＩ！Ｔ　５０に対するソース金属化物５
１８およびゲート金属化物（図示せず）は、絶縁層１７
に必要な窓をあけた後に金属を堆積し、次にこの堆積金
属を適切にパターン化することによりＩＧＦＥＴ　１お
よび２のソース金属化物１８、ドレイン金属化物１９お
よびゲート金属化物（図示せず）と同時に設けることが
できる。
当業者にとって明らかなように、ＭＯＳＦＥＴ　５０の
各ソース領域５９は関連の本体領域５７に短絡させて、
寄生バイポーラ作用を抑止するようにする必要がある。
この短絡は、例えば本体領域５７の中央部分が所定表面
３ａまで延在するようにソース領域の不純物注入に対す
るマスクを形成することにより、或いは第１３図に示す
ように、適切な写真食刻および腐食処理を用いてソース
領域５９の中央部分を腐食除去して、ソース金属化物５
１８を形成するための金属を堆積する前に本体領域５７
の中央部分を露出させることにより達成しうる。
導電性のゲート層１５．１６の縁部はまっすぐな垂直と
して示しであるが、特にいかなる電力ＭＯＳＦＥＴのゲ
ート層の縁部はシーメンス・フォルシャンゲス・ラント
・エントビイクルングス・ベリヒテ・プント（Ｓｉｅ信
ｅｎｓ　Ｆｏｒｓｃｈｕｎｇｓ　ｕｎｄ　Ｅｎｔｕｒｉ
ｃｋｌｕｎｇｓＢｅｒｉｃｈｔｅ　Ｂｄ、）　９　（１
９８０）　Ｎｒ　４の第１９２頁に記載されているよう
な技術を用いて傾斜させるか或いは先細とすることがで
きる。
平面図で見た際の種々の領域の幾何学的形状は円形成い
は隅部を丸めた方形（正方形または長方形）或いはその
他の適切な形状にすることができるも、これらのすべて
の領域は同じ形状にするのが便利である。従って、例え
ば、方形セル（すなわち隅部を丸めた方形の外形の本体
領域およびソース領域）のチェッカーボード型のパター
ンを有する電力ＭＯ３ＦＥＴを望む場合には、ＩＧＦＥ
Ｔ　Ｈ域は、方形（隅部を丸めた）フレーム形状を有す
る補助領域７およびソース領域９と同様な外形すなわち
幾何学的形状を有するようにする必要がある。
比較的深い領域５７ｂはバーティカル電力ＭＯ３ＦＥＴ
５０のオン抵抗（導通時の抵抗）を減少させるのに望ま
しいが、比較的深い領域７ｂはラテラルＩＧＦＥＴｌお
よび２から省略し、各第２領域５の外側補助領域７が比
較的浅い領域７ａのみを以て構成されるようにすること
ができる。しかし、比較的深い領域７ｂを設ける場合、
比較的深い領域５７ｂ或いは７ｂを導入する上述した方
法には、精密な制御を必要とする第２　’ｐＭ域の低ド
ーピイグ中央補助領域８および低ドーピングドレイン延
長領域１１を通常のような最終拡散工程としてではなく
製造処理の開始近くで導入せしめうるという利点がある
。このようにすることは特に、ソース領域９および比較
的浅い外側補助領域７ａを（存在する場合にはソース領
域５９および領域５７ｂをも）絶縁ゲート１２の構造に
対しく存在する場合には絶縁ゲート５１２の構造に対し
ても）自己整列させることができ、従ってチャネルの長
さを正確に画成し、従って短くすることができるという
点で有利である。しかし、本発明の・−例の方法は、低
ドーピング領域８および１１を最終の拡散／法人工程と
して導入し次に絶縁ゲート構造を形成する場合に用いる
ことができる。
しかしこのような非整列方法を用いた場合には整列（位
置決め）誤差によりチャネル長、従ってオン抵抗が大き
くなる。
上述した構成では、エンハンスメントおよびディプリー
ションモードのＩＧＦＥＴは、集積化された電力ＭＯＳ
ＦＥＴ　５０のドレインを例えば車両の正電源端子に接
続する必要があるインテリジェント電力スイッチに用い
るように設計した高電圧ラテラルＩＧＦｆ！Ｔであり、
ＩＧＦＥＴは、バッテリ電圧に等しい或いはほぼ等しい
電圧がインテリジェント電力スイッチの動作中ＩＧＦＥ
Ｔの両端間に存在するようにバッテリの電源端子間に接
続される。このような場合、エンハンスメントおよびデ
ィプリーションモードのＩＧＦＥＴ’は高電圧に耐えう
るようにする必要があり、従ってソース領域９（或いは
上述した導電型が逆の場合にはドレイン領域１０）およ
び基板３が正の電源電圧にあり、ドレイン領域１０（或
いは上述した導電型が逆の場合ソース領域９）が負の電
源電圧（通常接地電圧）にある場合に生じるおそれのあ
る高逆電圧にＩＧＦＥＴが耐えうるようにするために、
低ドーピングされた領域すなわちＲＥＳＵＲＦＳＪＷ域
８を設けており、ＩＧＦＥＴがオフ状態にあり基板３が
正のバッテリ電源電圧にある場合に生じる高逆電圧にＩ
ＧＦＥＴが耐えうるようにするために、低ドーピングさ
れた領域すなわちＲＥＳＵＲ１ｇｆｉ域１１が設けられ
ている。バッテリの電源端子間の電圧差は通常１２Ｖ或
いは２４Ｖであるが、ＩＧＦＥＴはスパイク電圧に耐え
うるようにする必要があり、従ってこのような使用に対
しては高い逆電圧、例えば５０Ｖまでの逆電圧に耐えう
るように設計されている。
低ドーピングされた領域すなわちＲＥＳＵＲＦ領域８お
よび１１に加えて、高電圧ラテラルＩＧＦＩＩ！Ｔは電
力ＭＯ３ＦＥＴのものに類似するフィールドレリーフ端
縁終端系（ｆｉｅｌｄ　ｒｅｌｉｅｆ　ｅｄｇｅ　ｔｅ
ｒｍｉｎａｔｉｏｎ　ｓｙｓｔｅｍ）を有する必要があ
る。適切ないかなる端縁終端系をも用いることができ、
選択する端縁終端系は装置の所望の降服電圧に依存する
。例えば、比較的深い領域７ｂおよび５７ｂと同時に形
成する１つ以上のフィールドレリーフ環状領域（図示せ
ず）によって電力ＭＯＳＦＥＴ　５０の能動装置区域を
囲むようにすることができる。多結晶ゲート層は比較的
厚肉の絶縁層の延長部１４′ａ上まで外方に向けて延在
させてフィールドプレート効果を得るようにでき、ソー
ス金属化物も同様に絶縁ＪＷ１７上で外方に延在させて
フィールドプレート効果を得るようにしうる。ラテラル
ＩＧＦＥＴの各々は電力ＭＯＳＦＢＴ　５０と同様なフ
ィールドプレート構造を有するようにしうる。
上述したところから明らかなように、フィールドレリー
フ用の縁部終端系を構成するフィールドプレート系の必
要性はインテリジェント電力スイッチの電力ＭＯＳＦＥ
Ｔ素子および高電圧ラテラルＩＧＦＥＴに対してのみな
らず、ＩＧＰＥＴ　（第１４ａ図）のゲート−ソース電
圧を制御し且つ制限するツェナーダイオードＤ１のよう
な他の必要な素子にも当てはまる。
このようなダイオードの各々を半導体本体内に個別に形
成する場合には、可成りの量のスペースがフィールドプ
レート系により占められてしまう。
１つの解決策は、すべてのツェナーダイオードを１つの
分離ウェル内に組み込むことであるが、このようにする
ことは後の配線パターンを考慮した場合に経済的でない
。従って、本発明者はこのようなツェナーダイオードを
前述したラテラル高電圧ＩＧＦＥＴに導入する方法を発
明したものであり、この方法は前述した方法をほんのわ
ずか変更するだけで用いることができ、その構造は第７
図に示す変更していないラテラル高電圧ＩＧＦＥＴと同
様な寸法にしうる。
第１４図はこのような変更したラテラル高電圧ＩＧＦＥ
Ｔ　１　’を示す。この構造は第１３図と比べれば明ら
かなように、ソース領域を形成するための不鈍物を導入
する際に用いるマスクを変更し、第２領域５の比較的浅
い外側補助領域７ａ内に一導電型の他の領域６０を設け
、この他の領域６０がソース領域９から分離されている
という点で変更されている。図示のようにこの他の領域
６０は、通常のようにソース領域９に短絡されている比
較的浅い外側補助領域７ａとでツェナーダイオードＤｉ
を構成している。外側補助領域７ａは第１４図において
右側の方向に延在させてこの他の領域６０を収容するよ
うにしうる。
必要とする他の変更は、絶縁層１７に窓をあける際の処
理と、領域６０に接点６１を設けるためのその後の堆積
金属化物のパターン化のみである。この接点６１はＩＧ
ＦＥＴのゲート金属化物（図示せず）に接続するか或い
はこの金属化物と一体にする。この接続或いは一体化は
第１４図には図示していない。
ラテラルＩＧＦＥＴは必ずしも高電圧素子とする必要は
ない。耐高電圧性を必要としない場合には、領域１１を
ドレイン領域１０の低ドーピング延長領域すなわちドリ
フト領域とすることができ、必ずしもＲＥＳＵＲＦｊｉ
ＪＴ域とする必要がな（、また領域８はＩＧＦＥＴを基
板から分離する分離ウェルの一部を単に構成するだけに
でき、このような分離を必要としない場合には領域８を
、いかなるフィールドプレート構造ができるように省略
できる。
前述した導電型は逆にすることができること勿論であり
、半導体本体は珪素以外の材料を以て構成することもで
きる。更に、設けられている場合の電力ＭＯ５ＦＥＴは
いかなる他の種類のＭＯＳゲート電力装置と置き換える
ことができる。
上述したところから当業者にとって他の変形も行えるこ
と明らかである。このような変形には半導体装置の設計
および製造で既に知られている他の構造を導入すること
ができ、これらの他の構造は前述した構造の代わりに或
いはこれに加えて用いることができる。特許請求の範囲
の記載は形式的なものであって、上述した種々の変更を
も含むものとして解釈すべきものである。
【図面の簡単な説明】
第１〜７図は、高電圧のラテラルエンハンスメントおよ
びディプリーションＩＧＦＥＴを形成する本発明による
方法の第１実施例における種々の工程を説明するための
半導体本体を一部を切欠して示す線図的断面図、 第８〜１０図は、第１〜７図に示す本発明方法の変形例
を説明するための半導体本体の一部を示す線図的断面図
、 第１１および１２図は、高電圧ラテラルエンハンスメン
トおよびディプリーションＩＧＦＥＴを形成する本発明
による方法の第２実施例における工程を示す線図的断面
図、 第１３図は、ラテラル絶縁ゲートトランジスタとバーテ
ィカル絶縁ゲートトランジスタとを有し、本発明による
方法により製造した半導体装置を一部を切欠して示す線
図的断面図、 第１４図は、ツェナーダイオードを含めた変形ラテラル
高電圧ＩＧＦＥＴを示す線図的断面図、第１４ａ図は、
第１４図の変形ＩＧＦＥＴの回路構成を示す線図である
。 １・・・エンハンスメントモード絶縁ゲートトランジス
タ ２°°°デイプリーシヨンモード絶縁ゲートトランジス
タ ３・・・半導体本体　　　　　４・・・エピタキシアル
層４ａ・・・基板　　　　　　　　５・・・第２領域（
ウェル）６、９ａ、　ｌｌａ　−ｐｎ接合 ７ａ・・・外側（第１）補助領域 ７′ａ・・・７ａの内周縁　　　７″ａ・・・外周縁７
ｂ・・・高ドーピング領域 ８・・・中央（第２）補助領域

Claims (1)

  1. 【特許請求の範囲】 １、エンハンスメントモードの絶縁ゲート電界効果トラ
    ンジスタとディプリーションモードの絶縁ゲート電界効
    果トランジスタとを有する半導体装置を製造するに当り
    、エンハンスメントモードおよびディプリーションモー
    ドに対し絶縁ゲート電界効果トランジスタを形成するた
    めの半導体本体の所定の表面に隣接する一導電型の第１
    領域と、前記の所定の表面に隣接する反対導電型の第２
    領域と、前記の所定の表面に隣接し、前記の第２領域に
    より囲まれたソース領域と、前記の所定の表面に隣接し
    、前記のソース領域の方向に延在する比較的低ドーピン
    グとするドレイン延長領域を有する一導電型のドレイン
    領域とに不純物を導入し、前記の所定の表面の第１区域
    上に前記の第２領域の一方の第１補助領域のチャネル領
    域を覆う第１絶縁ゲートを設けるとともに前記の所定の
    表面の第２区域上に前記の第２領域の他方の第１補助領
    域のチャネル領域を覆う第２絶縁ゲートを設け、各ソー
    ス領域およびこれに関連するドレイン領域間をそれぞれ
    ゲート接続しうるようにしてあり、前記の第２領域およ
    び比較的低ドーピングとするドレイン延長領域を形成す
    るために導入する不純物が前記の第１区域および第２区
    域に与えられる相対的ドーズ量をマスクを用いて独立し
    て制御して前記の第１区域に隣接して反対導電型のチャ
    ネル領域を形成するとともに前記の第２区域に隣接して
    一導電型のチャネル領域を形成することを特徴とする半
    導体装置の製造方法。 ２、請求項１に記載の半導体装置の製造方法において、
    比較的低ドーピングとするドレイン延長領域を形成する
    ための不純物に対し前記の第１および第２区域の双方を
    露出させ、各第２領域の第１補助領域を形成するための
    不純物を２回以上の工程で導入し、前記の所定の表面の
    第２区域を第１工程後にマスクすることにより、前記の
    第１および第２区域が受ける不純物の相対的ドーズ量を
    独立的に制御することを特徴とする半導体装置の製造方
    法。 ３、請求項１または２に記載の半導体装置の製造方法に
    おいて、エンハンスメントモードおよびディプリーショ
    ンモードの絶縁ゲート電界効果トランジスタに対し、前
    記の第１補助領域から延在する第２領域の他の第２補助
    領域を形成するための不純物を導入し、第２領域の前記
    の第２補助領域内に比較的低ドーピングとするドレイン
    延長領域およびドレイン領域を設けることを特徴とする
    半導体装置の製造方法。 ４、請求項３に記載の半導体装置の製造方法において、
    各第２領域の前記の第２補助領域を形成するための不純
    物を２回以上の工程で導入し、第１工程後に前記の所定
    の表面の前記の第２区域をマスクすることにより、前記
    の第１および第２区域が受ける不純物の相対的ドーズ量
    を独立的に制御することを特徴とする半導体装置の製造
    方法。 ５、請求項１〜４のいずれか一項に記載の半導体装置の
    製造方法において、各絶縁ゲート電界効果トランジスタ
    の比較的低ドピーングとするドレイン延長領域を形成す
    るための不純物を２回以上の工程で導入し、第１工程後
    に前記の所定の表面の前記の第１区域をマスクすること
    により、前記の第１および第２区域が受ける不純物の相
    対的ドーズ量を独立的に制御することを特徴とする半導
    体装置の製造方法。 ６、請求項１〜５のいずれか一項に記載の半導体装置の
    製造方法において比較的低ドーピングとするドレイン延
    長領域を形成するための不純物の導入中の全体に亘って
    、エンハンスメント絶縁ゲート電界効果トランジスタの
    チャネル領域を設ける区域をマスクすることにより、前
    記の第１および第２区域が受ける不純物の相対的ドーズ
    量を独立的に制御することを特徴とする半導体装置の製
    造方法。 ７、請求項１〜６のいずれか一項に記載の半導体装置の
    製造方法において、各絶縁ゲート電界効果トランジスタ
    に対し、比較的低ドーピングとするドレイン延長領域上
    に比較的厚肉の絶縁層を且つチャネル領域上に比較的薄
    肉の絶縁層をそれぞれ画成し、これら絶縁層上に導電材
    料を堆積することによりそれぞれの絶縁ゲートを設ける
    ことを特徴とする半導体装置の製造方法。 ８、請求項７に記載の半導体装置の製造方法において、
    前記の所定の表面上に絶縁ゲートを設けた後に、エンハ
    ンスメントおよびディプリーションモードの各絶縁ゲー
    トトランジスタに対し、絶縁層の比較的厚肉の領域上の
    導電層に窓をあけ、この導電層の窓を経て絶縁層を等方
    性腐食して絶縁層の比較的厚肉な領域に窓をあけ、これ
    により絶縁層中の窓の縁部から張り出す導電層の部分を
    残し、導電層を選択的に腐食して絶縁層中の窓の縁部か
    ら張り出している前記の部分を除去し、次に絶縁ゲート
    をマスクとして用いて不純物を導入してエンハンスメン
    トおよびディプリーションモードの絶縁ゲート電界効果
    トランジスタのドレイン領域を形成することを特徴とす
    る半導体装置の製造方法。 ９、請求項８に記載の半導体装置の製造方法において、
    比較的厚肉の絶縁層を湿式腐食してこの比較的厚肉の絶
    縁層に窓を形成し、次に導電層をプラズマ腐食して比較
    的厚肉の絶縁層中の各窓の縁部から張り出す導電材料を
    除去することを特徴とする半導体装置の製造方法。 １０、請求項７〜９のいずれか一項に記載の半導体装置
    の製造方法において、各絶縁ゲート電界効果トランジス
    タに対し、前記の第２領域の第１補助領域の、比較的深
    くて高ドーピングとする中央領域を形成するために反対
    導電型の不純物を導入し、この導入された不純物を半導
    体本体内に部分的に拡散させ、比較的低ドーピングとす
    るドレイン延長領域を設けるための不純物を導入し、次
    に酸化雰囲気中で半導体本体を加熱して、導入されてい
    る不純物を半導体本体内に拡散させ、これにより比較的
    深く高ドーピングされた中央領域と、比較的低ドーピン
    グされたドレイン延長領域とを形成するとともに比較的
    肉厚の絶縁材料を所定の表面上に成長させることを特徴
    とする半導体装置の製造方法。 １１、請求項１０に記載の半導体装置の製造方法におい
    て、半導体本体を最初に乾式酸化雰囲気中で、次に湿式
    酸化雰囲気中で加熱することを特徴とする半導体装置の
    製造方法。１２、請求項１〜１１のいずれか一項に記載
    の半導体装置の製造方法において、絶縁ゲート電界効果
    トランジスタの１つ或いは各々に対し、第２領域中に不
    純物を導入して、前記の所定の表面に隣接するとともに
    前記の第２領域によりソース領域から離間された前記の
    一導電型の他の領域を形成し、この他の領域と絶縁ゲー
    トとの間の電気接続を行ない、前記のソース領域を第２
    領域に短絡させ、絶縁ゲート電界効果トランジスタのゲ
    ートおよびソース間にツェナーダイオードを形成するこ
    とを特徴とする半導体装置の製造方法。 １３、請求項１〜１２のいずれか一項に記載の半導体装
    置の製造方法において、これら請求項１〜１２のいずれ
    か一項に記載の方法を用いて前記の所定の表面の第３区
    域内に不純物を導入して前記の所定の表面に隣接する反
    対導電型の本体領域とこの本体領域内の前記の一導電型
    のソース領域とを形成し、本体領域のチャネル領域或い
    は第１補助領域を被覆する絶縁ゲートを形成し、前記の
    ソース領域および第１補助領域間をゲート接続するよう
    にすることにより、エンハンスメントおよびディプリー
    ションモードの絶縁ゲート電界効果トランジスタと同時
    にバーティカル絶縁ゲート電界効果トランジスタを設け
    ることを特徴とする半導体装置の製造方法。 １４、半導体本体を有するラテラル絶縁ゲート電界効果
    トランジスタにおいて、前記の半導体本体がこの半導体
    本体の所定の表面に隣接する一導電型の第１領域と、前
    記の所定の表面に隣接する反対導電型の第２領域とを具
    えており、この第２領域は第１補助領域と、この第１補
    助領域から離れる方向に延在する比較的低ドーピングと
    した第２補助領域とを有し、前記の半導体本体は更に、
    前記の所定の表面に隣接し且つ前記の第１補助領域によ
    り囲まれた一導電型のソース領域と、このソース領域か
    ら離間して前記の所定の表面に隣接し且つ前記の第２補
    助領域により囲まれた一導電型のドレイン領域と、前記
    の第２領域の比較的低ドーピングとした第２補助領域内
    で前記のソース領域の方向に延在し且つ前記の所定の表
    面に隣接する比較的低ドーピングとしたドレイン延長領
    域と、前記の第１補助領域のチャネル領域を被覆し、前
    記のソースおよびドレイン領域間をゲート接続する絶縁
    ゲートとを具えていることを特徴とするラテラル絶縁ゲ
    ート電界効果トランジスタ。 １５、請求項１４に記載のラテラル絶縁ゲート電界効果
    トランジスタにおいて、第１補助領域とソース領域と、
    ドレイン領域とが絶縁ゲートに対して自己整列されてい
    ることを特徴とするラテラル絶縁ゲート電界効果トラン
    ジスタ。 １６、請求項１４または１５に記載のラテラル絶縁ゲー
    ト電界効果トランジスタにおいて、前記の所定の表面に
    隣接し且つ前記のソース領域から離間して前記の第２領
    域内に一導電型の他の領域が設けられており、前記のソ
    ース領域は前記の第２領域に短絡され、絶縁ゲートと前
    記の他の領域との間に電気接続が行われ、絶縁ゲートと
    前記の第２領域との間にツェナーダイオードを形成して
    いることを特徴とするラテラル絶縁ゲート電界効果トラ
    ンジスタ。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
FR2649828B1 (fr) * 1989-07-17 1991-10-31 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener
FR2650439B1 (fr) * 1989-07-27 1991-11-15 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant une diode
DE69225026T2 (de) * 1991-07-19 1998-10-15 Koninkl Philips Electronics Nv Überspannungsgeschützter Halbleiterschalter
GB9115699D0 (en) * 1991-07-19 1991-09-04 Philips Electronic Associated An overvoltage protected semiconductor switch
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
EP0730309B1 (en) * 1995-02-21 1998-10-14 STMicroelectronics S.r.l. A high voltage MOSFET structure with field plate electrode and process for its fabrication
JP3386943B2 (ja) 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5907776A (en) * 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
US6929987B2 (en) * 2003-12-23 2005-08-16 Hrl Laboratories, Llc Microelectronic device fabrication method
US20210343861A1 (en) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816572A (ja) * 1981-07-06 1983-01-31 エヌ　ベー　フイリップス　フルーイランペンフアブリケン 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE28704E (en) * 1968-03-11 1976-02-03 U.S. Philips Corporation Semiconductor devices
US3898105A (en) * 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
US4033026A (en) * 1975-12-16 1977-07-05 Intel Corporation High density/high speed MOS process and device
US4104784A (en) * 1976-06-21 1978-08-08 National Semiconductor Corporation Manufacturing a low voltage n-channel MOSFET device
US4294002A (en) * 1979-05-21 1981-10-13 International Business Machines Corp. Making a short-channel FET
DE2947350A1 (de) * 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
GB2206994A (en) * 1987-06-08 1989-01-18 Philips Electronic Associated Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816572A (ja) * 1981-07-06 1983-01-31 エヌ　ベー　フイリップス　フルーイランペンフアブリケン 半導体装置

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