KR0128501B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0128501B1
KR0128501B1 KR1019880006833A KR880006833A KR0128501B1 KR 0128501 B1 KR0128501 B1 KR 0128501B1 KR 1019880006833 A KR1019880006833 A KR 1019880006833A KR 880006833 A KR880006833 A KR 880006833A KR 0128501 B1 KR0128501 B1 KR 0128501B1
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insulated gate
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피셔 캐롤앤
헨리 팩스만 데이비드
하비 버드 필립스
Original Assignee
이반밀러 레르너
필립스 일렉트로닉스 엔.브이
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 내지 제7도는 고전압 횡 증가형 및 공핍형 IGFET를 제공하는 본 발명에 따른 방법의 제1실시예에서 각각의 단계를 설명하는 반도체 장치의 개략적인 횡단면도.
제8도 내지 제10도는 제1도 내지 제7도에 도시된 방법의 수정안을 설명하는 반도체 장치의 개략적인 횡단면도.
제11도 및 제12도는 고전압 횡 증가형 및 공핍형 IGFET를 제공하는 본 발명의 제2실시예의 단계를 설명하는 개략적인 횡단면도.
제13도는 본 발명에 따른 방법을 이용하여 제조된 횡 절연 게이트 및 종 절연 게이트 트랜지스터를 포함하는 반도체 장치의 개략적인 횡단면도.
제14도는 제너 다이오드와 협력하여 변경된 고전압 횡 IGFET의 횡단면도.
제14a는 제14도의 변경된 IGFET의 회로 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 증가형 절연 게이트 전계 효과 트랜지스트
2 : 공핍형 절연 게이트 전계 효과 트랜지스트
3 : 반도체 장치 4 : n형 에피텍셜층
5 : 전도 형태의 제2영역 또는 웰 7 : 반도체 영역
8 : 중앙 보조 영역
본 발명은 증가형 절연 게이트 전계 효과 트랜지스터와 공핍형 절연 게이트 전계 효과 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다. 상기 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터를 포함하는 반도체 장치는, M. Glogolja 및 Dr. J. Tihanyi에 의해, Conference Record of the 1886 IEEE Industry Application Society Annual Meeting Part 1, 429 내지 433 페이지에 기록된 Smart-SIPOS-on intelligent power switch에 기재되어 있다. 상술한 문헌에 기재되어 있는것 처럼, 반도체 장치는 지능 전력 스위치이고, 스위치를 갖는 회로의 부하 및 전력 반도체 구성 요소의 작동을 제어 및 모니터하는 논리 구성 요소로서 동일 반도체에 하나 또는 그 이상의 전력 반도체 구성요소가 제공된 반도체 장치이다. 이러한 지능 전력 스위치는, 예를 들어, 조명, 모터 등을 제어하기 위해 자동 및 공업 응용 분야에서 고성능 스위치로 이용될 수 있다. 따라서, 단순한 버스 시스템과 중앙 제어 유닛의 조합에 있어서, 이러한 상황에서, 지능 전력 스위치는 차량의 배선 륨(wiring loom)을 대체할 수 있다. 이러한 상황에서, 지능 전력 스위치에 대한 전력 공급은 차량의 배터리에 의해 제동된다. 상술한 문헌에 기술된 지능 전력 스위치는 전력 스위치의 작동을 제어하면서, 과전압이나 과온도 등의 문제의 결함을 검출하는 전력 스위치 및 COMS 회로를 형성하는 종 전력 MOSFET를 포함한다. 그 CMOS 회로는 저전압 보상 횡 IGFET, 고전압 p- 및 N-채널 증가형 IGFET 및 고전압 공핍형 IGFET를 포함한다. 본 발명은 예를 들어, 고전압 횡 증가형 및 공핍형 IGFET를 형성하는 지능 전력 스위치의 제조에 이용에 적당한 증가형 및 공핍형 IGFET를 포함하는 반도체 장치를 제조하는 방법을 제공하는데, 그 제조 이용에만 한정하지 않는다. 본 발명의 한 관점에 따라, 증가형 절연 게이트 및 종 절연 게이트 트랜지스터 및 공핍형 절연 게이트 전계 효과 트랜지스터를 포함하는 반도체 장치를 제조하는 방법을 제공하며, 이 방법은, 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터에 대하여 제공된 반도체 장치의 주어진 표면에 인접한 한 전도 형태의 제1영역, 주어진 표면에 인접한 반대되는 전도 형태에 제2영역, 제2영역에 의하여 둘러싸이고 주어진 표면에 인접한 한 전도 형태의 소스 영역과, 소스 영역을 쪽으로 확장되고, 주어진 표면에 인접한 비교적 낮게 도핑된 드레인 확장 영역을 갖는 한 전도 형태의 드레인 영역에 불순물을 주입하는 단계와, 제2영역 중 일부의 제1 보조 영역의 채널 영역 상에 놓이면서 주어진 표면의 제1영역 상의 제1절연 게이트와 소스 영역과 관련된 드레인 영역 사이의 각각의 게이트 접속을 제공하기 위하여 제2영역 이외의 다른 제1보조 영역의 채널 영역 위에 놓이면서 주어진 표면의 제2영역 중 일부의 제1보조 영역의 채널 영역 상에 놓이면서 주어진 표면의 제1영역 상의 제1절연 게이트와, 소스 영역과 관련된 드레인 영역 사이의 각각의 게이트 접속을 제공하기 위하여 제2영역 이외의 다른 제1보조 영역의 채널 영역 위에 놓이면서 주어진 표면의 제2영역 상의 제2절연 게이트를 제공하는 단계를 포함하고, 또한, 마스킹 수단을 이용하여, 제2영역을 제공하기 위해 주입된 불순물의 관계된 도우즈와, 반대 전도 형태의 인접한 제1영역인 채널 영역과 한 전도 형태의 인접한 제2영역인 제2영역을 제고하기 위하여 제1영역 및 제2영역에 의해 수용된 비교적 낮게 도핑된 드레인 확장부를 독립적으로 제어하는 단계를 더 포함하는 것을 특징으로 한다. 따라서, 본 발명을 실시하는 방법은 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈를 개별 또는 독립적으로 제어하는 마스킹 수단을 이용하여 IGFET의 한 형태를 얻는데 필요한 단계의 증가 또는 그 이상의 처리단계 수의 증가 없이, 동일 반도체 장치에 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터(IGFET)를 동시에 제공할 수 있다. 불순물을 관련된 제1보조 영역으로부터 확장된 각각의 제2영역의 다른 보조 영역을 제공할 수 있고, 각각의 IGFET에 대한 비교적 낮게 도핑된 드레인 확장부 및 드레인 영역은 다른 보조 영역에 제공될 수 있기 때문에, 제1영역으로부터 증가형 및 공핍형 IGFET가 절연된다. 다른 보조 영역과 드레인 확장 영역은 관련된 pn접합부의 역 항복 전압을 증가시키도록 동작할 수 있으며, 예를 들어 종전력 MOSFET가 동일한 반도체 장치네에 제공되면서 제1영역이 전력 MOSFET의 드레인 영역을 형성하는 지능 전력 스위치의 일부를 IGFET가 형성할 때 발생할 수 있는 역전압에 대하여 횡 IGFET가 저항할 수 있도록 할 수 있다. 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈는, 비교적 낮게 도핑된 확장 영역을 형성하기 위해 불순물에 대하여 제1영역과 제2영역을 노출시키고, 2이상의 단계에서 각각의 제2영역의 제1보조 영역을 형성하도록 불순물을 주입시키고 제1단계 이후에 주어진 표면의 제2영역을 마스킹하여 독립적으로 제어될 수 있다. 따라서, 비교적 간단한 방법으로, 제1보조 영역을 형성하기 위한 불순물의 제2영역에 의해 수용된 도우즈와 비교적 낮게 도핑된 드레인 확장 영역을 형성하기 위한 불순물을 조합하여, 한 전도 형태의 채널 영역을 제공하고, 제1보조 영역(제2영역에 의해 수용되지 않은 영역)을 형성하기 위한 불순물의 제2주입으로 인하여 반대 전도 형태의 채널 영역이 제1영역에 인접하게 제공된다. 증가형 IGFET의 임계 전압은 제 2 단계에서 불순물의 도우즈를 제어하여 조정될 수 있다. 또한, 관련된 도우즈는 2 이상의 단계에서 각각의 제2영역의 다른 보조 영역을 형성하기 위해 불순물을 주입하여 제1 단계 이후에 주어진 표면의 제2영역을 마스킹하고, 또는 / 및, 2 이상의 단계에서 각각의 절연 게이트 전계 효과 트랜지스터의 비교적 낮게 도핑된 드레인 확장 영역을 형성하기 위해 불순물을 주입하여 제1단계 이후에 주어진 표면의 제1영역을 마스킹하여 제어될 수 있다. 이러한 방법의 사용은 비교적 낮게 도핑된 드레인 확장 영역과 제2영역의 다른 영역, 즉, 그 두 영역 모두 RESURF 영역이 될 수 있는 영역의 특성을 최적화 할 수 있는데, 증가형 또는 공핍형 IGFET가 요구됨에 관계없이 최적화 될 수 있고, 주입된 불순물의 도우즈의 수에 의해 IGFET의 형태를 결정할 수 있다. 또한, 절연게이트가 마스크로 사용되어 소스 및 제1 보조 영역이 자동적으로 절연 게이트 엣지에 정렬되면, IGFET가 증가형 또는 공핍형 IGFET인지 아닌지의 여부를 제어하는 특정 방법은 임의 임계 정렬 단계를 포함하지 않는다. 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈는 비교적 낮게 도핑된 드레인 확장 영역을 형성하기 위하여 불순물의 주입을 통해 증가형 IGFET의 채널영역을 제공하기 위한 영역을 마스킹하여 독립적으로 제어될 수 있다. 이러한 장치에 있어서, 비교적 낮게 도핑된 드레인 확장 영역을 형성하기 위해 주입된 불순물은 공핍형 IGFET의 채널을 형성하는 영역을 제외한 증가형 IGFET의 채널 영역을 형성하는 제1표면 영역에 인접한 영역으로 들어가는 것을 방지한다. 따라서, 비교적 낮게 도핑된 드레인 확장 영역의 기하학적인 제어만이 요구되기 때문에, 상기 언급한 비교적 낮게 도핑된 드레인 확장 영역과 제 2 보조 영역이 RESURF 영역인 경우에, 그들 영역의 특성은 제1보조 영역을 제공하기 위하여 주입된 불순물의 도우즈와 소정의 설계에 대하여 최적이 될 수 있다. 물론, 이러한 방법은 상기 언급한 제2단계와 조합하여 제1보조 영역과 각각의 제2영역의 다른 보조 영역을 형성하기 위하여 불순물을 주입하는 데 이용될 수 있다.
본 발명을 실시하는 방법은, 각각의 절연 게이트 전계 효과 트랜지스터에 대하여, 드레인 확장 영역상의 비교적 두꺼운 절연층과 채널 영역상의 비교적 얇은 절연층을 한정하고, 절연 재료 상에 전도 재료를 증착하여 각각의 절연 게이트를 제공하는 단계를 포함하는데, 그 전기적인 전도 재료는 드레인 영역에 대한 전계 플레이트(field plate)를 제공하는 비교적 두꺼운 절연 재료로 확장한다. 증가형 및 공핍형 IGFET의 드레인 영역을 제공하기 위한 불순물은, 주어진 표면에 절연 게이트를 제공한 이후에, 드레인 영역을 제공하기 위해 불순물이 주입 될 수 있는 각각의 드레인 확장 영역을 커버하는 비교적 두꺼운 절연층을 통하여 각각의 윈도우를 한정하고, 마스크로서 절연 게이트를 사용하는 드레인 영역을 제공하기 위해 불순물을 주입하여 도입될 수 있다. 이러한 윈도우는 전도층 내의 윈도우를 개방한 이후에 반응성 이온 에칭 기술과 같은 비등방성 에칭 기술을 사용하여 정의될 수 있다. 그러나, 그러한 기술이, 전도층 내에 관련된 윈도우에 대하여 각각의 드레인 영역이 자체 정렬될 수 있고, 다른 절연층 및 금속화에 의해 다음의 양호한 범위(coverage)를 얻기 위하여 비교적 두꺼운 절연층에 양호한 엣지를 제공할 수 있다 할지라도, 반응성 이온 에칭 기술은 많은 시간의 소비와 고비용이 소비되며, 그로 인해, 특히 대량 생산에 적합하지 않다. 그러므로, 반응성 이온 에칭기술의 대용으로서, 각각의 드레인 확장부를 커버하는 비교적 두꺼운 절연층을 통하여 각각의 윈도우를 한정하는 단계는, 각각의 절연 게이트 전계 효과 트랜지스터에 대하여, 절연층의 비교적 두꺼운 영역 위의 전도층에서 윈도우를 개방하고, 절연층의 비교적 두꺼운 영역에서 윈도우를 형성하기 위해 전도층에서 윈도우를 통하여 등방성으로 절연층을 에칭하여 절연층에서 윈도우의 엣지 위에 있는 전도층의 부분을 남기고, 절연층에서 윈도우의 엣지 위에 있는 부분을 제거하기 위해 전도층을 선택적으로 에칭하고, 그 후, 마스크로서 절연 게이트를 사용하는 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터의 드레인 영역을 제공하기 위해 불순물을 주입하는 단계를 포함한다. 그 비교적 두꺼운 절연 재료는 습식 에칭 기술을 사용하여 에칭되고, 그 돌출부(overhang)는 프라즈마 에칭 기술을 사용하여 선택적으로 에칭될 수 있다. 본 발명을 실시하는 방법은 제2영역의 제1보조 영역의 비교적 깊게 도핑된 중앙 영역을 제공하기 위하여 반대되는 전도 형태의 불순물을 각각의 IGFET에 대하여 주입시키는 단계를 포함한다. 그러한 비교적 깊은 영역이 제공되는 경우에, 정확한 채널 길이를 얻기 위하여 자체 정렬의 사용 가능성을 배제하는 모든 확산 공정이 종료된 이후에 절연 게이트가 제공되어야 하는 주입 및 확산 단계의 최종 단계로서 그들 영역에 주입되지 않는다면 비교적 낮게 도핑된 드레인 확장 영역(만일, 존재한다면 제2영역의 다른 보조 영역)의 특성을 정확한 제어는 어렵게 될 수 있다. 그러나, 그러한 자체 정렬 기술의 사용이 바람직하게 되는 경우에, 본 발명을 실시하는 방법은, 각각의 절연 게이트 전계 효과 트랜지스터에 대하여, 제2영역의 제1 보조 영역의 비교적 깊게 도핑된 중앙 영역을 제공하여 도입된 불순물을 반도체 장치에 부분적으로 확산시키기 위해 반대되는 전도 형태의 불순물을 주입하는 단계, 산화 대기 중에 반도체 장치를 가열하는 비교적 낮게 도핑된 확장 영역을 제공하여 비교적 깊게 도핑된 중앙 영역 및 비교적 낮게 도핑된 드레인 확장 영역을 제공하기 위해 반도체 장치로 그 주입된 불순물을 확산시키고, 주어진 표면 상에 비교적 두꺼운 절연 재료를 성장시키기 위해 불순물을 주입하는 단계를 포함한다. 상기 가열은 처음은 건식 산화 대기 중에서 실행되고, 그 후에 습식 대기 중에서 실행된다. 이러한 방법은 비교적 낮게 도핑된 드레인 확장 영역(만일, 존재한다면, 제2영역의 다른 보조영역)의 특성을 보다 양호하게 제어할 수 있고, 비교적 낮게 도핑된 드레인 확장 영역과, 만일 존재한다면, 다른 보조 영역을 형성하기 위한 불순물이 절연 게이트의 제공 이전에 주입되는 자체 정렬 기술을 허용하며, 그 후, 소스영역과 제1 보조영역이 마스크로서 절연 게이트를 이용하는 적당한 불순물을 주입하여 형성되기 때문에, 제1 보조 영역 및 소스 영역은 절연 게이트에 정렬된다.
본 발명을 실시하는 방법은, 하나 도는 각각의 IGFET에 대하여, 소스 영역으로부터 제2영역만큼 분리되고 주어진 표면에 인접한 한 전도 형태의 다른 영역을 제공하기 위하여 제2영역에 불순물에 주입하는 단계, 다른 영역과 절연 게이트 사이에 전기 접속부를 제공하는 단계와, IGFET의 게이트와 소스 사이에 제너 다이오드를 제공하기 위하여 제2영역에 대하여 소스 영역을 쇼트(short)시키는 단계를 포함한다. 다른 영역을 제공하기 위한 불순물은 소스 영역을 형성하기 위한 불순물과 동일한 시간에 주입될 수 있다. 전력 MOSFET와 같은 종 절연 게이트 전계 효과 트랜지스터는 반도체 영역내에 한 전도 형태의 소스 영역과 주어진 표면에 인접한 반대되는 전도 형태의 반도체 영역을 제공하고, 소스 영역과 제1영역 사이에 게이트 가능한 접속부를 제공하기 위한 반도체 영역의 채널 영역 또는 제1 보조 영역 위에 놓인 절연 게이트를 제공하기 위하여 주어진 표면의 제 3 영역에 불순물을 주입하여 증가형 및 공핍형 IGFET와 동시에 제공될 수 있다. 또한, 본 발명은, 반도체 장치의 주어진 표면에 인접한 전도 형태의 제1영역, 주어진 표면에 인접한 반대되는 전도 형태의 제2영역으로, 제1 보조영역으로부터 분리되어 확장된 비교적 낮게 도핑된 다른 보조 영역 및 제1 보조영역을 포함하는 제2영역, 제1 보조 영역에 둘러싸이고 주어진 표면에 인접한 한 전도 형태의 소스 영역, 제 2 보조 영역에 의해 둘러싸이고 소스 영역으로부터 이격된 주어진 표면에 인접한 한 전도 형태의 드레인 영역, 제2영역의 비교적 낮게 도핑된 다른 보조 영역내에 소스 영역을 쪽으로 확장하고 주어진 표면에 인접한 비교적 낮게 도핑된 드레인 확장 영역과, 소스와 드레인 영역 사이에 게이트 가능한 접속부를 제공하기 위하여 제1보조 영역의 채널 영역 위에 있는 절연 게이트를 갖는 반도체 장치를 포함하는 횡 절연 게이트 전계 효과 트랜지스터를 제공한다. 제1보조 영역, 소스 영역 및 드레인 영역은 절연 게이트에 자체 정렬된다. 그 소스 영역은 환형이 될 수 있으며, 드레인 영역을 둘러싼다. 그 절연 게이트는 채널 영역 위에 놓인 비교적 얇은 절연층, 그 비교적 낮게 도핑된 드레인 확장 영역을 통해 드레인 영역까지 확장하는 비교적 두꺼운 절연층과, 절연층 상에 확장된 전도층을 포함할 수 있다. 비교적 낮게 도핑된 드레인 영역과 다른 보조 영역은 IGFET가 고전압에 견딜 수 있도록 제공되어, 특히 지능 전력 스위치의 이용에 적당하면서 상기 기술한 것과 같은 IGFET의 임계 전압을 제어할 수 있다. 한 전도 형태의 다른 영역은 주어진 표면에 인접한 제2영역에 제공될 수 있고, 소스 영역으로부터 분리될 수 있는데, 그 소스 영역은 제2영역에 대해 쇼트되며, 절연 게이트와 제2영역 사이에 제너 다이오드를 제공하기 위하여 절연 게이트와 다른 영역 사이에 한 전기 접속이 제공될 수 있다. 이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면을 참조하면, 그 도면들은 단순한 개략도임을 알 수 있다. 특히 층의 두께 또는 영역들과 같은 치수는 확대되고, 다른 치수는 축소될 수 있다. 또한, 전체 도면에 있어서, 동일한 부분 또는 동일한 부품은 동일 참조 부호로 도시되어 있음을 알 수 있다. 제7도를 참조하면, 증가형 및 공핍형 횡 절연 게이트 전계 효과 트랜지스터가 제공된 본 발명을 실시하는 반도체 장치가 도시되어 있다. 증가형 절연 게이트 전계 효과 트랜지스터(IGFET)(1)는 제7도의 좌측에 도시되어 있고, 공핍형 IGFET(2)는 제7도의 우측에 도시되어 있다. 두 개의 IGFET(1,2)의 각각의 일부만이 도시되어 있고, 그들 IGFET(1)및의 각각은 제7도에서, 점선(A, B)에 의해 표시된 각각의 축을 중심으로 대칭되어 있음을 알 수 있다. 제7도에 도시된 반도체 장치는 한 전도 형태, 즉 본 예에서 n-전도 형태의 반도체 장치(3)를 포함 한다. 그 반도체 장치(3)는 높게 도핑된 n-형 기판(4a)에 제공된 낮게 도핑된 n-형 에피택셜층(4)을 포함한다. 지금 제7도의 좌측을 참고하면, 증가형 IGFET(1)는, 축(A)에 대하여 대칭이고 반도체의 주어진 표면(3a)에 접하고, 몇 가지 이유로 에피텍셜층(4)으로부터 IGFET(1)를 절연시키기 위하여 에피텍셜층(4)과 함께 접합부(6)를 형성하는 웰(well)을 제공하는 반대 전도 형태(여기서는 p형)의 제2영역(5)을 포함한다. 제2영역 또는 웰(5)은, 도면에서 볼 때 환형이고, 웰의 주변과 비교적 낮게 도핑된 다른 또는 중앙 보조 영역(8)을 한정하는 외부 또는 제1보조영역(7a)을 포함한다. 본 명세서에 이용된 환형이라는 용어는, 원형, 타원형, 사각형 또는 다각형이 될 수 있다는 것을 알 수 있으며, 도면에서 주어진 표면(3a)으로 내려다 볼 때, 외부 보조 영역(7a)의 형태는 본 장치의 소정의 기하학적 형태로 결정된다. 외부 보조 영역(7a)은 비교적 얕은(7a)이며, 보다 높게 도핑된 영역(7b)은 외부 보조 영역(7a)과 함께 반도체 영역(7b)을 형성하도록 비교적 얄은 외부 보조 영역(7a)의 중심에 배치된다. 외부 보조 영역(7a)의 내부 주변(7a')에 인접하여 그 사이에 확장된 중앙 보조 영역(8)은 충분히 낮게 도핑되고 충분히 얇게 되기 때문에, pn접합부(6) 양단의 역 바이어스 전압이 pn접합부(6)의 항복 전압에 도달하기 이전에, IGFET(1)의 작동 중에 자유 전하 캐리어가 완전히 공핍된다. 그러므로, 중앙 보조 영역(8)은 역바이어스된 pn접합부(6)의 공핍영역을 횡방향[예를 들어, 표면(3a)]으로 전개되도록 작용하며, 그래서 주어진 표면(3a)에서 전계를 감소시키고, 그러한 감소에 의해 pn접합부(6)의 항복 전압을 증가시킨다. 이와 같은 영역은 RESURF(REduced SURface Fiedl)영역으로 공지되어 있으며, 예를 들어, 1980년 J. A. Appels 등에 의해, Phlips Journal of Research Vol. 35 No. 1, 1 내지 13 페이지에서, 명칭이 고전압 박층 장치(RESURF 장치)에 상세히 기술되어 있다. 전술한 문헌에 나타난 바와 같이, RESURF 영역으로서 기능을 하기 위하여, cm의 두께(d) (또는 깊이)와 cm-3의 도핑 농도(N)의 곱(Nd)은 2×1012cm-2정도가 되어야 한다. 한 전도 형태(본 실시예에서는 n+형이며, 여기서, 플러스 부호는 비교적 높은 도핑을 나타냄)의 소스 영역(9)이 제공되어, 주어진 표면(3a)에 인접한 반도체 영역(7)과 함께 pn접합부(9a)를 형성한다. 제7도에 도시된 바와 같이, 소스 영역(9)은 비교적 얕은 외부 보조 영역(7a)의 내부 주변(7a') 쪽으로 오프셋 되고, 비교적 깊은 영역(7b)으로 확장된다. 한 전도 형태 (본 예에서는 n+형)의 드레인 영역(10)은 유사하게 소스 영역(9)으로부터 이격되기 위하여 중앙 보조 영역(8)의 주어진 표면(3a)에 인접하여 유사하게 제공된다. 전술한 바와 같이, 본 실시예에서, 상기 IGFET(1)는 축(A)에 대해 대칭이 되어 있기 때문에, 소스 영역(9)은 환영이면서 드레인 영역(10)을 에워싸고 있다. 주어진 표면(3a)에 인접한 한 전도 형태의 비교적 낮게 도핑된 드레인 확장 영역(11)은 소스 영역(9)쪽으로 드레인 영역(10)이 확장부를 제공한다. 비교적 낮게 도핑된 드레인 확장 영역(11)은 IGFET(2)가 드레인 영역(10)과 기판(4a)사이의 고전압 뿐만 아니라 소스 영역(9)과 드레인 영역(10) 사이의 고전압에 견디게 할 수 있는 다른 RESURF 영역을 형성한다. 제7도에 도시된 바와 같이, 드레인 영역(10)은 전체적으로 비교적 낮게 도핑된 드레인 확장 영역(11)내에 놓이고, 그 비교적 낮게 도핑된 드레인 확장 영역(11)은 제2영역의 중앙 보조 영역(8)과 함께 pn접합부(11a)를 형성한다. 절연 게이트(12)가 주어진 표면(3a)의 제1영역(31a)에 놓이기 때문에, 아래에 놓인 비교적 얕은 외부 보조 영역(7a)이 절연 게이트(12)에 인가된 신호의 제어 하에, 소스 영역(9)과 드레인 영역(10) 사이에 게이트 가능한 접속부를 제공하는 채널 영역(13)을 제공한다. 절연 게이트(12)는, 예를 들어 실리콘 이산화물의 비교적 얇은 절연층(14)과, 예를 들어 도핑된 다결정 실리콘의 위에 놓인 전기적 전도 게이트층(15)을 포함한다. 그러나, 전도 게이트층(15)은 금속층이나 금속 규화물 또는, 이와 같은 층의 2개 혹은 그 이상의 합성물로 될 수 있다. 제7도에 도시된 바와 같이, 전도 게이트층(15)은, 비교적 낮게 도핑된 드레인 확장 영역(11)과 함께, IGFET가 드레인 영역(10)과 소스 영역(9) 사이의 고전압과 드레인 영역(10)과 기판(4a) 사이의 고전압에 견딜 수 있도록 도움을 주는 전계 플레이트(16)를 제공하기 위하여 비교적 두꺼운 절연 재료층(14a) 위까지 높인다. 유사하게, 제7도에 도시된 바와 같이, 제2영역(5)의 외부 주변(7a)은 전도 게이트층(15)이 제공되는 비교적 얇은 절연층(14)으로 커버될 수도 있다. 또한, 비록 도시되지는 않았지만, 전도 게이트층(15)은 IGFET의 주변에 대해 전계 플레이트를 제공하기 위해 비교적 두꺼운 절연층 위까지 높게 될 수 있다. 실리콘 이산화물의 다른 절연층(17)은 전도 게이트 층(15) 위에 확장한다. 예를 들어, 알루미늄과 같은 금속물이 주어진 표면(3a)상에 제공되어, 소스 영역(9)과 드레인 영역(10)에 대해 전기적 접촉부(18 및 19)를 각각 제공하고, 절연층(17)에서 개방된 윈도우(도시 안됨)를 통해, 전도 게이트층(15)에 그 전기적 접촉부(도시 안됨)를 제공한다. 이후에 기술하게 될 이유로 인하여, 또한, 금속물(20)도 주어진 표면(3a)의 반대편의 기판(4a)의 표면(3b)상에도 제공될 수도 있다. 제7도의 우측에 도시된 공핍형 IGFET(2)는 증가형 IGFET(1)와 서로 상이하다. 여기서, 공핍형 트랜지스터(2)의, 주어진 표면(3a)의 제2영역(31b)에 인접한 채널 영역(13')의 도핑이 한 전도 형태(본 예에서는 n-형)로 구성되어, 게이트 신호가 채널을 핀치-오프(pinch off)하기 위해 인가될 때까지 공핍형 IGFET(2)가 정상적으로 온-상태로 되고, 반면에, 증가형 IGFET(1)의 채널 영역(13)이 반대 전도 형태(본 예에서는 p-형)로 구성되어, 표면 반전 채널을 제공하기 위해 적당한 게이트 신호가 인가될 때까지 그 IGFET(1)가 정상적으로 오프-상태로 된다. 이와 같은 설명은 제7도에서, 증가형 IGFET(1)의 정상적인 온-상태의 채널 영역(13)을 점선으로 도시하고, 공핍형 IGFET(2)의 정상적인 온-상태의 채널 영역(13')을 실선으로 도시하여 설명되어 있다. 횡 IGFET(1 및 2)의 각각의 채널 영역(13, 13)의 도핑은, 이하에 설명한 것처럼, 제2영역(5) 및 비교적 낮게 도핑된 드레인 확장 영역(11)의 중앙 및 외부보조 영역(8 및 7a)을 형성하기 위해 주입된 불순물의 주어진 표면(3a)의 제1 및 제2영역(31a 및 31b)에 의해 수용되는 관련된 비율을 제어하여 결정된다. 제1 및 제2영역(31a 및 31b)의 도핑을 제어하는 한 방법을 나타내는 횡 IGFET(1 및 2)를 제조하기 위한 본 발명에 따른 방법의 한 실시예는 제1도 내지 제7도를 참조하여 설명한다. 먼저, 제1도를 참조하면, 통상적으로, 1 내지 5 ohm-cm의 저항률을 갖는 낮게 도핑된 n-형 단결정 실리콘 에피텍셜층(4)이 높게 도핑된 n-형 단결정 실리콘 기판(4a)상에 제공되어 있다. 표면 오염을 제거하고 온도의 실리콘 이산화물의 보호층을 성장시키기 위한 클리닝 단계 이후에, p-형 불순물은 적당한 마스크를 사용하여 주어진 표면(3a)을 통해 반도체 장치(3)내로 국부적으로 주입되고, 후속 처리 후에, 두개의 IGFET(1 및 2)의 비교적 깊은 영역(7b)을 형성하게 되는 두개의 p-형 영역(71b)을 제공하기 위해 반도체 장치(3)내에 부분적으로 확산된다. 본 실시예에 있어서, 사용된 p-형 불순물은 5×1014atoms cm-2의 도우즈와, 45KeV(kilo electron Volts)의 주입 에너지를 갖는 붕소이고, 그 불순물은 예를 들어, 불활성 질소 대기에서 약 1분 동안 약 섭씨 900도의 온도까지 반도체를 가열하여 반도체내에 부분적으로 주입된다. 그 후, p-형 불순물은 적당한 마스크를 사용하여 주어진 표면(3a)을 통해 반도체 장치에 주입되고, 그 다음에 n-형 불순물은 후속 처리후에 비교적 낮게 도핑된 드레인 확장영역(11)과 제2영역(5)의 중앙 보조 영역(8)을 제공하게 될 영역(81 및 111)을 각각 형성하기 위해 적당한 다음의 마스크를 통해 주입된다. 본 실시예에 있어서, 사용된 p-형 불순물은 2×1012내지 10×1012atoms cm-2의 도우즈와 170KeV의 주입 에너지를 갖는 붕소이며, n-형 불순물은 1×1012내지 5×1012atoms cm-2의 도우즈와 170KeV의 주입 에너지를 갖는 비소이다. 이 때, 도입된 불순물은 반도체를 가열하여 반도체 장치 내부로 확산된다. 이러한 가열은 산화 대기에서 실행되기 때문에, 제1도에 도시된 바와 같이, 확산과 동시에 실리콘 이산화물의 비교적 두꺼운 층(140)이 주어진 표면(3a)상에 성장된다. 본 특정 실시예에 있어서, 상기 반도체 장치는 약 0.8 마이크로미터(8000 Angstroms) 두께의 비교적 두꺼운 혹은 전계 산화물층을 얻기 위해 산화 대기에서 225분 동안 섭씨 100도로 가열된다. 산화 대기에서 가열 처리 단계는 건식 산소 대기에서 제1가열 단계와 습식 산소 대기에서 후속 습식 산화 단계를 포함할 수 있다. 건식 및 습식 산화 단계에 관련된 지속 기간은 비교적 깊은 영역(7b)을 형성하기 위한 불순물의 주입에 큰 영향을 주지 않으며, 비교적 낮게 도핑된 드레인 확장 영역(11)과 제2영역(5)의 중앙 보조 영역(8)을 형성하기 위해 주입된 불순물의 도우즈를 조정하고, 습식 및 건식 산화 단계의 관련된 지속 기간을 조정하여, 비교적 두꺼운 혹은 전계 산화물 층의 바람직한 두께는 중앙 보조 영역(8)과 기뵤적 낮게 도핑된 드레인 확장 영역(11)에 대한 바람직한 프로필에 해롭게 영향을 주지 않고 성장 될 수 있다. 예를 들어, 8×1012atoms cm-2의 붕소 도우즈와 3×1012atoms cm-2의 비소 도우즈에 대하여, 건식 산화 단계는 145분 지속되고, 습식 산화단계는 105분간 지속될 수 있다. 지금 제2도를 참조하면, 전계 산화물 혹은 비교적 두꺼운 절연층은 비교적 두꺼운 절연 재료층(14a)을 정의하기 위한 종래의 사진 석판 및 에칭 기술을 사용하여 패턴화도거나 한전된다. 이 때, 게이트 산화물의 비교적 얇은 절연층은 주어진 표면(3a) 상에 성장된다. 그 후, 다결정 실리콘은 전도층(15, 16)을 제공하는 절연층(14, 14a)상에 증착되고, 필요한 전도성을 제공하기 위해, 예를 들어 비소를 이용하는 통상적인 방법으로 도핑된다. 그 후, 도핑된 다결정 시릴콘층은 제2도에 도시된 절연 게이트 구조(12)를 제공하기 위해 종래의 사진 석판 및 에칭 기술을 사용하여 패턴화되거나 한정된다. 절연 게이트 구조(12)를 마스크로서 사용하며, P-형 불순물, 즉 본 실시예에서의 붕소는 증가형 및 공핍형 IGFET(1 및 2)의 제2영역(5)의 비교적 얕은 외부보조 영역(7a)을 제공하기 위해 반도체 장치(3)내에 주입된다. 본 실시예에 있어서,제2도, 제3도 및 제4도에 도시된바와 같이, P-형 불순물의 주입은 두단계로 실행된다. 제1단계에 있어서, 불순물(제2도에 화살표(x)로 표시됨)은, 증가형 및 공핍형 IGFET의 비교적 얕은 외부 보조 영역(7a)을 형성하기 위해 불순물이 주입 되도록, 오직 절연 게이트 구조(12)만을 마스크로서 사용하여 주입된다. 그 후 제4도에 도시된 바와 같이, 적당한 마스크(23)는 다른 주입에 대한 보호를 위해 반도체 영역(7)의 노출 영역(24) 상에 제공된다. 예를 들어, 노출 영역(24)은 비교적 두꺼운 증착된 산화층에 의해 보호될 수 있다. 이때, P-형 불순물의 제2도우즈는, 단지 제4도의 좌측에 도시된 구조만의 제2영역(5)의 외부보조영역(7A)내에 p-형 불순물의 농도를 증가시키기 위해 주어진 표면(3a)에서 제4도에 도시된 바와 같이 향하게 된다. 단지 제1도우즈가 충분하지 않게 되어 채널 영역(13, 및 13')이 우세하게 p-형으로 되면서, 제1 및 제2도우즈의 조합이 충분하게 되도록, p-형 불순물의 제1 및 제2도우즈는 선택된다. 그러므로, 제1영역(31a)이 제1 및 제2 주입단계 모두 동안에 노출되어, p-형 채널 영역(13)이 제1영역(31a)에 인접하여 제공되지만, 제2영역(31b)이 마스크(24)에 의해 제2주입 단계에 대하여 보호되기 때문에, n-형 채널 영역(13')은 제2영역(31b)에 인접하여 제공된다. 본 특정 실시예에 있어서, 제1 및 제2주입단계는 5×1012atoms cm-2의 도우즈와 180 KeV의 주입 에너지가 이용되는 붕소로 이루어질 수도 있다. 그러나, 제2단계는 채널 영역(13)의 p-형 도핑을 제어하고, 그로 인해, 증가형 IGFET(1)의 임계 전압을 제어하기 위해 조정될 수 있다. 이와 같은 방법을 이용하여, 증가형 및 공핍형 특성 뿐만 아니라, 중앙보조영역(8), 제2영역(5) 및 비교적 낮게 도핑된 드레인 확장영역(11)의 특성을 최적화할 수 있다. 또한, 두개의 p-형 주입 단계가 정렬에 있어 임계적이지 않기 때문에 즉, 그 두단계 모두가 절연 게이트 구조(12)로 자체 정렬되기 때문에, 상기 방법은 비교적 단순하고, 제조 동안에 정렬 허용 오차에 영향을 주지 않는다. 마스크(23)는 제2 p-형 주입단계 후에 제거되고, 그 후, 드레인 영역(10)을 형성하기 위한 불순물의 주입을 위해 비교적 두꺼운 절연 재료층(14a)에서 윈도우(25)를 개방하는 것이 필요하다. 이는, 제5도에 도시된 것처럼, 절연 게이트 구조(12)를 한정하는 동안 다결정 실리콘층(15, 16)에서 제1개방된 윈도우(26)를 가지고, 제5도에 도시된 것과 같은 비교적 두꺼운 절연 재료층(14a)을 통해 윈도우(25)를 에칭하기 위한 반응성 이온 에칭기술을 사용하여 실현될 수도 있다. 윈도우(25)를 개방하였다면, 소스 영역이 필요치 않는 반도체 영역(7)의 그들 영역을 보호하기 위해 주어진 표면 상에 마스크(35)가 제공되는데, 본 실시예에 있어서, 증가형 및 공핍형 IGFET(1 및 2)의 소스 및 드레인 영역(9 및 10)을 형성하기 위해 마스크로서 절연 게이트 구조(12)를 이용하여 주어진 표면에 4×1015atoms cm-2의 도우즈와 80 KeV의 주입 에너지를 갖는 비소의 n-형 불순물이 주입된다. 그 후, 본 실시예에 있어서 실리콘 이산화물의 다른 절연층(17)이 주어진 표면(3a)상에 증착된다. 그 후, IGFET(1 및 2)의 게이트 접촉부(도시하지 않음)와 소스 및 드레인 접촉부(18 및 19)를 형성하기 위해, 제7도에 도시된 바와 같이 증착된 알루미늄과 같은 금속물 및 절연층(17)에서 윈도우가 개방된다. 그 소스 접촉부 금속물은 전계 플레이트(18a)를 제공하기 위해 반도체 영역(7)의 외부 주변부(7a)를 초과하여 절연층(17)상의 외부로 확장된다. 비록, 도시되지는 않았지만, 게이트 다결정 실리콘층(15, 16)도 유사하게, 이중 전계 플레이트 구조를 제공하기 위해 비교적 두꺼운 절연 재료까지 외부 표면(7a)을 초과하여 외부로 확장될 수 있다. 금속물(20)은 전술한 바와 같이 기판(4a)의 표면(3b)에 제공될 수 있다. 비록, 제5도 및 제6도를 참조하여 설명한 반응성 이온 에칭 기술의 이용으로 각각의 드레인 영역(10)이 다결정 실리콘층(15, 16)에서 윈도우(26)에 대해 자체 정렬되고, 드레인 접촉부(19)에 대한 금속물과 다른 절연층(17)에 의한 연속된 양호한 적용 범위를 가능하게 되도록 하기 위하여, 각각의 비교적 두꺼운 절연 재료층(14a)에 양호한 엣지부(14'a)가 제공할 수 있다 할지라도, 반응성 이온 에칭 기술은 두 기술로 되고, 그로 인해, 특히 대량 생산에 적합하지 않다. 대량 생산의 관점에서, 오히려 습식 에칭 기술이 양호하다. 그러나, 이와 같은 기술은 문제점이 있는데, 특히, 윈도우(26)를 통한 비교적 두꺼운 절연 재료층(14a)의 등방성 습식에칭은 다결정 실리콘 돌출부를 남겨 두는 후방 에칭 또는, 언더 에칭을 초래한다. 이와 같은 돌출부는 매우 바람직하지 못한데, 이는 후속 절연층이 돌출부 둘레를 따라가도록 사실상 그 자체를 수직으로 이중 후퇴시킬 수 있으며, 또한, 절연층 내에 진공을 유발할 수 있을 뿐만 아니라, 알루미늄 트랙의 중단이 발생할 수 있는 예리한 굴곡부(다결정 실리콘 돌출부에 따름)를 갖는 표면에 후속 알루미늄이 증착된다는 것을 의미한다. 그러나, 본 발명자는 그와 같은 문제점을 피하고, 상기 기술한 비등방성 반응성 이온 에칭 공정에 대한 대안으로 사용될 수 있는 습식 에칭 공정을 개발하였다. 비교적 두꺼운 절연 재료층(14a)을 통해 윈도우(25)를 에칭하는 변형된 방법은 물론, 동일한 문제가 형성되는 다른 IGFET에 대해서도 동시에 적용된다는 것을 알게 되겠지만, 형성되는 IGFET중 하나에 대해 제8도 내지 제10도에 도시되어 있다. 따라서, 제8도에 도시된 바와 같이, 포토레지스트 마스크와 프라즈마 에칭 공정과 같은 다결정 실리콘 에칭 공정을 사용하여 먼저 다결정 실리콘층(15, 16)에서 윈도우(26)가 개방된다. 본 실시예에 있어서, 사용된 프라즈마 에칭 공정은 일렉트로테크(Electrotech)로부터 이용 가능한 바와 같은 종래의 배렬 반응기에서 실행될 수도 있다. 사용된 프라즈마는 약 400Toor(5.3×104 Pa)의 압력을 갖는 테트라-불화물 프라즈마(tetrafluoride plasma)(약 80%의 산소 함유)일 수 있다. 윈도우(26)은 통상적으로 절연 게이트 구조(12)의 한정하는 단계 동안 개방되게 되며, 비교적 두꺼운 절연 재료층(14a)은 제2영역(5)의 비교적 얕은 외부보조영역(7a)을 형성하기 위한 후속 주입 단계로부터 아래에 있는 실리콘을 보호한다. 그 다음에, 다결정 실리콘츠에 마스크(27)가 제공된다. 마스크(27)가 주로 절연 게이트 구조(12)를 보호하기 위해 필요하기 때문에, 윈도우(26)에 대한 마스크(27)의 정렬은 필요하지 않으며, 표시된 바와 같이, 마스크(27)내의 개구는 윈도우(26)보다 매우 크게될 수 있다. 비교적 두꺼운 절연 재료층(14a)는 표면(3a)를 보호하기 위해 윈도우(26)내지 표면(3a)을 커버하는 절연 재료인, 예를 들어 1000옹스트롬의 얇은층(28)을 남겨 두는 원하는 깊이로 윈도우(26)를 통해, 예를 들어 버퍼된 HF를 사용하여 습식 에칭된다. 제8도에 표시된 바와 같이, 습식 에칭은 비교적 두꺼운 절연 재료층(14a)의 아래 또는 후방 에칭을 야기하여, 상기 기술한 것처럼, 돌출부 아래의 그 자체 상의 배면을 예리하게 배가하는 매우 상승된 표면상에 후속 절연층(17) 및 금속물(19) 모두가 제공되도록 야기하는 다결정 실리콘의 돌출부(29)를 남겨 두게 된다. 중요한 것은 후속 드레인 영역이 관련된 비교적 낮게 도핑된 드레인 확장 영역(11)의 본래 모습의 보존을 용이하게 하기 위해 다결정 실리콘층 내의 윈도우의 엣지부에 정렬된다는 것이다. 따라서, 비교적 두꺼운 절연 재료층(14a)가 전술한 바와 같이 습식 에칭된 후에, 다결정 실리콘 돌출부(29)는 비록, 층 테이퍼가 윈도우(26)의 엣지부(16a)를 향하도록 다결정 실리콘층의 두께의 감소를 초래할 수도 있고, 윈도우(26)의 최종 치수가 정밀하게 제어되지 않게 된다 할지라도 프라즈마 에칭 공정과 같은 선택적 에칭 공정을 이용하여 제거될 수 있다. 예를 들어, 남아있는 돌출부(29)는 약 400Torr(5.3×104pa)의 압력에서, 약 8%의 산소를 함유하는 탄소 테트라-불화물(CF4)프라즈마를 사용하여 종래의 배럴 반응기에서 에칭될 수 있다. 프라즈마 에칭 동안에 윈도우(25)내의 표면(3a)을 보호했던 얇은 절연층(28)을 제거하고, 또한 윈도우(25)의 엣지부(14'a)를 평활하기 위해 최종의 짧은 습식 에칭 단계가 수행될 수 있다. 그러므로, 전술한 방법은 종래의 단순한 습식 에칭 기술이 사용되었을 때 발생하였던 문제점 없이 비교적 저렴하고 빠른 공정을 사용하여, 비교적 두꺼운 절연 재료층(14a)에서 윈도우가 개방될 수 있다. 통상적으로, 이와 같은 방법은 비교적 두꺼운 절연층이 약 8000옹스트롬의 두께일 때, 윈도우(25)를 개방하기 위해 약 16분 동안의 습식 에칭과, 돌출부(29)를 제거하기 위한 약 3분간의 후속 프라즈마 에칭 및, 절연층(18)을 제거하기 위한 약 20초간의 최종의 짧은 습식 에칭을 포함할 수 있다. 상기 방법의 변경안이 제8도 내지 제10도를 참조하여 전술된 바와 같이, 윈도우(26)는 비교적 얕은 외부보조영역(7a)을 형성하기 위해 불순물의 도입후에 개방될 수도 있으며, 감광성 내식 마스크가 다결정 실리콘층 내의 윈도우(26)를 한정하기 위해 프라즈마 에칭 기술과 함께 이용된다. 이 때, 비교적 두꺼운 절연 재료층(14a)은 적소에 감광성 내식 마스크로 습식 에칭될 수 있으며, 다결정 실리콘 돌출부(29)를 제거하기 위해 다시 프라즈마 에칭 공정이 사용된다. 이와 같은 방법은, 돌출부의 제거 동안에 윈도우(26) 주위의 다결정 실리콘층(15, 16)을 얇게하는 감광성 내식 마스크에 의해 보호되어 다결정 실리콘층의 상부 표면이 남아 있기 때문에, 다결정층(15, 16)의 표면이 감광성 내식 마스크에 의해 보호될 때 감소될 수 있는 장점이 있다. 통상적인 공정에 있어서, 감광성 내식 마스크를 통한 프라즈마 에칭은 약 8.5분의 지속기간을 걸리고, 후속 습식 에칭단계는 약 16분의 지속기간이 소요되며, 최종 프라즈마 에칭단계는 약 3분의 지속 기간을 걸린다. 상기 기술한 장치에 있어서, 제1 및 제2영역 (31a 및 31b)에 의해 수용되는 불순물의 관련된 도우즈는 제2단계 혹은, 그 이상의 단계에서 제2영역(5) 각각의 외부 보조영역(7a)을 형성하기 위해 불순물을 도입하고, 제1단계에 이후에 주어진 표면(3a)의 제2영역(31b)을 마스킹하여 독자적으로 제어된다. 그러나, 도핑은 영역(7a, 8 및 11)중 어느 하나, 두개 또는 세 개 모두를 형성하기 위해 도입된 불순물의 제1 및 제2영역(31a 및 31b)에 의해 수용되는 관련된 도우즈를 제어하여 조정될 수 있다. 제11도 및 제12도는 제1 및 제2 영역(31a 및 31b)에 의해 수용되는 불순물의 상대 도우즈를 마스킹 수단을 사용하여 독자적으로 제어하기 위한 본 발명에 따른 방법의 제2실시예의 여러 단계를 도시한 것이다. 제11도 및 제12도는 제1도에 도시된 단계에 선행하는 단계를 도시한 것으로, 즉, 주입된 불순물을 부분적으로 작용시키고, 동시에 전계 산화물 혹은, 비교적 두꺼운 절연층(140)을 형성하기 위해 산화 대기에서 반도체를 가열하는 단계 이전의 단계이다. 또한, 제11도 및 제12도는 단지 개략도라는 것을 알 수 있으며, 주입되었거나 부분적으로 확산된 영역의 치수는 주입 에너지 및 도우즈와, 확산 온도 및 시간과 같은 여러 처리의 변수에 따르게 된다. 그러므로 제1도와 비교하여 제11도 및 제12도의 영역의 관련된 크기는 단지, 확산을 포함하는 다른 처리 단계, 특히 동시 구동 및 전계 산화물 형성이 제12도에 도시된 단계와 제1도에 도시된 단계 사이에서 발생하는 것을 나타내도록 취해져야 된다. 제11도에 도시된 여러 단계 혹은, 한 단계에서, p-형 불순물은 주어진 표면(3a)을 통해 국부적으로 주입 되었으며, 다음에 영역(71b)이 형성하게 되는 두개의 p-형 전조 영역(precursor regions)(71'b)과 최종적으로 비교적 깊은 높게 도핑된 영역(7b)을 제공하기 위해 부분적으로 작용된다. 중앙 보조 영역(8)을 형성하기 위한 p-형 불순물은 또한, 전조 영역(81')에 의해 개략적으로 도시된 바와 같이 주입 되었는데, 영역(81')은 후속처리 후에 영역(81)을 형성하게 되며, 최종적으로 중앙 보조 영역을 형성하게 된다.
이와 같이 변형된 방법에 따라, 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 불순물은 두단계로 도입된다. 그러므로, 제11도에서 화살표(Y)로 표시된 바와 같이, 여기서 비소인 n-형 불순물의 제1도 우즈는 n형 불순물이 제1 및 제2 영역(31a 및 31b) 모두에 의해 수용되도록 증가형 및 공핍형 IGFET(1 및 2)가 모두 형성되는 주어진 표면(3a)으로 주입된다. 이러한 주입은 제11도에서 전조 영역(111')으로 표시 되었다. 다음에, 제12도에 도시된 바와 같이, 증가형 IGFET(1)가 형성되는 주어진 표면의 영역(240)은 다른 주입에 대해 보호하기 위해, 예를 들어 증착된 산화물의 비교적 두꺼운 층인 적당한 마스크(230)에 의해 커버된다. 그 후, 본 실시예에서 비소인 n-불순물의 제2주입은 공핍형 IGFET가 형성되는 영역이 전조 영역(111)보다 높게 도핑된 전조 영역(111)을 제공하기 위해 n-형 불순물의 최소한 다른 도우즈를 수용하도록 실행된다. 본 발명에 따른 방법의 제2실시예에 있어서, p-형 불순물의 단일 도우즈가 비교적 얕은 외부 보조 영역(7a)을 형성하는데 이용될 수 있다는 것을 제외하고는 제1도 내지 제10도를 참조하여 설명한 바와 같이 마스크(230)의 제거 후에 진행하기 때문에, 제4도에 도시된 단계는 생략될 수도 있다. 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 n-형 불순물의 제1 및 제2도우즈가 선택되기 때문에, 제1도우즈만이 수용되는 제1영역(31a)에서, 외부 보조 영역(7a)을 형성하기 위한 p-불순물의 후속 주입이 p-전도 형태의 채널 영역(134)을 제공하기 위해 n형 전도성 재료를 오버도핑하고, n-형 불순물의 모든 도우즈를 수용하는 제 2영역(31b)에서는 외부보조영역(7a)을 형성하기 위해 도입된 p-형 불순물이 도우즈가 오버도핑을 일으키는데 불충분하게 되어 오버도핑을 일으키고, 채널 영역(13')은 공핍형 IGFET(2)가 형성될 수 있도록 n-형으로 유지한다. 중앙 보조 영역(8)을 형성하는데 이용되는 불순물의 도우즈가 170 KeV의 주입 에너지를 갖는 8×1012atoms cm-2이고, 외부 보조 영역(7a)을 형성하기 위해 이용된 불순물의 도우즈가 약 180 KeV의 에너지를 갖는 약 81×1013atoms cm-2의 도우즈인 경우에, 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 n-형 불순물의 제1도우즈는 170 KeV에서 2 내지 3×1012비소 atoms cm-2가 될 수 있으며, 제 2도우즈는 170 KeV에서 4 내지 5×1012비소 atoms cm-2가 될 수 있다. 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 불순물 주입의 제어는 외부 보조 영역(7a)을 형성하기 위한 불순물 도입의 제어 대신에 또는 그 제어와 함께 이루어질 수 있다. 선택적으로, 도핑은 두단계 또는 그 이상의 단계에서 제2영역(5)의 중앙보조영역(8)과, 제1단계 이후에 마스킹 제2영역(31b)을 형성하기 위한 불순물을 주입하여 제어될 수 있다. 두 단계 혹은 그 이상의 단계에서 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 불순물 도입의 대안으로서, 증가형 IGFET의 채널 영역(13)은 비록 후속 절연 게이트와 비교적 낮게 도핑된 드레인 확장 영역(11)을 제공하는데 이용되는 마스크의 정렬에 주의를 요하고, 통상적인 제조 허용 오차를 받게 되지만 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 불순물의 도입을 통해 마스크 될 수 있다. 각각의 경우에 있어서, 관련된 도우즈는 p-형 채널 영역(13)이 IGFET(1)에 대해 형성되고, n-형 채널 영역(13')은 IGFET(2)에 대해 형성되도록 될 것이다.
상기 설명한 증가형 및 공핍형 횡 절연 게이트 전계 효과 트랜지스터(1 및 2)는 단지 반도체 장치(3)에 형성되거나, 그 반도체 장치 위에 형성되는 반도체 부품일 수 있다. 그러나, 증가형 및/ 또는 공핍형 모드 절연 게이트 전계 효과 트랜지스터(1 및 2)의 하나 이상은 동시에 반도체 장치(3)에 형성될 수 있음을 알 수 있다. 또한, 본 발명을 실시하는 방법은 공핍형이나 또는 증가형의 하나 이상의 IGFET를 제조하는데 이용될 수 있으며, 한 형태의 트랜지스터를 제조하는 것으로부터 다른 형태의 트랜지스터의 제조의 변화를 비교적 단순하고 쉽게 할 수 있는 장점을 갖는다. 하나 이상의 다른 반도체 부품이 증가형 및 공핍형 IGFET(1 및 2)을 갖는 반도체 장치에 또는 반도체 상에 제조될 수 있다. 그러므로 예를 들어, 하나 혹은 그 이상의 고전력 반도체 부품이 소위 지능 전력 스위치의 생산을 가능하게 하는 하나 혹은 그 이상의 저전압 논리형 반도체 부품과 같이 동일한 반도체 장치(3)에 제공될 수 있는데, 즉 고전력 반도체 장치의 작동을 제어하기 위한 논리 회로가 중앙제어 회로로부터의 논리 신호의 제어하에 광, 전기모터 등에 대한 전력 장치를 제어하는데 이용하기 위해 동일한 반도체 장치에 또는 그 반도체 상에 포함된 반도체 장치이다. 예를 들어, 단순한 버스 시스템과 상기 지능 전력 스위치가 모터 차량에서 전력을 분배하기 위해 이용되는 전통적인 룸(traditional loom)을 대치하는데 이용될 수 있다.
본 발명을 실시하는 방법은 수직 형태의 전력 MOSFET가 동일한 반도체 장치(3)에 포함되는 특이한 장점을 갖는다. 제13도는 전력 MOSFET(50)의 형태로 구성된 종 절연 게이트 전계 효과 트랜지스터가 상술한 형태의 하나 혹은 그 이상의 증가형 및/또는 공핍형 횡 IGFET(1 및 2)와 함께 집적되어 있는 반도체 장치의 일부를 도시한 도면이다. 하나의 횡 IGFET의 일부를 간단히 하기 위하여, 증가형 횡 IGFET(1)가 제13도에 도시되어 있다. 소스 및 드레인 접촉부가 반도체의 반대 표면에 있기 때문에 전류 흐름이 반도체를 통해 수직 방향으로 흐르게 되어 종 전력 MOSFET라 불린다. 상기 중 전력 MOSFET는 통상적으로 공통 드레인 영역을 갖는 수백개의 병렬 접속된 MOSFET로 이루어지는데, 단순성을 위해 제11도에는 종 전력 MOSFET(50)의 일부만이 도시되어 있다. 제13도에 도시된 바와 같이, 종 전력 MOSFET(50)의 한 셀은 n-형 반도체 장치(3) 내에 형성된 한 전도 형태의 반도체 영역(57)으로 이루어진다. 반도체 영역(57)은 비교적 깊고 비교적 높게 도핑된 영역(57b)과 주위의 비교적 얕은 외부 영역(57a)을 갖는다. 한 전도 형태(여기서는 n형)의 소스 영역(59)은 주어진 표면에 인접하여 반도체 영역(57)내에 제공되며, 절연 게이트 구조(512)가 드레인 영역에 게이트 가능한 접속부를 제공하기 위해 반도체 영역(57)의 채널 영역(513) 위에 놓이며, 드레인 접촉부는 상기 언급한 금속물(20)에 의해 제공된다. 상기 언급한 내용으로부터 알 수 있는 바와 같이, 종 전력 MOSFET는 적당한 마스크 변형에 의해 횡 절연 게이트 IGFET(1 및 2)와 동시에 상술한 방법을 사용하여 제조될 수 있다. 그러므로, 비교적 깊은 영역(57b)에 주입되는 불순물은 비교적 깊은 영역(7b)을 형성하기 위한 불순물과 동시에 주입될 수 있는데, 전력 MOSFET는가 제조되는 주어진 표면(3a)의 영역(31c)은 영역(8 및 11)을 형성하기 위한 불순물의 주입 동안에 마스크 된다. 절연 게이트 구조(512)도 비슷하게 상기 절연 게이트 구조(12)와 동시에 형성될 수 있고, 비교적 얕은 영역(57a)과 소스 영역(59)을 형성하기 위한 불순물도 유사하게 비교적 얕은 외부보조영역(7a)과 소스 영역(9)을 형성하기 위한 불순물과 동시에 마스크로서 절연 게이트 구조(512)를 이용하여 도입 될 수 있으며, 전력 MOSFET의 게이트 구조(512)는 윈도우(25)의 개방 동안에 보호적으로 마스크된다. 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위한 불순물의 도입 동안에 제1영역(31a)을 마스킹하는 것은 전력 MOSFET(50)의 채널 영역(513)이 보다 높게 p형 도핑되게 되고, 증가형 횡 IGFET 보다 높은 임계 전압을 갖게 되는 것을 의미한다는 것을 알 수 있다. 만일, 이것이 바람직하게 될 수 없다면, 영역(31c)은 전력 MOSFET(50)의 임계전압을 감소시키기 위해 비교적 낮게 도핑된 드레인 확장 영역(11)을 형성하기 위해 도입된 불순물로 표현될 수 있다. 전력 MOSFET(50)에 대한 소스 금속물(518) 및 게이트 금속물(도시되지 않음)은, 절연층(17)에 필요한 윈도우를 개방한 후에 금속을 증착시키고 그 다음에 증착된 금속을 적당하게 패턴화하여 IGFET(1 및 2)의 소스 및 드레인 금속물(18 및 19)과 게이트 금속물(도시하지 않음)과 동시에 제공될 수 있다.
본 기술분야에 숙련된 사람이라면 알 수 있는 바와 같이, 전력 MOSFET(50)의 각각의 소스 영역(59)은 기생 바이폴라 동작을 저지하기 위하여 관련된 반도체 영역(57)에 대해 쇼트되어야 한다. 이는 예를 들어, 반도체 영역(57)의 중앙 부분이 주어진 표면(3a)으로 확장되도록 소스 주입을 마스킹하여 실행될 수 있고, 또는 부분을 노출시키기 위해 적당한 사진 석판 및 에칭 공정을 이용하여 소스 영역(57)의 중앙 부분을 에칭하여 실행될 수 있다. 비록, 전도 형태 게이트층(15, 16)의 엣지부가 직선 또는 수직이 되는 것으로 도시되어 있지만, 특히 임의 전력 게이트층의 엣지부는 Siemens Forschuhgs und Entwichluhgs Berichte Bd. 9(1980) Nr 4, 192 페이지에 기재된 기술을 사용하여 경사지게 되거나 테이퍼 될 수 있다. 도면에서 볼 때, 여러 영역의 형태는 원형일 수도 있고, 둥근 코너부를 갖는 정방형(또는, 장방형)이나, 6각형 또는 다른 적당한 형태가 될 수 있지만, 편의를 위해 모든 영역은 동일한 형태로 도시되어 있다. 그러므로, 예를 들어, 정방형 셀의 바둑판 형태 패턴[즉, 정방형(둥근 코너부를 갖는 형태) 외형 본도체 및 소스 영역]을 갖는 전력 MOSFET가 바람직하며, IGFET영역은 정방형 프레임 (둥근 코너부를 갖는 형태) 모양을 갖는 보조 영역(7) 및 소스 영역(9)과 비슷한 외형 또는 기하학 형태를 가져야 한다. 종 전력 MOSFET(50)의 온-저항의 감소시키기 위해 비교적 깊은 영역(57b) 이 바람직하지만 각각의 제 2영역(5)의 외부 보조 영역(7)이 단지 비교적 얕은 영역(7a)에 의해 형성되도록 비교적 깊은 영역(7b)이 횡 IGFET(1 및 2)로부터 생략될 수 있다. 비교적 깊은 영역(7b)이 제공되는 경우에, 비교적 깊은 영역(57b 또는 7b)을 도입하는 상술한 방법은, 정교한 제어를 필요로 하는 비교적 낮게 도핑된 드레인 확장 영역(11)과 제2영역의 낮게 도핑된 중앙 보조 영역(8)이 최종 확산 단계와 같이 통상적일 때 보다는 제조 공정의 시장 부근에서 도입되는 것이 가능하다는 특이한 장점을 갖는다. 이는 정밀하게 한정된 짧은 채널 길이를 얻는 절연 게이트 구조(12)[또한, 존재한다면 절연 게이트 구조(512)]에 대한 소스 영역(9) 및 비교적 얕은 외부 보조 영역(7a)(또한, 존재한다면 소스 영역(59) 및 영역 (57b)]의 자체 정렬을 할 수 있는 특이한 장점이 있다. 그러나, 본 발명을 실시하는 방법은 비록, 정렬 허용 오차가 채널 길이 즉 온-저항이, 비정렬 방법을 사용할 때 보다 커지게 되는 것을 의미하게 되지만 낮게 도핑된 영역(8, 11)이 최종 확산/주입 단계로서 도입되고 그 다음에 절연 게이트 구조가 형성되는 경우에 이용될 수 있다.
상술한 장치에 있어서, 증가형 및 공핍형 IGFET는 지능 전력 스위치에 사용하기 위해 설계된 고전압 횡 IGFET인대, 여기서, 집적 전력 스위치(50)의 드레인 접촉부는 예를 들어, 모터 차량 배터리의 양의 공급 단자에 접속되게 되고, IGFET는 그 배터리의 공급 단자 사이에 접속되어, 배터리 전압과 같거나 거의 같은 전압이 지능 전력 스위치의 작동 중에 IGFET 양단에 존재하게 된다. 이와 같은 경우에, 증가형 및 공급형 IGFET는 고전압에 견딜 수 있어야 하며, 그로 인해, 소스(9)[전도 형태가 반대로 되면, 드레인(10)]과 기판(3)이 양의 공급 전압에 있고, 드레인 (10)[전도 형태가 반대로 되면, 소스(9)]가 음의 공급 전압(통상적으로, 접지)에 있을 때 발생할 수 있는 고 반전 전압에 대하여 IGFET가 견딜 수 있도록 비교적 낮게 도핑된 드레인 영역 또는, RESURF영역인 중앙보조영역(8)을 포함하며, IGFET가 오프되고 기판(3)이 양의 배터리 공급 전압에 있을 때 발생하는 고반전 전압에 대하여 IGFET가 견딜 수 있도록 비교적 낮게 도핑된 드레인 확장 영역(11) 또는 IGFET 영역을 포함한다. 통상적으로, 배터리의 공급 단자 양단의 전압자는 12V 또는 24V가 되게 되지만, IGFET는 전압 스파이크에 대항할 수 있는 것이 필요하기 때문에 예를 들어, 50V까지의 고반전전압에 대항할도록 설계된다. 비교적 낮게 도핑되거나 RESURF영역, 즉 중앙 보조 영역 및 비교적 낮게 도핑된 드레인 영역(8 및 11)과 함께, 고전압 횡 IGFET는 전력 MOSFET와 유사한 전계 제거 엣지 중단 시스템(field relief edge termination system)을 구비해야 한다. 임의 적당한 엣지 중단 시스템이 사용될 수 있으며, 선택된 시스템은 그 장치의 바람직한 항옵 전압에 의존하게 된다. 예를 들어, 비교적 깊은 영역(7b 또는 57b)과 동시에 형성되는 하나 혹은 그 이상의 전계 제거 환형 영역(도시하지 않음)은 전력 MOSFET(50)의 활성 장치 영역을 둘러싸일 수 있다. 폴리실리콘 게이트층은 전계 플레이팅 효과를 제공하기 위해 비교적 두꺼운 절연층의 엣지부(14'a)까지 외부로 확장될 수 있으며, 유사하게 소스 금속물도 전계 플레이팅 효과를 제공하기 위해 절연층(17)위를 통해 외부로 확장될 수 있다. 각각의 횡 IGFET는 전력 MOSFET(50)와 유사한 전계 플레이트 구조를 가질 수 있다.
상술한 것으로부터 알 수 있는 바와 같이, 전계 제거 엣지 중단 시스템을 제공하기 위한 전계 플레이트 시스템에 대한 필요성은 고전압 횡 IGFET 및 전력 스위치의 전력 MOSFET 부품에 적용될 뿐만 아니라 IGFET의 게이트 소스 전압을 제어하고 제한하기 위한 제너 다이오드와 같은 다른 필요한 부품에도 적용된다. 만일, 다이오드가 반도체 장치에서 개별적으로 각각 형성되었다면, 큰 스페이스가 전계 플레이트 시스템에 의해 취해지게 된다. 한 해결책은 단일 분리 웰에 모드 제너 다이오드를 설치하는 것인데, 이것은 후속 권선 패턴이 고려될 때 경제적이지 못하다. 따라서, 본 발명자는 상술한 횡 고전압 IGFET에 제너 다이오드를 포함시키는 방법을 제안하였는데, 이것은 상술한 방법이 매우 단순한 변형으로 사용될 수 있으며, 결과적으로 제7도에 도시된 변경되지 않은 고전압 IGFET와 유사한 크기로 이루어진 구조를 얻는다.
제14도는 변형된 횡 고전압 IGFET(1')를 도시한 도면이다. 제13도로부터 알 수 있는 바와 같이, 소스 영역(9)으로부터 다른 영역(60)이 분리되도록 제2영역(5)의 비교적 얕은 외부 보조 영역(7a)에 한 전도 형태의 다른 영역(60)을 제공하기 위해 소스영역을 형성하기 위한 불순물을 주입할 때 사용되는 마스크를 변형하여 그 구조가 변형된다. 도시된 바와 같이, 다른 영역(60)은 제13도의 우측에만 제공되며, 소스 영역 주위를 완전히 확장하지 않는다. 다른 영역(60)은 통상적인 방법으로 소스 영역(9)에 대해 쇼트되는 비교적 얕은 외부 보조 영역(7a)과 함께 제너 다이오드(D1)를 형성한다. 외부 보조 영역(7a)은 다른 영역(60)을 수용하기 위하여 제14도의 우측 상으로 확장될 수 있다. 필요한 다른 변형은 절연층(17)에 윈도우를 개방하는 단계와 영역(60)에 접촉부(61)를 제공하기 위한 증착된 금속물의 후속 패턴화 단계 동안에 이루어진다. 비록, 제14도에 도시되어 있지는 않지만, 접촉부(61)는 IGFET의 게이트 금속물 연결되거나, 집적된다. 횡 IGFET은 반드시 고전압 부품이 될 필요는 없다. 높은 반전 전압에 견딜 수 있는 능력을 요구하지 않는다면, 드레인 확장영역(11)은 드레인 영역(10)의 비교적 낮게 도핑된 확장 또는 드리프트 영역이 될 수 있으며, RESURF영역이 되는 것이 필수적이 아닐 수 있으며, 중앙 보조 영역(8)은 단지 기판으로부터 IGFET를 분리하는 분리 웰의 일부를 형성할 수 있고, 이와 같은 분리가 필수적으로 요구되지 않는 경우에는 중앙 보조 영역(8)이 임의 전계 플레이트 구조처럼 생략될 수 있다. 물론, 상기 주어진 전도 형태는 거꾸로 될 수도 있으며, 반도체가 실리콘이 아닌 다른 재료로 형성될 수 있다. 또한, 전력 MOSFET은, 만일 제공된다면, 어떤 다른 적당한 형태로 MOS 게이트 전력 장치를 대치할 수 있다. 본 명세서를 통해서, 본 기술 분야에 숙련된 사람은 다른 변형이 있을 수 있음을 알 수 있다. 이와 같은 변형은, 반도체 장치의 설계 및 제조에 있어 이미 공지된 다른 특징을 포함할 수 있으며, 이미 상술한 특징 대신에 또는 그 특징과 함께 사용될 수 있다. 비록, 특허 청구의 범위가 본 출원에서 특징의 특이한 조합으로 형식화되어 있지만, 본 출원의 명세서에 기재된 범위는 어떤 청구 범위에 현재 청구된 것과 동일한 발명과 관련되거나 혹은 관련되지 않든간에, 또한 본 발명을 행한 것과 동일한 어떤 모든 기술적 문제를 제거하든지 또는 제거하지 않든 지간에 어떤 새로운 특성이나, 명백하게 또는 암시적으로 본 명세서에 공개된 특성들의 새로운 조합 또는, 하나 혹은 그 이상의 특성의 일반화 및 변형을 포함할 수 있다는 점을 알 수 있다. 출원인은 본 출원이나 또는 본 출원에서 유도되는 다른 출원을 실행하는 동안에 이미 기술한 특성 및/또는 그 특성의 조합에 대해 새로운 청구 범위가 형식화될 수 있음을 알 수 있다.

Claims (16)

  1. 증가형 절연 게이트 전계 효과 트랜지스터 공핍형 절연 게이트 전계효과 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 있어서, 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터에 대하여, 제공된 반도체 장치의 주어진 표면에 인접한 한 전도 형태의 제1영역, 주어진 표면에 인접한 반대된 전도 형태에 제2영역, 제2영역에 의하여 둘러싸이고 주어진 표면에 인접한 한 전도 형태의 소스 영역과, 소스 영역을 쪽으로 확장되고, 주어진 표면에 인접한 비교적 낮게 도핑된 드레인 확장 영역을 갖는 한 전도 형태의 드레인 영역에 불순물을 주입하는 단계와, 제2영역 중 일부의 제1보조 영역의 채널 영역 상에 놓이면서 주어진 표면의 제1영역상의 제1절연 게이트와, 소스영역과 관련된 드레인 영역 사이의 각각의 게이트 접속을 제공하기 위하여 제2영역 이외의 다른 제1보조 영역의 채널 영역위에 놓이면서 주어진 표면의 제2영역상의 제2절연 게이트를 제공하는 단계를 포함하고, 마스킹 수단을 이용하여, 제2영역을 제공하기 위해 주입된 불순물의 관계된 도우즈와 반대 전도 형태의 인접한 제1영역인 채널 영역과 한 전도 형태의 인접한 제2영역인 제2영역을 제공하기 위하여 제1영역 및 제2영역에 의해 수용된 비교적 낮게 도핑된 드레인 확장부를 독립적으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 비교적 낮게 도핑된 확장 영역을 형성하기 위해 불순물에 대하여 제1및 제2영역을 노출시키고, 둘 이상의 단계에서 각각의 제2영역의 제1보조 영역을 형성하기 위해 불순물을 주입하여 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈를 독립적으로 제어하고, 제1단계 이후에 주어진 표면의 제2영역을 마스킹하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 증가형 및 공핍형 절연 게이트 전계 효과 트랜지스터에 대하여, 제1보조 영역으로부터 확장하는 제2영역의 다른 보조 영역을 제공하기 위하여 불순물을 주입하고, 제2영역의 다른 보조 영역내에 비교적 낮게 도핑된 드레인 확장 영역 및 드레인 영역을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방도체 장치 제조 방법.
  4. 제3항에 있어서, 둘 이상의 단계에서 각각의 제2영역의 다른 보조 영역을 형성하기 위해 불순물을 주입하여 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈를 독립적으로 제어하고, 제1단계 이후에 주어진 표면의 제2영역을 마스킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 둘 이상의 단계에서 각각의 절연 게이트 전계효과 트랜지스터의 비교적 낮게 도핑된 확장 영역을 형성하기 위해 불순물을 주입하여 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈를 독립적으로 제어하고, 제1단계 이후에 주어진 표면의 제1영역을 마스킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 비교적 낮게 도핑된 드레인 확장 영역을 형성하기 위해 불순물의 주입을 통하여 절연 게이트 전계효과 트랜지스터의 채널 영역을 제공하기 위한 영역을 마스킹하여 제1 및 제2영역에 의해 수용된 불순물의 관련된 도우즈를 독립적으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 각각의 절연 게이트 전계 효과 트랜지스터에 대하여, 비교적 낮게 도핑된 드레인 확장 영역 상의 비교적 두꺼운 절연층과 채널 영역상의 비교적 얇은 절연층을 한정하고, 절연 재료상의 전기적 전도 재료를 증착시켜 각각의 절연게이트를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터에 대하여, 절연층의 비교적 두꺼운 영역위의 전도층에서 윈도우를 개방하여 주어진 표면상의 절연 게이트를 제공한 이후에 증가형 및 공핍형 IGFET의 드레인 영역을 제공하기 위해 불순물을 주입하고, 절연층에서 윈도우의 엣지부에 돌출한 전도층의 부분이 남게되도록 절연층의 비교적 두꺼운 영역에서 윈도우를 형성하기 위해 전도층의 윈도우를 통하여 등방성으로 절연층을 에칭하고, 절연층에서 윈도우의 엣지부에 돌출한 부분을 제거하기 위해 전도층을 선택적으로 에칭하고 절연 게이트 전계효과 트랜지스터의 드레인 영역을 제공하기 위해 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 비교적 두꺼운 절연층에서 윈도우를 한정하기 위해 비교적 두꺼운 절연 재료를 습식 에칭하고, 비교적 두꺼운 절연 재료 층에서 각각의 윈도우에 엣지부에 돌출한 전도 재료를 제거하기 위해 전도 재료를 프라즈마 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 각각의 절연 게이트 전계 효과 트랜지스터에 대하여, 제2영역의 제1보조영역이 비교적 깊게 도핑된 중앙영역을 제공하기 위해 반대되는 전도 형태의 불순물을 주입하여, 주입된 불순물을 반도체 장치에 부분적으로 확산시키고, 비교적 낮게 도핑된 드레인 확장영역을 제공하고, 주어진 표면에서 비교적 두꺼운 절연 재료를 성장시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 반도체 장치는 건조한 대기에서 먼저 가열되고, 그후 습한 산화대기에서 가열되는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서 상기 IGFET의 하나 또는 각각의 IGFET에 대하여, 주어진 표면에 인접하고 소스영역으로부터 제2영역 만큼 분리된 한 전도형태의 다른 영역을 제공하기 위해 제2영역에 불순물을 주입하고 상기 다른 영역과 제공하기 위해 제2영역에 불순물을 주입하고, 상기 다른 영역과 절연 게이트 상이체 전기 접속부를 제공하며, 절연게이트 전계 효과 트랜지스터의 소스와 게이트 사이에 제어다이오드를 제공하기 위해 제2영역에 대하여 소스 영역을 쇼트시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 주어진 표면에 인접한 반대되는 전도 형태의 반도체 영역과 그 반도체 영역 내의 한 전도 형태의 소스 영역을 제공하고, 소스 영역과 제1영역 사이에 게이트 가능한 접속을 제공하기 위한 반도체 영역의 채널 여역 또는 제1보조 영역 위에 놓인 절연 게이트를 제공하기 위해 주어진 표면의 제3영역에 불순물을 주입하는 선행 항 중 어느 한 항에 청구될 방법을 사용하여 증가형 및 공핍형 절연 게이트 전계효과 트랜지스터와 동시에 종 절연 게이트 전계효과 트랜지스터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 반도체 장치의 주어진 표면에 인접한 전도 형태의 제1영역, 주어진 표면에 인접한 반대되는 전도 형태의 제2영역으로 제1보조 영역으로부터 분리되어 확장된 비교적 낮게 도핑된 다른 보조 영역 및 제1보조 영역을 포함하는 제2영역, 제1보조 영역에 둘러싸이고 소스 영역으로부터 이격된 주어진 표면에 인접한 전도 형태의 드레인 영역, 제2영역의 비교적 낮게 도핑된 다른 보조 영역 내에 소스 영역을 쪽으로 확장하고 주어진 표면에 인접한 비교적 낮게 도핑된 드레인 확장 영역과, 소스와 드레인 영역 사이에 게이트 가능한 접속부를 제공하기 위하여 제1보조 영역의 채널 영역 위에 있는 절연 게이트 전계 효과 트랜지스터.
  15. 제14항에 있어서, 상기 제1보조 영역, 소스 영역 및 드레인 영역은 절연 게이트에 대하여 자체 정렬되는 것을 특징으로 하는 횡 절연 게이트 전계 효과 트랜지스터.
  16. 제14항 또는 제15항에 있어서, 상기 한 전도 형태의 다른 영역은 주어진 표면에 인접하고 소스 영역으로부터 분리될 제2영역에 제공되고 상기 소스 영역은 제2영역에 대해 쇼트되고, 절연게이트와 제2영역 사이에 제어 다이오드를 제공하기 위해 상기 절연 영역과 상기 다른 영역 사이에 전기 접속부가 제공되어 있는 것을 특징으로 하는 횡 절연 게이트 전계 효과 트랜지스터.
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