DE3883856T2 - Verfahren zum Herstellen einer Halbleiteranordnung. - Google Patents

Verfahren zum Herstellen einer Halbleiteranordnung.

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Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung mit einem Anreicherungs-Isolierschicht-Feldeffekttransistor und einem Verarmungs-Isolierschicht-Feldeffekttransistor.
  • Eine Halbleiteranordnung mit Anreicherungs- und Verarmungs- Isolierschicht-Feldeffekttransistoren ist in einer Veröffentlichung mit dem Titel "Smart- SIPMOS- an intelligent power switch" von M. Glogolja und Dr. J. Tihanyi, Conference Record of the 1986 IEEE Industry Applications Society Annual Meeting Part 1, S. 429 . . . 433 beschrieben. Wie im Titel der vorgenannten Veröffentlichung angegeben, ist die beschriebene Halbleiteranordnung ein intelligenter Leistungsschalter, d. h. eine Halbleiteranordnung, in der einer oder mehrere Leistungshalbleiterbauteile in oder auf dem selben Halbleiterkörper als Logikbauteile zum Steuern und Überwachen des Betriebs des Leistungshalbleiterbauteils sowie eine Belastung in der Schaltung mit dem Schalter vorgesehen sind.
  • Ein derartiger intelligenter Leistungsschalter kann zum Beispiel als hochwertiger Schalter in selbstgetriebenen und industriellen Steueranwendungen zum Regeln von Leuchten, Elektromotoren usw. verwendet werden. Also beispielsweise in der Kombination mit einem einfachen Bussystem und einem Hauptleitwerk sind derartige intelligente Leistungsschalter zum Ersetzen des Drahtbaums eines Motorfahrzeugs verwendbar. In einem derartigen Zustand wird die Energie zum intelligenten Leistungsschalter von der Fahrzeugbatterie geliefert.
  • Der in der vorgenannten Veröffentlichung beschriebene intelligente Leistungsschalter enthält einen Vertikal-Leistungs-MOSFET, der den Leistungsschalter und den CMOS-Schaltungsaufbau zum Steuern des Betriebs des Leistungsschalters und für die Fehlerdetektion bildet, beispielsweise für die Detektion von Überspannungs- oder Überhitzungsprobleme. Der CMOS-Schaltungsaufbau enthält Niederspannungs- Komplementär-Lateral-IGFETs, Hochspannungs-P- und N-Kanal-Anreicherungs-IGFETs und Hochspannungs-Verarmungs-IGFETs.
  • Ein Verfahren zum Herstellen eines Anreicherungs-IGFET und eines Verarmungs-IGFET zusammen mit einem DMOS-FET wird in EP-A-0031 020 beschrieben, wobei die Dotierung der Kanalgebiete durch Steuerung des von den verschiedenen Implantierungen einschließlich der Drain-Erweiterungsimplantierung eingeführten Dotierungsbetrags eingestellt wird.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleiteranordnung mit einem Anreicherungs- und einem Verarmungs-IGFET zu schaffen, die sich, obgleich nicht spezifisch darauf beschränkt, für Verwendung bei der Herstellung eines intelligenten Leistungsschalters, beispielsweise zur Bildung von Hochspannungs-Lateral-Anreicherungs- und Verarmungs-IGFETs eignet.
  • Entsprechend einer Aufgabe der Erfindung ist ein Verfahren zum Herstellen einer Halbleiteranordnung mit einem Lateral-Anreicherungs-Isolierschicht- Feldeffekttransistor und einem Lateral-Verarmungs-Isolierschicht-Feldeffekttransistor vorgesehen, das das Einführen von Verunreinigungen in ein erstes Gebiet (4) von einem Leitfähigkeitstyp neben einer vorgegebenen Oberfläche eines Halbleiterkörpers umfaßt, um für jeden der Lateral-Anreicherungs- und Lateral-Verarmungs-Isolierschicht- Feldeffekttransistor ein zweites Gebiet vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche, ein Source-Gebiet von einem Leitfähigkeitstyp neben der vorgegebenen Oberfläche und umgeben vom zweiten Gebiet und ein Drain-Gebiet vom einen Leitfähigkeitstyp mit einem verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiet neben der vorgegebenen Oberfläche, das sich nach dem Source- Gebiet erstreckt, und eine erste Isolierschicht auf einem ersten Bereich der vorgegebenen Oberfläche und auf einem Kanalbereich eines ersten Zusatzgebiets eines der zweiten Gebiete und eine zweite Isolierschicht auf einem zweiten Bereich der vorgegebenen Oberfläche und auf einem Kanalbereich eines ersten Zusatzgebiets des anderen der zweiten Gebiete zum Schaffen einer jeweiligen gategesteuerten Verbindung zwischen jedem Source-Gebiet und dem zugeordneten Drain-Gebiet zu erzeugen, und wobei dieses Verfahren das unabhängige Steuern relativer eingeführter Verunreinigungsdosen unter Verwendung von Maskenmitteln zum Erzeugen der zweiten Gebiete und der verhältnismäßig niedrig dotierten im ersten Bereich und im zweiten Bereich empfangenen Drain-Erweiterungen umfaßt, um unter dem ersten Bereich einen Kanalbereich vom entgegengesetzten Leitfähigkeitstyp und unter dem zweiten Bereich einen Kanalbereich vom einen Leitfähigkeitstyp zu erzeugen.
  • Ein Verfahren nach der Erfindung ermöglicht so, daß Anreicherungs- und Verarmungs-Isolierschicht-Feldeffekttransistoren (IGFETs) gleichzeitig auf demselben Halbleiterkörper angeordnet werden, ohne daß dabei die Anzahl der Bearbeitungsschritte im Vergleich zu denen ansteigt oder wesentlich ansteigt, die zum Erzeugen eines Typs von IGFET unter Verwendung von Maskierungsmitteln zum getrennten oder unabhängigen Steuern der relativen Verunreinigungsdosen aus den ersten und zweiten Bereichen erforderlich sind.
  • Es können Verunreinigungen eingeführt werden, um ein weiteres Zusatzgebiet jedes zweiten Gebiets zu versorgen, das sich vom zugeordneten ersten Zusatzgebiet erstreckt, und die verhältnismäßig niedrig dotierte Drain-Erweiterung und die Drain-Gebiete für jeden IGFET können in den weiteren Zusatzgebieten vorgesehen werden und so die Anreicherungs- und Verarmungs-IGFETs vom ersten Gebiet isolieren. Das weitere Zusatzgebiet und das Drain-Erweiterungsgebiet können beide zum Erhöhen der umgekehrten Durchbruchspannung des zugeordneten pn-Knotenpunkts dienen und den lateralen IGFETs das Aushalten hoher Umkehrspannungen ermöglichen, die beispielsweise auftreten können, wenn die IGFETs einen Teil eines intelligenten Leistungsschalters bilden, in dem beispielsweise ein Vertikal-Leistungs-MOSFET im selben Halbleiterkörper vorgesehen ist und das erste Gebiet auch das Drain-Gebiet des Leistungs-MOSFET bildet.
  • Die relativen Verunreinigungsdosen aus den ersten und zweiten Bereichen können dadurch unabhängig gesteuert werden, daß die ersten und zweiten Bereiche den Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiets exponiert und die Verunreinigungen zur Bildung des ersten Zusatzgebiets jedes zweiten Gebiets in zwei oder mehreren Schritten und zur Maskierung des zweiten Bereichs der vorgegebenen Oberfläche nach dem ersten Schritt eingeführt werden.
  • Also bildet die aus dem zweiten Bereich von Verunreinigungen zur Bildung des ersten Zusatzgebiets in Kombination mit der Dosis aus dem zweiten Gebiet der Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiets empfangene Dosis auf relativ einfache Weise einen Kanalbereich vom einen Leitfähigkeitstyp, während die zweite Einführung von Verunreinigungen zur Bildung des ersten Zusatzgebiets (das vom zweiten Bereich nicht empfangen wird) bewirkt, daß der Kanalbereich vom entgegengesetzten Leitfähigkeitstyp neben dem ersten Bereich angeordnet wird. Die Schwellspannung des Anreicherungs-IGFET ist durch Einstellung der Verunreinigungsdosis im zweiten Schritt einstellbar. Zusätzlich oder alternativ können die relativen Dosen durch Einführung der Verunreinigungen zur Bildung des weiteren Zusatzgebiets jedes zweiten Gebiets in zwei oder mehreren Schritten, durch Maskieren des zweiten Bereichs der vorgegebenen Oberfläche nach dem ersten Schritt, und/oder durch Einführen der Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets jedes Isolierschicht- Feldeffekttransistors in zwei oder mehreren Schritten und durch Maskierung des ersten Bereichs der vorgegebenen Oberfläche nach dem ersten Schritt gesteuert werden.
  • Die Verwendung eines derartigen Verfahrens ermöglicht die Optimierung der Kennlinien eines verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets und des weiteren Gebiets des zweiten Gebiets, die beide RESURF-Gebiete sein können, die mit weiteren Einzelheiten nachstehend näher erläutert werden, ungeachtet ob ein Anreicherungs- oder Verarmungs-IGFET erforderlich ist, und ermöglicht die Bestimmung des Typs von IGFET lediglich durch die Anzahl der Dosen der eingeführten Verunreinigungen. Wenn die Isolierschichten als Masken verwendet werden, so daß die Source- und ersten Zusatzgebiete automatisch auf die Isolierschichtränder ausgerichtet werden, erfordert außerdem dieses spezielle Verfahren zum Kontrollieren, ob ein IGFET ein Anreicherungs- oder Verarmungs-IGFET ist, keinen kritischen Ausrichtschritt.
  • Die relativen Verunreinigungsdosen aus den ersten und zweiten Bereichen können unabhängig durch Maskierung des Bereichs gesteuert werden der den Kanalbereich des Anreicherungs-IGFET während der ganzen Einführung der Verunreinigungen zur Bildung der verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiete versorgt. In einer derartigen Anordnung wird es den eingeführten Verunreinigungen zur Bildung der verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiete verhindert, in den Bereich neben dem ersten Oberflächenbereich einzudringen, der den Kanalbereich des Anreicherungs-IGFET bildet, aber nicht in den Bereich, der den Kanalbereich des Verarmungs-IGFET bildet. Also ist nur geometrische Kontrolle der verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiete erforderlich, so daß, wenn die verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiete und die zweiten Zusatzgebiete nach obiger Beschreibung RESURF-Gebiete sind, die Kennlinien dieser Gebiete für den gewünschten Entwurf und für die erforderliche Verunreinigungsdosis zur Bildung der ersten Zusatzgebiete optimiert werden können.
  • Dieses Verfahren kann selbstverständlich in der Kombination mit dem vorbeschriebenen Zweischrittverfahren zum Einführen der Verunreinigungen zur Bildung des ersten Zusatzgebiets und/oder des weiteren Zusatzgebiets jedes zweiten Gebiets verwendet werden.
  • Ein erfindungsgemäßes Verfahren kann für jeden Isolierschicht- Feldeffekttransistor, der für die betreffende Isolierschicht durch Definierung einer verhältnismäßig dicken Isolierschicht auf dem Drain-Erweiterungsgebiet und für eine verhältnismäßig dünne Isolierschicht auf dem Kanalbereich sorgt und auf dem Isoliermaterial elektrisch leitendes Material ablagert, das elektrisch leitende Material enthalten, das sich über das verhältnismäßig dicke Isoliermaterial zur Lieferung einer Feldplatte für das Drain-Gebiet erstreckt.
  • Verunreinigungen zur Erzeugung der Drain-Gebiete der Anreicherungs- und Verarmungs-IGFETs können nach Anbringung der Isolierschicht(en) auf der vorgegebenen Oberfläche durch Definierung eines betreffenden Fensters durch die verhältnismäßig dicke Isolierschicht eingeführt werden, die jedes Drain- Erweiterungsgebiet zum Einführen von Verunreinigungen zum Liefern der Drain- Gebiete bedeckt und die Verunreinigungen einführt, um unter Verwendung der Isolierschicht als Maske die Drain-Gebiete zu erzeugen. Derartige Fenster können mit einer anisotropischen Ätztechnik definiert werden, wie z. B. einer reaktiven Ionenätztechnik zum Öffnen eines Fensters in der Leitschicht. Obgleich diese Technik das Anbringen eines guten Randes in der verhältnismäßig dicken Isolierschicht zum Ermöglichen der Selbstjustierung jedes Drain-Gebiet auf das zugeordnete Fenster in der Leitschicht und das Ermöglichen einer anschließenden guten Abdeckung durch eine weitere Isolierschicht und durch Metallisierung ermöglicht, sind jedoch reaktive Ionenätztechniken sowohl zeitraubend als auch besonders teuer und daher nicht besonders geeignet für Massenherstellung. Deshalb kann als Alternative für reaktives Ionenätzen der Schritt zum Bestimmen eines betreffenden Fensters durch die verhältnismäßig dicke Isolierschicht, die jede Drain-Erweiterung abdeckt, für jeden Isolierschicht- Feldeffekransistor umfassen, daß ein Fenster in der Leitschicht auf dem verhältnismäßig dicken Gebiet der Isolierschicht geöffnet wird, daß durch das Fenster in der Leitschicht die Isolierschicht isotropisch geätzt wird, um ein Fenster im verhältnismäßig dicken Gebiet der Isolierschicht zu bilden, wobei ein Teil der Leitschicht über den Rand des Fensters in der Isolierschicht hängt, daß die Leitschicht zum Entfernen des überhängenden Teils des Fensterrandes in der Isolierschicht selektiv weggeätzt wird, und darauf daß Verunreinigungen eingeführt werden, um die Drain- Gebiete der Anreicherungs- und Verarmungs-Isolierschicht-Feldeffekttransistoren unter Verwendung der Isolierschichten als Maske einzuführen. Das verhältnismäßig dicke Isoliermaterial kann durch eine Naßätztechnik geätzt werden, während der Überhang unter Verwendung einer Plasmaätztechnik selektiv weggeätzt werden kann.
  • Ein erfindungsgemäßes Verfahren kann für jeden IGFET Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp einführen, um ein verhältnismäßig tiefes hochdotiertes Mittelgebiet des ersten Zusatzgebiets des zweiten Gebiets zu bilden.
  • An der Stelle, an der ein verhältnismäßig tiefes Gebiet vorgesehen ist, kann es schwierig werden, die Eigenschaften der verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiete (und beim Vorhandensein die weiteren Zusatzgebiete der zweiten Gebiete) genau zu steuern, es sei denn diese Gebiete werden im letzten der Implantations-/Diffusionsschritte eingeführt, die notwendigerweise erfordern würden, daß die Isolierschicht angebracht wird, nachdem alle Diffusionsvorgänge vervollständigt wurden, wobei jede Möglichkeit zum Selbstjustieren zum Erhalten genauer Kanallängen vermieden wird. Wenn es jedoch erwünscht ist, derartige Selbstjustiertechniken zu verwenden, kann ein erfindungsgemäßes Verfahren für jeden Isolierschicht- Feldeffekransistor den Schritt der Einführung von Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp zum Anbringen eines verhältnismäßig tiefen hochdotierten Mittelgebiets des ersten Zusatzgebiets des zweiten Gebiets und den Schritt der Teildiffusion der eingeführten Verunreinigungen in den Halbleiterkörper, den Schritt der Einführung der Verunreinigungen zum Anbringen des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets, den Schritt der Erhitzung des Halbleiterkörpers in einer oxydierenden Atmosphäre zum Diffundieren der eingeführten Verunreinigungen in den Halbleiterkörper zum Anbringen des verhältnismäßig tiefen hochdotierten Mittelgebiets und des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets und den Schritt zum Züchten des verhältnismäßig dicken Isoliermaterials auf der bestimmten Oberfläche umfassen. Das Erhitzen kann zunächst in einer trockenen und anschließend in einer nassen oxydierenden Atmosphäre erfolgen. Ein derartiges Verfahren ermöglicht eine bessere Steuerung der Eigenschaften der verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiete (und beim Vorhandensein der weiteren Zusatzgebiete der zweiten Gebiete), während dennoch die Benutzung einer Selbstjustiertechnik möglich ist, in der die Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiets und der weiteren Zusatzgebiete, wenn vorhanden, vor dem Anbringen der Isolierschichten eingeführt werden, und die ersten Zusatz- und Source- Gebiete, die durch Einführen der geeigneten Verunreinigungen gebildet werden, die Isolierschichten als Masken verwenden, so daß die ersten Zusatz- und Source-Gebiete auf die Isolierschichten selbstjustiert sind.
  • Ein erfindungsgemäßes Verfahren kann für einen oder jeden der IGFETs den Schritt der Einführung von Verunreinigungen in das zweite Gebiet zum Anbringen eines weiteren Gebiets vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche und getrennt vom Source-Gebiet durch das zweite Gebiet, den Schritt der Herstellung einer elektrischen Verbindung zwischen den weiteren Gebieten und der Isolierschicht, und den Schritt des Kurzschlusses des Source-Gebiets nach dem zweiten Gebiet zum Anbringen einer Zenerdiode zwischen der Schicht und der Source des IGFET umfassen. Die Verunreinigungen zum Erzeugen des weiteren Gebiets können gleichzeitig mit den Verunreinigungen zur Bildung des Source-Gebiets eingeführt werden.
  • Ein vertikaler Isolierschicht-Feldeffekttransistor, beispielsweise ein Leistungs-MOSFET, kann gleichzeitig mit den Anreicherungs- und Verarmungs-IGFETs durch Einführung von Verunreinigungen in einen dritten Bereich der vorgegebenen Oberfläche zum Erzeugen eines Körpergebiets vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche und eines Source-Gebiets vom einen Leitfähigkeitstyp im Körpergebiet und zum Anbringen einer Isolierschicht auf einem ersten Zusatzgebiet oder Kanalbereich des Körpergebiets zum Herstellen einer aufsteuerbaren Verbindung zwischen dem Source-Gebiet und dem ersten Gebiet vorgesehen werden.
  • Die Erfindung schafft ebenfalls einen lateralen Isolierschicht- Feldeffekttransistor mit einem Halbleiterkörper, der ein erstes Gebiet vom einen Leitfähigkeitstyp neben einer vorgegebenen Oberfläche des Halbleiterkörpers, ein zweites Gebiet vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche, wobei das zweite Gebiet ein erstes Zusatzgebiet und ein verhältnismäßig niedrig dotiertes weiteres Zusatzgebiet enthält, das sich vom ersten Zusatzgebiet an erstreckt, ein Source-Gebiet vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche und umgeben vom ersten Zusatzgebiet, ein Drain-Gebiet vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche, getrennt vom Source-Gebiet und umgeben vom verhältnismäßig niedrig dotierten weiteren Zusatzgebiet, ein verhältnismäßig niedrig dotiertes Drain-Erweiterungsgebiet neben der vorgegebenen Oberfläche, das sich nach dem Source-Gebiet hin innerhalb des verhältnismäßig niedrig dotierten weiteren Zusatzgebiets des zweiten Gebiets erstreckt, und eine Isolierschicht auf einem Kanalbereich des ersten Zusatzgebiets zum Anbringen einer gategesteuerten Verbindung zwischen den Source- und Drain-Gebieten enthält.
  • Ein erstes Zusatzgebiet, das Source-Gebiet und das Drain-Gebiet können auf die Isolierschicht selbstjustiert sein. Das Source-Gebiet kann ringförmig sein und das Drain-Gebiet umgeben. Die Isolierschicht kann eine verhältnismäßig dünne Isolierschicht auf dem Kanalbereich, eine verhältnismäßig dicke Isolierschicht, die sich auf dem verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiet nach dem Drain- Gebiet erstreckt, und eine Leitschicht enthalten, die sich auf den Isolierschichten erstreckt.
  • Die verhältnismäßig niedrig dotierten Drain-Erweiterungs- und weiteren Zusatzgebiete werden vorgesehen, um dem IGFET die Möglichkeit zum Aushalten hoher Gegenspannungen zu geben, wobei er insbesondere zur Verwendung in einem intelligenten Leistungsschalter geeignet gemacht wird, wobei die Schwellspannung des IGFET nach obiger Beschreibung steuerbar gemacht wird.
  • Ein weiteres Gebiet vom einen Leitfähigkeitstyp kann im zweiten Gebiet neben der vorgegebenen Oberfläche und getrennt vom Source-Gebiet vorgesehen werden, wobei das Source-Gebiet zum zweiten Gebiet kurzgeschlossen und eine elektrische Verbindung zwischen der Isolierschicht und dem weiteren Gebiet hergestellt wird, um eine Zenerdiode zwischen der Isolierschicht und dem zweiten Gebiet anzubringen.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen
  • Fig. 1 bis 7 schematische und teilweise aufgebrochene Querschnitte durch einen Halbleiterkörper zur Veranschaulichung der verschiedenen Schritte in einem ersten Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zur Bildung von Hochspannungs-Lateral-Anreicherungs- und Verarmungs-IGFETs,
  • Fig. 8 bis 10 schematische Querschnitte durch einen Teil eines Halbleiterkörpers zur Veranschaulichung einer Abwandlung des Verfahrens nach Fig. 1 bis 7,
  • Fig. 11 und 12 schematische Querschnitte zur Veranschaulichung der Schritte in einem zweiten Ausführungsbeispiel eines Verfahrens nach der Erfindung zum Bilden von Hochspannungs-Lateral-Anreicherungs- und Verarmungs-IGFETs,
  • Fig. 13 einen schematische und teilweise aufgebrochenen Querschnitt durch eine Halbleiteranordnung mit einem lateralen Isolierschichttransistor und einem vertikalen Isolierschichttransistor, in der Herstellung und unter Anwendung eines erfindungsgemäßen Verfahrens,
  • Fig. 14 einen Querschnitt durch einen geänderten lateralen Hochspannungs-IGFET mit einer eingeführten Zenerdiode, und
  • Fig. 14a ein Schaltbild des geänderten IGFET nach Fig. 14.
  • Bezüglich der Zeichnung sei bemerkt, daß die Figuren rein schematisch und nicht maßstabgerecht sind. Insbesondere können bestimmte Abmessungen, wie die Dicke von Schichten oder von Gebieten, übertrieben dargestellt sein, während andere Abmessungen reduziert wurden. Es sei ebenfalls bemerkt, daß dieselben Bezugsziffern in allen Figuren verwendet werden, um gleiche oder ähnliche Teile zu bezeichnen.
  • In Fig. 7 ist eine Halbleiteranordnung nach der Erfindung dargestellt, in der sowohl ein Anreicherungs- als auch ein Verarmungs-Lateral-Isolierschicht- Feldeffekttransistor vorgesehen sind. Der Anreicherungs-Isolierschicht- Feldeffekttransistor (IGFET) 1 ist an der linken Seite der Fig. 7 und der Verarmungs- IGFET 2 an der rechten Seite in Fig. 7 dargestellt. Nur ein Teil jedes der beiden IGFETs 1 und 2 ist dargestellt und es sei bemerkt, daß jeder der IGFETs 1 und 2 um eine jeweilige Achse symmetrisch ist, die durch die gestrichelte Linie A bzw. B in Fig. 7 angegeben ist.
  • Die Halbleiteranordnung nach Fig. 7 enthält einen Halbleiterkörper 3 vom einen Leitfähigkeitstyp, der in diesem Beispiel der n-Leitfähigkeitstyp ist. Der Halbleiterkörper 3 enthält eine niedrig dotierte n-Epitaxialschicht 4 auf einem hochdotierten n-Substrat 4a.
  • An der linken Seite in Fig. 7 enthält der Anreicherungs-IGFET 1 ein zweites Gebiet 5 vom entgegengesetzten Leitfähigkeitstyp (p-Typ im Beispiel), das mit einer vorgegebenen Oberfläche 3a des Halbleiterkörpers zusammentrifft und, vorausgesetzt die Struktur sei um die Achse A symmetrisch, einen Potentialtopf liefert, der einen pn-Übergang 6 mit der Epitaxialschicht 4 bildet, um den IGFET 1 von der Epitaxialschicht 4 aus Gründen zu isolieren, die nachstehend näher erläutert werden.
  • Das zweite Gebiet oder der Topf 5 enthält ein äußeres oder erstes Zusatzgebiet 7a, das ringförmig ist, wenn im Grundriß gesehen, und definiert den Umfang des Topfes und ein verhältnismäßig niedrig dotiertes weiteres oder mittleres Zusatzgebiet 8. Es sei bemerkt, daß der hier benutzte Begriff "ringförmig" beispielsweise Ringe mit Kreisform, elliptischer Form, Rechteckform oder sonstiger Vieleckformen umfassen, wobei die Form des äußeren Zusatzgebiets 7a im Grundriß der vorgegebenen Oberfläche 3a nach unten zugewandt ist, die durch die gewünschte Geometrie der Anordnung bestimmt ist.
  • Das äußere Zusatzgebiet 7a ist ein verhältnismäßig untiefes Gebiet 7a und ein höher dotiertes verhältnismäßig tiefes Gebiet 7b ist zentral zum verhältnismäßig untiefen äußeren Zusatzgebiet 7a zur Bildung eines Körpergebiets 7 zusammen mit dem äußeren Zusatzgebiet 7a angeordnet.
  • Das mittlere Zusatzgebiet 8, das sich zwischen dem inneren Umfang 7'a des äußeren Zusatzgebiets 7a erstreckt und daran anschließt, ist ausreichend niedrig dotiert und dünn genug, so daß das mittlere Zusatzgebiet 8 im Betrieb des IGFET 1 von freien Ladungsträgern völlig verarmt wird, bevor eine Gegenspannung am pn-Übergang 6 die Durchbruchspannung des pn-Übergangs 6 erreicht. Das mittlere Zusatzgebiet 8 dient also zum seitlichen Erweitern des Verarmungsgebiets des in Sperrichtung betriebenen pn-Übergangs 6 (d. h. entlang der Oberfläche 3a) und reduziert auf diese Weise das elektrische Feld an der vorgegebenen Oberfläche 3a, wobei die Durchbruchspannung des pn-Übergangs 6 erhöht wird. Ein derartiges Gebiet ist als RESURF-Gebiet bekannt (REduced SURface Field) und wird mit weiteren Einzelheiten beispielsweise in einer Veröffentlichung mit dem Titel "high voltage thin layer devices (EESURF devices)" von J.A. Appels et al., Philips Journal of Research, Vol. 35 Nr. 1, 1980, S 1 . . . 13, beschrieben. Wie in der vorgenannten Veröffentlichung angegeben, müssen zum Funktionieren als RESURF-Gebiet das Produkt Nd der Dicke (oder Tiefe) d in cm und die Dotierungskonzentration N in Atom cm&supmin;³ des Gebiets in der Größenordnung von 2·10¹² Atom cm&supmin;² betragen.
  • Ein Source-Gebiet 9 vom einen Leitfähigkeitstyp (n+-Typ in diesem Beispiel, bei dem das Pluszeichen eine verhältnismäßig hohe Dotierung angibt) wird in einem pn-Übergang 9a mit dem Körpergebiet 7 neben der vorgegebenen Oberfläche 3a vorgesehen und bildet diesen Übergang. Wie in Fig. 7 dargestellt, ist das Source-Gebiet 9 nach dem inneren Umkreis 7'a des verhältnismäßig untiefen äußeren Zusatzgebiets 7a versetzt und erstreckt sich in das verhältnismäßig tiefe Gebiet 7b. Ein Drain-Gebiet 10 vom einen Leitfähigkeitstyp (n+-Typ in diesem Beispiel) ist ebenfalls neben der vorgegebenen Oberfläche 3a im mittleren Zusatzgebiet 8 vorgesehen, um im Abstand vom Source-Gebiet 9 zu liegen. Wie oben angegeben, ist in diesem Beispiel der IGFET 1 um die Achse A symmetrisch, daher ist das Source-Gebiet 9 ringförmig und umgibt das Drain-Gebiet 10.
  • Ein niedrig dotiertes Gebiet 11 vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche 3a liefert eine Erweiterung des Drain-Gebiets 10 in Richtung auf das Source-Gebiet 9. Das niedrig dotierte Drain-Erweiterungsgebiet 11 bildet ein weiteres RESURF-Gebiet, das dem IGFET 2 ermöglicht, nicht nur eine hohe Spannung zwischen dem Drain-Gebiet 10 und dem Substrat 4a, sondern auch eine hohe Spannung zwischen den Source- und Drain-Gebieten 9 und 10 auszuhalten. Wie in Fig. 7 dargestellt, liegt das Drain-Gebiet 10 vollständig im niedrig dotierten Drain- Erweiterungsgebiet 11 und das Gebiet 11 bildet einen po-Übergang 11a mit dem mittleren Zusatzgebiet 8 des zweiten Gebiets.
  • Eine Isolierschicht 12 liegt auf einem ersten Bereich 31a der vorgegebenen Oberfläche 3a, so daß das unterliegende verhältnismäßig untiefe äußere Zusatzgebiet 7a einen Kanalbereich 13 liefert, der unter der Steuerung eines an die Isolierschicht 12 gelegten Signals eine gategesteuerte Verbindung zwischen den Source- und Drain-Gebieten 9 und 10 herstellt. Die Isolierschicht 12 enthält eine verhältnismäßig dünne Isolierschicht 14 beispielsweise aus Siliziumdioxid und eine aufliegende elektrisch leitende Gateschicht 15 beispielsweise aus dotiertem polykristallinem Silizium. Die leitende Gateschicht 15 kann jedoch eine Metallschicht oder eine Metallsilicidschicht oder eine Zusammenstellung von zwei oder mehreren vorgenannten Schichten sein.
  • Wie in Fig. 7 dargestellt, ist die leitende Gateschicht 15 auf einer verhältnismäßig dicken Isolierschicht 14a zum Erzeugen einer Feldplatte 16 stufenweise erhöht, die zusammen mit dem niedrig dotierten Drain-Erweiterungsgebiet 11 zum Unterstützen des IGFET 1 dient, um hohe Spannungen zwischen dem Source-Gebiet 9 und dem Drain-Gebiet 10 und zwischen dem Drain-Gebiet 10 und dem Substrat 4a auszuhalten.
  • Wie in Fig. 7 dargestellt, kann der Umkreis 7''a des zweiten Gebiets 5 gleichermaßen mit einer verhältnismäßig dünnen Isolierschicht 14 bedeckt werden, auf der die leitende Gateschicht 15 angebracht wird. Obgleich nicht dargestellt, kann wiederum die leitende Gateschicht 15 auf einer verhältnismäßig dicken Isolierschicht zum Erzeugen einer Feldplatte für den Umfang des IGFET stufenweise aufgebaut sein.
  • Eine weitere Isolierschicht 17 aus Siliziumdioxid erstreckt sich über die leitende Gateschicht 15. Metallisierung, beispielsweise Aluminium, ist auf der vorgegebenen Oberfläche 3a zur Herstellung elektrischer Kontakte 18 und 19 für die Source- und Drain-Gebiete 9 bzw. 10 und zum Herstellen eines elektrischen Kontakts (nicht dargestellt) mit der leitenden Gateschicht 15 über ein (nicht dargestelltes) in der Isolierschicht 17 geöffnetes Fenster vorgesehen.
  • Aus nachstehend zu beschreibenden Gründen kann die Metallisierung 20 auch auf der Oberfläche 3b des Substrats 4a gegenüber der vorgegebenen Oberfläche 3a angebracht werden.
  • Der Verarmungs-IGFET 2 an der rechten Seite in Fig. 7 unterscheidet sich vom Anreicherungs-IGFET 1 darin, daß die Dotierung des neben einem zweiten Bereich 31b der vorgegebenen Oberfläche 3a liegenden Kanalbereichs 13' des Verarmungs-Transistors 2 vom einen Leitfähigkeitstyp (in diesem Beispiel n-Typ) ist, so daß der Verarmungs-IGFET 2 normalerweise leitet, bis ein Gatesignal zum Drosseln des Kanals angelegt wird, während der Kanalbereich 13 des Anreicherungs-IGFET 1 vom entgegengesetzten Leitfähigkeitstyp ist (in diesem Beispiel p-Typ), und also ist der IGFET 1 normalerweise gesperrt, bis das geeignete Gatesignal zur Bildung eines Oberflächeninversionskanals angelegt wird. Dieser Zustand ist in Fig. 7 dargestellt, wobei der Kanalbereich 13 des üblicherweise gesperrten oder Anreicherungs-IGFET 1 durch eine gestrichelte Linie und der Kanalbereich 13' des üblicherweise leitenden oder auch Verarmungs-IGFET 2 durch eine ausgezogene Linie dargestellt sind.
  • Die Dotierung des Kanalbereichs 13, 13' jedes der lateralen IGFETs 1 und 2 wird entsprechend der nachstehenden Beschreibung durch Steuerung der relativen Anteile der aus den ersten und zweiten Bereichen 31a und 31b der vorgegebenen Oberfläche 3a eingeführten Verunreinigungen zur Bildung der mittleren und äußeren Zusatzgebiete 8 und 7a des zweiten Gebiets 5 und des niedrig dotierten Drain- Erweiterungsgebiets 11 bestimmt.
  • Ein erstes Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zum Herstellen der lateralen IGFETs 1 und 2, das eine Weise der Steuerung der Dotierung der ersten und zweiten Bereiche 31a und 31b veranschaulicht, wird jetzt anhand der Fig. 1 bis 7 beschrieben.
  • In Fig. 1 ist eine niedrig dotierte monokristalline n- Siliziumepitaxialschicht 4 mit einem spezifischen Widerstand von typisch 1 bis 5 Ohmcm dargestellt, die auf einem hochdotierten monokristallinen n-Siliziumsubstrat 4a angebracht ist.
  • Nach dem Reinigen zum Beseitigen von Oberflächenkontaminationen und zum Züchten einer Schutzschicht aus thermischem Siliziumdioxid werden in den Halbleiterkörper 3 über die vorgegebene Oberfläche 3a unter Verwendung einer geeigneten Maske örtlich p-Verunreinigungen implantiert und zum Teildiffundieren in den Halbleiterkörper 3 veranlaßt, um zwei p-Gebiete 71b zu erzeugen, die nach anschließender Bearbeitung die verhältnismäßig tiefen Gebiete 7b der zwei IGFETs 1 und 2 bilden. In diesem Beispiel ist die benutzte p-Verunreinigung Bor mit einer Implantationsenergie von 45 keV (Kiloelektronvolt) und mit einer Dosis von 5·10¹&sup4; Atom cm&supmin;², und die Verunreinigungen werden durch Erhitzen des Halbleiterkörpers auf eine Temperatur von etwa 900 Grad Celsius in einer inerten beispielsweise Nitrogenatmosphäre für etwa eine Minute zum Teil in den Halbleiterkörper hineingetrieben.
  • P-Verunreinigungen werden darauf über die vorgegebene Oberfläche 3a unter Verwendung einer geeigneten Maske in den Halbleiterkörper implantiert, und anschließend werden zur Bildung der Gebiete 81 bzw. 111 über eine geeignete folgende Maske n-Verunreinigungen implantiert, wobei diese Gebiete nach anschließender Bearbeitung die mittleren Zusatzgebiete 8 der zweiten Gebiete 5 und die niedrig dotierten Drain-Erweiterungsgebiete 11 liefern. In diesem Beispiel ist die p- Verunreinigung Bor mit einer Implantationsenergie von 170 keV und einer Dosis zwischen 2·10¹² bis 10·10¹² Atom cm&supmin;², während die n-Verunreinigung Arsen ist mit einer Implantationsenergie von 170 keV und einer Dosis zwischen 1·10¹² bis 5·10¹² Atom cm&supmin;².
  • Die eingeführten Verunreinigungen werden darauf durch Erhitzen des Halbleiterkörpers zum Diffundieren in den Halbleiterkörper veranlaßt. Die Erhitzung erfolgt in einer oxydierenden Atmosphäre, so daß, wie in Fig. 1, gleichzeitig mit der Diffusion eine verhältnismäßig dicke Schicht 140 aus Siliziumdioxid auf der vorgegebenen Oberfläche 3a gezüchtet wird. In diesem besonderen Beispiel wird der Halbleiterkörper in einer oxydierenden Atmosphäre während 255 Minuten zum Erzeugen einer verhältnismäßig dicken oder Feldoxydschicht von etwa 0,8 Mikrometer (8000 Angström) Dicke auf 1100 Grad Celsius erhitzt. Die Erhitzungsbehandlung in der oxydierenden Atmosphäre kann einen ersten Erhitzungsschritt in einer trockenen Sauerstoffatmosphäre und einen anschließenden nassen Oxydierungsschritt in einer nassen Sauerstoffatmosphäre enthalten.
  • Die relative Dauer der trockenen und nassen Oxidierungsschritte beeinflussen nicht wesentlich das Hineintreiben der Verunreinigungen zur Bildung des verhältnismäßig tiefen Gebiets 7b, und durch Einstellung der Dosis eingeführter Verunreinigungen zum Erzeugen der mittleren Zusatzgebiete 8 der zweiten Gebiete 5 und der niedrig dotierten Drain-Erweiterungsgebiete 11 und durch Einstellung der verhältnismäßigen Dauer der nassen und trockenen Oxydierungsschritte kann die gewünschte Dicke der verhältnismäßig dicken oder Feldoxidschicht ohne nachteiliges Beeinflussen des gewünschten Profils für die mittleren Zusatzgebiete 8 und die niedrig dotierten Drain-Erweiterungsgebiete 11 gezüchtet werden. Beispielsweise kann für eine Bordosis von 8·10¹² Atom cm&supmin;² und einer Arsendosis von 3·10¹² Atom cm&supmin;² der trockene Oxydierungsschritt ungefähr 145 Minuten und der nasse Oxydierungsschritt 105 Minuten dauern.
  • In Fig. 2 ist die Feldoxid- oder verhältnismäßig dicke Isolierschicht unter Verwendung einer herkömmlichen photolithographischen und Ätztechnik zum Definieren der verhältnismäßig dicken Isolierschicht 14a gemustert oder definiert. Eine verhältnismäßig dünne Isolierschicht von Gate-Oxid wird dann auf der vorgegebenen Oberfläche 3a gezüchtet.
  • Polykristallines Silizium wird danach auf der Isolierschicht 14, 14a niedergeschlagen, liefert damit die Leitschichten 15, 16 und ist auf eine herkömmliche Weise beispielsweise mit Arsen dotiert, um für die erforderliche Leitfähigkeit zu sorgen. Die dotierte polykristalline Siliziumschicht wird darauf unter Verwendung herkömmlicher photolithographischer und Ätztechniken gemustert oder definiert, um die isolierte Gate-Struktur 12 nach Fig. 2 zu erzeugen.
  • Unter Verwendung der isolierten Gate-Struktur 12 als Maske werden p- Verunreinigungen, in diesem Beispiel Bor, in den Halbleiterkörper 3 implantiert, um die verhältnismäßig untiefen äußeren Zusatzgebiete 7a der zweiten Gebiete 5 der Anreicherungs- und Verarmungs-IGFETs 1 und 2 zu erzeugen. In diesem Beispiel, wie in Fig. 2, 3 und 4 veranschaulicht, erfolgt die Implantierung der p-Verunreinigungen in zwei Schritten. Im ersten Schritt werden unter Verwendung nur der isolierten Gate- Strukturen 12 Verunreinigungen (in Fig. 2 mit den Pfeilspitzen X angegeben) als Maske implantiert, so daß Verunreinigungen zum Erzeugen der verhältnismäßig untiefen äußeren Zusatzgebiete 7a sowohl der Anreicherungs- als auch der Verarmungs-IGFETs eingeführt werden.
  • Danach wird, wie in Fig. 4 veranschaulicht, zum Schützen dieses Bereichs gegen weitere Implantationen eine geeignete Maske 23 auf einem exponierten Bereich 24 des Körpergebiets 7 vorgesehen. Beispielsweise kann der exponierte Bereich 24 durch eine verhältnismäßig dicke niedergeschlagene Oxidschicht geschützt werden. Eine zweite Dosis von p-Verunreinigungen wird dabei, wie in Fig. 4 angegeben, auf die vorgegebene Oberfläche 3a gerichtet, um die Konzentration von p-Verunreinigungen innerhalb des äußeren Zusatzgebiets 7a des zweiten Gebiets 5 nur der an der linken Seite der Fig. 4 dargestellten Struktur zu erhöhen.
  • Die ersten und zweiten Dosen von p-Verunreinigungen werden derart gewählt, daß die erste Dosis allein nicht genügt, um die Kanalbereiche 13 und 13' überwiegend vom p-Typ zu machen, aber die Kombination der beiden Dosen reicht aus. Also da der erste Bereich 31a sowohl in dem ersten als auch in dem zweiten Implantationsschritt exponiert wird, bildet sich ein p-Kanalbereich 13 neben dem ersten Bereich 13a, während sich ein n-Kanalbereich 13' neben dem zweiten Bereich 31b bildet, da dieser durch die Maske 24 gegen den zweiten Implantationsschritt geschützt wird. In diesem besonderen Beispiel können die ersten und zweiten Implantationsschritte sich beide auf Bor mit einer Implantationsenergie von 180 keV und einer Dosis von 5·10¹² Atom cm&supmin;² beziehen. Der zweite Schritt ist jedoch zum Einstellen der p-Dotierung des Kanalbereichs 13 und also zum Einstellen der Schwellspannung des Anreicherungs- IGFET 1 einstellbar.
  • Bei Verwendung eines derartigen Verfahrens ist es möglich, die Eigenschaften der mittleren Zusatzgebiete 8 und der zweiten Gebiete 5 und der niedrig dotierten Drain-Erweiterungsgebiete 11 sowie die Anreicherungs- und Verarmungseigenschaften zu optimieren. Da aber keiner der beiden p- Implantationsschritte in der Ausrichtung kritisch ist (sie sind beide selbstjustierend auf die Isolierschicht-Strukturen 12), ist außerdem das Verfahren verhältnismäßig einfach und sollten bei der Herstellung Justiertoleranzen nicht beeinflussen.
  • Die Maske 23 wird nach dem zweiten p-Implantationsschritt entfernt, und es ist dabei notwendig, daß in den verhältnismäßig dicken Isolierschichten 14a die Fenster 25 geöffnet werden, um die Einführung der Verunreinigungen zum Erzeugen der Drain-Gebiete 10 zu ermöglichen. Wie in Fig. 5 dargestellt, kann dies nach dem Öffnen der Fenster 26 in der polykristallinen Siliziumschicht 15, 16 beim Definieren der Isolierschicht-Strukturen 12 durch Anwendung einer reaktiven Ionenätztechnik zum Ätzen der Fenster 25 durch die verhältnismäßig dicken Isolierschichten 14a nach Fig. 5 erreicht werden.
  • Nach dem Öffnen der Fenster 25 wird eine Maske 35 auf der vorgegebenen Oberfläche vorgesehen, um jene Bereiche der Körpergebiete 7 zu schützen, in denen die Source-Gebiete nicht erforderlich sind, und n-Verunreinigungen, in diesem Beispiel Arsen mit einer Implantationsenergie von 80 keV und einer Dosis von 4·10¹&sup5; Atomen cm&supmin;², unter Verwendung der Isolierschichtstrukturen 12 als Maske zum Erzeugen der Source- und Drain-Gebiete 9 und 10 der Anreicherungs- und Verarmungs-IGFETs 1 und 2 in die vorgegebene Oberfläche implantiert werden (Fig. 6).
  • Die weitere Isolierschicht 17, in diesem Beispiel Siliziumdioxid, wird danach auf der vorgegebenen Oberfläche 3a niedergeschlagen. Fenster werden danach in der Isolierschicht 17 geöffnet und eine Metallisierung, beispielsweise aus Aluminium, nach Fig. 7 niedergeschlagen, um die Source- und Drain-Kontakte 18 und 19 und die Gate-Kontakte (nicht dargestellt) der IGFETs 1 und 2 herzustellen. Die Source- Kontaktmetallisierung erstreckt sich nach außen hin über die Isolierschicht 17 vorbei den äußeren Umkreisen 7''a der Körpergebiete 7 zum Erzeugen von Feldplatten 18a. Obgleich nicht dargestellt, können die polykristallinen Siliziumgateschichten 15 und 16 auf gleiche Weise sich nach außen hin vorbei den äußeren Umkreisen 7''a nach oben hin bis zum verhältnismäßig dickem Isoliermaterial zum Erzeugen doppelter Feldplattenstrukturen erstrecken. Die Metallisierung 20 kann auf der Oberfläche 3b des Substrats 4a nach obiger Beschreibung vorgesehen werden.
  • Obgleich die Benutzung der reaktiven Ionenätztechnik nach obiger Beschreibung anhand der Fig. 5 und 6 die Herstellung eines guten Randes 14'a in jeder verhältnismäßig dicken Isolierschicht 14a ermöglicht, um das Selbstjustieren des jeweiligen Drain-Gebiets 10 mit dem Fenster 26 in der polykristallinen Siliziumschicht 15, 16 und anschließend eine gute Bedeckung durch die weitere Isolierschicht 17 und die Metallisierung für den Drain-Kontakt 19 zu ermöglichen, sind reaktive Ionenätztechniken sowohl zeitraubend als auch sehr teuer und daher nicht besonders geeignet für Massenherstellung. Aus dem Blickpunkt der Massenherstellung muß eine Naßätztechnik bevorzugt werden. Jedoch verursacht eine derartige Technik Probleme, insbesondere verursacht das isotropische Naßätzen der verhältnismäßig dicken Isolierschichten 14a durch die Fenster 26 Rückätzen oder Unterätzen, wodurch ein polykristalliner Siliziumüberhang übrigbleibt. Ein derartiger Überhang ist sehr unerwünscht, da solches bedeutet, daß die anschließende Isolierschicht virtuell auf sich selbst zurückkehrt, um den Überhang zu verfolgen, der nicht nur Falten in der Isolierschicht verursacht, sondern auch bedeutet, daß das folgende Aluminium auf einer Oberfläche mit scharfen Krümmungen niedergeschlagen wird (beim Verfolgen des polykristallinen Siliziumüberhangs), wodurch Risse in der Aluminiumspur auftreten können. Die Erfinder haben jedoch ein Naßätzverfahren entwickelt, das derartige Probleme beseitigt und daher als Alternative für das anisotropische reaktive Ionenätzverfahren nach obiger Beschreibung dienen kann.
  • Das geänderte Verfahren zum Ätzen eines Fensters 25 durch eine relativ dicke Isolierschicht 14a ist in Fig. 8 bis 10 für einen zu erzeugenden IGFET veranschaulicht, obgleich es selbstverständlich klar sein wird, daß dasselbe Problem gleichzeitig für den anderen zu bildenden IGFET gilt.
  • Wie in Fig. 8 dargestellt, wird also das Fenster 26 zunächst in der polykristallinen Siliziumschicht 15, 16 unter Verwendung einer Photolackmaske und eines polykristallinen Siliziumätzverfahrens geöffnet, wie z. B. eines Plasmaätzverfahrens. In diesem Beispiel kann das Plasmaätzverfahren in einem herkömmlichen Trommelreaktor erfolgen, wie er von der Firma Electrotech erhältlich ist. Das verwendete Plasma kann ein Tetrafluoridkohlenstoffplasma (mit etwa 8% Sauerstoff) unter einem Druck von etwa 5,3·10&sup4; Pa (400 Torr) sein. Das Fenster 26 wird während der Definition der Isolierschichtstruktur 12 üblicherweise geöffnet, wobei die relativ dicke Isolierschicht 14a das unterliegende Silizium gegen den anschließenden Implantationsschritt zum Erzeugen des verhältnismäßig untiefen äußeren Zusatzgebiets 7a des zweiten Gebiets 5 schützt. Danach wird eine Maske 27 auf der polykristallinen Siliziumschicht angebracht. Da die Maske 27 hauptsächlich zum Schützen der Isolierschichtstruktur 12 erforderlich ist, ist ein Justieren der Maske 27 auf das Fenster 26 nicht erforderlich, und wie angegeben, kann die Öffnung in der Maske 27 wesentlich größer sein als das Fenster 26. Das Isoliermaterial 14a wird darauf unter Verwendung beispielsweise von gepuffertem HF durch das Fenster 26 bis zu einer gewünschten Tiefe naßgeätzt, wodurch eine dünne Schicht 28 von beispielsweise 100 nm (1000 Angström) aus Isoliermaterial zurückbleibt, das die Oberfläche 3a innerhalb des Fensters 26 zum Schützen der Oberfläche 3a bedeckt.
  • Wie in Fig. 8 angegeben, verursacht das Naßätzen Unterätzen oder Rückätzen der verhältnismäßig dicken Isolierschicht 14a, wodurch ein Überhang 29 aus polykristallinem Silizium zurückbleibt, der beim Aufrechterhalten, wie oben beschrieben, sowohl bei der anschließenden Isolierschicht 17 und der Metallisierung 19 verursacht, daß sie auf einer stark gestuften Oberfläche angebracht werden müssen, die selbst unter dem Überhang scharf zurückfaltet.
  • Wichtig ist, daß das folgende Drain-Gebiet auf den Rand des Fensters in der polykristallinen Siliziumschicht ausgerichtet wird, um Erhaltung der Integrität des zugeordneten niedrig dotierten Drain-Erweiterungsgebiets 11 zu erleichtern. Dementsprechend kann nach dem Naßätzen des Isoliermaterials 14a nach obiger Beschreibung der polykristalline Siliziumüberhang 29 unter Verwendung eines selektiven Ätzverfahrens entfernt werden, wie eines Plasmaätzverfahrens, sogar wenn dadurch eine Reduktion der Dicke der polykristallinen Siliziumschicht entsteht, so daß die Schicht sich nach dem Rand 16a des Fensters 26 verjüngt, sogar wenn die endgültigen Abmessungen des Fensters 26 nicht genau kontrolliert werden. Beispielsweise kann der restliche Überhang 29 in einem herkömmlichen Trommelreaktor unter Verwendung eines Tetrafluoridkohlenstoff-(SF&sub4;)-Plasmas mit etwa 8% Sauerstoff und unter einem Druck von etwa 5,3·10&sup4; Pa (400 Torr) weggeätzt werden. Ein abschließender kurzer Naßätzschritt kann dabei zum Entfernen der dünnen Isolierschicht 28, die die Oberfläche 3a im Fenster 25 beim Plasmaätzen schützte, und auch zum Glätten des Randes 14'a des Fensters 25 ausgeführt werden.
  • Das oben beschriebene Verfahren ermöglicht also das Öffnen eines Fensters in der verhältnismäßig dicken Isolierschicht 14a unter Verwendung eines verhältnismäßig preisgünstigen und schnellen Verfahrens ohne das Problem, das beim Verwenden einer herkömmlichen einfachen Naßätztechnik entstanden wäre. Typisch kann ein derartiges Verfahren, bei dem die verhältnismäßig dicke Isolierschicht etwa 800 nm (8000 Angström) dick ist, einen etwa 16 Minuten dauernden Naßätzvorgang zum Öffnen des Fensters 25, einen etwa drei Minuten dauernden anschließenden Plasmaätzvorgang zum Entfernen des Überhangs 29 und einen abschließenden kurzen etwa zwanzig Sekunden langen Naßätzvorgang zum Entfernen der Isolierschicht 28 umfassen.
  • Bei einer Abwandlung des beschriebenen Verfahrens anhand der Fig. 8 bis 10 kann das Fenster 26 nach dem Einführen der Verunreinigungen zur Bildung der verhältnismäßig untiefen äußeren Zusatzgebiete 7a geöffnet werden, wobei eine photoelektronische Abdeckmaske mit einer Plasmaätztechnik zum Definieren des Fensters 26 in der polykristallinen Siliziumschicht verwendet wird. Die Isoliermaterialschicht 14a kann dabei mit der noch am Platz befindlichen photoelektronischen Abdeckmaske naßgeätzt und ein Plasmaätzverfahren wiederum zum Entfernen des polykristallinen Siliziumüberhangs 29 verwendet werden. Da die obere Fläche der polykristallinen Siliziumschicht von der photoelektronischen Abdeckmaske geschützt wird, kann ein solches Verfahren Vorteile bieten, indem Abdünnung der polykristallinen Siliziumschicht 15, 16 um das Fenster 26 herum durch Entfernen des Überhangs 29 reduzierbar ist, da die Oberfläche der polykristallinen Schicht 15, 16 durch die photoelektronische Abdeckmaske geschützt wird. In einem typischen Vorgang kann das Plasmaätzen durch die photoelektronische Abdeckmaske hindurch eine Dauer von etwa 8,5 Minuten, der anschließende Naßätzschritt eine Dauer von etwa 16 Minuten und der abschließende Plasmaätzvorgang eine Dauer von etwa drei Minuten haben.
  • In der oben beschriebenen Anordnung werden die relativen in den ersten und zweiten Bereichen 31a und 31b empfangenen Verunreinigungsdosen durch Einführung der Verunreinigungen zur Bildung des äußeren Zusatzgebiets 7a jedes zweiten Gebiets 5 in zwei oder mehreren Schritten und durch Maskierung des zweiten Bereichs 31b der vorgegebenen Oberfläche 3a nach dem ersten Schritt unabhängig gesteuert. Jedoch kann die Dotierung durch Steuerung der relativen in den ersten und zweiten Bereichen 31a und 31b zur Bildung von einem, zwei oder allen drei der Gebiete 7a, 8 und 11 eingeführten Verunreinigungsdosen gesteuert werden.
  • In Fig. 11 und 12 sind Schritte in einem zweiten Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zum unabhängigen Steuern der in den ersten und zweiten Bereichen 31a und 31b empfangenen Verunreinigungsdosen unter Verwendung von Maskierungsmitteln dargestellt.
  • In Fig. 11 und 12 sind Schritte vor dem in Fig. 1 gezeigten Schritt dargestellt, der vor dem Erhitzen des Halbleiterkörpers in der oxydierenden Atmosphäre zum teilweise Eintreiben der eingeführten Verunreinigungen und gleichzeitig zum Erzeugen der Feldoxid- oder der verhältnismäßig dicken Isolierschicht 140 durchgeführt wird.
  • Es ist selbstverständlich klar, daß die Fig. 11 und 12 rein schematisch sind, und daß die verschiedenen Tiefen und Abmessungen der implantierten oder der implantierten und teilweise diffundierten Gebiete von verschiedenen Bearbeitungsvariablen abhängig sind, wie z. B. von der Implantationsenergie, der Dosis, der Diffusionstemperatur und der Zeit. Also sind die relativen Abmessungen der Gebiete nach Fig. 11 und 12 im Vergleich zu Fig. 1 in dem Sinne zu betrachten, daß Weiterverarbeitung einschließlich von Diffusion, insbesondere von der gleichzeitig angetriebenen und Feldoxidbildung, zwischen der Stufe nach Fig. 12 und der in Fig. 1 auftritt.
  • In der Stufe oder im Schritt nach Fig. 11 sind über die vorgegebene Oberfläche 3a p-Verunreinigungen stellenweise implantiert und teilweise hineingetrieben, um zwei p-Typ-Vorläufergebiete 71'b zu schaffen, die anschließend die Gebiete 71b und schließlich die verhältnismäßig tiefen hochdotierten Gebiete 7b bilden. Die p-Verunreinigungen zur Bildung der mittleren Zusatzgebiete 8 wurden ebenfalls implantiert, wie schematisch von den Vorläufergebieten 81' angezeigt, die nach der folgenden Bearbeitung die Gebiete 81 und schließlich die mittleren Zusatzgebiete 8 erzeugen. Entsprechend diesem geänderten Verfahren werden die Verunreinigungen zum Erzeugen der niedrig dotierten Drain-Erweiterungsgebiete 11 in zwei Schritten eingeführt. Also wie mit den Pfeilspitzen Y in Fig. 11 angegeben, wird eine erste Dosis von n-Verunreinigungen, in diesem Beispiel Arsen, in die vorgegebene Oberfläche 3a implantiert, wobei sowohl die Anreicherungs- als auch die Verarmungs-IGFETs 1 und 2 gebildet werden, so daß die n-Verunreinigungen sowohl in den ersten und in den zweiten Bereichen 31a und 31b ankommen. Diese Implantierung wird mit den Vorläufergebieten 111' in Fig. 11 angegeben. Darauf wird, wie in Fig. 12 veranschaulicht, der Bereich 240 der vorgegebenen Oberfläche, in der der Anreicherungs-IGFET 1 erzeugt wird, mit einer geeigneten Maske 230 bedeckt, beispielsweise mit einer verhältnismäßig dicken Schicht aus niedergeschlagenem Oxid, um ihn gegen weitere Implantation zu schützen. Eine zweite Implantation von n- Verunreinigungen, in diesem Beispiel wiederum Arsen, wird danach durchgeführt, so daß der Bereich, in dem die Verarmungs-IGFETs erzeugt werden, wenigstens eine weitere Dosis von n-Verunreinigungen empfängt, um ein Vorläufergebiet 111" zu liefern, das höher dotiert ist als das Vorläufergebiet 111'.
  • Ein zweites Ausführungsbeispiel eines erfindungsgemäßen Verfahrens geht dann nach dem Entfernen der Maske 230, wie nach obiger Beschreibung anhand der Fig. 1 bis 10, mit der Ausnahme weiter, daß in diesem Beispiel eine einfache Dosis von p-Verunreinigungen zur Bildung der verhältnismäßig untiefen äußeren Zusatzgebiete 7a verwendbar ist, und also der in Fig. 4 veranschaulichte Schritt ausgelassen werden kann.
  • Die ersten und zweiten Dosen von n-Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets 11 werden so gewählt, daß im ersten Bereich 31a, in dem nur die erste Dosis ankommt, die folgende Einführung von p-Verunreinigungen zur Bildung der äußeren Zusatzgebiete 7a das n-Leitmaterial überdotiert, um einen p-Leitfähigkeitstyp-Kanalbereich 13 zu schaffen, während im zweiten Bereich 31b, der beide Dosen von n-Verunreinigungen empfängt, die Dosis von p-Verunreinigungen zur Bildung der äußeren Zusatzgebiete 7a nicht ausreicht, um Überdotierung zu bewirken; der Kanalbereich 13' bleibt dabei vom n-Typ und ermöglicht so die Bildung des Verarmungs-IGFET 2. Wenn die Verunreinigungsdosis zur Bildung der mittleren Zusatzgebiete 8 ungefähr 8·10¹² Atom cm&supmin;² mit einer Implantationsenergie von 170 keV und die Verunreinigungsdosis zur Bildung der äußeren Zusatzgebiete 7a eine Dosis von ungefähr 1·10¹³ Atom cm&supmin;² aus Bor mit einer Implantationsenergie von ungefähr 180 keV sind, können die erste Dosis von n- Verunreinigungen zur Bildung der niedrig dotierten Drain-Erweiterungsgebiete 11 von 2 bis 3·10¹² Arsenatom cm&supmin;² bei 170 keV und die zweite Dosis von 4 bis 5·10¹² Msenatom cm&supmin;² bei 170 keV betragen.
  • Diese Steuerung der Einführung von Verunreinigungen zur Bildung der verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiete 11 kann zusätzlich zu oder statt der Steuerung der Einführung der Verunreinigungen zur Bildung der äußeren Zusatzgebiete 7a erfolgen. Alternativ oder zusätzlich könnte die Dotierung durch Einführung der Verunreinigungen zur Bildung der mittleren Zusatzgebiete 8 der zweiten Gebiete 5 in zwei oder mehreren Schritten und durch Maskierung des zweiten Bereichs 31b nach dem ersten Schritt gesteuert werden. Als Alternative zum Einführen der Verunreinigungen zur Bildung der niedrig dotierten Drain-Erweiterungsgebiete 11 in zwei oder mehreren Schritten kann der Kanalbereich 13 des Anreicherungs-IGFET während der ganzen Einführung der Verunreinigungen zur Bildung der Drain- Erweiterungsgebiete 11 maskiert werden, obgleich dies genaues Justieren der benutzten Maske zum Schaffen der Drain-Erweiterungsgebiete 11 mit der folgenden Isolierschicht erfordert und den üblichen Herstellungsstoleranzen unterworfen wird. In jedem Fall sind die relativen Dosen derart, daß ein p-Kanalbereich 13 für den IGFET 1 und ein n- Kanalbereich 13' für den IGFET 2 gebildet werden.
  • Die Anreicherungs- und Verarmungs-Lateral-Isolierschicht- Feldeffekttransistoren 1 und 2 nach obiger Beschreibung können die einzigen Halbleiterbauteile sein, die in oder auf dem Halbleiterkörper 3 gebildet werden. Es wird jedoch klar sein, daß mehr als einer der Anreicherungs- und/oder der Verarmungs- Isolierschicht-Feldeffekttransistoren 1 und 2 im Halbleiterkörper 3 gleichzeitig herstellbar sind. Auch kann ein erfindungsgemäßes Verfahren zum Herstellen eines oder mehrerer IGFETs vom Verarmungs- oder vom Anreicherungstyp verwendet werden, wobei das Verfahren den Vorteil bietet, verhältnismäßig einfach und leicht den Übergang vom Herstellen des einen Transistortyps nach der Herstellung des anderen Typs zu ermöglichen.
  • Einer oder mehrere weitere Bauteile können in oder auf dem Halbleiterkörper mit den Anreicherungs- und Verarmungs-IGFETs 1 und 2 hergestellt werden. Also beispielsweise können einer oder mehrere Hochleistungs-Halbleiterbauteile im selben Halbleiterkörper 3 sowie einer oder mehrere Niederspannungs- Logikhalbleiterbauteile zur Ermöglichung der Herstellung eines sog. intelligenten Leistungsschalters vorgesehen werden, d. h. eine Halbleiteranordnung, in der Logikschaltungen zum Steuern des Betriebs einer Hochleistungs-Halbleiteranordnung zur Verwendung für die Steuerung der Leistungsversorgung nach Leuchten, nach Elektromotoren, usw. unter der Steuerung logischer Signale aus einem Hauptleitwerk in oder auf denselben Halbleiterkörper aufgenommen werden. Beispielsweise sind ein einfaches Bussystem und derartige intelligente Leistungsschaltungen zum Ersetzen des herkömmlichen Drahtbaums zum Verteilen der Energie in Motorfahrzeugen verwendbar.
  • Ein erfindungsgemäßes Verfahren kann besondere Vorteile bieten, wenn ein Leistungs-MOSFET vom vertikalen Typ in denselben Halbleiterkörper 3 aufgenommen werden muß.
  • In Fig. 13 ist ein Teil einer Halbleiteranordnung dargestellt, in der ein vertikaler Isolierschicht-Feldeffekttransistor in Form eines Leistungs-MOSFET 50 mit einem oder mehreren Anreicherungs- und/oder Verarmungs-Lateral-IGFETs 1 und 2 vom oben beschriebenen Typ integriert wird. Der Einfachheit halber ist in Fig. 13 nur ein Teil eines lateralen IGFET, eines Lateral-Anreicherungs-IGFET 1, dargestellt.
  • Ein vertikaler Leistungs-MOSFET führt diese Bezeichnung, da die Source- und Drain-Kontakte sich auf einander gegenüberliegenden Oberflächen des Halbleiterkörpers befinden, so daß Stromdurchfluß in einer vertikalen Richtung durch den Halbleiterkörper erfolgt. Ein derartiger vertikaler Leistungs-MOSFET besteht durchweg aus vielen hunderten parallelgeschalteten MOSFET-Zellen mit einem gemeinsamen Drain-Gebiet, und es ist klar, daß der Einfachheit halber in Fig. 13 nur ein kleiner Teil des vertikalen Leistungs-MOSFET 50 dargestellt ist.
  • Wie in Fig. 13 dargestellt, besteht eine Zelle des vertikalen Leistungs- MOSFET 50 aus einem Körpergebiet 57 vom einen Leistungsfähigkeitstyp, das im n- Halbleiterkörper 3 gebildet ist. Das Körpergebiet 57 enthält ein verhältnismäßig tiefes verhältnismäßig hochdotiertes Gebiet 57b und ein umgebendes verhältnismäßig untiefes äußeres Gebiet 57a. Ein Source-Gebiet 59 vom einen Leitfähigkeitstyp (n in diesem Beispiel) wird im Körpergebiet 57 neben der vorgegebenen Oberfläche angeordnet und eine Isolierschichtstruktur 512 überdeckt die Kanalbereiche 513 des Körpergebiets 57 zum Schaffen einer gategesteuerten Verbindung nach dem Drain-Gebiet, wobei die oben erwähnte Metallisierung 20 den Drain-Kontakt herstellt.
  • Aus Obigem ist klar, daß der vertikale Leistungs-MOSFET unter Verwendung der Verfahren nach obiger Beschreibung gleichzeitig mit den lateralen Isolierschicht-IGFETs 1 und 2 durch geeignete Maskenänderung herstellbar ist. Also können die Verunreinigungen zum Erzeugen des verhältnismäßig tiefen Gebiets 57b gleichzeitig mit den Verunreinigungen zur Bildung der verhältnismäßig tiefen Gebiete 7b eingeführt werden, wobei der Bereich 31c der vorgegebenen Oberfläche 3a, in der der Leistungs-MOSFET hergestellt wird, dann beim Einführen der Verunreinigungen zur Bildung der Gebiete 8 und 11 maskiert wird. Die Isolierschichtstruktur 512 kann auf gleichartige Weise gleichzeitig mit den Isolierschichtstrukturen 12 und die Verunreinigungen zur Bildung des verhältnismäßig untiefen Gebiets 37a und Drain- Gebiets 59 auf gleichartige Weise unter Verwendung der Isolierschichtstruktur 512 als Maske gleichzeitig mit den Verunreinigungen zur Bildung der verhältnismäßig untiefen äußeren Zusatzgebiete 7a und den Source-Gebieten 9 gebildet werden, wobei die Schichtstruktur 512 des Leistungs-MOSFET zum Schutz durch die Öffnung des Fensters 25 maskiert wird.
  • Es wird klar sein, daß die Maskierung des Bereichs 31c beim Einführen der Verunreinigungen zur Bildung der niedrig dotierten Drain-Erweiterungsgebiete 11 bedeutet, daß die Kanalbereiche 513 des Leistungs-MOSFET 50 höher p-dotiert sein werden und eine höhere Schwellspannung haben als die Anreicherungs-Lateral-IGFETs. Wenn dies nicht erwünscht ist, kann der Bereich 31c den eingeführten Verunreinigungen zur Bildung der niedrig dotierten Drain-Erweiterungsgebiete 11 exponiert werden, um die Schwellspannung des Leistungs-MOSFET 50 zu reduzieren.
  • Die Source-Metallisierung 518 und die Schichtmetallisierung (nicht dargestellt) für den Leistungs-MOSFET 50 kann gleichzeitig mit der Source- und Drain- Metallisierung 18 und 19 und mit der Schichtmetallisierung (nicht dargestellt) der IGFETs 1 und 2 durch Ablagern von Metall nach dem Öffnen der erforderlichen Fenster in der Isolierschicht 17 und danach geeignete Musterbildung im abgelagerten Metall vorgesehen werden.
  • Es wird dem Fachmann klar sein, daß jedes Source-Gebiet 59 des Leistungs-MOSFET 50 nach dem zugeordneten Körpergebiet 57 kurzzuschließen ist, um bipolare Streuaktion zu verhindern. Dies kann beispielsweise durch Maskierung der Source-Implantierung, so daß ein mittlerer Teil des Körpergebiets 57 sich nach der vorgegebenen Oberfläche 3a erstreckt, oder wie in Fig. 11 dargestellt, durch Wegätzen eines mittleren Teils des Source-Gebiets 57 unter Anwendung eines geeigneten photolithographischen und Ätzverfahrens zum Exponieren des mittleren Teils des Körpergebiets 57 vor dem Niederschlagen des Metalls zur Bildung der Source- Metallisierung 518 erfolgen.
  • Obgleich die Ränder der leitenden Gateschicht 15, 16 gerade oder vertikal dargestellt sind, können bei Anwendung einer Technik nach der Beschreibung in den Siemens Forschungs- und Entwicklungs-Berichte Bd. 9 (1980) Nr. 4 auf Seite 192 die Ränder insbesondere einer Leistungs-MOSFET-Gateschicht geneigt sein oder sich verjüngen.
  • Die Geometrie der verschiedenen Gebiete in Draufsicht kann kreisförmig, viereckig (oder rechteckig) mit abgerundeten Ecken oder hexagonal sein oder jede andere geeignete Form haben, aber die bequemste Form für alle Gebiete ist die gleiche Geometrie. Also beispielsweise wenn ein Leistungs-MOSFET mit einem schachbrettartigen Muster von Rechteckzellen, (d. h. viereckig (mit gerundeten Ecken) umrissene Körper- und Source-Gebiete) erwünscht ist, müßten die IGFET-Gebiete einen gleichen Umriß oder eine gleiche Geometrie haben, wobei der Umriß oder die Geometrie mit dem Zusatzgebiet 7 und dem Source-Gebiet 9 eine Viereckrahmenform (mit gerundeten Ecken) haben.
  • Das verhältnismäßig tiefe Gebiet 57b ist erwünscht zum Reduzieren des Durchlaßwiderstandes des vertikalen Leistungs-MOSFET 50, aber die verhältnismäßig tiefen Gebiete 7b können aus den lateralen IGFETs 1 und 2 ausgelassen werden, so daß das äußere Zusatzgebiet 7 jedes zweiten Gebiets 5 lediglich durch das verhältnismäßig untiefe Gebiet 7a gebildet wird. Wenn die verhältnismäßig tiefen Gebiete 7b vorgesehen sind, bietet das oben beschriebene Verfahren zum Einführen der verhältnismäßig tiefen Gebiete 57b oder 7b besondere Vorteile, weil es dabei möglich ist, daß das niedrig dotierte mittlere Zusatzgebiet 8 des zweiten Gebiets und das niedrig dotierte Drain- Erweiterungsgebiet 11, die Feinsteuerung erfordern, statt normalerweise im letzten Diffusionsschritt beim Beginn des Herstellungsverfahrens eingeführt werden. Dies ist insbesondere vorteilhaft, weil Selbstjustierung der Source-Gebiete 9 und der verhältnismäßig untiefen äußeren Zusatzgebiete 7a (und, wenn vorhanden, der Source- Gebiete 59 und der Gebiete 57b) auf die Isolierschichtstrukturen 12 (und, wenn vorhanden, die Isolierschichtstruktur 512) möglich ist, was eine genau definierte und daher kurze Kanallänge ergibt. Ein erfindungsgemäßes Verfahren könnte jedoch verwendet werden, wenn die niedrig dotierten Gebiete 8 und 11 als die letzten Diffusions/Implantationsschritte und danach die gebildete Isolierschichtstruktur eingeführt werden, obgleich Ausrichttoleranzen bedeuten würden, daß Kanallängen und daher Durchlaßwiderstände größer sein würden, wenn man ein derartiges nicht justiertes Verfahren verwenden würde.
  • In der oben beschriebenen Anordnung sind die Anreicherungs- und Verarmungs-IGFETs Hochspannungs-Lateral-IGFETs zur Verwendung in einem intelligenten Leistungsschaltung, in dem der Drain-Kontakt des integrierten Leistungs- MOSFET 50 mit der positiven Versorgungsklemme beispielsweise einer Motorfahrzeugbatterie und mit dem zwischen den Speiseklemmen der Batterie angeschlossenen IGFET verbunden werden müssen, so daß eine Spannung gleich oder nahezu gleich der Batteriespannung zwischen dem IGFET im Betrieb des intelligenten Leistungsschalters vorhanden ist. Unter derartigen Umständen müssen die Anreicherungs- und Verarmungs-IGFETs hohe Spannungen aushalten können und deshalb wird das niedrig dotierte oder auch RESURF-Gebiet 8 aufgenommen, um den IGFETs zu ermöglichen, die hohen Gegenspannungen auszuhalten, die auftreten können, wenn die Source 9 (oder die Drain 10, wenn die obengenannten Leitfähigkeitstypen umgekehrt werden) und das Substrat 3 die positive Speisespannung führen und die Drain 10 (oder die Source 9, wenn die Leitfähigkeitstypen nach obiger Angabe umgekehrt sind) die negative Speisespannung führt (normalerweise Erde), und wird das niedrig dotierte oder auch RESURF-Gebiet 11 aufgenommen, um den IGFETs die Möglichkeit zu geben, die hohe Gegenspannung auszuhalten, die auftritt, wenn der IGFET abgeschaltet ist und das Substrat 3 die positive Batteriespeisespannung führt. Normalerweise muß der Spannungsunterschied an den Speiseklemmen der Batterie 12 Volt oder 24 V betragen, aber die IGFETs müssen Spannungsspitzen aushalten können, und sind für einen derartigen Gebrauch zum Bewältigen höherer Gegenspannungen ausgelegt, beispielsweise bis zu 50 V.
  • Neben den niedrig dotierten oder RESURF-Gebieten 8 und 11 müßten die Hochspannungs-Lateral-IGFETs ein Feldmusterabkantsystem gleich dem des Leistungs- MOSFET haben. Jedes geeignete Abkantsystem ist verwendbar und das gewählte System ist von der gewünschten Durchschlagspannung der Anordnung abhängig. Beispielsweise können ein oder mehrere Feldmuster-Ringgebiete (nicht dargestellt), die gleichzeitig mit den verhältnismäßig tiefen Gebieten 7b und 57b gebildet wurden, den aktiven Anordnungsbereich des Leistungs-MOSFET 50 umgeben. Die Polysilizium- Gateschicht kann nach außen hin bis zu einer Verlängerung 14'a der verhältnismäßig dicken Isolierschicht erweitert werden, um einen Feldplattierungseffekt zu schaffen, und die Source-Metallisierung kann auf gleiche Weise über die Isolierschicht 17 nach außen hin erweitert werden, um einen Feldplattierungseffekt zu erhalten. Jeder der Lateral- IGFETs kann eine gleiche Feldplattenstruktur nach dem Leistungs-MOSFET 50 besitzen.
  • Aus Obigem ist klar, daß der Bedarf an Feldplattierungssystemen zur Lieferung von Feldreliefierungsabkantsystemen sich nicht nur auf den Hochspannungs- Lateral-IGFET und auf die Leistungs-MOSFET-Bauteile eines intelligenten Leistungsschalters beziehen, sondern auch auf andere erforderlichen Bauteile, wie z. B. Zenerdioden D1 zum Steuern und Begrenzen der Gatequellenspannung der IGFETs (Fig. 14a). Wenn derartige Dioden je einzeln im Halbleiterkörper gebildet werden würden, würden die Feldplattensysteme viel Raum beanspruchen. Eine gute Lösung wäre, alle Zenerdioden in einem einzigen Isoliertopf zusammenzubauen, aber dies ist in bezug auf das folgende Verdrahtungsmuster nicht besonders wirtschaftlich. Daher haben die Erfinder ein Verfahren zum Aufnehmen einer derartigen Zenerdiode in die oben beschriebenen Lateral-Hochspannungs-IGFETs ausgedacht, das die Anwendung der oben beschriebenen Verfahren mit sehr geringen Änderungen ermöglicht und eine Struktur ergibt, die dieselbe Abmessung wie der ungeänderte Lateral-Hochspannungs- IGFET nach Fig. 7 hat.
  • In Fig. 14 ist ein derartiger geänderter Lateral-Hochspannungs-IGFET 1' dargestellt. Es ist aus Fig. 14 ersichtlich, daß die Struktur durch Änderung der benutzten Maske beim Einführen der Verunreinigungen zur Bildung des Source-Gebiets geändert wird, um ein weiteres Gebiet 60 vom einen Leitfähigkeitstyp im verhältnismäßig untiefen äußeren Zusatzgebiet 7a des zweiten Gebiets 5 zu schaffen, so daß das weitere Gebiet 60 von dem Source-Gebiet 9 getrennt ist. Entsprechend der Darstellung ist das weitere Gebiet 60 nur an der rechten Seite in Fig. 14 vorgesehen und erstreckt sich nicht ganz rund um das Source-Gebiet. Das weitere Gebiet 60 bildet die Zenerdiode Da mit dem verhältnismäßig untiefen äußeren Zusatzgebiet 7a, das nach dem Source-Gebiet 9 in der üblichen Weise kurzgeschlossen ist. Das äußere Zusatzgebiet 7a kann an der rechten Seite in Fig. 14 zum Aufnehmen des weiteren Gebiets 60 erweitert werden.
  • Die einzige andere erforderliche Änderung erfolgt beim Öffnen der Fenster in der Isolierschicht 17 und bei der folgenden Musterbildung in der abgelagerten Metallisierung zum Schaffen eines Kontakts nach dem Gebiet 60. Dieses Kontakt, obgleich in Fig. 14 nicht dargestellt, verbindet die Gate-Metallisierung (nicht dargestellt) des IGFET oder ist damit integral.
  • Die lateralen IGFETs sind nicht unbedingt Hochspannungsbauteile. Wenn eine Widerstandsfähigkeit gegen Hochgegenspannung nicht erforderlich ist, kann das Gebiet 11 ein niedrig dotiertes Erweiterungs- oder Driftfeld des Drain-Gebiets 10 sein und nicht unbedingt ein RESURF-Gebiet, während das Gebiet 8 nur ein Teil eines Isoliertopfes zum Isolieren des IGFET vom Substrat ist, und wenn eine derartige Isolierung nicht notwendig ist, könnte das Gebiet 8 sowie auch eine Feldplattenstruktur ausgelassen werden.
  • Die oben angegebenen Leitfähigkeitstypen können selbstverständlich umgekehrt werden und der Halbleiterkörper kann aus einem anderen Material als Silizium bestehen. Weiter kann der angeordnete Leistungs-MOSFET durch einen anderen geeigneten Typ der MOS-gesteuerten Leistungsanordnung ersetzt werden.

Claims (16)

1. Verfahren zum Herstellen einer Halbleiteranordnung mit einem Lateral- Anreicherungs-Isolierschicht-Feldeffekttransistor und einem Lateral-Verarmungs- Isolierschicht-Feldeffekttransistor, und mit diesem Verfahren werden Verunreinigungen in ein erstes Gebiet (4) von einem Leitfähigkeitstyp neben einer vorgegebenen Oberfläche eines Halbleiterkörpers eingeführt, um für jeden der Lateral-Anreicherungs- und Lateral-Verarmungs-Isolierschicht-Feldeffekttransistoren ein zweites Gebiet (5) vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche, ein Source- Gebiet (9) vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche und umgeben vom zweiten Gebiet 5 und ein Drain-Gebiet (10) vom einen Leitfähigkeitstyp mit einem verhältnismäßig niedrige dotierten Drain-Erweiterungsgebiet (11) neben der vorgegebenen Oberfläche, das sich nach dem Source-Gebiet (9) erstreckt, und eine erste Isolierschicht (12) auf einem ersten Bereich (31a) der vorgegebenen Oberfläche und auf einem Kanalbereich (12) eines ersten Zusatzgebiets (7a) eines der zweiten Gebiete (5) und eine zweite Isolierschicht (12) auf einem zweiten Bereich (31b) der vorgegebenen Oberfläche und auf einem Kanalbereich (13) eines ersten Zusatzgebiets (7a) des anderen der zweiten Gebiete (5) zum Schaffen einer jeweiligen gategesteuerten Verbindung zwischen jedem Source-Gebiet und dem zugeordneten Drain-Gebiet zu erzeugen, und wobei dieses Verfahren das unabhängige Steuern relativer eingeführter Verunreinigungsdosen unter Verwendung von Maskenmitteln zum Erzeugen der zweiten Gebiete (5) und der verhältnismäßig niedrig dotierten im ersten Bereich (31a) und im zweiten Bereich (31b) empfangenen Drain-Erweiterungen (11) umfaßt, um unter dem ersten Bereich (31a) einen Kanalbereich (13) vom entgegengesetzten Leitfähigkeitstyp und unter dem zweiten Bereich (31b) einen Kanalbereich (13') vom einen Leitfähigkeitstyp zu erzeugen.
2. Verfahren nach Anspruch 1, das das unabhängige Steuern der relativen in den ersten und zweiten Bereichen (31a, 31b) empfangenen Verunreinigungsdosen durch Exponieren sowohl des ersten als auch des zweiten Bereichs an die Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets (11) und durch Einführung der Verunreinigungen zur Bildung des ersten Zusatzgebiets (7a) jedes zweiten Gebiets (5) in zwei oder mehreren Schritten und durch Maskierung des zweiten Bereichs (31b) der vorgegebenen Oberfläche nach dem ersten Schritt umfaßt.
3. Verfahren nach Anspruch 1 oder 2, das für die Anreicherungs- und für die Verarmungs-Isolierschicht-Feldeffekttransistoren das Einführen von Verunreinigungen zum Erzeugen eines weiteren Zusatzgebiets (8) des zweiten Gebiets (5), das sich vom ersten Zusatzgebiet (7a) erstreckt, und das Erzeugen des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets (11) und des Drain-Gebiets (10) im weiteren Zusatzgebiet (8) des zweiten Gebiets umfaßt.
4. Verfahren nach Anspruch 3, das das unabhängige Steuern der relativen aus dem ersten und dem zweiten Gebiet (31a, 31b) empfangenen Verunreinigungsdosen durch Einführen der Verunreinigungen zur Bildung des weiteren Zusatzgebiets (8) jedes zweiten Gebiets (5) in zwei oder mehreren Schritten und das Maskieren des zweiten Gebiets (31b) der vorgegebenen Oberfläche nach der ersten Schritt umfaßt.
5. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das das unabhängige Steuern der im ersten und im zweiten Bereich (31a, 31b) empfangenen relativen Verunreinigungsdosen durch Einführung der Verunreinigungen zur Bildung des verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiets (11) jedes Isolierschicht- Feldeffekttransistors in zwei oder mehreren Schritten und das Maskieren des ersten Bereichs (31a) der vorgegebenen Oberfläche nach dem ersten Schritt umfaßt.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, das das unabhängige Steuern der im ersten und im zweiten Gebiet (31a, 31b) empfangenen relativen Verunreinigungsdosen durch Maskierung des Gebiets zum Erzeugen des Kanalbereichs (13) des Anreicherungsisolierschicht-Feldeffekttransistors durch die Einführung der Verunreinigungen zur Bildung der verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiete (11) umfaßt.
7. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das für jeden Isolierschicht-Feldeffekttransistor das Erzeugen der jeweiligen Isolierschicht (12) durch Definierung einer verhältnismäßig dicken Isolierschicht (14a) auf dem verhältnismäßig niedrig dotierten Drain-Erweiterungsgebiet (11) und einer verhältnismäßig dünnen Isolierschicht (14) auf dem Kanalbereich (13, 13') und das Niederschlagen elektrisch leitenden Materials (15, 16) auf dem Isoliermaterial umfaßt.
8. Verfahren nach Anspruch 7, das das Einführen von Verunreinigungen zum Erzeugen der Drain-Gebiete (10) der Anreicherungs- und Verarmungs-IGFETs nach dem Erzeugen der Isolierschichten (12) auf der vorgegebenen Oberfläche durch Öffnen eines Fensters (26) in der Leitschicht (16) auf dem verhältnismäßig dicken Gebiet (14a) der Isolierschicht für jeden Isolierschicht-Feldeffekttransistor, das isotropische Ätzen der Isolierschicht durch das Fenster (26) in der Leitschicht zur Bildung eines Fensters (25) im verhältnismäßig dicken Gebiet (14a) der Isolierschicht, wobei ein Teil (29) der Leitschicht (16) über den Rand des Fensters (25) in der Isolierschicht hängt, das selektive Ätzen der Leitschicht zum Entfernen des über den Rand des Fensters in der Isolierschicht hängenden Teils (20) und anschließend das Einführen von Verunreinigungen zum Erzeugen der Drain-Gebiet (10) der Anreicherungs- und Verarmungsisolierschicht-Feldeffekttransistoren unter Verwendung der Isolierschichten (12) als Maske umfaßt.
9. Verfahren nach Anspruch 8, das das Naßätzen des verhältnismäßig dicken Isoliermaterials (14a) zum Definieren der Fenster (25) in der verhältnismäßig dicken Isolierschicht und anschließend das Plasmaätzen des leitenden Materials (16) zum Entfernen des Leitmaterials (29) umfaßt, das über den Rand jedes Fensters in der verhältnismäßig dicken Isoliermaterialschicht hängt.
10. Verfahren nach Anspruch 7, 8 oder 9, das für jeden Isolierschicht- Feldeffekttransistor das Einführen von Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp zum Erzeugen eines verhältnismäßig tiefen hochdotierten mittleren Gebiets (7b) des ersten Zusatzgebiets (7a) des zweiten Gebiets (5) und das Bewirken der Teildiffusion der eingeführten Verunreinigungen in den Halbleiterkörper, das Einführen der Verunreinigungen zum Erzeugen des verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiet (11) und anschließend das Erwärmen des Halbleiterkörpers in einer oxydierenden Atmosphäre zum Bewirken einer Diffusion der eingeführten Verunreinigungen in den Halbleiterkörper zum Erzeugen des verhältnismäßig tiefen hochdotierten mittleren Gebiets (7b) und der verhältnismäßig niedrig dotierten Drain- Erweiterungsgebiete (11) und zum Züchten des verhältnismäßig dicken Isoliermaterials (140, 14a) auf der vorgegebenen Oberfläche umfaßt.
11. Verfahren nach Anspruch 10, das das Erwärmen des Halbleiterkörpers zunächst in einer trockenen und danach in einer nassen oxydierenden Atmosphäre umfaßt.
12. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das für einen oder jeden der IGFETs das Einführen von Verunreinigungen in das zweite Gebiet (5) zum Erzeugen eines weiteren Gebiets (60) vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche, das durch das zweite Gebiet (5) vom Drain-Gebiet (9) getrennt ist, das Erzeugen einer elektrischen Verbindung zwischen dem weiteren Gebiet (60) und der Isolierschicht (12) und das Kurzschließen des Source-Gebiets (9) nach dem zweiten Gebiet (5) zum Erzeugen einer Zenerdiode zwischen dem Gate und der Source der Isolierschicht-Feldeffekttransistoren umfaßt.
13. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das das Erzeugen eines vertikalen Isolierschicht-Feldeffekttransistors gleichzeitig mit den Lateral-Anreicherungs- und Verarmungsisolierschicht-Feldeffekttransistoren durch Verwendung eines Verfahrens entsprechend einem oder mehreren der vorangehenden Ansprüche zum Einführen von Verunreinigungen in einen zweiten Bereich (57a, 57b) der vorgegebenen Oberfläche zum Erzeugen eines Körpergebiets vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche und eines Source-Gebiets (59) vom einen Leitfähigkeitstyp im Körpergebiet und zum Erzeugen einer Isolierschicht (512) auf einem Kanalbereich (513) des Körpergebiets zum Erzeugen einer gategesteuerten Verbindung zwischen dem Source-Gebiet (59) und dem ersten Gebiet (4) umfaßt.
14. Lateral-Isolierschicht-Feldeffekttransistor mit einem Halbleiterkörper, der ein erstes Gebiet (4) vom einen Leitfähigkeitstyp neben einer vorgegebenen Oberfläche des Halbleiterkörpers, ein zweites Gebiet (5) vom entgegengesetzten Leitfähigkeitstyp neben der vorgegebenen Oberfläche enthält, wobei das zweite Gebiet ein erstes Zusatzgebiet (7a) und ein verhältnismäßig niedrig dotiertes weiteres Zusatzgebiet (8) enthält, das sich vom ersten Zusatzgebiet erstreckt, ein Source-Gebiet (9) vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche, das vom ersten Zusatzgebiet (7a) umgeben ist, ein Drain-Gebiet (10) vom einen Leitfähigkeitstyp neben der vorgegebenen Oberfläche im Abstand vom Source-Gebiet (9), das vom verhältnismäßig niedrig dotierten weiteren Zusatzgebiet (8) umgeben ist, ein verhältnismäßig niedrig dotiertes Drain-Erweiterungsgebiet (11) neben der vorgegebenen Oberfläche, das sich nach dem Source-Gebiet im verhältnismäßig niedrig dotierten weiteren Zusatzgebiet (8) des zweiten Gebiets (5) erstreckt, und eine Isolierschicht (12) auf einem Kanalbereich (13) des ersten Zusatzgebiets (7a) zum Erzeugen einer gategesteuerten Verbindung zwischen den Source- und Drain-Gebieten enthält.
15. Transistor nach Anspruch 14, worin das erste Zusatzgebiet (7a), das Source-Gebiet (9) und das Drain-Gebiet (10) auf die Isolierschicht (12) selbstjustiert sind.
16. Transistor nach einem der Ansprüche 14 oder 15, worin ein weiteres Gebiet (60) vom einen Leitfähigkeitstyp im zweiten Gebiet (5) neben der vorgegebenen Oberfläche und im Abstand vom Source-Gebiet (9) vorgesehen ist, das Source-Gebiet (9) nach dem zweiten Gebiet (5) kurzgeschlossen und eine elektrische Verbindung zwischen der Isolierschicht (12) und dem weiteren Gebiet (60) zum Erzeugen einer Zenerdiode zwischen der Isolierschicht (12) und dem zweiten Gebiet (5) vorgesehen sind.
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