JP2009245985A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供する。
【解決手段】半導体装置１は、第１の導電型を有する一対の第１の半導体領域（２０２）及び第２の半導体領域２０７Ｍと、第２の導電型を有する第３の半導体領域２０４Ｍと、ゲート絶縁膜２０５Ｍと、ゲート電極２０６Ｍとを有するトランジスタ（３）と、トランジスタ３の第２の半導体領域２０７Ｍに電気的に接続される第１の電極２０３Ｃと、ゲート電極２０６Ｍに電気的に接続される第２の電極２０６Ｃと、第１の電極２０３Ｃと第２の電極２０６Ｃとの間に配設される誘電体２０５Ｃとを有するコンデンサ４とを備える。
【選択図】図３

Description

本発明は、半導体装置に関し、特にトランジスタを搭載する電力用半導体装置に関する。

パワーMOSFET（metal oxide semiconductor field effect transistor）が組み込まれた電力用半導体装置が知られている。パワートランジスタは、ドレイン領域及びソース領域と、ドレイン領域とソース領域との間のボディ領域と、ボディ領域上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを備えている。

パワーMOSFETにおいては一般的にスイッチング速度の高速化が要求されている。スイッチング速度の高速化にはパワーMOSFETに付加される寄生容量を極力減少する手法が採用されている。

なお、パワーMOSFETが組み込まれた半導体装置に関しては、例えば下記特許文献１に記載されている。
ＷＯ ２００５／０１８００１Ａ１号公報

しかしながら、前述の電力用半導体装置においては、以下の点について配慮がなされていなかった。電力用半導体装置のパワーMOSFETは例えば制御用モノリシックIC（MIC）に接続され、この制御用モノリシックICによってパワーMOSFETのオン、オフ制御が行われている。制御用モノリシックICの動作速度に対してパワーMOSFETのスイッチング速度が速いので、制御用モノリシックICに誤動作が生じる可能性があった。

本発明は上記課題を解決するためになされたものである。従って、本発明は、スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供することである。

上記課題を解決するために、本発明の実施の形態に係る特徴は、半導体装置において、第１の導電型を有する一対の第１の半導体領域及び第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に配設され、第１の導電型とは逆の第２の導電型を有する第３の半導体領域と、第３の半導体領域上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有するトランジスタ部と、トランジスタ部の第２の半導体領域に電気的に接続される第１の電極と、ゲート電極に電気的に接続された第２の電極と、第１の電極と第２の電極との間に配設された誘電体と、を有するコンデンサ部とを備える。

実施の形態の特徴に係る半導体装置において、トランジスタ部及びコンデンサ部は同一基板に配設され、コンデンサ部は基板主面の中央部に配設され、トランジスタ部は基板主面のコンデンサ部の外周囲の周辺部に配設されることが好ましい。

また、実施の形態の特徴に係る半導体装置において、第１の電極は第２の導電型の第４の半導体領域により構成され、第２の電極はゲート電極と同一の導電体により構成され、誘電体はゲート絶縁膜と同一の絶縁膜により構成されていることが好ましい。

また、実施の形態の特徴に係る半導体装置において、コンデンサ部の第２の電極上に、層間絶縁膜を介在し、トランジスタ部の第３の半導体領域とコンデンサ部の第１の電極との間を電気的に接続する導体を更に備えることが好ましい。

また、実施の形態の特徴に係る半導体装置において、コンデンサ部の領域において誘電体には一定間隔において複数のコンタクト開口が配設され、導体はコンタクト開口を通して第２の電極に電気的に接続されていることが好ましい。

また、実施の形態の特徴に係る半導体装置において、コンタクト開口の平面形状は一方向に細長いスリットパターン又はドットパターンであることが好ましい。

更に、実施の形態の特徴に係る半導体装置において、第４の半導体領域においてコンタクト開口を通して導体が接続される一部分の領域の不純物密度がその他の部分の不純物密度に対して高く設定されていることが好ましい。

本発明によれば、スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供することである。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。

また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

本発明の一実施の形態は、パワーMOSFETを搭載した電力用半導体装置に本発明を適用した例を説明するものである。

［半導体装置に組み込まれた半導体素子の回路構成］
図２に示すように、本実施の形態に係る半導体装置１はパワーMISFET（metal insulator field effect transistor）３及びコンデンサ４２を備えている。ここで、MISFETとは、ゲート絶縁膜に絶縁体が使用されているトランジスタを意味し、MOSFET（metal oxide field effect transistor）を含む意味において使用されている。このパワーMISFET３のドレイン領域はドレイン端子Ｄ（２０１）に電気的に接続され、ソース領域はソース端子Ｓ（２１１Ｓ）に電気的に接続され、ゲート電極はゲート端子（２１１Ｇ１、２１１Ｇ２）に電気的に接続されている。コンデンサ４２の一方の第１の電極（２０３Ｃ）はパワーMISFET３のソース領域及びソース端子Ｓに電気的に接続され、他方の第２の電極（２０６Ｃ）はパワーMISFET３のゲート電極及びゲート端子Ｇに電気的に接続される。すなわち、コンデンサ４２はパワーMISFET３のソース領域とゲート電極との間に電気的に並列に挿入されている。

パワーMISFET３のソース領域とゲート電極と間にはパワーMISFET３自体を形成することによって生じる寄生コンデンサ５が存在する。本実施の形態に係るコンデンサ４２は、パワーMISFET３のスイッチング動作において、充電時の立ち上がり並びに放電時の立ち上がりをなだらかにし、オン動作速度並びにオフ動作速度を緩やかにする。本実施の形態において、コンデンサ４２はコンデンサ４及び４１により構成されている。コンデンサ４の容量値は100 pF−200pFに設定されている。半導体装置１にはコンデンサ４２及び寄生コンデンサ５が付加されており、コンデンサ４、４１及び寄生コンデンサ５の合計の容量値は本実施の形態において例えば400 pFに設定されている。

［半導体素子の平面レイアウト］
図１に示すように、本実施の形態に係る半導体装置１にはパワーMISFET３が配設されたセル領域（活性領域又はトランジスタ部）３０と、コンデンサ４が配設されたコンデンサ領域（コンデンサ部）４０とを搭載した半導体チップ（半導体素子）２が組み込まれている。

半導体チップ２は、本実施の形態において、図１中、横方向に長く、縦方向に短い長方形の平面形状により構成されている。すなわち、半導体チップ２において、上方の第１の辺２１及び第１の辺２１に対向する下方の第２の辺２２は長辺であり、左方の第３の辺２３及び第３の辺２３に対向する右方の第４の辺２４は短辺である。

コンデンサ領域４０は半導体チップ２の表面の中央部分に配設されている。このコンデンサ領域４０は、図１中、横方向に長く、縦方向に短い長方形の平面形状により構成されている。すなわち、コンデンサ領域４０は、半導体チップ２の第１の辺２１及び第２の辺２２に平行な長辺を有し、半導体チップ２の第３の辺２３及び第４の辺２４に平行な短辺を有する。コンデンサ領域４０は、半導体チップ２の第３の辺２３側の中央に設けられたゲート用外部端子２１１Ｇ１から第４の辺２４側の中央に設けられたソース用外部端子２１１Ｓに渡って、半導体チップ２の中央部分に配設されている。

セル領域３０はコンデンサ領域４０が設けられていないコンデンサ領域４０の外周囲の周辺部に配設されている。詳細には、セル領域３０はコンデンサ領域４０の図１中上側（コンデンサ領域４０の上辺と半導体チップ２の第１の辺２１との間）及び下側（コンデンサ領域４０の下辺と半導体チップ２の第２の辺２２との間）に配設されている。

半導体チップ２においては、第３の辺２３の中央部とコンデンサ領域４０との間に第１のゲート用外部端子（ゲート端子Ｄ）２１１Ｇ１が配設されている。また、半導体チップ２においては、第１の辺２１と第３の辺２３とが交差する角部分に第２のゲート用外部端子（ゲート端子Ｄ）２１１Ｇ２が配設されている。第１のゲート用外部端子２１１Ｇ１及び第２のゲート用外部端子２１１Ｇ２は、セル領域３０に配設されたパワーMOSFET３のゲート電極（２０６Ｍ）に電気的に接続されるとともに、コンデンサ領域４０に配設された第２の電極（２０６Ｃ）に電気的に接続される。

更に、半導体チップ２においては、第４の辺２４の中央部とコンデンサ領域４０との間にソース用外部端子（ソース端子Ｓ）２１１Ｓが配設されている。ソース用外部端子２１１Ｓは、セル領域３０に配設されたパワーMISFET３のソース領域（第２の半導体領域２０７Ｍ及び第３の半導体領域２０４Ｍ）に電気的に接続されるとともに、コンデンサ領域４０の第１の電極（２０３Ｃ）に電気的に接続されている。なお、ドレイン端子Ｄは本実施の形態において半導体チップ２の裏面（n型シリコン単結晶基板の裏面）である。

半導体チップ２の最外周側、すなわちセル領域３０の外周側であって第１の辺２１、第２の辺２２、第３の辺２３及び第４の辺２４に沿った周辺領域にはフィールドリミッティングリング（FLR：field limiting ring）２１５が配設されている。このフィールドリミッティングリング２１５はパワーMISFET３の耐圧を高める機能を備えている。

［半導体素子のデバイス構造］
図３に示すように、本実施の形態に係る半導体装置１の半導体チップ２は基板２０１を主体に構成されている。基板２０１には本実施の形態において第１の導電型のシリコン単結晶基板を実用的に使用することができる。基板２０１の主面上には第１の導電型の第１の半導体領域２０２が配設されている。ここで、基板２０１の主面とは、パワーMISFET３のゲート絶縁膜（２０５Ｍ）やゲート電極（２０６Ｍ）が成膜される側の基板２０１の表面（図３中、上側表面）であって、パワーMISFET３が作り込まれる主要な表面という意味において使用される。また、第１の導電型とは本実施の形態においてn型であり、後述する第２の導電型とはp型である。第１の半導体領域２０２は、基板２０１の主面上にエピタキシャル成長法を用いてシリコン単結晶層を成長させ、このシリコン単結晶層の全面に注入法若しくは拡散法を用いてn型不純物を導入することにより形成されている。第１の半導体領域２０２は例えば 1 x 10¹⁴ atoms/cm³ − 3 x 10¹⁴ atoms/cm³の不純物密度に設定されている。基板２０１及び第１の半導体領域２０２はパワーMISFET３の第１の半導体領域（ドレイン領域）として使用されている。

パワーMISFET３は、図３に示すように、セル領域３０に第１の導電型を有する一対の第１の半導体領域（半導体領域２０２）及び第２の半導体領域２０７Ｍと、第１の半導体領域と第２の半導体領域２０７Ｍとの間に配設され第１の導電型とは逆の第２の導電型を有する第３の半導体領域２０４Ｍと、第３の半導体領域２０４Ｍ上のゲート絶縁膜２０５Ｍと、ゲート絶縁膜２０５Ｍ上のゲート電極２０６Ｍとを備えている。第２の半導体領域２０７Ｍは、第３の半導体領域２０４Ｍの主面部に配設され、n型ソース領域として使用される。第２の半導体領域２０７Ｍは例えば 1 x 10¹⁹ atoms/cm³ − 3 x 10¹⁹ atoms/cm³の不純物密度に設定されている。第３の半導体領域２０４Ｍは、半導体領域２０２の主面部に配設され、p型ボディ領域として使用される。第３の半導体領域２０４Ｍは例えば 1 x 10¹⁷ atoms/cm³ − 5 x 10¹⁷ atoms/cm³の不純物密度に設定されている。

ゲート絶縁膜２０５Ｍには本実施の形態において熱酸化法により成膜されたシリコン酸化膜が使用されている。このシリコン酸化膜は、例えば80 nm−120 nmの膜厚を有し、好ましくは100 nmの膜厚を有する。また、ゲート絶縁膜２０５Ｍには、シリコン窒化膜の単層膜若しくはシリコン酸化膜とシリコン窒化膜との積層膜を使用することができる。また、ゲート絶縁膜２０５ＭにはCVD法により成膜されたシリコン酸化膜、シリコン窒化膜若しくはそれらの積層膜を使用することができる。

ゲート電極２０６Ｍには例えばCVD法を用いて成膜されたシリコン多結晶膜を実用的に使用することができる。このシリコン多結晶膜には抵抗値を低減する例えばn型不純物が注入若しくは拡散により導入されている。

パワーMISFET３においては、図１に示す半導体チップ２の下側において図５に示すようにゲート電極２０６Ｍが延在し、このゲート電極２０６Ｍは図１に示すコンデンサ領域４０から第４の辺２４に向かって図５に示すように一定間隔において離間して配列されている。パワーMISFET３の第２の半導体領域（ソース領域）２０７Ｍ及び第３の半導体領域（p型ボディ領域）２０４Ｍは左右方向に隣接するゲート電極２０６Ｍ間においてゲート電極２０６Ｍの延在方向と同一方向に延在し、ゲート電極２０６Ｍの配列間隔に一致して左右方向に一定間隔において配列されている。すなわち、パワーMISFET３は、平面ストライプ形状において複数配列され、セル領域３０を構築している。なお、セル領域３０において、パワーMISFET３の平面形状は必ずしもこのような形状に限定されるものではない。また、図１に示す半導体チップ２の上側、左側、右側でも同様にコンデンサ領域４０から半導体チップ２の各辺に向かってゲート電極２０６Ｍが配設されている。

セル領域３０上及びコンデンサ領域４０上を含む半導体チップ２上の全面において層間絶縁膜２１０が配設されている。層間絶縁膜２１０には例えば燐シリケートガラス（PSG）膜を実用的に使用することができる。パワーMISFET３の第２の半導体領域２０７Ｍ上及び第３の半導体領域２０４Ｍ上において、層間絶縁膜２１０にはコンタクト開口２１０ＭＨが配設されている。層間絶縁膜２１０上には電極（導電体又は導体）２１１が配設され、この電極２１１は層間絶縁膜２１０に配設されたコンタクト開口２１０ＭＨを通してパワーMISFET３の第２の半導体領域２０７Ｍ及び第３の半導体領域２０４Ｍに電気的に接続されている。電極２１１は本実施の形態においてソース電極（又はソース配線）である。電極２１１には、例えばアロイスパイク耐性を有するシリコン（Si）、マイグレーション耐性を有する銅（Cu）の少なくともいずれか一方がアルミニウム（Al）に添加されたAl合金（例えば、Al−Si、Al−Cu、Al−Cu−Si等。）を実用的に使用することができる。

コンデンサ４は、図３及び図４に示すように、パワーMISFET３の第２の半導体領域２０７Ｍに電気的に接続される第１の電極２０３Ｃと、ゲート電極２０６Ｍに電気的に接続される第２の電極２０６Ｃと、第１の電極２０３Ｃと第２の電極２０６Ｃとの間に配設される誘電体２０５Ｃとで構成されている。すなわち、コンデンサ４は、第１の半導体領域２０２に対しpn接合分離された第２の導電型の半導体領域からなる第１の電極２０３Ｃと、この第１の電極２０３Ｃ上の誘電体２０５Ｃと、この誘電体２０５Ｃ上の第２の電極２０６Ｃとをそれぞれ順次積層したMIS（metal insulator semiconductor）型により構成されている。ここで、パワーMISFET３と同様に、MIS型はMOS型を含む意味において使用されている。

第１の電極２０３Ｃは、パワーMISFET３の第３の半導体領域２０４Ｍと同様に、半導体領域２０２の主面部上のコンデンサ領域４０に配設されている。第１の電極２０３Ｃは、第３の半導体領域２０４Ｍに対して半導体装置１の製造プロセスにおいては別の製造工程において形成されているが、同様の不純物密度において構成してもよい。すなわち、第１の電極２０３Ｃは、p型半導体領域により構成され、例えば 1 x 10¹⁷ atoms/cm³ − 3 x 10¹⁷ atoms/cm³の不純物密度に設定されている。

誘電体２０５Ｍは、第１の電極２０３Ｃ上に配設され、半導体装置１の製造プロセスにおいてパワーMISFET３のゲート絶縁膜２０５Ｍと同一製造工程により形成されている。本実施の形態において、パワーMISFET３のゲート絶縁膜２０５Ｍは例えばシリコン酸化膜により形成されているので、誘電体２０５Ｍは同様に例えばシリコン酸化膜により形成されている。

第２の電極２０６Ｃは、半導体装置１の製造プロセスにおいてパワーMISFET３のゲート電極２０６Ｍと同一製造工程により形成されている。本実施の形態において、パワーMISFET３のゲート電極２０６Ｍは誘電体２０５Ｍ上に例えばシリコン多結晶膜により形成されているので、第２の電極２０６Ｃは同様に例えばシリコン多結晶膜により形成されている。

コンデンサ領域４０は、前述のように半導体チップ２の中央部に比較的大きな占有面積において配設されている。このコンデンサ領域４０において、第２の電極２０６Ｃ上には層間絶縁膜２１０を介在して電極（導電体）２１１が配設されている。このコンデンサ領域４０において、電極２１１は、中央部分に設けたコンデンサ領域４０を挟むように両側に有するセル領域３０を電気的に接続し、コンデンサ４の第１の電極２０３ＣとパワーMISFET３の第２の半導体領域２０５Ｍとの間を電気的に接続するとともに、図２に示すように、コンデンサ４に電気的に直列に接続され、コンデンサ４とソース端子Ｓとの間に電気的に直列に接続されるコンデンサ４１を構成する。つまり、このコンデンサ４１は、第２の電極２０６Ｃを第１の電極とし、層間絶縁膜２１１を誘電体とし、電極２１１を第２の電極として構成されている。更に、第１の電極２０３Ｃと第１の半導体領域２０２とはpn接合を有し、ドレイン端子Ｄがソース端子Ｓよりも電位が高いとき、逆バイアスとなる。逆に、レイン端子Ｄがソース端子Ｓよりも電位が低いとき、順バイアスとなる。層間絶縁膜２１０の膜厚はパワーMISFET３のゲート絶縁膜２０５Ｍの膜厚に比べてかなり厚いので、コンデンサ４、コンデンサ４１のそれぞれの素子サイズ（平面面積）が同等の場合、コンデンサ４１の容量値はコンデンサ４の容量値に比べて小さい。

コンデンサ領域４０において、誘電体２０５Ｃにはコンタクト開口２０５ＣＨが配設されている。このコンタクト開口２０５ＣＨに重複する領域においては、このコンタクト開口２０５ＣＨの開口サイズよりも大きい開口サイズを有し、第２の電極２０６Ｃに形成されたコンタクト開口２０６ＣＨが配設されている。そして、コンタクト開口２０５ＣＨ及び２０６ＣＨに重複する領域において、層間絶縁膜２１０には第１の電極２０３Ｃと層間絶縁膜２１０上の電極２１１との間を電気的に接続するコンタクト開口２１０ＣＨが配設されている。このコンタクト開口２１０ＣＨ（及びコンタクト開口２０５ＣＨ及び２０６ＣＨ）は、図１及び図５に示すように、半導体チップ２のコンデンサ領域４０において第１の辺２１からそれに対向する第２の辺２２に向かって細長いスリット状の平面形状（スリットパターン）を有する。このコンタクト開口２１０ＣＨは第３の辺２３からそれに対向する第４の辺２４に向かって一定間隔において複数配列されている。すなわち、コンタクト開口２１０ＣＨの平面形状は梯子形状である。なお、コンタクト開口２１０ＣＨの平面形状は、必ずしもスリット形状に限定されるものではなく、例えば正方形、長方形、円形、楕円形、五角形以上の多角形を有するいずれかの平面形状であってもよい。この場合には、コンタクト開口２１０ＣＨは横方向及び縦方向に複数配列されるドットパターンである。

コンタクト開口２１０ＣＨが一定間隔において複数配列されることにより、コンデンサ４の容量値を稼ぐための占有面積を拡大しつつ、コンデンサ４の第１の電極２０３Ｃと電極２１１との間のコンタクト面積を均一な分布において確保することができ、双方の間の電流の流れ及びコンデンサ領域４０における電位分布を良好にし、電流密度の集中を防止することができる。更に、半導体チップ２の中央部にコンデンサ４により構築されたらコンデンサ領域４０を備え、半導体チップ２の周辺部にパワーMISFET３により構築されたセル領域３０を備えているので、最も温度が上昇しやすい半導体チップ２の中央部におけるオン動作中の熱の発生を抑制することができる。

コンデンサ４の第１の電極（p型半導体領域）２０３Ｃにおいて、コンタクト開口２１０ＣＨを通して電極２１１が接続された領域２０３Ｃ１は、それ以外の領域に比べて不純物密度を高く設定している。この第１の電極２０３Ｃの領域２０３Ｃ１にはコンタクト開口２１０ＣＨを通してp型不純物が追加して導入されており、第１の電極２０３Ｃと電極２１１との間のコンタクト抵抗（オーミック抵抗）を減少することができる。この領域２０３Ｃ１は例えば 1 x 10¹⁷ atoms/cm³ − 3 x 10¹⁷ atoms/cm³の不純物密度に設定されている。

ゲート用外部端子２１１Ｇ１、２１１Ｇ２及びソース用外部端子２１１Ｓのボンディング領域を除き、セル領域３０上及びコンデンサ領域４０上を含む半導体チップ２の主面上には保護膜２１２が配設されている。保護膜２１２は例えば燐シリケートガラス膜、樹脂膜等により構成されている。

このように構成される本実施の形態に係る半導体装置１においては、パワーMISFET３の第２の半導体領域２０７Ｍとゲート電極２０６Ｍとの間にコンデンサ４を挿入したので、スイッチング速度を緩和することができ、外部装置の誤動作を誘発することを防止することができる。

更に、コンデンサ４においては、第２の電極２０６ＣがパワーMISFET３のゲート電極２０６Ｍを利用して構成され、誘電体２０５Ｃがゲート絶縁膜２０５Ｍを利用して構成されているので、簡易に構築することができる。

更に、半導体チップ２の中央部にコンデンサ領域４０を配設し、半導体チップ２の周辺部にセル領域３０を配設しているので、最も温度が上昇する半導体チップ２の中央部のオン動作による熱の発生を防止することができる。

更に、コンデンサ領域４０においては、コンデンサ４の第１の電極２０３Ｃとその上層に配設された電極２１１との間が複数のコンタクト開口２１０ＣＨを通して電気的に接続されているので、電流密度の集中を防止することができる。また、コンデンサ４の第１の電極２０３Ｃの電極２１１との接続部分の領域２０３Ｃ１の不純物密度が高く設定されているので、第１の電極２０３Ｃと電極２１１とのコンタクト抵抗を減少することができる。

［半導体素子の製造方法］
次に、前述の本実施の形態に係る半導体装置１の製造方法を、図４乃至図１１を用いて説明する。

まず、最初に、n型シリコン単結晶基板からなる基板２０１が準備される（図６参照。）。この基板２０１の主面上又は主面部に半導体領域２０２が形成される（図６参照。）。セル領域３０において、半導体領域２０２はパワーMISFET３の第１の半導体領域（n型ドレイン領域）として使用される。

図６に示すように、半導体領域２０１の主面上に、セル領域３０においてゲート絶縁膜２０５Ｍが形成され、コンデンサ領域４０において誘電体２０５Ｃが形成される。ここでは、ゲート絶縁膜２０５Ｍ、誘電体２０５Ｃのそれぞれは同一製造工程により同一製造条件において形成される。

図７に示すように、コンデンサ領域４０において、半導体領域２０２の主面部にコンデンサ４の第１の電極２０３Ｃが形成される。ここでは、図示しないが、第１の電極２０３Ｃは、例えば、少なくともセル領域３０を覆う、フォトリソグラフィ技術を用いて形成されたフォトマスクを耐イオン注入マスクとして使用し、p型不純物をイオン注入法により注入し、この工程の後にp型不純物を活性化することにより形成される。

図８に示すように、セル領域３０においてゲート絶縁膜２０５Ｍ上にゲート電極２０６Ｍが形成されるとともに、コンデンサ領域４０において誘電体２０５Ｃ上に第２の電極２０６Ｃが形成される。ゲート電極２０６Ｍ、第２の電極２０６Ｃのそれぞれは同一製造工程により同一製造条件において形成される。コンデンサ領域４０において、第２の電極２０６Ｃが形成されると、第１の電極２０３Ｃ、誘電体２０５Ｃ及び第２の電極２０６Ｃを備えたコンデンサ４をほぼ完成させることができる。

図９に示すように、セル領域３０において半導体領域２０２の主面部に第３の半導体領域（p型ボディ領域）２０４Ｍが形成される。ここでは、図示しないが、第３の半導体領域２０３Ｃは、例えば、少なくともコンデンサ領域４０を覆う、フォトリソグラフィ技術を用いて形成されたフォトマスク及びゲート電極２０６Ｍを耐イオン注入マスクとして使用し、p型不純物をイオン注入法により注入し、この工程の後にp型不純物を活性化することにより形成される。

引き続き、図１０に示すように、セル領域３０において第３の半導体領域２０３Ｍの主面部に第２の半導体領域（ソース領域）２０７Ｍが形成される。ここでは、図示しないが、第２の半導体領域２０７Ｍは、第３の半導体領域２０４Ｍと同様のフォトマスク及びゲート電極２０６Ｍを耐イオン注入マスクとして使用し、n型不純物をイオン注入法により注入し、この工程の後にn型不純物を活性化することにより形成される。セル領域３０において、この第２の半導体領域２０７Ｍが形成されると、第１の半導体領域（半導体領域２０２）、第２の半導体領域２０７Ｍ、第３の半導体領域２０４Ｍ、ゲート絶縁膜２０５Ｍ及びゲート電極２０６Ｍを備えたパワーMISFET３をほぼ完成させることができる。

次に、セル領域３０においてゲート電極２０６Ｍ上及びコンデンサ領域４０において第２の電極２０６Ｃ上を覆う層間絶縁膜２１０が形成される（図３及び図４参照。）。引き続き、セル領域３０において層間絶縁膜２１０にコンタクト開口２１０ＭＨが形成されるとともに、コンデンサ領域４０において層間絶縁膜２１０にコンタクト開口２１０ＣＨが形成される。

図１１に示すように、少なくとも層間絶縁膜２１０のコンタクト開口２１０ＣＨを通してコンデンサ４の第１の電極２０３Ｃの主面部にp型不純物が導入され、このp型不純物を活性化することにより第１の電極２０３Ｃに不純物密度の高い領域２０３Ｃ１が形成される。

この後、層間絶縁膜２１０上に、セル領域３０においてコンタクト開口２１０ＭＨを通してパワーMISFET３の第２の半導体領域２０７Ｍ及び第３の半導体領域２０４Ｍに電気的に接続される電極２１１が形成される（図３及び図４参照。）。更に、同一製造工程において、層間絶縁膜２１０上に、コンデンサ領域４０においてコンタクト開口２１０ＣＨを通してコンデンサ４の第１の電極２０３Ｃに電気的に接続される電極２１１が形成される。

最後に、電極２１１上に保護膜２１２が形成される。この保護膜２１２が形成されると、本実施の形態に係る半導体装置１の半導体チップ２を完成させることができる。

このような本実施の形態に係る半導体装置１の製造方法においては、コンデンサ４の第２の電極２０６Ｃを形成する工程がパワーMISFET３のゲート電極２０６Ｍを形成する工程と同一製造工程において形成され、コンデンサ４の誘電体２０５Ｃを形成する工程がパワーMISFET３のゲート絶縁膜２０５Ｍを形成する工程と同一製造工程において形成される。従って、コンデンサ４を形成する工程の大半がパワーMISFET３を形成する工程において兼用することができるので、半導体装置１の製造工程数を削減することができる。

（その他の実施の形態）
上記のように、本発明を一実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、前述の実施の形態は半導体チップ２にパワーMISFETを搭載した例を説明したが、本発明は、これに限定されるものではなく、IGBT及びコンデンサが搭載された半導体チップを組み込む半導体装置に適用することができる。

本発明の一実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置の回路構成図である。 図１に示す半導体装置の要部断面図（図１に示すＦ３−Ｆ３切断線で切った断面図）である。 図１に示す半導体装置の要部断面図（図１に示すＦ４−Ｆ４切断線で切った断面図）である。 本実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。 第２の工程断面図である。 第３の工程断面図である。 第４の工程断面図である。 第５の工程断面図である。 第６の工程断面図である。 第７の工程断面図である。

符号の説明

１…半導体装置
２…半導体チップ
２１…第１の辺
２２…第２の辺
２３…第３の辺
２４…第４の辺
３…パワーMISFET
３０…セル領域
４、４１、４２…コンデンサ
４０…コンデンサ領域
２０１…基板
２０２…半導体領域（第１の半導体領域）
２０３Ｃ…第１の電極
２０３Ｃ１…領域
２０４Ｍ…第３の半導体領域
２０５Ｍ…ゲート絶縁膜
２０５Ｃ…誘電体
２０６Ｍ…ゲート電極
２０６Ｃ…第２の電極
２０７Ｍ…第２の半導体領域
２１０…層間絶縁膜
２０５ＣＨ、２０６ＣＨ、２１０ＭＨ、２１０ＣＨ…コンタクト開口
２１１…電極
２１１Ｇ１、２１１Ｇ２…ゲート用外部端子
２１１Ｓ…ソース用外部端子
２１２…保護膜

Claims (7)

1. 第１の導電型を有する一対の第１の半導体領域及び第２の半導体領域と、
   前記第１の半導体領域と前記第２の半導体領域との間に配設され、前記第１の導電型とは逆の第２の導電型を有する第３の半導体領域と、
   前記第３の半導体領域上のゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極と、を有するトランジスタ部と、
   前記トランジスタ部の前記第２の半導体領域に電気的に接続される第１の電極と、
   前記ゲート電極に電気的に接続された第２の電極と、
   前記第１の電極と前記第２の電極との間に配設された誘電体と、を有するコンデンサ部と、
   を備えたことを特徴とする半導体装置。
2. 前記トランジスタ部及び前記コンデンサ部は同一基板に配設され、前記コンデンサ部は前記基板主面の中央部に配設され、前記トランジスタ部は基板主面の前記コンデンサ部の外周囲の周辺部に配設されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電極は前記第２の導電型の第４の半導体領域により構成され、前記第２の電極は前記ゲート電極と同一の導電体により構成され、前記誘電体は前記ゲート絶縁膜と同一の絶縁膜により構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記コンデンサ部の前記第２の電極上に、層間絶縁膜を介在し、前記トランジスタ部の前記第３の半導体領域と前記コンデンサ部の前記第１の電極との間を電気的に接続する導体を更に備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 前記コンデンサ部の領域において前記誘電体には一定間隔において複数のコンタクト開口が配設され、前記導体は前記コンタクト開口を通して前記第２の電極に電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
6. 前記コンタクト開口の平面形状は一方向に細長いスリットパターン又はドットパターンであることを特徴とする請求項５に記載の半導体装置。
7. 前記第４の半導体領域において前記コンタクト開口を通して前記導体が接続される一部分の領域の不純物密度がその他の部分の不純物密度に対して高く設定されていることを特徴とする請求項５又は請求項６に記載の半導体装置。

Images