JP2005536048A - プログラム可能なしきい値電圧を有するｄｍｏｓ装置 - Google Patents

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Abstract

近接した第１および第２の電極を有している浮遊ゲートを備えたＤＭＯＳ装置が提供される。その浮遊ゲートは第１および第２の電極の一方から誘電体材料の薄い層によって隔てられており、そのディメンションおよび組成は浮遊ゲートとの間で誘電体層をトンネル効果によって電荷キャリアが通過することを可能にしている。このトンネル効果現象はプログラミング電極と本体／ソースおよびゲート電極との間に電圧を与えることによって正確な電流を与えるように調整されることのできるしきい値電圧を生成するために使用されることができる。

Description

本発明は、一般的にＭＯＳゲート装置に関し、特に、ＭＯＳゲート装置の製造技術および構造に関する。
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は導電性ゲートと半導体領域との間に誘電体層を有する形式のトランジスタである。ＭＯＳＦＥＴはエンハンスメントモードまたはディプリーションモードで動作するように設計されている。エンハンスメントモードＭＯＳＦＥＴはゲートの下の半導体表面の反転部を通る導電性チャンネルを生成することによって、すなわち、ゲート電極に電圧を与えて少数キャリア（ｎ型半導体の場合にはホール、ｐ型半導体の場合には導電電子）の濃度が多数キャリアの平衡された濃度を越えるまで増加された領域を半導体中生成させることによって動作する（反対にディプリーションモードの装置はゲートに電圧を与えてすでに存在している導電性チャンネル中の平衡値よりも低い値にキャリアの数を減少させることによって動作する）。そのようにして生成された導電性チャンネルは典型的には装置のソースとドレインとの間に横断方向または垂直に延在する。
電力ＭＯＳＦＥＴは高電圧および／または高電流を処理するように設計された形式のＭＯＳＦＥＴである。１つの形式の電力ＭＯＳＦＥＴは、二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）であり、それは本体およびソース領域が同じエッジから拡散されて形成されている。ＤＭＯＳ装置はソースとドレインとの間の電流が横断方向か、または垂直方向かに応じて横断方向装置か、垂直方向装置かのいずれかである。垂直ＤＭＯＳ技術は高電圧および高電流トランジスタおよびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を含む種々の形式の装置を製造するために使用されている。これらの垂直ＤＭＯＳ装置の大部分はｐチャンネル装置ではなく、ｎチャンネル装置であり、それはｐチャンネル装置と比較してｎチャンネル装置によって提供される単位当たりのオン抵抗または電圧降下が低いことによるものである。この単位当たりの低いオン抵抗または電圧降下はホールに比較してシリコン中の導電電子の移動度が高いことによる。
他のＭＯＳＦＥＴのように垂直ＤＭＯＳ装置はエンハンスメントモードまたはディプリーションモードで動作することができる。ｎチャンネルエンはンスメントモード装置では、装置のしきい値電圧、すなわち、ソースとドレインとの間の導電性チャンネルを生成するためにゲートに供給される必要のある電圧（それはまた反転を行うために必要な電圧である）は、ゲートとソースの間に０ボルトが存在するとき装置が完全にオフになるようにソース電圧に関して十分に正である用に典型的に選択される。対照的に、ｎチャンネルディプリーションモード装置では、しきい値電圧はゲートとソースの間の電圧が０ボルトで完全に装置がオンになるようにソース電圧に関して十分に負であるように選択される。ディプリーションモードｎチャンネル装置では、装置の導電性チャンネルはゲートとソースの間に電圧の存在しないとき恒久的なチャンネル領域を生成する本体領域の表面におけるｎ型ドーパントを導入することによるか、または、ゲートとソースの間に電圧の存在しないとき下にある本体領域の表面にチャンネルを誘起するゲート誘電体中に恒久的に電荷イオンを注入することによって形成されている。
通常の垂直ＤＭＯＳ装置が図１に示されている。この形式の装置は例えば文献（ナショナル・セミコンダクタ・アプリケーションノート558 Ｒ.Locher,“Introduction to Power MOSFET and Their Applications ”1988年12月）に記載されている。その装置1 はｎ＋基板2 と、その１表面に配置されたエピタキシャル層3 と、基板の反対側の表面に配置されてドレイン端子6 を有するドレインコンタクトとして機能する金属層5 とから構成されている。深い本体領域7 はソースおよび本体端子4 と電気接触しており、エピタキシャル層中に形成されている。図示の装置において浅い拡散領域10はｐ型本体領域であり、それより深い拡散領域はｐ＋型本体領域である。ｐ型本体領域の部分13はｎ＋ソース領域9 とドレイン領域21との間のゲートの下に延在してチャンネルを形成するために反転されることができる。
導電性ポリシリコンゲート15はチャンネルの上方に配置される。このゲートは誘電体材料17（典型的にはＳｉＯ2 ）によって囲まれている。ゲートの下のこの誘電体材料の部分はゲート誘電体と呼ばれる。ソースおよび本体金属層19はゲートおよびエピタキシャル層を覆っているが、ソースおよび本体領域と接触はしていない。
ゲートがソースに関して正にバイアスされ、ドレイン・ソース間電圧が供給されているとき、ｐ型本体領域13中のホールはゲート区域から反撥され、導電電子はその方向に吸引され、したがって、ゲートの下のｐ型本体領域13は反転される。このゲート・ソース間電圧は通路またはチャンネルを生成し、それによりソースからのキャリアはゲートの下の表面でドレイン領域へ流れることができ、その後、ドレイン領域21を垂直に通ってｎ型基板2 に流れる。この装置の垂直構造は同じ阻止電圧に対して相当する横断方向ＭＯＳＦＥＴに比較して低いオン状態抵抗および速いスイッチングを可能にする。
エンハンスメントおよびディプリーションモードＤＭＯＳ装置の両者のしきい値電圧は装置によって変化する。装置のグループにわたるしきい値電圧の変化の程度は、本体領域中の正確なドーピングプロフィール、ゲート誘電体の厚さおよび組成、およびゲート導体の組成を含む種々の製造変数によって決定される。典型的なスイッチング応用では、製造しきい値電圧の変化はエンハンスメントモードＤＭＯＳ装置に関しては問題を生じない。その理由は、駆動信号は完全に“オン”または完全に“オフ”に切換えるように選択されるからである。しかしながら、ディプリーションモードＤＭＯＳ装置は類似した方法で使用されるが、ｎチャンネルＤＭＯＳトランジスタに対するディプリーションモードＤＭＯＳ装置の電圧対電流特性（図２参照）は、ゲートとソースとの間がゼロボルトで特定の電流を必要とする応用で２端子構造で使用されることを可能にする。そのような構造ではゲートは電気的にソースに接続されているから、２つの端子しか必要としない。これらの応用のいくつかについては文献（例えばＳ．Ochiの“半導体電流調整保護回路”ＰＣＩＭ，26巻、Ｎo.１、63頁、2000年１月）に記載されている。多くのこれらの応用では、特定の電流を提供する能力（設計明細の制限内）はそれらの使用に対して本質的に重要である。しかしながら上述したようなＤＭＯＳ装置のしきい値電圧の変化により、ゼロ電圧でゲートとソースとの間に流れる電流は、同じ処理フローを使用して製造された装置の間でさえも顕著に変化する可能性がある。
したがって、ゲートとソースとの間がゼロボルトで所望の電流を提供するように調整されたしきい値電圧を有するディプリーションモードのＭＯＳゲート装置が技術で必要とされている。また、そのような装置を製造し、そのしきい値電圧を調整する方法もまた技術で必要である。これら、およびその他の必要性は以下説明するように本発明によって満たされる。
第１の構成として、本発明は、浮遊ゲートと、プログラミング電極と、誘電体材料と、ソースと、本体およびソース／本体金属層とを具備しているトランジスタに関し、その金属層はソースおよび本体と電気的に接触しており、また装置のゲートとして機能する。ソース／本体コンタクトおよびゲート金属層は浮遊ゲートに対する基準電圧として機能する。トランジスタのしきい値電圧は電子をトンネル効果で誘電体材料を通過させて浮遊ゲート上の正味の電荷を変化させることにより最初の電圧Ｖ0 から新しい値Ｖn に調整可能であり、それにおいて｜Ｖ0 −Ｖn ｜＞０であり、Ｖn ＜０（ｎチャンネル装置において）である。好ましくは｜Ｖn ｜は０．１ボルト以上であり、約１．０乃至約１０．０ボルトの範囲であることがさらに好ましい。トランジスタはＭＯＳＦＥＴであることが好ましく、横方向または垂直電力用ＭＯＳＦＥＴであることがさらに好ましい。好ましい実施形態では誘電体材料は例えば酸化物層、窒化物層、または複合誘電体層であってもよく、浮遊ゲートとプログラミング電極の１つとの間に配置され、十分に薄く（例えば約２５０オングストローム以下、特に好ましくは約５０乃至約２５０オングストロームの範囲内）、ホウラーノルドハイム（Fowier-Nordheim ）トンネル効果または浮遊ゲートとこのプログラミング電極との間の電子のトンネル動作を助けるその他のタイプのフィールドを可能にする。ｎチャンネルトランジスタに使用されるソースはｎ＋ソースであることが好ましい。トランジスタはまた二重拡散されたソースおよび本体領域を含むことが好ましい。
本発明の第２の構成は、金属層がソースと接触し、本体が装置のゲートとして機能しない点においてのみ第１の構成と異なっている。ゲートはソースおよび本体に関して独立にバイアスされることができる分離された領域である。
本発明の上述の構成の変形では、トンネル効果が生じる薄い誘電体層はソース／本体金属層と浮遊ゲートとの間、浮遊ゲートと分離されたポリシリコンプログラミング層との間、ｎドープまたはｐドープのいずれかのシリコンの領域と浮遊ゲートとの間、または装置のゲートと浮遊ゲートとの間に配置されることができる。全ての例において上部および下部プログラミング電極が存在する。これらの変形において、トンネル効果は浮遊ゲートと上部プログラミング電極との間、または浮遊ゲートと下部プログラミング電極との間のいずれかで生じる。プログラミング電極は浮遊ゲートから誘電体層によってそれぞれ分離されている。キャリアのトンネル動作が行われるプログラミング電極は浮遊ゲートから誘電体層によって分離され、それは他のプログラミング電極から浮遊ゲートを分離している誘電体層よりも薄くされている。
別の構成では、本発明は、ＭＯＳゲート装置のしきい値電圧を調整する方法に関する。その方法によれば、ＭＯＳゲート装置は、浮遊ゲートと、プログラミング電極と、誘電体材料と、ソースおよびドレインと、ソース／本体金属層とを具備し、その金属層はソースおよび本体と電気的に接触しており、また装置のゲートとして機能する。ソース／本体およびゲート金属層は浮遊ゲートに対する基準電圧として機能する。ＭＯＳゲート装置は本発明の前述の構成について記載した形式でよい。トランジスタのしきい値電圧は電子をトンネル効果で誘電体材料を通過させて浮遊ゲート上の正味の電荷を変化させることによって最初の電圧Ｖ0 から新しい値Ｖn に調整されることが可能であり、それにおいて｜Ｖ0 −Ｖn ｜＞０である。この浮遊ゲートは基準ゲートに関する装置のしきい値電圧を調整する。
さらに別の観点では、本発明は、ＭＯＳゲート装置のしきい値電圧を調整する方法に関する。その方法によれば、ＭＯＳゲート装置は、浮遊ゲートと、プログラミング電極と、誘電体材料と、ソースおよびドレインと、ソース／本体金属層とゲートとを具備し、そのゲートはソース／本体金属層に関してバイアスされている。ＭＯＳゲート装置は本発明の上記の構成に記載した形式でよい。トランジスタのしきい値電圧は電子をトンネル効果で誘電体材料を通過させて浮遊ゲート上の正味の電荷を変化させることによって最初の電圧Ｖ0 から新しい値Ｖn に調整され、それにおいて｜Ｖ0 −Ｖn ｜＞０である。この浮遊ゲートはゲートに関する装置のしきい値電圧を調整する。
さらに別の観点では、ＤＭＯＳ電流源は、第１および第２のプログラミング電極と、それら第１および第２のプログラミング電極の間に配置されている浮遊ゲートと、浮遊ゲートと第１および第２のプログラミング電極の少なくとも１つとの間に配置された誘電体材料とを具備している。ＤＭＯＳ電流源のしきい値電圧は電荷キャリアをトンネル効果で誘電体材料を通過させて浮遊ゲート上の正味の電荷が変化されるのに十分の電圧を第１と第２のプログラミング電極間に供給することによって最初の電圧Ｖ0 から新しい値Ｖn に調整され、それにおいて｜Ｖ0 −Ｖn ｜＞０である。
さらに別の観点では、第１および第２の電極と、それら第１および第２の電極の間に配置されている浮遊ゲートと、浮遊ゲートと第１の電極との間に配置された誘電体材料とを具備しているＭＯＳＦＥＴが提供される。浮遊ゲートと第１の電極との間に配置された誘電体材料の厚さは約５０乃至約２５０オングストロームの範囲内であり、約８０乃至２００オングストロームの範囲内であることが好ましい。
別の観点では、第１および第２の電極と、それら第１および第２の電極の間に配置されている浮遊ゲートと、浮遊ゲートと第１の電極との間に配置された誘電体材料とを具備しているＭＯＳＦＥＴが提供される。ＭＯＳゲート装置のしきい値電圧は第１と第２の電極間に十分の電圧を供給することによって調整される。
本発明のその他の特徴は、例示としてｎチャンネルＤＭＯＳ装置をしばしば参照にして以下の詳細に説明する。
本発明によれば，ＤＭＯＳ装置であることが好ましく、特に２端子ＤＭＯＳ装置であることが好ましいディプリーションモードＭＯＳゲート装置が提供され、それは特定のゲート・ソース間電圧の存在により正確な電流を与えるように調整することのできるしきい値電圧を有している。しきい値電圧の調整ステップは、装置の製造シーケンスが完了した後に有効に行われることができる。正確な電流は、装置の製造業者により組立てられる前のウエハレベルにおいて、或いは装置がパッケージ中にある状態でユーザにより設定されることができる。このディプリーションモードＭＯＳゲート装置は最初のディプリーションモード特性を与えるために技術的に知られている種々の技術の任意のものを使用し、その後で正確な電流値を得るために本発明の技術の１つを使用することができる。その代わりに本発明の技術の１つはディプリーションモード特性と正確な電流値との両者を生成するためにそれ自体により使用されることができる。２端子構造で正確な電流値を得るためにＤＭＯＳ装置のしきい値電圧を調整する技術と、それらの装置を製造する方法について、以下説明する。
２端子電流源は３端子のディプリーションモード垂直ＤＭＯＳトランジスタを使用し、ソース／本体端子とゲート端子とを電気的に接続することによって形成されることができる。しかしながら、ソース／本体電極とゲート電極との間には電圧が与えられないためにこれらの２つの電極の機能を米国特許第５９５６５８２号（Ａｙｅｌａ他）明細書に記載されているような単一の電極と組合わせることが可能である。１実施形態において、本発明は、組合せたソース／本体およびゲート金属被覆とチャンネルが形成される本体の領域との間において正確な量の電荷を有する浮遊ゲートを配置する。
本発明により製造されるトランジスタの第１の例は図３Ａに示されている。そこに記載されている装置は垂直ＤＭＯＳ構造30であり、それはｎ＋基板31と、その１表面上に形成されたエピタキシャル層33と、基板31の反対側の表面上に設けられてドレイン電極として機能する金属層35とを備えている。装置はまたドレイン導線36を備えている。本体37はエピタキシャル層33の表面にイオン注入された浅い拡散領域38と深い拡散領域41とから構成されている。示された実施形態においては、浅い拡散領域38はｐ型本体領域であり、深い拡散領域41はｐ＋本体領域である。深い拡散領域41と浅い拡散領域38は硼素によるイオン注入により形成されることができる。浅い拡散ソース領域39は燐、アンチモンまたは砒素をイオン注入することにより形成されることができる。ポリシリコン浮遊ゲート45は、２酸化シリコンまたは窒化シリコンのようなゲート誘電体材料47によって囲まれてチャンネル上に配置されている。ｐ型本体領域の部分43は浮遊ゲートの下方に延在して反転されてチャンネルを形成している。本体／ソースコンタクトおよびゲート金属層49（上部プログラミング電極としても機能する）は浮遊ゲート上に配置され、導線34を有している。
図３Ａはソース、本体、およびチャンネルを有するゲート領域の一方の側だけを示している。この表面形状は、本発明により形成された装置で使用されることのできる、技術的によく知られている多数の幾何学的形状の１つに過ぎない。すなわち、本発明は、例えばただ１つのチャンネル領域を有する装置について検討しているが、同様にプログラミング電極の近くに２以上のチャンネル領域を有する装置もまた考慮されることを理解すべきである。これらの装置は円形、インターデジタル形状、メッシュ状、等の表面形状を有していてもよい。
浮遊ゲートがソースに対して正の電荷を有しているとき、ｐ型エピタキシャル層中のホールはゲート区域から反撥され、一方、導電電子は吸引され、したがってゲートの下方のｐ型層は反転される。ゲート上の電荷は電流路すなわちチャンネル43を生成し、それ故、ソースキャリアはゲートの下をドレイン領域に流れてその後ドレインを垂直に流れる。これらの装置の垂直構造および電流の流れは同じ阻止電圧に対する匹敵する横方向ＭＯＳＦＥＴよりもオン状態抵抗を低下させ、スイッチング速度を速くすることができる。それはディプリーション領域が垂直にエピタキシャル層中に広がり、少ない表面区域を使用し、小さいキャパシタンスを有するからである。
図３Ａのソース／本体コンタクトゲート金属と浮遊ゲートとの組合せは通常の装置のゲートとはいくつかの重要な点で相違している。第１に通常の装置のゲートは典型的に１つの電極または電気導体のいずれかと電気的に接触しているが、図３Ａの装置では１つのゲートは電気的に浮遊しているゲートである。この浮遊ゲートはその浮遊ゲートの下に延在している下部プログラミング電極51の使用によりそれに電荷を与えることによってソース／本体コンタクトゲート金属に対して正にも負にもバイアスされることができる（例えば正味の負または正の電荷を伝送させる）。浮遊ゲートと同じ材料から形成された下部プログラミング電極は、プログラミングステップが生じた後、上部プログラミング電極（ここではソース／本体コンタクトおよびゲート金属）と電気的に接触される。ｐ＋領域55は装置30の周縁領域として作用して絶縁破壊電圧を最大にし、ｐ＋本体領域41と電気的に連続している。
図３Ａでは、下部プログラミング電極は誘電体材料の薄い層53によって浮遊ゲートから分離され、その誘電体材料は例えば２酸化シリコン、窒化シリコンまたは複合誘電体薄膜で構成されることができる。この薄膜層は典型的には約２５０オングストロームよりも小さく、約５０乃至約２５０オングストロームの範囲内であることが好ましい。それはトンネル誘電体と呼ぶことができる。何故ならば、その厚さおよびその他の特性は、十分な電圧（プログラミング電圧）が上部と下部のプログラミング電極間に供給されるとき、浮遊ゲートと下部プログラミング電極との間に生じるホウラーノルドハイムトンネル効果のようなフィールドアシストトンネルメカニズムを可能にするように注意深く選択されるからである。この状態は結果的に浮遊ゲート上に電荷を位置させ、したがって浮遊ゲート上の電荷の量を制御することにより装置のしきい値電圧をプログラムすることが可能になる。浮遊ゲートと上部プログラミング電極（ソース／本体およびゲート金属）との間の誘電体層57の厚さは典型的にトンネル効果誘電体層53の厚さの約３乃至約１０倍（例えば典型的に約１５０乃至約２５００オングストローム）である。
図３Ａでは、下部電極がトンネル電極として機能している（すなわち、それ自身と浮遊ゲートとの間で電荷キャリアのトンネル効果が生じる）。他方、上部プログラミング電極は主としてこれら２つの構造で基準電極の役割を行っている（すなわち、プログラミングの目的に対してはそれはプログラミング電圧を規定する主要機能を行う）。
対照的に、装置の別の実施形態である図３Ｂでは、上部プログラミング電極がトンネル電極として機能し、下部プログラミング電極63が基準電極として機能する。さらに図３Ｂの装置60は図３Ａに示された装置と多くの点で類似しているが、この装置では下部プログラミング電極63と浮遊ゲート65との間の誘電体層61の厚さは上部プログラミング電極と浮遊ゲートとの間に位置する誘電体層67の厚さの約３乃至約１０倍である。図３Ａに示された実施形態と同様に、トンネル電極と浮遊ゲートとの間の誘電体層67は十分に薄く（典型的に約５０乃至約２５０オングストロームの範囲内）、トンネル電極と浮遊ゲートとの間のトンネル効果を可能にし、しきい値電圧をプログラミングすることを可能にする。
チャンネルの熱い電子の注入およびソース側の注入を含むホウラーノルドハイムトンネル効果および他のフィールドアシスト電子トンネルメカニズムは技術的に知られており、例えば文献（W.Brown,L.Brewer“Non-Volatile Semiconductor Mimory Technology-A Comprehensive Guidw to Understanding and Using NVSM Device 10〜17頁、1998年”）に記載されている。これらの種々のフィールドアシスト電子トンネルメカニズムは本発明に関連した装置の浮遊ゲート上の電荷の量を変化させるために使用されることができる。
ホウラーノルドハイムトンネル効果は式１で与えられるホウラーノルドハイム電流密度によって特徴付けられる。
Figure 2005536048
式１からホウラーノルドハイムトンネル効果の電流密度は供給電界にほぼ指数的に依存していることが認められる。
式１はホウラーノルドハイムトンネル効果の電流密度の簡単化された変形形態である。電流密度を表す別の形態モジュールもまた使用され、それには例えばイメージ力バリアの低下および温度の影響に対する補正係数が含まれてもよい。しかしながら、式１は典型的に本発明の装置のホウラーノルドハイムトンネル効果を特徴付けるのに適している。
上述したように、トンネル誘電体層は約５０乃至２５０オングストロームの範囲内の厚さを有することが好ましい。この範囲は単結晶シリコン上に熱成長される酸化物に対して保持される。しかしながら、本発明のいくつかる実施形態では、代わりにトンネル酸化物はポリシリコン上に成長されることもできる。ポリ酸化物と呼ばれるこのような酸化物の使用は単結晶シリコン上に成長された酸化物に比較して遥かに大きい注入表面におけるフィールドを生じる。その結果として、増加した厚さのトンネル誘電体層が使用されることができ、それは信頼性を増加させる利点がある。さらに、ポリ酸化物トンネル誘電体層の使用によって、適度の平均酸化物フィールドレベルで、したがって適度の供給電圧で顕著な電流レベルを得ることができる。この増加した厚さは、装置の信頼性を改善し、それはトンネル酸化物がプログラミング中の大きい電界による応力が与えられないのでそれによる誘電体の絶縁破壊の事故を避けることができるからである。
図３Ａの装置のしきい値電圧のプログラミングは典型的に装置が製造された後で行われる。装置のしきい値電圧は、電圧を供給するために２つのプログラミング電極を使用して浮遊ゲートから下部プログラミング電極へトンネル酸化物層を電子がトンネル効果で通過することにより負にバイアスされることができる。図３Ａの（ａ）では上部プログラミング電極はソース／本体およびゲート電極であり、一方、図３Ａの（ｂ）では上部プログラミング電極54はソース／本体およびゲート電極から分離されており、それ自身の導線56を有している。
浮遊ゲート上の結果的はに得られた正味の正の電荷はＤＭＯＳ装置のしきい値電圧に負方向のシフトを生じる。もちろん、電子もまた下部プログラミング電極から浮遊ゲートへトンネル酸化物層をトンネル効果で通過し、それによりゲートに正味の負の電荷を与えてＤＭＯＳ装置のしきい値電圧の正方向のシフトを生じる。しきい値電圧のシフトはプログラミング中にドレインとソースの間の電流を測定することにより監視できる。所望の電流値が得られたときプログラミングは停止される。
一度プログラミングされると、装置のしきい値電圧は、２つのプログラミング電極間の電圧がプログラミング電圧を越えない限り変化されないで維持される。この条件を満足させることを確実にする少なくとも２つの方法があり、装置が恒久的にプログラムされることを意図している場合には、
２端子電流源は、
（１）２つのプログラミング電極は、結合線を使用してこれら２つの領域を組立中に共に接続するか、または共通点に２つの領域を接続することによって共に接続される。
（２）２つのプログラミング電極は、パッケージの別々のリード線に接続され、これらのリード線はパッケージの外部で接続されることができる。
本発明により製造された装置は、正確な値にプログラムされた電流を供給することができる。さらに、この値はプログラミング電極がソース／本体コンタクトおよびゲート金属に恒久的に接続されない限り変化されることができる。浮遊ゲート上の電荷の量は上部プログラミング電極と下部プログラミング電極との間に適当な電圧を与えることによって増加または減少させることができ、それによって浮遊ゲート上に存在する電荷の量を変化させることができる。
図３Ａおよび図３Ｂはシリコン基板と浮遊ゲートとの間のポリシリコンプログラミング電極を示している。しかしながら、この構造は図４に示されるように、シリコン基板とポリシリコンプログラミング電極との間に浮遊ゲートを配置することにより反転されることができる。２つの付加的な二重ポリシリコン構造が得られる。図４の（ａ）に示されている第１の構造では、トンネル誘電体143 は基板147 のドープされた領域145 と浮遊ゲート149 との間に配置されている。この実施形態のドープされた領域はプログラミング電極として機能する。図４の（ｂ）に示されている第２の構造151 では、トンネル誘電体153 は浮遊ゲート155 とポリシリコンプログラミング電極157 との間に配置されている。図４の（ａ）および（ｂ）に示されている構造では、ソース／本体コンタクトおよびゲート金属はプログラミングのための下部電極として機能する。
本発明のその他の実施形態は１つのポリシリコン層だけを必要とし、それはしきい値の調整された電荷が存在している浮遊ゲートである。ただ１つのポリシリコン層を有するプログラム可能な電流源を形成する可能な構造は以下の表１に示されている。
Figure 2005536048
表１に記載された実施形態は図５乃至図８Ｂを参照にした以下の説明により理解されるであろう。
図５の（ａ）および（ｂ）は，分離した金属プログラミング電極を有する単一のポリシリコンのプログラム可能な電流源構造の２つの構成を示している。これらの装置は多くの部分において図３ＡおよびＢの装置に類似している。図５の（ａ）に示された装置71ではトンネル誘電体層73はｐ＋拡散領域75と浮遊ゲート77との間に配置されている。分離された金属プログラミング電極79はｐ＋拡散領域75の上方に配置されている。対照的に、図５の（ｂ）に示された装置81では、トンネル誘電体層83は金属プログラミング電極89と浮遊ゲート87との間に配置されている。図５の（ａ）ではｐ＋拡散領域75はトンネル電極を形成し、金属プログラミング電極79は基準電極を形成している。図５の（ｂ）では金属プログラミング電極89はトンネル電極を形成し、一方、領域85は基準電極を形成している。
図６の（ａ）および（ｂ）は，プログラミング電極の１つのための分離したｐ＋拡散領域を有する単一ポリシリコンのプログラム可能な電流源構造の２つの構成を示している。図６の（ａ）に示された装置91では、トンネル誘電体層93はｐ＋拡散領域95と浮遊ゲート97との間に配置されている。対照的に、図６の（ｂ）に示された装置101 では、トンネル誘電体層103 は金属プログラミング電極109 と浮遊ゲート107 との間に配置されている。図６の（ａ）では、ｐ＋拡散領域95はトンネル電極であり、ソース／本体およびゲート金属99は基準電極を形成している。図６の（ｂ）では、金属プログラミング電極109 はトンネル電極およびソース／本体およびゲート金属の両方として機能し、一方、ｐ＋拡散領域105 は基準電極を形成している。両方の形態において、分離したｐ＋拡散領域は、浮遊ゲートのオンオフをキャリアに行わせるために十分に高い値を有する電圧を与えることができることが典型的に必要である。ただ１つのｐ＋拡散領域しか存在しない場合には、プログラミング電極間に高い電圧を得ることは典型的な構造では不可能であろう。それはそれらは共に同じｐ＋拡散領域に接続されるからである。
図７はプログラミング電極のための物理的に分離されたｐ＋拡散領域113 を有する装置111 の上面の幾何学的形状を示している。ｐ＋プログラミング電極と主装置115 との間の距離“ｄ”は絶縁破壊電圧が低下しないように選択される。図７の線Ａ−Ａ' に沿った断面は例えばプログラミング誘電体の位置に応じて図６の（ａ）と（ｂ）のいずれかに対応している。
図８Ａおよび図８Ｂは単一ポリシリコンのプログラム可能な電流源構造の４つの構成を示している。図８Ａの（ａ）の装置121 は、ｎ＋拡散領域125 を含む物理的に分離されたｐ＋拡散領域123 により構成された１つのプログラミング電極を有している。分離されたｐ＋拡散領域123 はトンネル効果を生じさせるためにプログラミング電極に十分に高い電圧を与えることが必要である。ｎ＋拡散領域125 はトンネル誘電体127 を横切って電子を与えるために状況によっては必要とされる。このｎ＋拡散領域125 は浮遊ゲート129 の下方に配置されている。図８Ａの（ｂ）の装置131 は、この装置のトンネル誘電体133 が浮遊ゲート135 と金属プログラミング電極137 との間に配置され、その金属プログラミング電極137 はまたソース／本体およびゲート金属である点を除けば図８Ａの（ａ）の装置121 と同じである。これらの構造はｎ＋拡散領域が形成された後に浮遊ゲートを形成することにより最も容易に実現されることができる。もしも、ｎ＋拡散領域が浮遊ゲートの後で形成されるならば、ｎ＋拡散領域を覆う浮遊ゲートは“メッシュ”または指状構造を有する必要があり、それによりｎ＋拡散領域は横方向拡散によって浮遊ゲートに隣接してやや下に位置するように形成される。
図８Ｂは単一のポリシリコンのプログラム可能な電流源構造の２つの付加的な変形の構成を示している。図８Ｂの（ａ）の装置141 は、ｐ＋拡散領域143 中のｎ＋拡散領域145 により構成された１つのプログラミング電極を有している。ｐ＋拡散領域145 は他のｐ＋拡散領域146 と電気的に連続している。一方のプログラミング電極はｎ＋拡散領域145 であり、他方、第２のプログラミング電極は専用の金属電極148 である。トンネル誘電体147 はｎ＋拡散領域145 と浮遊ゲート149 との間に配置されている。図８Ｂの（ｂ）の装置151 は、この装置のトンネル誘電体153 が浮遊ゲート155 と専用のプログラミング電極157 との間に配置されている点を除けば図８Ｂの（ａ）の装置と同じである。これらの構造はｎ＋拡散領域が形成された後に浮遊ゲートを形成することにより最も容易に実現されることができる。もしも、ｎ＋拡散領域が浮遊ゲートの後で形成されるならば、ｎ＋拡散領域を覆う浮遊ゲートは“メッシュ”または指状構造を有する必要があり、そのためｎ＋拡散領域は横方向拡散によって浮遊ゲートに隣接してほぼ下方に形成される。
図には示されていないが、図８Ｂに示されている金属プログラミング電極をソース／本体およびゲート金属と連続して形成し、それによって１つの電極をなくすこともまた可能である。しかしながら、ｐ＋とｎ＋の間の接合部は、一方の方向でｎ＋拡散領域に対して０．６ボルト、他方の方向でこの接合部に絶縁破壊電圧を与える電極と、金属電極との間に印加される電圧を制限し、装置の柔軟性を制限する。図８Ｂの（ａ）および（ｂ）の装置は、それぞれソース／本体およびゲート電極と物理的に分離された上部プログラミング電極（それぞれ148 および157 ）を備えている点を除いては図８Ａの（ａ）および（ｂ）の装置と同じである。
装置は種々の既知の製造技術を使用して本発明にしたがって製造されることができる。これらの装置に対する製造シーケンスは典型的に通常のＤＭＯＳ装置の製造に使用される製造シーケンスに類似しており、付着、ドーピング、いくつかの実施形態のプログラミング電極のためのポリシリコンの追加層のフォトマスク、さらにトンネル領域を形成するための余分のフォトマスクおよび酸化のシーケンスを含むことができる。これらの追加のステップについて以下２つのポリシリコン層を使用し、２つのポリシリコン層間にトンネル酸化物を有する本発明の実施形態により説明する。
１．浮遊ゲートが形成される区域の下のポリシリコン“プログラミング”電極の付着
粒子（grain ）の寸法、組織、幾何学的形状、ステップの存在ドープ濃度その他のトンネル酸化物領域の下方のこのポリシリコンの特徴はトンネル電流を最適にするように制御される。
２．トンネル酸化物領域のマスクおよびエッチング
３．前のステップにより開かれたプログラミング電極の領域上の薄いトンネル誘電体層の形成
この誘電体層の厚さおよびその他の特性は浮遊ゲートとの間で電荷を付加または除去することによりしきい値をプログラムすることを可能にするように注意深く制御される。
浮遊ゲートはこの実施形態では次に形成される。２つのポリシリコン層を有する本発明の別の実施形態では、同様のステップがプログラミング電極と浮遊ゲートを形成するために必要とされるが、トンネル誘電体は浮遊ゲートとソース／本体およびゲート金属との間、浮遊ゲートとソース／本体金属との間、浮遊ゲートと分離された金属プログラミング電極との間に形成される。
１つのポリシリコン層を使用する実施形態では、以下に示される追加のステップだけが必要とされる。
１．トンネル酸化物領域のマスクおよびエッチング
２．前のステップにより開かれたプログラミング電極の領域上の薄いトンネル誘電体層の形成
この誘電体層の厚さおよびその他の特性は浮遊ゲートとの間で電荷を付加または除去することによりしきい値をプログラムすることを可能にするように注意深く制御される。
浮遊ゲートはこの実施形態では次に形成される。単一のポリシリコン層を有する本発明の別の実施形態では、浮遊ゲートが最初に形成され、トンネル誘電体は浮遊ゲートとソース／本体およびゲート金属との間に形成される。
図９Ａ、図９Ｂおよび図１０は、本発明の実施形態による単一ポリシリコンのプログラム可能な電流源を製造するために使用されることのできる可能な製造シーケンスのステップを示しており、それはトンネル酸化物を生成するマスクおよび酸化物成長工程が異なっている。図１０のフローチャートに示されているプロセスはウエハ基板上にｎ- エピタキシャル層を付着する工程201 で開始され、続いてフィールド酸化工程203 、ｐ＋マスク工程205 、ｐ＋ドーピング、拡散および再酸化工程207 、アクチブ層のマスクおよびエッチング工程209 が行われる。これらの工程後に得られた構造は、図９Ａの（ａ）に示されており、ｎ＋ウエハ301 、ｎ- エピタキシャル層303 およびシリコン酸化物305 から構成され、シリコン酸化物305 はマスクされてアクチブ領域およびｐ＋拡散領域310 を形成するためにエッチングされている。
図１０に戻ると、ゲート酸化物層が基板のアクチブ領域に成長され（工程213 ）、それに続いてポリシリコンの付着およびドーピング工程213 が行われる。それからポリシリコンマスクが使用され、続いてポリシリコンエッチング工程215 が行われ、その後ゲート酸化物層のエッチング工程217 が行われる。
図１０に説明を戻すと、ｐ- ドーピング工程219 が行われる（マスクなし）。その後、ｎ＋マスクを使用する工程221 が行われ、それに続いてｎ＋ドーピング工程223 が行われる。
その後、ドープされた不純物の内部への駆動工程225 が行われ、図９Ｂの（ａ）に示される構造が得られ、それは、深いｐ＋拡散領域と浅いｐ- 拡散領域およびｎ＋ソース領域312 を含んでいる拡散された本体311 を有している。
説明を図１０に戻すと、工程227 でコンタクトマスク層が形成され規定され、続いて工程229 でコンタクトのエッチングが行われ、工程231 で金属付着が行われ、工程233 で金属マスクおよびエッチングが行われる。図９Ｂの（ｂ）に示される構造が得られ、それはソースおよび本体と電気的に接触している金属層313 を含んでいる。典型的にパッシベーション層が上面に形成され、その後マスクされエッチングされて上部金属にアクセス可能にされ、背面は研磨され、金属層が付着されてウエハのオーミックコンタクトが形成される。
図１１は本発明により形成されたＤＭＯＳ装置の別の可能な構成を示しており、それは浮遊ゲートと制御ゲートの両者を使用している。ここに示された装置は垂直ＤＭＯＳ301 であり、それはｎ＋基板303 、その上面上に形成されたｎ- エピタキシャル層305 および基板の反対側の表面に設けられてドレイン電極として機能する金属層307 を備えている。装置はまたドレインリード線309 を備えている。ソースおよび本体領域311 はエピタキシャル層の表面にイオン注入され、拡散されたソース領域313 と、浅い拡散された本体領域315 と、深い拡散された本体領域317 と含んでいる。図示されている特定の装置では浅い拡散された本体領域315 はｐ型本体領域であり、深い拡散された本体領域317 はｐ＋本体領域である。拡散された領域は例えば硼素その他の適当な材料によるイオン注入によって形成されることができる。拡散されたソース領域は例えば燐、アンチモンまたは砒素によるイオン注入によって形成されることができる。ｐ型本体領域の部分はソース／本体ゲート電極321 の下に延在し、チャンネルを形成するように反転を受けることができる。装置はシリコンの浮遊ゲート327 を有し、それはチャンネル全体およびドレインを覆って配置されている（プログラミングに使用される浮遊ゲートの領域は示されていない）。浮遊ゲートはシリコン酸化物またはシリコン窒化物のようなゲート誘電体材料325 によって囲まれている。制御ゲート323 は装置をバイアスするように機能し、バイアス電圧が変化するようにドレインとソースの間を流れる電流を変化できるようにする。バイアス電圧はソース／本体電圧に対する基準である。
図１２は本発明によるトランジスタ330 のさらに別の実施形態を示している。図１２のトランジスタは、図１１に示されているものと異なって、浮遊ゲートまたはゲート331 がチャンネル領域の上方だけに配置され、したがって制御ゲート333 は装置のこの領域においては異なった断面を有している。
図１１および１２に示された形式の装置の製造シーケンスは、典型的に通常のＤＭＯＳ装置の製造に使用される製造シーケンスと類似しており、典型的に、付着、ドーピング、およびプログラミング電極のためのポリシリコンの追加層のフォトマスク、さらにトンネル層または領域のための余分のフォトマスクおよび酸化ステップを含むことができる。これらの付加的なステップについて以下説明する。
１．浮遊ゲート用のポリシリコン層の付着は、その１変形形態では“制御”ゲートの頂部と同時にマスクされることができる。
２．プログラミング領域はマスクされエッチングされる。
３．前のステップにより開かれた浮遊ゲートの領域上の薄いプログラミング誘電体酸化物層を形成する。この酸化部層の厚さおよびその他の特性はしきい値電圧をプログラムすることを可能にするように注意深く制御される。製造シーケンスのその他のステップは通常のＤＭＯＳ装置の製造に使用される製造シーケンスと類似している。パッシベーション層の付着、マスク、エッチングは図９には示されていないが、通常は製造プロセスが完了する前に行われる。
図１３Ａおよび図１３Ｂは本発明によるトランジスタを製造するために使用されることのできる可能な製造シーケンスの１つの特定の例を示しており、それには浮遊ゲートとプログラミング電極とが含まれていることが必要である。図１５のフローチャートで示されているプロセスは最初の酸化工程341 で開始し、アクチブ領域のマスク工程343 およびゲート酸化工程345 が続いて行われる。図１３Ａの（ａ）に示されているように、結果的に得られた構造はｎ＋ウエハ401 と、ｎ- エピタキシャル層403 と、およびシリコン酸化物層405 とから構成されている。
図１５に戻ると、第１のポリシリコン層が工程347 において付着されてドープされ、続いて工程349 で第１のポリシリコン層が酸化される。次に、工程351 でプログラミング領域がマスクされてエッチングされ、第２のポリシリコン層が工程355 において付着され、ドープされる。図１３Ａの（ｂ）に示されているように、結果として得られた構造は酸化物層411 によって分離されている第１および第２のポリシリコン層407 および409 を含んでいる。
説明を図１５に戻すと、第２のポリシリコン層409 はその後、工程357 においてマスクされてエッチングされ、工程359 において第１と第２のポリシリコン層の間の酸化物層がエッチングされ、工程361 において第１のポリシリコン層がエッチングで除去される。エッチングされた構造は酸化されて図１３Ｂの（ａ）に示されている構造が得られ、それは酸化物マトリックス415 中に収容されたポリシリコンの制御ゲート411 および浮遊ゲート413 を有している。
図１５に戻ると、深い本体領域は工程363 においてマスクされてイオン注入され、それに続いて本体のイオン注入工程365 、ソースのマスクおよびイオン注入工程367 、イオン注入されたドープ物質の内部への駆動および酸化工程369 が行われる。その結果として図１３Ｂの（ｂ）に示されている装置が得られ、ｎ＋ソース417 および浅い拡散領域421 と深い拡散領域423 とから構成されている本体領域419 が得られる。示された装置において、浅い拡散領域はｐ型本体領域であり、深い拡散領域はｐ＋本体領域である。
再び説明を図１５に戻すと、装置はコンタクトマスクおよびエッチング工程371 および金属付着およびエッチング工程373 により完成される。その結果得られた構造は図１３Ｂの（ｃ）に示されており、ソース金属層425 を備えている。
図１４の（ａ）および（ｂ）はここで説明した原理のトレンチＤＭＯＳ装置への適用の態様を示している。図１４の（ａ）を参照すると、そこに記載されている装置は垂直ＤＭＯＳ構造であり、ｎ＋基板501 と、その１表面上に付着されたエピタキシャル層503 と、および基板の反対側の表面に設けられてドレイン電極として機能する金属層505 とを備えている。エピタキシャル層は第１および第２のトレンチ509, 511を含んでいる。各トレンチは浮遊ゲート513 とポリシリコン電極515 とを含んでおり、それらは誘電体材料517 により互いに分離されている。ポリシリコン電極515 は下部プログラミング電極519 と電気的に接続され、この下部プログラミング電極519 はまたトンネル電極として機能し、トンネル誘電体521 の一部により浮遊ゲートから分離されている。ソース／本体およびゲート金属522 はこの実施形態では上部プログラミング電極として機能している。
本体523 はトレンチ509, 511の間のエピタキシャル層の表面にイオン注入され、浅い拡散領域525 および深い拡散領域527 から構成されている。示された装置において、浅い拡散領域はｐ型本体領域であり、深い拡散領域はｐ＋本体領域である。深い拡散領域と浅い拡散領域は硼素によるイオン注入によって形成されることができる。拡散されたソース領域529 もまた形成され、それは燐、アンチモン、または砒素をイオン注入することによって形成されることができる。
図１４の（ｂ）は図１４の（ａ）の装置とほとんど類似している別のトレンチ装置を示しているが、下部プログラミング電極533 と浮遊ゲート535 との間の誘電体層531 が浮遊ゲートとソース／本体および上プログラミング電極として機能するゲート金属539 との間に配置された誘電体層537 よりも厚い（例えば約２倍乃至約１０倍）点で図１４の（ａ）の装置と異なっている。この実施形態では、浮遊ゲートとソース／本体およびゲート金属との間に配置された誘電体層537 がしきい値電圧をプログラムするために上部プログラミング電極と浮遊ゲートとの間のトンネル効果が生じることが可能なように十分に薄くされている（典型的には約８０乃至約２５０オングストロームの範囲）。したがって、この実施形態では、誘電体層537 はトンネル誘電体として機能し、下部プログラミング電極533 は基準電極として機能する。
プログラム可能なしきい値を有するＤＭＯＳトランジスタを製造するための多数の構造が存在する。表２は２以上のポリシリコン層を使用する構造のリストである。
Figure 2005536048
これらの構造はプレーナおよびトレンチＭＯＳゲート装置の両者に対して適用できる。それらの構成は図１６Ａ乃至図１６Ｅに示されている。説明を容易にするために装置のプログラミング部分だけが各構成に対して示されている。
図１６Ａの（ａ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置601 は、上部プログラミング電極として制御ゲート623 を使用し、下部プログラミング電極として専用ポリシリコン電極625 を使用している。浮遊ゲート62上7 の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部プログラミング電極と浮遊ゲートとの間に配置された誘電体材料629 をトンネル効果で電荷キャリアが通過することができる。図１６Ｂの（ａ）に示されている装置631 は図１６Ａの（Ｃ）に類似した設定を使用しているが、装置におけるトンネル効果が上部プログラミング電極635 と浮遊ゲート637 との間に配置された誘電体材料633 を通って行われる点で相違している。
図１６Ａの（ｃ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置621 は、上部プログラミング電極として専用ポリシリコン電極623 を使用し、下部プログラミング電極として共通拡散領域625 を使用している。浮遊ゲート627 上の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部プログラミング電極と浮遊ゲートとの間に配置された誘電体材料629 をトンネル効果で電荷キャリアを通過させる。図１６Ｂの（ａ）に示された装置631 は図１６Ａの（ｃ）の装置に類似した設定を使用しているが、トンネル効果は上部プログラミング電極635 と浮遊ゲート637 との間に配置された誘電体材料633 を通って行われる点で相違している。
図１６Ｂの（ｂ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置641 は、上部プログラミング電極として専用ポリシリコン電極643 を使用し、下部プログラミング電極として共通拡散領域645 を使用している。浮遊ゲート647 上の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部のプログラミング電極と浮遊ゲートとの間に配置された誘電体材料649 をトンネル効果で電荷キャリアが通過することができる。図１６Ｂの（ｃ）に示された装置651 は図１６Ｂの（ｂ）の装置に類似した設定を使用しているが、トンネル効果は上部プログラミング電極655 と浮遊ゲート657 との間に配置された誘電体材料653 を通って行われる点で相違している。
図１６Ｃの（ａ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置661 は、上部プログラミング電極としてソース／本体金属層663 を使用し、下部プログラミング電極として専用拡散領域665 を使用している。浮遊ゲート667 の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部のプログラミング電極と浮遊ゲートとの間に配置された誘電体材料669 をトンネル効果で電荷キャリアを通過させる。図１６Ｃの（ｂ）に示された装置671 は図１６Ｃの（ａ）に類似した設定を使用しているが、トンネル効果は上部プログラミング電極675 と浮遊ゲート677 との間に配置された誘電体材料673 を通って行われる点で相違している。

図１６Ｃの（ｃ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置681 は、上部プログラミング電極として専用ポリシリコン電極683 を使用し、下部プログラミング電極として専用拡散領域685 を使用している。浮遊ゲート687 の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部のプログラミング電極と浮遊ゲートとの間に配置された誘電体材料689 をトンネル効果で電荷キャリアが通過できる。図１６Ｄの（ａ）に示された装置691 は図１６Ｃの（ｃ）に類似した設定を使用しているが、トンネル効果は上部プログラミング電極695 と浮遊ゲート697 との間に配置された誘電体材料693 を通って行われる点で相違している。
図１６Ｄの（ｂ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置701 は、上部プログラミング電極として制御ゲート703 を使用し、下部プログラミング電極として専用拡散領域705 を使用している。浮遊ゲート707 の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部のプログラミング電極と浮遊ゲートとの間に配置された誘電体材料709 をトンネル効果で電荷キャリアが通過できる。図１６Ｄの（ｃ）に示された装置711 は図１６Ｄの（ｂ）に類似した設定を使用しているが、トンネル効果は上部プログラミング電極715 と浮遊ゲート717 との間に配置された誘電体材料713 を通って行われる点で相違している。
図１６Ｅの（ａ）を参照すると、ここに示されているプログラム可能なＭＯＳゲート装置721 は、上部プログラミング電極として制御ゲート723 を使用し、下部プログラミング電極として専用拡散領域725 を使用している。浮遊ゲート727 の電荷は上部と下部のプログラミング電極間に電圧を供給することによって調節され、その結果、下部のプログラミング電極と浮遊ゲートとの間に配置された誘電体材料729 をトンネル効果で電荷キャリアを通過させる。図１６Ｅの（ｂ）に示された装置731 は図１６Ｅの（ａ）の装置に類似した設定を使用しているが、トンネル効果は上部プログラミング電極735 と浮遊ゲート737 との間に配置された誘電体材料733 を通って行われる点で相違している。
専用である（すなわち、ＭＯＳゲート装置を形成している他の拡散領域から分離されている）か、または共通（すなわち、ＭＯＳゲート装置を形成している拡散領域と連続している）である下部プログラミング電極に対して使用される拡散された領域は、図６に示されているようにｐ型にドープされても、またはｎ型にドープされてもよく、或いは図８Ａ乃至図８Ｂに示されているように深いｐ型拡散領域中に位置されてもよい。
いくつかの特定の可能な製造工程が本発明による２端子電流源装置および３端子エンハンスメントまたはディプリーションモードトランジスタの両者の製造について説明されたが、これらの方法における種々の変形、変更は本発明の技術的範囲を逸脱することなく行うことができることを理解すべきである。例えば、本発明によって行われる装置の製造に使用されるステップのシーケンスは１以上のステップにおいてＬＯＣＯＳを含んでいてもよい。さらに、深い本体（深いｐ＋）領域、本体領域、およびソース領域は順次まては同時に拡散されることができる。また、本発明によって形成される種々のトランジスタおよびその他の装置では、ｐ＋領域が本体領域よりも浅くてもよく、多数の本体領域が存在していてもよく、或いは本体領域中に１以上のｐ型拡散領域が存在してもよい。
さらに、ｎチャンネルＭＯＳＦＥＴ、ｎチャンネルＩＧＢＴ、ｎチャンネルＭＣＴ、およびその他のｎチャンネルＭＯＳゲート装置が示されているが、ゲートに電圧が供給されないように構成された装置の電流を正確に制御することが可能な装置が製造可能である。さらに、ｎ型領域をｐ型領域に変更し、供給電圧の極性を反対にすることによって、ｐチャンネルのＭＯＳＦＥＴ、ＩＧＢＴ、ＭＣＴ、およびその他のｐチャンネルＭＯＳゲート装置もまた対応的に製造されることができる。
したがって、種々の付加、置換および変更が上述した実施形態に対して本発明の技術的範囲を逸脱することなく行うことができることが認識されるであろう。それ故、本発明の技術的範囲は特許請求の範囲のみを基準にして規定されなければならない。
通常のＤＭＯＳトランジスタの構造を示す概略図。 ２端子ディプリーションモードｎチャンネルＤＭＯＳトランジスタの電圧の関数としての電流特性のグラフ。 本発明によるＤＭＯＳプログラム可能な電流源の１実施形態の断面図で、２つのポリシリコン層と、下部プログラミング電極と浮遊ゲートとの間に配置されているトンネル酸化物とを備え、上部プログラミング電極はまたソース／本体である構造の断面図と、２つのポリシリコン層と、上部プログラミング電極と浮遊ゲートとの間に配置されているトンネル酸化物とを備え、上部プログラミング電極はソース／本体およびゲート金属から分離されている構造の断面図。 本発明によるＤＭＯＳプログラム可能な電流源の１実施形態の断面図で、２つのポリシリコン層と、浮遊ゲートとソース金属との間に配置されているトンネル酸化物とを備え、上部プログラミング電極はまたソース／本体である構造の断面図と、２つのポリシリコン層と、浮遊ゲートとソース金属との間に配置されているトンネル酸化物とを備え、上部プログラミング電極はソース／本体およびゲート金属から分離されている構造の断面図。 本発明によるＤＭＯＳプログラム可能な電流源の１実施形態の断面図で、２つのポリシリコン層と、基板のドープされた領域と浮遊ゲートとの間に配置されているトンネル酸化物とを備えている構造の断面図と、２つのポリシリコン層と、２つのポリシリコン層の間に配置されているトンネル酸化物とを備えている構造の断面図。 金属上部プログラミング電極と下部電極としてのｐ＋拡散領域とを有する単一ポリシリコンのプログラム可能な電流源構造の２つの形態の断面図。 上部プログラミング電極としてのソース／本体およびゲート金属と下部電極としての分離したｐ＋拡散領域とを有する単一ポリシリコンのプログラム可能な電流源構造の２つの形態の断面図。 下部プログラミング電極としての物理的に分離されたｐ＋拡散領域を有する幾何学的構造の上面図。 下部プログラミング電極としてｎ＋拡散領域を含む物理的に分離されたｐ＋拡散領域を有し、上部プログラミング電極はソース／本体およびゲート金属と共通である単一ポリシリコンのプログラム可能な電流源構造の２つの形態の断面図。 下部プログラミング電極としてｎ＋拡散領域を含む物理的に分離されたｐ＋拡散領域を有し、上部プログラミング電極はソース／本体およびゲート金属から分離されている単一ポリシリコンのプログラム可能な電流源構造の２つの形態の断面図。 しきい値電圧をプログラム可能にする付加的なステップの前のＤＭＯＳ装置を製造するために使用されることのできる可能な製造シーケンスを示す断面図。 しきい値電圧をプログラム可能にする付加的なステップの前のＤＭＯＳ装置を製造するために使用されることのできる可能な製造シーケンスを示す断面図。 しきい値電圧をプログラム可能にする付加的なステップの前の、ＤＭＯＳ装置を製造するために使用されることのできる可能な製造シーケンスを示すフローチャート。 浮遊ゲートと制御ゲートの両者を有する本発明によるＤＭＯＳプログラム可能な電流源の１実施形態の断面図。 浮遊ゲートと制御ゲートの両者を有し、浮遊ゲートまたはゲートがチャンネル領域の上だけに配置されている本発明によるＤＭＯＳプログラム可能な電流源の１実施形態の断面図。 本発明によるトランジスタの浮遊ゲートおよびプログラミング電極を製造するために使用されることのできる可能なシーケンスのステップの例を示す断面図。 本発明によるトランジスタの浮遊ゲートおよびプログラミング電極を製造するために使用されることのできる可能なシーケンスのステップの例を示す断面図。 ２つのポリシリコン層と、２つのポリシリコン層の間に配置されているトンネル酸化物とを備えている構造の本発明によるトレンチＤＭＯＳプログラム可能な電流源の１実施形態と、２つのポリシリコン層と、上部ポリシリコン層とソース／本体金属被覆層との間に配置されているトンネル酸化物とを有している構造の本発明によるトレンチＤＭＯＳプログラム可能な電流源の１実施形態との断面図。 本発明によるトランジスタを製造するために使用されることのできる可能なシーケンスのステップを示すフローチャート。 ポリシリコンの複数の層を使用し、浮遊ゲートおよび制御ゲートのためのポリシリコンの層を使用するプログラム可能なしきい値電圧を有する種々のＤＭＯＳトランジスタの断面図。 ポリシリコンの複数の層を使用し、浮遊ゲートおよび制御ゲートのためのポリシリコンの層を使用するプログラム可能なしきい値電圧を有する種々のＤＭＯＳトランジスタの断面図。 ポリシリコンの複数の層を使用し、浮遊ゲートおよび制御ゲートのためのポリシリコンの層を使用するプログラム可能なしきい値電圧を有する種々のＤＭＯＳトランジスタの断面図。 ポリシリコンの複数の層を使用し、浮遊ゲートおよび制御ゲートのためのポリシリコンの層を使用するプログラム可能なしきい値電圧を有する種々のＤＭＯＳトランジスタの断面図。 ポリシリコンの複数の層を使用し、浮遊ゲートおよび制御ゲートのためのポリシリコンの層を使用するプログラム可能なしきい値電圧を有する種々のＤＭＯＳトランジスタの断面図。

Claims (146)

  1. ＤＭＯＳ電流源において、
    第１および第２のプログラミング電極と
    前記第１および第２のプログラミング電極の間に配置されている浮遊ゲートと、
    前記浮遊ゲートと前記第１および第２のプログラミング電極の少なくとも１つとの間に配置されている誘電体材料とを具備し、
    ＤＭＯＳ電流源のしきい値電圧は、前記浮遊ゲート上の正味の電荷を変化させるために電荷キャリアを前記誘電体材料をトンネル効果で通過させるのに十分な電圧を前記第１および第２のプログラミング電極の間に供給することによって最初の電圧Ｖ0 から新しい値Ｖn に調整可能であり、それにおいて｜Ｖ0 −Ｖn ｜＞０であるＤＭＯＳ電流源。
  2. 前記誘電体材料は前記浮遊ゲートと前記第１および第２のプログラミング電極のそれぞれとの間に配置され、前記誘電体材料の厚さは浮遊ゲートと第１のプログラミング電極との間で最小の厚さを有しており、それは浮遊ゲートと第２のプログラミング電極との間の誘電体材料の最小の厚さの約２乃至約１０倍である請求項１記載のＤＭＯＳ電流源。
  3. 前記浮遊ゲートと第２のプログラミング電極との間の誘電体材料の厚さは約５０乃至約２５０オングストロームの範囲内である請求項２記載のＤＭＯＳ電流源。
  4. 前記浮遊ゲートと第２のプログラミング電極との間の誘電体材料の厚さは約８０乃至約２１０オングストロームの範囲内である請求項２記載のＤＭＯＳ電流源。
  5. 前記浮遊ゲートと第２のプログラミング電極との間の誘電体材料の厚さは約１００乃至約１８０オングストロームの範囲内である請求項２記載のＤＭＯＳ電流源。
  6. 誘電体材料は単結晶シリコン上に熱成長された酸化物である請求項２記載のＤＭＯＳ電流源。
  7. 誘電体材料は単結晶シリコン上に熱成長された酸化物である請求項２記載のＤＭＯＳ電流源。
  8. 酸化物はシリコン酸化物である請求項１記載のＤＭＯＳ電流源。
  9. 誘電体材料はシリコンオキシニトライドである請求項１記載のＤＭＯＳ電流源。
  10. 第２のプログラミング電極は金属電極である請求項２記載のＤＭＯＳ電流源。
  11. 第２のプログラミング電極はポリシリコン電極である請求項２記載のＤＭＯＳ電流源。
  12. 第２のプログラミング電極はソース／本体およびゲート金属層である請求項２記載のＤＭＯＳ電流源。
  13. 第２のプログラミング電極は拡散領域である請求項２記載のＤＭＯＳ電流源。
  14. 拡散領域はｐ＋拡散領域で構成されている請求項１３記載のＤＭＯＳ電流源。
  15. 拡散領域はｎ＋拡散領域で構成されている請求項１３記載のＤＭＯＳ電流源。
  16. 拡散領域はｎ＋拡散領域を含んでいるｐ＋拡散領域で構成されている請求項１３記載のＤＭＯＳ電流源。
  17. 第１および第２のプログラミング電極の少なくとも１つは専用ポリシリコン電極である請求項１記載のＤＭＯＳ電流源。
  18. 第１のプログラミング電極は専用金属電極であり、第２のプログラミング電極はｎ＋拡散領域である請求項１記載のＤＭＯＳ電流源。
  19. 第１のプログラミング電極は専用金属電極であり、第２のプログラミング電極は専用ポリシリコン電極である請求項１記載のＤＭＯＳ電流源。
  20. 第１のプログラミング電極はソース／本体およびゲート金属層であり、第２のプログラミング電極はｐ＋拡散領域である請求項１記載のＤＭＯＳ電流源。
  21. ｐ＋拡散領域はｎ＋拡散領域を含んでいる請求項１８記載のＤＭＯＳ電流源。
  22. 第１のプログラミング電極はソース／本体およびゲート金属層であり、第２のプログラミング電極はｎ＋拡散領域である請求項１記載のＤＭＯＳ電流源。
  23. 第１のプログラミング電極はソース／本体金属層であり、第２のプログラミング電極は専用ポリシリコン電極である請求項１記載のＤＭＯＳ電流源。
  24. 第１のプログラミング電極は制御ゲートであり、第２のプログラミング電極は専用ポリシリコン電極である請求項１記載のＤＭＯＳ電流源。
  25. 第１のプログラミング電極は専用ポリシリコン電極であり、第２のプログラミング電極は共通拡散領域である請求項１記載のＤＭＯＳ電流源。
  26. 第１のプログラミング電極はソース／本体金属層であり、第２のプログラミング電極は専用拡散領域である請求項１記載のＤＭＯＳ電流源。
  27. 第１のプログラミング電極は専用ポリシリコン領域であり、第２のプログラミング電極は専用拡散領域である請求項１記載のＤＭＯＳ電流源。
  28. 第１のプログラミング電極は制御ゲートであり、第２のプログラミング電極は専用拡散領域である請求項１記載のＤＭＯＳ電流源。
  29. 第１および第２のポリシリコンプログラミング電極およびポリシリコン浮遊ゲートを具備している請求項１記載のＤＭＯＳ電流源。
  30. ＤＭＯＳ電流源は垂直ＭＯＳＦＥＴである請求項１記載のＤＭＯＳ電流源。
  31. ＤＭＯＳ電流源は電力用ＭＯＳＦＥＴである請求項１記載のＤＭＯＳ電流源。
  32. ＤＭＯＳ電流源はディプリーションモードＭＯＳＦＥＴである請求項１記載のＤＭＯＳ電流源。
  33. ＤＭＯＳ電流源はｎチャンネルＭＯＳＦＥＴである請求項１記載のＤＭＯＳ電流源。
  34. トランジスタは１ボルト以上の大きさのしきい値電圧を有している請求項１記載のＤＭＯＳ電流源。
  35. トランジスタは約１乃至１０ボルトの範囲内の大きさのしきい値電圧を有している請求項１記載のＤＭＯＳ電流源。
  36. ＭＯＳゲート装置のしきい値電圧は電荷キャリアに誘電体材料を通るホウラーノルドハイムトンネル効果を行わせることによって調節される請求項１記載のＤＭＯＳ電流源。
  37. 電流源は少なくとも１つのトレンチを備え、浮遊ゲートの少なくとも１部分は前記少なくとも１つのトレンチの内部に配置されている請求項１記載のＤＭＯＳ電流源。
  38. さらに、ソースおよび本体を具備し、ソースおよび本体は二重拡散されている請求項１記載のＤＭＯＳ電流源。
  39. 調節可能な電流出力を有するＤＭＯＳ電流源において、
    浮遊ゲートと、
    上部プログラミング電極および下部プログラミング電極と、
    誘電体材料と、
    ソースと、本体と、ドレインと、
    ソースおよび本体と電気的に結合されているソース／本体金属層とを具備し、ソース／本体金属層はゲートとして機能しており、
    ＤＭＯＳ電流源のしきい値電圧は、浮遊ゲート上の正味の電荷を変化させて電流源の電流出力を変化させるように電荷キャリアを前記誘電体材料をトンネル効果で通過させることによって最初の電圧Ｖ0 から新しい値Ｖn に調整可能であり、それにおいて｜Ｖ0 −Ｖn ｜＞０であるＤＭＯＳ電流源。
  40. 誘電体材料は前記浮遊ゲートの少なくとも１つの表面上に配置されている請求項３９記載のＤＭＯＳ電流源。
  41. 誘電体材料は酸化物で構成されている請求項３９記載のＤＭＯＳ電流源。
  42. 浮遊ゲートは多結晶シリコンで構成されている請求項３９記載のＤＭＯＳ電流源。
  43. しきい値電圧は電荷キャリアが誘電体材料をトンネル効果で通過させることにより調整され、誘電体材料は浮遊ゲートと上部および下部プログラミング電極の一方との間に配置されている請求項３９記載のＤＭＯＳ電流源。
  44. ＭＯＳゲート装置は金属−酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項３９記載のＤＭＯＳ電流源。
  45. ＭＯＳＦＥＴは電力用ＭＯＳＦＥＴである請求項４４記載のＤＭＯＳ電流源。
  46. トランジスタはディプリーションモードＭＯＳＦＥＴである請求項４４記載のＤＭＯＳ電流源。
  47. 誘電体材料は約２５０オングストロームより小さい厚さを有している請求項３９記載のＤＭＯＳ電流源。
  48. 誘電体材料は約５０乃至約２５０オングストロームの範囲内の厚さを有している請求項３９記載のＤＭＯＳ電流源。
  49. 第１および第２の電極と
    前記第１および第２の電極の間に配置されている浮遊ゲートと、
    前記浮遊ゲートと前記第１の電極との間に配置されている誘電体材料とを具備し、
    前記浮遊ゲートと前記第１の電極との間の誘電体材料の厚さは約５０乃至約２５０オングストロームの範囲であるＭＯＳＦＥＴ。
  50. 前記浮遊ゲートと前記第１の電極との間の誘電体材料の厚さは約５０乃至約２５０オングストロームの範囲である請求項４９記載のＭＯＳＦＥＴ。
  51. 前記浮遊ゲートと第１の電極との間の誘電体材料の厚さは約８０乃至約２１０オングストロームの範囲内である請求項４９記載のＭＯＳＦＥＴ。
  52. 前記浮遊ゲートと第１の電極との間の誘電体材料の厚さは約１００乃至約１８０オングストロームの範囲内である請求項４９記載のＭＯＳＦＥＴｍ。
  53. 誘電体材料は浮遊ゲートと前記第１および第２のプログラミング電極のそれぞれとの間に配置され、前記誘電体材料の厚さは、浮遊ゲートと第１のプログラミング電極との間の誘電体材料の最小の厚さの約２乃至約１０倍である浮遊ゲートと第２のプログラミング電極との間の最小の厚さを有している請求項４９記載のＭＯＳＦＥＴ。
  54. 誘電体材料は単結晶シリコン上に熱成長された酸化物である請求項４９記載のＭＯＳＦＥＴ。
  55. 誘電体材料は多結晶シリコン上に熱成長された酸化物である請求項４９記載のＭＯＳＦＥＴ。
  56. 酸化物はシリコン酸化物である請求項４９記載のＭＯＳＦＥＴ。
  57. ＭＯＳゲート装置のしきい値電圧は電荷キャリアが誘電体材料をホウラーノルドハイムトンネル効果で通過させることによって調節可能にされている請求項４９記載のＭＯＳＦＥＴ。
  58. 電流源は少なくとも１つのトレンチを備え、浮遊ゲートの少なくとも１部分は前記少なくとも１つのトレンチの内部に配置されている請求項４９記載のＭＯＳＦＥＴ。
  59. 第１および第２の電極と
    前記第１および第２の電極の間に配置されている浮遊ゲートと、
    前記浮遊ゲートと前記第１の電極との間に配置されている誘電体材料とを具備し、
    ＭＯＳゲート装置のしきい値電圧は前記第１の電極と第２の電極との間に十分の電圧を供給することによって調整可能にされているＭＯＳＦＥＴ。
  60. 前記第１の電極と第２の電極との間に十分の電圧を供給することによって、電荷キャリアをホウラーノルドハイムトンネル効果により誘電体材料を通過させる請求項５９記載のＭＯＳＦＥＴ。
  61. 誘電体材料はポリオキサイドである請求項５９記載のＭＯＳＦＥＴ。
  62. ソース／本体領域と、
    金属層と、
    チャンネル領域と、
    調節可能な電荷を有する浮遊ゲートとを具備し、その浮遊ゲートはチャンネル領域と金属層との間に配置され、
    電流源の電流出力は浮遊ゲート上の電荷を調節することにより調節可能であるＤＭＯＳ電流源。
  63. ＤＭＯＳ電流源は第１および第２のプログラミング電極を備え、それらの電極は浮遊ゲート上の電荷を調節するように構成されている請求項６２記載のＤＭＯＳ電流源。
  64. 第１および第２のプログラミング電極の少なくとも１つは専用ポリシリコン電極である請求項６３記載のＤＭＯＳ電流源。
  65. 第１および第２のプログラミング電極の少なくとも１つは本体領域である請求項６３記載のＤＭＯＳ電流源。
  66. 第１および第２のプログラミング電極の少なくとも１つは金属層である請求項６３記載のＤＭＯＳ電流源。
  67. さらに、チャンネル領域と浮遊ゲートとの間に配置された誘電体材料を具備し、電流源の電流出力は電荷キャリアをトンネル効果によって誘電体材料を通過させるように調整可能である請求項６２記載のＤＭＯＳ電流源。
  68. さらに、浮遊ゲートに隣接して配置された１つのプログラミング電極およびプログラミング電極と浮遊ゲートとの間に配置された誘電体材料を具備し、電流源の電流出力は電荷キャリアをトンネル効果により誘電体材料を通過させるように調整可能である請求項６２記載のＤＭＯＳ電流源。
  69. 浮遊ゲートはポリシリコンで構成されている請求項６２記載のＤＭＯＳ電流源。
  70. 浮遊ゲートは誘電体材料により包囲されている請求項６２記載のＤＭＯＳ電流源。
  71. 浮遊ゲートと、前記浮遊ゲート上の電荷を調整するように構成された第１および第２の電極とを具備しているＤＭＯＳ電流源。
  72. ソース／本体領域と、
    金属層と、
    チャンネル領域と、
    チャンネル領域と金属層との間に配置された浮遊ゲートとを具備しているＤＭＯＳ電流源。
  73. 電流源は２端子装置である請求項７２記載のＤＭＯＳ電流源。
  74. ソース／本体領域と、
    金属層と、
    チャンネル領域と、
    トレンチと、
    前記チャンネル領域と前記金属層との間に配置された第１の部分と、前記トレンチ中に配置された第２の部分とを有する浮遊ゲートとを具備しているＤＭＯＳ電流源。
  75. さらに、前記トレンチ内に配置されたポリシリコン電極を備えている請求項７４記載のＭＯＳＦＥＴ。
  76. 前記ポリシリコン電極と、前記浮遊ゲートの前記第２の部分とは誘電体材料により互いに分離されている請求項７５記載のＤＭＯＳ電流源。
  77. ＤＭＯＳ電流源は第１および第２のプログラミング電極を備え、それらは浮遊ゲート上の電荷を調節するように構成されている請求項７４記載のＤＭＯＳ電流源。
  78. 第１および第２のプログラミング電極の少なくとも１つはポリシリコン電極である請求項７４記載のＤＭＯＳ電流源。
  79. 第１および第２のプログラミング電極の少なくとも１つは本体領域である請求項７４記載のＤＭＯＳ電流源。
  80. 第１および第２のプログラミング電極の少なくとも１つは金属層である請求項７４記載のＤＭＯＳ電流源。
  81. さらに、チャンネル領域と浮遊ゲートとの間に配置された誘電体材料を具備し、電流源の電流出力は電荷キャリアをトンネル効果により誘電体材料を通過させるように調整可能である請求項７４記載のＤＭＯＳ電流源。
  82. さらに、浮遊ゲートに隣接して配置されたプログラミング電極およびプログラミング電極と浮遊ゲートとの間に配置された誘電体材料を具備し、電流源の電流出力は電荷キャリアをトンネル効果により誘電体材料を通過させるように調整可能である請求項７４記載のＤＭＯＳ電流源。
  83. 浮遊ゲートはポリシリコンで構成されている請求項７４記載のＤＭＯＳ電流源。
  84. 浮遊ゲートは誘電体材料により包囲されている請求項７４記載のＤＭＯＳ電流源。
  85. ＤＭＯＳ電流源の電流出力を調整する方法において、
    浮遊ゲートと、第１および第２のプログラミング電極と、浮遊ゲートと前記第１および第２のプログラミング電極の少なくとも一方との間に配置されている誘電体材料とを具備しているＤＭＯＳ電流源を設け、
    ＤＭＯＳ電流源のしきい値電圧を、前記第１および第２のプログラミング電極の間に電圧を供給することによって最初の電圧Ｖ0 から新しい値Ｖn に調整し、それにおいて｜Ｖ0 −Ｖn ｜＞０であり、それによってる前記浮遊ゲート上の正味の電荷を変化させるように電荷キャリアを前記誘電体材料をトンネル効果で通過させるステップを含んでいるＤＭＯＳ電流源の電流出力の調整方法。
  86. 第１および第２のプログラミング電極の少なくとも一方は専用金属電極である請求項８５記載の方法。
  87. 第１および第２のプログラミング電極の少なくとも一方はソース／本体およびゲート金属層である請求項８６記載の方法。
  88. 第１および第２のプログラミング電極の少なくとも一方はｐ＋拡散領域である請求項８６記載の方法。
  89. 第１および第２のプログラミング電極の少なくとも一方はｎ＋拡散領域である請求項８６記載の方法。
  90. 第１および第２のプログラミング電極の少なくとも一方は専用ポリシリコン電極である請求項８５記載の方法。
  91. しきい値電圧が新しい値Ｖn に調節された後、第１および第２のプログラミング電極は互いに電気的に短絡される請求項８５記載の方法。
  92. ＤＭＯＳ電流源の電流出力を調整する方法において、
    浮遊ゲートと、上部および下部プログラミング電極と、誘電体材料と、ソースと、本体と、ドレインと、ソースおよび本体と電気的に結合されているソース／本体とおよびゲート金属層とを具備しているＤＭＯＳ電流源を設け、
    ＤＭＯＳ電流源のしきい値電圧を、前記第１および第２のプログラミング電極の間に電圧を供給することによって最初の電圧Ｖ0 から新しい値Ｖn に調整し、それにおいて｜Ｖ0 −Ｖn ｜＞０であり、それによってる前記浮遊ゲート上の正味の電荷を変化させて電流出力を変化させるように電荷キャリアをトンネル効果により前記誘電体材料を通過させるステップを含んでいるＤＭＯＳ電流源の電流出力の調整方法。
  93. 誘電体材料は浮遊ゲートの少なくとも１つの表面上に配置されている請求項９２記載の方法。
  94. 誘電体材料は浮遊ゲートと上部プログラミング電極との間に配置されている請求項９２記載の方法。
  95. 誘電体材料は浮遊ゲートと下部プログラミング電極との間に配置されている請求項９２記載の方法。
  96. 誘電体材料は酸化物で構成されている請求項９２記載の方法。
  97. 酸化物は２酸化シリコンである請求項９６記載の方法。
  98. 誘電体材料はシリコンオキシニトライドである請求項９２記載の方法。
  99. 浮遊ゲートはドープされた多結晶シリコンで構成されている請求項９２記載の方法。
  100. 誘電体材料は浮遊ゲートとソース／本体およびゲート金属層との間に配置されている請求項９２記載の方法。
  101. しきい値電圧はプログラミング電極の１つから浮遊ゲートへ誘電体材料をトンネル効果で電荷キャリアを通過させることによって調節される請求項９２記載の方法。
  102. しきい値電圧は浮遊ゲートからプログラミング電極の１つへ誘電体材料をトンネル効果で電荷キャリアを通過させることによって調節される請求項９２記載の方法。
  103. しきい値電圧はソース／本体およびゲート金属層から浮遊ゲートへ誘電体材料をトンネル効果で電荷キャリアを通過させることによって調節される請求項９２記載の方法。
  104. しきい値電圧は浮遊ゲートからソース／本体およびゲート金属層へ誘電体材料をトンネル効果で電荷キャリアを通過させることによって調節される請求項９２記載の方法。
  105. ＤＭＯＳ電流源はＭＯＳＦＥＴである請求項１０５記載の方法。
  106. ＭＯＳＦＥＴは垂直ＭＯＳＦＥＴである請求項１０５記載の方法。
  107. ＭＯＳＦＥＴは電力用ＭＯＳＦＥＴである請求項１０５記載の方法。
  108. ＭＯＳＦＥＴはディプリーションモードＭＯＳＦＥＴである請求項１０５記載の方法。
  109. ＭＯＳＦＥＴはｎチャンネルＭＯＳＦＥＴである請求項１０５記載の方法。
  110. ソースおよび本体は二重拡散されている請求項９２記載の方法。
  111. ＤＭＯＳ電流源はさらにドレインを備えている請求項９２記載の方法。
  112. 誘電体材料は約２５０オングストロームよりも小さい厚さを有している請求項９２記載の方法。
  113. 誘電体材料は約５０乃至約２５０オングストロームの範囲内の厚さを有している請求項９２記載の方法。
  114. ＤＭＯＳ電流源は１ボルト以上の大きさのしきい値電圧を有している請求項９２記載の方法。
  115. ＤＭＯＳ電流源は約１乃至１０ボルトの範囲内の大きさのしきい値電圧を有している請求項９２記載の方法。
  116. ＤＭＯＳ電流源のしきい値電圧は電荷キャリアをホウラーノルドハイムトンネル効果によって誘電体材料を通過させることによって調節される請求項９２記載の方法。
  117. 少なくとも１つのプログラミング電極はドープされた多結晶シリコンで構成されている請求項９２記載の方法。
  118. 少なくとも１つのプログラミング電極はｐ＋拡散領域で構成されている請求項９２記載の方法。
  119. 第１および第２のプログラミング電極の少なくとも１つはさらにｐ＋拡散領域内にｎ＋拡散領域を備えている請求項１１８記載の方法。
  120. 上部プログラミング電極は金属層で構成され、下部プログラミング電極はｐ＋拡散領域で構成されている請求項９２記載の方法。
  121. 上部プログラミング電極はソース／本体および金属層である請求項９２記載の方法。
  122. 金属のプログラミング層はまたゲートとして機能する請求項９２記載の方法。
  123. しきい値電圧が新しい値Ｖn に調整された後、上部および下部プログラミング電極は互いに電気的に短絡される請求項９２記載の方法。
  124. ２端子構造を備え、所望の電流を有するＤＭＯＳ電流源を製造する方法において、
    ソース／本体領域と、金属層と、チャンネル領域と、チャンネル領域と金属層との間に配置された制御ゲートと、浮遊ゲートと、浮遊ゲート上の電荷を変化させるように構成された第１および第２のプログラミング電極とを有しているＤＭＯＳ電流源を設け、
    浮遊ゲートとソースとの間のゼロ電圧により装置を流れる電流が所望される値に到達するまで前記浮遊ゲート上の電荷の量を調節し、
    第１および第２のプログラミング電極を互いに電気的に接続させるステップを有する製造方法。
  125. 第１および第２のプログラミング電極は結合ワイヤによってを互いに電気的に接続される請求項１２４記載の方法。
  126. 第１および第２のプログラミング電極は共通の地点に第１および第２のプログラミング電極を接続させることによって互いに電気的に接続される請求項１２４記載の方法。
  127. 第１および第２のプログラミング電極はそれぞれパッケージの第１および第２のリード線に接続され、第１および第２のプログラミング電極はパッケージの外側で第１および第２のリード線を接続させることによって互いに電気的に接触される請求項１２４記載の方法。
  128. トレンチと、
    第１および第２の電極と、
    前記トレンチ中に配置された第１の部分と、前記第１および第２の電極の間に配置された第２の部分とを有する浮遊ゲートと、
    前記浮遊ゲートと前記第１の電極との間に配置された誘電体材料とを具備し、
    ＭＯＳゲート装置のしきい値電圧が前記第１および第２の電極の間に十分な電圧を供給することによって調節可能であるしきい値電圧の調節可能なＤＭＯＳトランジスタ。
  129. さらに、前記トレンチ中に配置されポリシリコン電極を備えている請求項１２８記載のＤＭＯＳトランジスタ。
  130. 前記ポリシリコン電極および前記浮遊ゲートの第２の部分は誘電体材料によって互いに分離されている請求項１２９記載のＤＭＯＳトランジスタ。
  131. ＤＭＯＳ電流源は浮遊ゲート上の電荷を調節するように構成された第１および第２のプログラミング電極を備えている請求項１２８記載のＤＭＯＳトランジスタ。
  132. 前記第１および第２のプログラミング電極の少なくとも１つはポリシリコン電極である請求項１２８記載のＤＭＯＳトランジスタ。
  133. 前記第１および第２のプログラミング電極の少なくとも１つは本体領域である請求項１２８記載のＤＭＯＳトランジスタ。
  134. トランジスタは金属層を備え、前記第１および第２のプログラミング電極の少なくとも１つは金属層である請求項１２８記載のＤＭＯＳトランジスタ。
  135. トランジスタはチャンネル領域を含み、さらにチャンネル領域と浮遊ゲートとの間に配置された誘電体材料を含み、電流源の電流出力は誘電体材料をトンネル効果によって電荷キャリアを通過させことによって調節される請求項１２８記載のＤＭＯＳトランジスタ。
  136. さらに、浮遊ゲートに隣接して配置された１つのプログラミング電極と、そのプログラミング電極と浮遊ゲートとの間に配置された誘電体材料とを備え、電流源の電流出力は誘電体材料をトンネル効果によって電荷キャリアを通過させことによって調節される請求項１２８記載のＤＭＯＳトランジスタ。
  137. 浮遊ゲートはポリシリコンによって構成されている請求項１２８記載のＤＭＯＳトランジスタ。
  138. 浮遊ゲートは誘電体材料中に囲まれて収容されている請求項１２８記載のＤＭＯＳトランジスタ。
  139. 誘電体材料は約２５０オングストロームより小さい厚さを有している請求項１２８記載のＤＭＯＳトランジスタ。
  140. 誘電体材料は約５０乃至約２５０オングストロームの範囲内の厚さを有している請求項１２８記載のＤＭＯＳトランジスタ。
  141. ＤＭＯＳ電流源は１ボルト以上の大きさのしきい値電圧を有している請求項１２８記載のＤＭＯＳトランジスタ。
  142. ＤＭＯＳ電流源は約１乃至約１０ボルトの範囲内の大きさのしきい値電圧を有している請求項１２８記載のＤＭＯＳトランジスタ。
  143. 調整可能なしき値電圧を有するＤＭＯＳトランジスタを製造する方法において、
    ソース／本体領域と、金属層と、チャンネル領域と、チャンネル領域と金属層との間に配置されている制御ゲートと、浮遊ゲートと、浮遊ゲート上の電荷を変化させるように構成された第１および第２のプログラミング電極とを具備しているＤＭＯＳトランジスタを設け、
    浮遊ゲートとソースとの間のゼロ電圧により装置中を流れる電流が所望される値に到達するまで浮遊ゲート上の電荷の量を調節し、
    第１および第２のプログラミング電極を互いに電気的に接続させるステップを有する製造方法。
  144. 第１および第２のプログラミング電極は結合ワイヤによってを互いに電気的に接続される請求項１４３記載の方法。
  145. 第１および第２のプログラミング電極は共通の地点を有する電気コンタクトに第１および第２のプログラミング電極を接続させることによって互いに電気的に接続される請求項１４３記載の方法。
  146. 第１および第２のプログラミング電極はそれぞれパッケージの第１および第２のリード線に接続され、第１および第２のプログラミング電極はパッケージの外部において第１および第２のリード線を接続することにより互いに電気的に接続される請求項１４３記載の方法。
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