JPH11289084A - デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ - Google Patents
デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃInfo
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- JPH11289084A JPH11289084A JP10091297A JP9129798A JPH11289084A JP H11289084 A JPH11289084 A JP H11289084A JP 10091297 A JP10091297 A JP 10091297A JP 9129798 A JP9129798 A JP 9129798A JP H11289084 A JPH11289084 A JP H11289084A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 398
- 239000010410 layer Substances 0.000 claims abstract description 236
- 239000002344 surface layer Substances 0.000 claims abstract description 55
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 6
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 6
- 210000004899 c-terminal region Anatomy 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 53
- 238000002955 isolation Methods 0.000 claims description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 238000000926 separation method Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 description 51
- 238000010586 diagram Methods 0.000 description 34
- 230000015556 catabolic process Effects 0.000 description 27
- 230000008859 change Effects 0.000 description 26
- 230000003071 parasitic effect Effects 0.000 description 23
- 230000001965 increasing effect Effects 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 12
- 230000001939 inductive effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 （修正有）
【課題】デプレッション型ＭＯＳ半導体素子と、出力段
パワー半導体を組合せた高耐圧のＭＯＳパワーＩＣを提
供する。 【解決手段】ｎ- ドリフト層４２３に形成されたｐ- ウ
ェル領域４３３と、その表面層に形成されたｎ+ エミッ
タ領域４３５と、そのｎ+エミッタ領域４３５からｎ-
ドリフト層４２３の表面層にかけてのｐ- ウェル領域４
３３の表面層にｎ- デプレッション領域４３４を形成
し、その上にゲート絶縁膜４３７を介してエミッタ電極
４４１に接続したゲート電極４３８を形成する。コレク
タ電極４３２はｎ- ドリフト層４２３の裏面側に設ける
ことを特徴としたデプレッション型ＭＯＳ半導体素子を
集積し縦型のＭＯＳＦＥＴや、ＩＧＢＴなどを出力段Ｍ
ＯＳ半導体素子とするＭＯＳパワーＩＣ。
パワー半導体を組合せた高耐圧のＭＯＳパワーＩＣを提
供する。 【解決手段】ｎ- ドリフト層４２３に形成されたｐ- ウ
ェル領域４３３と、その表面層に形成されたｎ+ エミッ
タ領域４３５と、そのｎ+エミッタ領域４３５からｎ-
ドリフト層４２３の表面層にかけてのｐ- ウェル領域４
３３の表面層にｎ- デプレッション領域４３４を形成
し、その上にゲート絶縁膜４３７を介してエミッタ電極
４４１に接続したゲート電極４３８を形成する。コレク
タ電極４３２はｎ- ドリフト層４２３の裏面側に設ける
ことを特徴としたデプレッション型ＭＯＳ半導体素子を
集積し縦型のＭＯＳＦＥＴや、ＩＧＢＴなどを出力段Ｍ
ＯＳ半導体素子とするＭＯＳパワーＩＣ。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
に集積するのに適するデプレッション型ＭＯＳ半導体素
子と、そのデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣおよびその使用方法に関する。
に集積するのに適するデプレッション型ＭＯＳ半導体素
子と、そのデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣおよびその使用方法に関する。
【０００２】
【従来の技術】ＩＧＢＴのようなＭＯＳ半導体素子を出
力段半導体素子として用いたＭＯＳ半導体装置を例えば
イグナイタ点火回路（自動車等のイグニッションコイル
の一次側電流を断続させる回路）のような誘導性負荷に
使用した場合に、ＩＧＢＴのコレクタ電圧が振動する問
題がある。この対策として発明者らは、先に特開平９−
２８０１４７号公報において、出力段ＩＧＢＴのコレク
タ・ゲート間に定電流素子と抵抗を直列に接続した分枝
を設ける方法を開示した。
力段半導体素子として用いたＭＯＳ半導体装置を例えば
イグナイタ点火回路（自動車等のイグニッションコイル
の一次側電流を断続させる回路）のような誘導性負荷に
使用した場合に、ＩＧＢＴのコレクタ電圧が振動する問
題がある。この対策として発明者らは、先に特開平９−
２８０１４７号公報において、出力段ＩＧＢＴのコレク
タ・ゲート間に定電流素子と抵抗を直列に接続した分枝
を設ける方法を開示した。
【０００３】図１９はそのＭＯＳ半導体装置の構成を示
す回路図である（特開平９−２８０１４７号公報の図
１）。一方の出力端子（Ｃ）は、図示されないイグナイ
タコイルの一次側に接続される。そして出力段ＩＧＢＴ
３０３のコレクタ（ｃm ）・ゲート（ｇm ）間に定電流
素子３０８と抵抗３０９を直列に接続した分枝が設けら
れている。図２１は、このＭＯＳパワーＩＣの出力特性
であり、横軸はコレクタ電圧、縦軸はコレクタ電流であ
る。特に、定電流素子３０８の不飽和領域を使用して、
コレクタ電圧の上昇とともに、コレクタ電流が増大する
特性とすることにより、コレクタ電圧の振動を抑制でき
る。その出願においては、定電流素子３０８としては、
デプレッションタイプのＭＯＳＦＥＴ、ＩＧＢＴを用い
ることが示唆され、更にそれを出力段ＩＧＢＴ３０３の
一部に作り込むことが示唆されている。しかし、その構
造についての具体的な記述は無かった。またシリーズ電
源で良いとも記されていた。
す回路図である（特開平９−２８０１４７号公報の図
１）。一方の出力端子（Ｃ）は、図示されないイグナイ
タコイルの一次側に接続される。そして出力段ＩＧＢＴ
３０３のコレクタ（ｃm ）・ゲート（ｇm ）間に定電流
素子３０８と抵抗３０９を直列に接続した分枝が設けら
れている。図２１は、このＭＯＳパワーＩＣの出力特性
であり、横軸はコレクタ電圧、縦軸はコレクタ電流であ
る。特に、定電流素子３０８の不飽和領域を使用して、
コレクタ電圧の上昇とともに、コレクタ電流が増大する
特性とすることにより、コレクタ電圧の振動を抑制でき
る。その出願においては、定電流素子３０８としては、
デプレッションタイプのＭＯＳＦＥＴ、ＩＧＢＴを用い
ることが示唆され、更にそれを出力段ＩＧＢＴ３０３の
一部に作り込むことが示唆されている。しかし、その構
造についての具体的な記述は無かった。またシリーズ電
源で良いとも記されていた。
【０００４】図２０は、デプレッションタイプのＭＯＳ
ＦＥＴを作り込んだＩＧＢＴの部分断面図である。図の
右側部分は、出力段ＩＧＢＴ３２０である。通常ｐ+ サ
ブストレート３２１の上にｎ+ バッファ層３２２および
ｎ- ドリフト層３２３とを積層したエピタキシャルウェ
ハが用いられ、そのｎ- ドリフト層３２３の表面層に多
数のＩＧＢＴユニットが形成されている。図の左方に
は、ｎ- ドリフト層３２３の表面層に形成されたｐ- ウ
ェル領域３３３の中および上にデプレッションタイプの
ＭＯＳＦＥＴ３３０が形成されている。図の中央部分に
は、ｐ- ウェル領域３３３の中および上に形成されたエ
ンハンスメント型のｎチャネルＭＯＳＦＥＴ３４０が示
されているが、本発明の本質とは係わらない。
ＦＥＴを作り込んだＩＧＢＴの部分断面図である。図の
右側部分は、出力段ＩＧＢＴ３２０である。通常ｐ+ サ
ブストレート３２１の上にｎ+ バッファ層３２２および
ｎ- ドリフト層３２３とを積層したエピタキシャルウェ
ハが用いられ、そのｎ- ドリフト層３２３の表面層に多
数のＩＧＢＴユニットが形成されている。図の左方に
は、ｎ- ドリフト層３２３の表面層に形成されたｐ- ウ
ェル領域３３３の中および上にデプレッションタイプの
ＭＯＳＦＥＴ３３０が形成されている。図の中央部分に
は、ｐ- ウェル領域３３３の中および上に形成されたエ
ンハンスメント型のｎチャネルＭＯＳＦＥＴ３４０が示
されているが、本発明の本質とは係わらない。
【０００５】デプレッションＭＯＳＦＥＴ３３０として
は、ｐ- ウェル領域３３３の表面層に、ｎ- デプレッシ
ョン領域３３４とその両側のｎ+ ソース領域３３５、ｎ
+ ドレイン領域３３６が形成され、ｎ- デプレッション
領域３３４の上にゲート絶縁膜３３７を介してゲート電
極層３３８が設けられている。ｎ+ ソース、ドレイン領
域３３５、３３６に接触するソース電極３４１、ドレイ
ン電極３４２も設けられ、ソース電極３４１はゲート電
極層３３８にも接触している。
は、ｐ- ウェル領域３３３の表面層に、ｎ- デプレッシ
ョン領域３３４とその両側のｎ+ ソース領域３３５、ｎ
+ ドレイン領域３３６が形成され、ｎ- デプレッション
領域３３４の上にゲート絶縁膜３３７を介してゲート電
極層３３８が設けられている。ｎ+ ソース、ドレイン領
域３３５、３３６に接触するソース電極３４１、ドレイ
ン電極３４２も設けられ、ソース電極３４１はゲート電
極層３３８にも接触している。
【０００６】
【発明が解決しようとする課題】図２０のような形でデ
プレッションＭＯＳＦＥＴ３３０からなる定電流素子を
ＩＧＢＴに作り込むことができる。図１９からわかるよ
うに定電流素子３０８は、出力端子（Ｃ）が共通である
ので本来ＩＧＢＴ３０３と同等の耐圧を持つことが望ま
しい。しかし図２０のように、ｐ- ウェル領域３３３の
表面層に形成する横型のＭＯＳＦＥＴでは、数１００Ｖ
に達する耐圧を実現することは極めて困難である。従っ
て、図１９の回路構成の半導体装置には、ディスクリー
トの高耐圧定電流素子もしくは電源を使用しなければな
らなかった。
プレッションＭＯＳＦＥＴ３３０からなる定電流素子を
ＩＧＢＴに作り込むことができる。図１９からわかるよ
うに定電流素子３０８は、出力端子（Ｃ）が共通である
ので本来ＩＧＢＴ３０３と同等の耐圧を持つことが望ま
しい。しかし図２０のように、ｐ- ウェル領域３３３の
表面層に形成する横型のＭＯＳＦＥＴでは、数１００Ｖ
に達する耐圧を実現することは極めて困難である。従っ
て、図１９の回路構成の半導体装置には、ディスクリー
トの高耐圧定電流素子もしくは電源を使用しなければな
らなかった。
【０００７】この問題に鑑み本発明の目的は、縦型のＭ
ＯＳ型半導体装置に集積するのに適し、高耐圧化できる
デプレッション型ＭＯＳ半導体素子と、そのデプレッシ
ョン型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣを
提供することにある。
ＯＳ型半導体装置に集積するのに適し、高耐圧化できる
デプレッション型ＭＯＳ半導体素子と、そのデプレッシ
ョン型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣを
提供することにある。
【０００８】
【課題を解決するための手段】上記の課題解決のため、
本発明のデプレッション型ＭＯＳ半導体素子は、ｎ-ド
リフト層の表面層に形成されたｐ- ウェル領域と、その
ｐ- ウェル領域の表面層に形成されたｎ+ エミッタ領域
と、そのｎ+ エミッタ領域からｎ- ドリフト層の表面層
にかけてｐ- ウェル領域の表面層に形成されたｎ- デプ
レッション領域と、そのｎ- デプレッション領域の上に
ゲート絶縁膜を介して設けられたゲート電極層と、ｎ+
エミッタ領域とｐ- ウェル領域との表面に共通に接して
設けられたエミッタ電極と、ｎ- ドリフト層の裏面側に
設けられたコレクタ電極とを有するものとする。
本発明のデプレッション型ＭＯＳ半導体素子は、ｎ-ド
リフト層の表面層に形成されたｐ- ウェル領域と、その
ｐ- ウェル領域の表面層に形成されたｎ+ エミッタ領域
と、そのｎ+ エミッタ領域からｎ- ドリフト層の表面層
にかけてｐ- ウェル領域の表面層に形成されたｎ- デプ
レッション領域と、そのｎ- デプレッション領域の上に
ゲート絶縁膜を介して設けられたゲート電極層と、ｎ+
エミッタ領域とｐ- ウェル領域との表面に共通に接して
設けられたエミッタ電極と、ｎ- ドリフト層の裏面側に
設けられたコレクタ電極とを有するものとする。
【０００９】ｎ- ドリフト層の裏面側にｐ+ コレクタ層
を有し、そのｐ+ コレクタ層にコレクタ電極が接するも
のでも良い。そのようなデプレッション型ＭＯＳ半導体
素子とすれば、縦型のＭＯＳＦＥＴや、ｐ+ コレクタ層
にコレクタ電極が接する縦型ＩＧＢＴに集積するのに適
し、ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化ができ
る。
を有し、そのｐ+ コレクタ層にコレクタ電極が接するも
のでも良い。そのようなデプレッション型ＭＯＳ半導体
素子とすれば、縦型のＭＯＳＦＥＴや、ｐ+ コレクタ層
にコレクタ電極が接する縦型ＩＧＢＴに集積するのに適
し、ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化ができ
る。
【００１０】特にｐ- ウェル領域が、ｎ- デプレッショ
ン領域を囲んでほぼ環状に形成されることが重要であ
る。そのような構造とすれば、ｐ- ウェル領域から広が
る空乏層によって、内側のｎ- ドリフト層が占められる
ので、高耐圧化が容易である。そのようなデプレッショ
ン型ＭＯＳ半導体素子を複数個並列接続すれば、電流容
量の大きいデプレッション型ＭＯＳ半導体素子とするこ
とができる。
ン領域を囲んでほぼ環状に形成されることが重要であ
る。そのような構造とすれば、ｐ- ウェル領域から広が
る空乏層によって、内側のｎ- ドリフト層が占められる
ので、高耐圧化が容易である。そのようなデプレッショ
ン型ＭＯＳ半導体素子を複数個並列接続すれば、電流容
量の大きいデプレッション型ＭＯＳ半導体素子とするこ
とができる。
【００１１】並列接続したデプレッション型ＭＯＳ半導
体素子のｐ- ウェル領域を互いに接続すれば、分離した
ときより専有面積を狭くでき、また電極を共用できる。
一つのｐ- ウェル領域で囲まれたｎ- ドリフト層内に、
複数のｎ- デプレッション領域が形成されていてもよ
い。そのような構造としても、電流容量の大きいデプレ
ッション型ＭＯＳ半導体素子とすることができる。
体素子のｐ- ウェル領域を互いに接続すれば、分離した
ときより専有面積を狭くでき、また電極を共用できる。
一つのｐ- ウェル領域で囲まれたｎ- ドリフト層内に、
複数のｎ- デプレッション領域が形成されていてもよ
い。そのような構造としても、電流容量の大きいデプレ
ッション型ＭＯＳ半導体素子とすることができる。
【００１２】一つのｐ- ウェル領域で囲まれたｎ- ドリ
フト層を長方形と見なしたとき、その長方形の短辺の長
さｘを、ｎ- ドリフト層の厚さの２／３以下とする。後
出の実験結果が示すように、短辺の長さｘが、ｎ- ドリ
フト層の厚さの２／３を越えると、耐圧が低下する。こ
れは、両側のｐ- ウェル領域から広がる空乏層が繋がら
なくなるためと考えられる。
フト層を長方形と見なしたとき、その長方形の短辺の長
さｘを、ｎ- ドリフト層の厚さの２／３以下とする。後
出の実験結果が示すように、短辺の長さｘが、ｎ- ドリ
フト層の厚さの２／３を越えると、耐圧が低下する。こ
れは、両側のｐ- ウェル領域から広がる空乏層が繋がら
なくなるためと考えられる。
【００１３】その短辺の長さｘの下限値としては、ｎ-
ドリフト層の厚さの１／６以上とする。ｎ- ドリフト層
の厚さの１／６未満になると、接合型ＦＥＴ類似の直列
抵抗が過大になり、実用に適さない。ｎ- ドリフト層の
表面層にｐ- ウェル領域と隣接するｐ- 分離ウェル領域
を有し、ｐ- ウェル領域の電位がｐ- 分離ウェル領域の
電位から独立しているものとする。
ドリフト層の厚さの１／６以上とする。ｎ- ドリフト層
の厚さの１／６未満になると、接合型ＦＥＴ類似の直列
抵抗が過大になり、実用に適さない。ｎ- ドリフト層の
表面層にｐ- ウェル領域と隣接するｐ- 分離ウェル領域
を有し、ｐ- ウェル領域の電位がｐ- 分離ウェル領域の
電位から独立しているものとする。
【００１４】そのようにすれば、ｐ- ウェル領域の電位
をｐ- 分離ウェル領域の電位から自由に設定できる。ｎ
- ドリフト層の表面層にｐ- ウェル領域と隣接するｐ-
分離ウェル領域を有し、ｐ- ウェル領域とｐ- 分離ウェ
ル領域の間のｎ- ドリフト層の表面上に絶縁膜を介して
分離ゲート電極層が設けられているものとする。
をｐ- 分離ウェル領域の電位から自由に設定できる。ｎ
- ドリフト層の表面層にｐ- ウェル領域と隣接するｐ-
分離ウェル領域を有し、ｐ- ウェル領域とｐ- 分離ウェ
ル領域の間のｎ- ドリフト層の表面上に絶縁膜を介して
分離ゲート電極層が設けられているものとする。
【００１５】そのようにすれば、分離ゲート電極層への
電圧印加によって、両者間の導通を防止できる。特に、
分離ゲート電極層がエミッタ電極に近い電位をもち、或
いは、エミッタ電極が分離ゲート電極層に接して同じ電
位を持つことが良い。そのようにすれば、ｐ- ウェル領
域と隣接するｐ- 分離ウェル領域間の導通を防止でき
る。
電圧印加によって、両者間の導通を防止できる。特に、
分離ゲート電極層がエミッタ電極に近い電位をもち、或
いは、エミッタ電極が分離ゲート電極層に接して同じ電
位を持つことが良い。そのようにすれば、ｐ- ウェル領
域と隣接するｐ- 分離ウェル領域間の導通を防止でき
る。
【００１６】更に、エミッタ電極とゲート電極とが接続
するものとする。そのようにすれば、ゲート電極の電位
がエミッタ電極と同じになり、定電流特性が得られる。
上記のようなデプレッション型ＭＯＳ半導体素子を集積
したＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm ）、主エミッタ
（ｅm ）とそれぞれ接続される二つの出力端子（Ｃ、
Ｅ）と出力段ＭＯＳ半導体素子の制御入力端である主ゲ
ート（ｇm ）側に接続される制御入力端子（Ｇ）とを持
ち、制御入力端子（Ｇ）と一方の出力端子（Ｃ）との間
にデプレッション型ＭＯＳ半導体素子と抵抗（ＲcG）と
を直列接続した分枝を、デプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd ）をＣ端子側に接続して設けたも
のとする。
するものとする。そのようにすれば、ゲート電極の電位
がエミッタ電極と同じになり、定電流特性が得られる。
上記のようなデプレッション型ＭＯＳ半導体素子を集積
したＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm ）、主エミッタ
（ｅm ）とそれぞれ接続される二つの出力端子（Ｃ、
Ｅ）と出力段ＭＯＳ半導体素子の制御入力端である主ゲ
ート（ｇm ）側に接続される制御入力端子（Ｇ）とを持
ち、制御入力端子（Ｇ）と一方の出力端子（Ｃ）との間
にデプレッション型ＭＯＳ半導体素子と抵抗（ＲcG）と
を直列接続した分枝を、デプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd ）をＣ端子側に接続して設けたも
のとする。
【００１７】そのようなＭＯＳパワーＩＣでは、出力段
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との
間に抵抗（Ｒg2）を接続し、一方の出力端子（Ｃ）とそ
の抵抗の主ゲート（Ｇm ）側との間にデプレッション型
ＭＯＳ半導体素子をそのコレクタ（ｃd ）をＣ端子側に
接続したＭＯＳパワーＩＣでも良い。
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との
間に抵抗（Ｒg2）を接続し、一方の出力端子（Ｃ）とそ
の抵抗の主ゲート（Ｇm ）側との間にデプレッション型
ＭＯＳ半導体素子をそのコレクタ（ｃd ）をＣ端子側に
接続したＭＯＳパワーＩＣでも良い。
【００１８】そのようなＭＯＳパワーＩＣでも、出力段
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との
間にゲート抵抗（ＲG2）を接続し、一方の出力端子
（Ｃ）とそのゲート抵抗（ＲG2）の主ゲート（Ｇm ）側
との間にデプレッション型ＭＯＳ半導体素子とコレクタ
抵抗（ＲcG）とを直列接続した分枝を、そのコレクタ
（ｃd ）を出力端子（Ｃ）側に接続したものでも良い。
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との
間にゲート抵抗（ＲG2）を接続し、一方の出力端子
（Ｃ）とそのゲート抵抗（ＲG2）の主ゲート（Ｇm ）側
との間にデプレッション型ＭＯＳ半導体素子とコレクタ
抵抗（ＲcG）とを直列接続した分枝を、そのコレクタ
（ｃd ）を出力端子（Ｃ）側に接続したものでも良い。
【００１９】そのようなＭＯＳパワーＩＣでも、出力段
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。コレクタ抵抗
（ＲcG）が半導体基板と絶縁された多結晶シリコン層か
らなるものとすれば、コレクタ抵抗（ＲcG）を半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題が起こらない。
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）の電位を上昇させることができる。コレクタ抵抗
（ＲcG）が半導体基板と絶縁された多結晶シリコン層か
らなるものとすれば、コレクタ抵抗（ＲcG）を半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題が起こらない。
【００２０】更に、二つの出力端子（Ｃ、Ｅ）間に、セ
ンスＭＯＳ半導体素子と抵抗（Ｒs）とを直列接続した
分枝を、そのセンスコレクタ（ｃs ）を出力端子（Ｃ）
側に接続して設け、センスＭＯＳ半導体素子のセンスゲ
ート（ｇs ）と制御入力端子（Ｇ）とを接続するものと
する。そのようにすれば、出力端子（Ｃ）の電位上昇が
あったとき、副ＭＯＳ半導体素子のゲート（ｇs ）の電
位を上昇させずに、出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）の電位を上昇させることができる。更に、副Ｍ
ＯＳ半導体素子のセンスゲート（ｇs ）と分離できるこ
とにより、ＵＳＰ．５６２１６０１に開示されているよ
うに、出力段ＭＯＳ半導体素子の大きいゲート容量によ
る制御回路系の位相遅れを防止できる。。
ンスＭＯＳ半導体素子と抵抗（Ｒs）とを直列接続した
分枝を、そのセンスコレクタ（ｃs ）を出力端子（Ｃ）
側に接続して設け、センスＭＯＳ半導体素子のセンスゲ
ート（ｇs ）と制御入力端子（Ｇ）とを接続するものと
する。そのようにすれば、出力端子（Ｃ）の電位上昇が
あったとき、副ＭＯＳ半導体素子のゲート（ｇs ）の電
位を上昇させずに、出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）の電位を上昇させることができる。更に、副Ｍ
ＯＳ半導体素子のセンスゲート（ｇs ）と分離できるこ
とにより、ＵＳＰ．５６２１６０１に開示されているよ
うに、出力段ＭＯＳ半導体素子の大きいゲート容量によ
る制御回路系の位相遅れを防止できる。。
【００２１】また、前記のようなデプレッション型ＭＯ
Ｓ半導体素子を集積したＭＯＳパワーＩＣとしては、金
属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ主Ｍ
ＯＳ半導体素子と、その出力端であるコレクタ
（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続される二
つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体素子の
制御入力電極である主ゲート（ｇm ）側に接続される制
御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力端子
（Ｇ）との間に接続された内部制御回路と、出力端子
（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と
の間に接続されたターンオフ回路とを持ち、出力段ＭＯ
Ｓ半導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）
との間にゲート抵抗（ＲG ）を接続し、一方の出力端子
（Ｃ）と主ゲート（ｇ m ）との間にデプレッション型Ｍ
ＯＳ半導体素子を、そのコレクタ（ｃd ）を一方の出力
端子（Ｃ）側に接続し、デプレッション型ＭＯＳ半導体
素子のゲート（ｇd ）が制御入力端子（Ｇ）と接続した
ものとする。
Ｓ半導体素子を集積したＭＯＳパワーＩＣとしては、金
属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ主Ｍ
ＯＳ半導体素子と、その出力端であるコレクタ
（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続される二
つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体素子の
制御入力電極である主ゲート（ｇm ）側に接続される制
御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力端子
（Ｇ）との間に接続された内部制御回路と、出力端子
（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と
の間に接続されたターンオフ回路とを持ち、出力段ＭＯ
Ｓ半導体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）
との間にゲート抵抗（ＲG ）を接続し、一方の出力端子
（Ｃ）と主ゲート（ｇ m ）との間にデプレッション型Ｍ
ＯＳ半導体素子を、そのコレクタ（ｃd ）を一方の出力
端子（Ｃ）側に接続し、デプレッション型ＭＯＳ半導体
素子のゲート（ｇd ）が制御入力端子（Ｇ）と接続した
ものとする。
【００２２】一方の出力端子（Ｃ）と主ゲート（ｇm ）
との間にデプレッション型ＭＯＳ半導体素子とツェナー
ダイオード（ＺＤ2 ）とを直列接続した分枝を、デプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃd ）を一方
の出力端子（Ｃ）側に接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd ）側にツェナーダイオード
（ＺＤ2 ）のアノード電極を接続して設けたＭＯＳパワ
ーＩＣとすることができる。
との間にデプレッション型ＭＯＳ半導体素子とツェナー
ダイオード（ＺＤ2 ）とを直列接続した分枝を、デプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃd ）を一方
の出力端子（Ｃ）側に接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd ）側にツェナーダイオード
（ＺＤ2 ）のアノード電極を接続して設けたＭＯＳパワ
ーＩＣとすることができる。
【００２３】一方の出力端子（Ｃ）と主ゲート（ｇm ）
との間にデプレッション型ＭＯＳ半導体素子とツェナー
ダイオードと抵抗（ＲCG）とを直列接続した分枝を、デ
プレッション型ＭＯＳ半導体素子のコレクタ（ｃd ）を
一方の出力端子（Ｃ）側に接続し、デプレッション型Ｍ
ＯＳ半導体素子のエミッタ（ｅd ）側にツェナーダイオ
ード（ＺＤ2 ）のアノードを接続して設けたＭＯＳパワ
ーＩＣとし、デプレッション型ＭＯＳ半導体素子のゲー
ト（ｇd ）が制御入力端子（Ｇ）と接続されているもの
とすることができる。
との間にデプレッション型ＭＯＳ半導体素子とツェナー
ダイオードと抵抗（ＲCG）とを直列接続した分枝を、デ
プレッション型ＭＯＳ半導体素子のコレクタ（ｃd ）を
一方の出力端子（Ｃ）側に接続し、デプレッション型Ｍ
ＯＳ半導体素子のエミッタ（ｅd ）側にツェナーダイオ
ード（ＺＤ2 ）のアノードを接続して設けたＭＯＳパワ
ーＩＣとし、デプレッション型ＭＯＳ半導体素子のゲー
ト（ｇd ）が制御入力端子（Ｇ）と接続されているもの
とすることができる。
【００２４】これらのＭＯＳパワーＩＣでは、いずれも
デプレッション型ＭＯＳ半導体素子のコレクタ（ｃd ）
から出力段ＭＯＳ半導体素子の主ゲート（ｇm ）へ、ゲ
ート抵抗（ＲG ）より小さいインピーダンスで電荷の注
入をおこなえるので、ターンオンの速度が速められる。
特に、抵抗（ＲCG）、抵抗（ＲG ）、ツェナーダイオー
ド（ＺＤ2 ）が半導体基板と絶縁された多結晶シリコン
層からなるものとすれば、それらの抵抗やツェナーダイ
オードを半導体基板に形成した場合に懸念される寄生サ
イリスタのラッチアップの問題を免れることができる。
デプレッション型ＭＯＳ半導体素子のコレクタ（ｃd ）
から出力段ＭＯＳ半導体素子の主ゲート（ｇm ）へ、ゲ
ート抵抗（ＲG ）より小さいインピーダンスで電荷の注
入をおこなえるので、ターンオンの速度が速められる。
特に、抵抗（ＲCG）、抵抗（ＲG ）、ツェナーダイオー
ド（ＺＤ2 ）が半導体基板と絶縁された多結晶シリコン
層からなるものとすれば、それらの抵抗やツェナーダイ
オードを半導体基板に形成した場合に懸念される寄生サ
イリスタのラッチアップの問題を免れることができる。
【００２５】ゲート抵抗（ＲG ）と並列に、カソード電
極を制御入力端子（Ｇ）側に、アノード電極を出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）側に接続したツェナ
ーダイオード（ＺＤ1 ）を備えるＭＯＳパワーＩＣとす
れば、ターンオフ時の出力段ＭＯＳ半導体素子の主ゲー
ト（ｇm ）からの電荷排出が速やかに進み、ターンオフ
時間を短縮できる。
極を制御入力端子（Ｇ）側に、アノード電極を出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）側に接続したツェナ
ーダイオード（ＺＤ1 ）を備えるＭＯＳパワーＩＣとす
れば、ターンオフ時の出力段ＭＯＳ半導体素子の主ゲー
ト（ｇm ）からの電荷排出が速やかに進み、ターンオフ
時間を短縮できる。
【００２６】ゲート抵抗（ＲG ）と並列に、カソード電
極を制御入力端子（Ｇ）側に、アノード電極を出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）側に接続したツェナ
ーダイオード（ＺＤ1 ）と抵抗（ＲZ ）とを直列接続し
た分枝を備えるＭＯＳパワーＩＣとすれば、ターンオフ
時の出力段ＭＯＳ半導体素子の主ゲート（ｇm ）からの
電荷排出が速やかに進み、ターンオフ時間を短縮できる
だけでなく、抵抗（Ｒ Z ）によってその速度を調節でき
る。
極を制御入力端子（Ｇ）側に、アノード電極を出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）側に接続したツェナ
ーダイオード（ＺＤ1 ）と抵抗（ＲZ ）とを直列接続し
た分枝を備えるＭＯＳパワーＩＣとすれば、ターンオフ
時の出力段ＭＯＳ半導体素子の主ゲート（ｇm ）からの
電荷排出が速やかに進み、ターンオフ時間を短縮できる
だけでなく、抵抗（Ｒ Z ）によってその速度を調節でき
る。
【００２７】その抵抗（ＲZ ）やツェナーダイオード
（ＺＤ1 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、それらの抵抗やツェナーダイオ
ードを半導体基板に形成した場合に懸念される寄生サイ
リスタのラッチアップの問題を免れることができる。前
記のようなデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm ）、エミッタ（ｅ
m ）とそれぞれ接続される二つの出力端子（Ｃ、Ｅ）
と、出力段ＭＯＳ半導体素子の制御入力端である主ゲー
ト（ｇm ）側に接続される制御入力端子（Ｇ）と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd ）を接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd ）を内部制御回路の回路電
源端子（ＶDD）に接続したＭＯＳパワーＩＣでもよく、
一方の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd ）を接続し、そのエミッタ
（ｅd ）をツェナーダイオード（ＺＤ3 ）のカソード電
極に接続し、ツェナーダイオード（ＺＤ3 ）のアノード
電極を内部制御回路の回路電源端子（ＶDD）に接続した
ＭＯＳパワーＩＣとしてもよい。
（ＺＤ1 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、それらの抵抗やツェナーダイオ
ードを半導体基板に形成した場合に懸念される寄生サイ
リスタのラッチアップの問題を免れることができる。前
記のようなデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm ）、エミッタ（ｅ
m ）とそれぞれ接続される二つの出力端子（Ｃ、Ｅ）
と、出力段ＭＯＳ半導体素子の制御入力端である主ゲー
ト（ｇm ）側に接続される制御入力端子（Ｇ）と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd ）を接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd ）を内部制御回路の回路電
源端子（ＶDD）に接続したＭＯＳパワーＩＣでもよく、
一方の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd ）を接続し、そのエミッタ
（ｅd ）をツェナーダイオード（ＺＤ3 ）のカソード電
極に接続し、ツェナーダイオード（ＺＤ3 ）のアノード
電極を内部制御回路の回路電源端子（ＶDD）に接続した
ＭＯＳパワーＩＣとしてもよい。
【００２８】これらのＭＯＳパワーＩＣは、いずれも内
部制御回路の回路電源が供給されるので、別に電源回路
を設ける必要が無い。特にツェナーダイオード（Ｚ
Ｄ3 ）を加えたＭＯＳパワーＩＣでは、制御入力端子
（Ｇ）の電位が一方の出力端子（Ｃ）のそれより高くな
った場合のもれ電流を防止できる。ツェナーダイオード
（ＺＤ3 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、ツェナーダイオードを半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題を免れることができる。
部制御回路の回路電源が供給されるので、別に電源回路
を設ける必要が無い。特にツェナーダイオード（Ｚ
Ｄ3 ）を加えたＭＯＳパワーＩＣでは、制御入力端子
（Ｇ）の電位が一方の出力端子（Ｃ）のそれより高くな
った場合のもれ電流を防止できる。ツェナーダイオード
（ＺＤ3 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、ツェナーダイオードを半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題を免れることができる。
【００２９】特に、カソード電極を制御入力端子（Ｇ）
に、アノード電極を内部制御回路の回路電源端子
（ＶDD）に接続したツェナーダイオード（ＺＤ4 ）を備
えるＭＯＳパワーＩＣとしてもよい。そのようにすれ
ば、一方の出力端子（Ｃ）の電位が制御入力端子（Ｇ）
のそれより高くなった場合のもれ電流を防止できる。
に、アノード電極を内部制御回路の回路電源端子
（ＶDD）に接続したツェナーダイオード（ＺＤ4 ）を備
えるＭＯＳパワーＩＣとしてもよい。そのようにすれ
ば、一方の出力端子（Ｃ）の電位が制御入力端子（Ｇ）
のそれより高くなった場合のもれ電流を防止できる。
【００３０】その場合に、ツェナーダイオード（Ｚ
Ｄ4 ）が半導体基板と絶縁された多結晶シリコン層から
なるものとすれば、ツェナーダイオードを半導体基板に
形成した場合に懸念される寄生サイリスタのラッチアッ
プの問題を免れることができる。前記のようなデプレッ
ション型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣ
としては、金属−酸化膜−半導体（ＭＯＳ）構造の制御
部をもつ出力段ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続
される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導
体素子の制御入力電極である主ゲート（ｇm ）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd ）を接続し、そのエミッタ（ｅd ）を
内部制御回路の電圧比較端子に接続したＭＯＳパワーＩ
Ｃとしてもよく、一方の出力端子（Ｃ）にデプレッショ
ン型ＭＯＳ半導体素子のコレクタ（ｃd ）を接続し、そ
のエミッタ（ｅd ）をツェナーダイオード（ＺＤ5 ）の
カソードに接続し、ツェナーダイオード（ＺＤ5 ）のア
ノードを内部制御回路の電圧比較端子に接続したＭＯＳ
パワーＩＣとしてもよい。
Ｄ4 ）が半導体基板と絶縁された多結晶シリコン層から
なるものとすれば、ツェナーダイオードを半導体基板に
形成した場合に懸念される寄生サイリスタのラッチアッ
プの問題を免れることができる。前記のようなデプレッ
ション型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣ
としては、金属−酸化膜−半導体（ＭＯＳ）構造の制御
部をもつ出力段ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続
される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導
体素子の制御入力電極である主ゲート（ｇm ）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd ）を接続し、そのエミッタ（ｅd ）を
内部制御回路の電圧比較端子に接続したＭＯＳパワーＩ
Ｃとしてもよく、一方の出力端子（Ｃ）にデプレッショ
ン型ＭＯＳ半導体素子のコレクタ（ｃd ）を接続し、そ
のエミッタ（ｅd ）をツェナーダイオード（ＺＤ5 ）の
カソードに接続し、ツェナーダイオード（ＺＤ5 ）のア
ノードを内部制御回路の電圧比較端子に接続したＭＯＳ
パワーＩＣとしてもよい。
【００３１】これらのＭＯＳパワーＩＣは、いずれも基
板電位が検出でき、しかも基板電位が高い時の発生電流
が定電流化されるため、従来の抵抗とツェナーダイオー
ドとからなるものに比べ、定常損失を低減できる。特に
ツェナーダイオード（ＺＤ3）を加えたＭＯＳパワーＩ
Ｃでは、内部制御回路の電圧比較端子の電位が一方の出
力端子（Ｃ）のそれより高くなった場合のもれ電流を防
止できる。
板電位が検出でき、しかも基板電位が高い時の発生電流
が定電流化されるため、従来の抵抗とツェナーダイオー
ドとからなるものに比べ、定常損失を低減できる。特に
ツェナーダイオード（ＺＤ3）を加えたＭＯＳパワーＩ
Ｃでは、内部制御回路の電圧比較端子の電位が一方の出
力端子（Ｃ）のそれより高くなった場合のもれ電流を防
止できる。
【００３２】ツェナーダイオード（ＺＤ5 ）が半導体基
板と絶縁された多結晶シリコン層からなるものとすれ
ば、ツェナーダイオードを半導体基板に形成した場合に
懸念される寄生サイリスタのラッチアップの問題を免れ
ることができる。ｐ- ウェル領域で囲まれたデプレッシ
ョン型ＭＯＳ半導体素子の電流密度が、出力段ＭＯＳ半
導体素子の電流密度を越えないものとする。
板と絶縁された多結晶シリコン層からなるものとすれ
ば、ツェナーダイオードを半導体基板に形成した場合に
懸念される寄生サイリスタのラッチアップの問題を免れ
ることができる。ｐ- ウェル領域で囲まれたデプレッシ
ョン型ＭＯＳ半導体素子の電流密度が、出力段ＭＯＳ半
導体素子の電流密度を越えないものとする。
【００３３】デプレッション型ＭＯＳ半導体素子に高い
電流密度の電流が流れると、ｎ- デプレッション領域お
よびｐ- ウェル領域内に電位差を生じ、寄生サイリスタ
がラッチアップして、耐圧が急激に低下する。
電流密度の電流が流れると、ｎ- デプレッション領域お
よびｐ- ウェル領域内に電位差を生じ、寄生サイリスタ
がラッチアップして、耐圧が急激に低下する。
【００３４】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+ 、- の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるデプレッション型
ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣの構成を
示す回路図である。このＭＯＳパワーＩＣは、例えば内
燃機関のイグナイタ点火用に用いられる。出力段の半導
体素子として、ＭＯＳ構造のゲートを有するＩＧＢＴ４
０３を持ち、出力端子としてコレクタ端子（以下Ｃ端子
と略す）、エミッタ端子（以下Ｅ端子と略す）の二端子
と、制御入力端子（以下Ｇ端子と略す）をもつ。出力段
ＩＧＢＴ４０３のコレクタ（ｃm ）はＣ端子に、主エミ
ッタ（ｅm ）はＥ端子に、主ゲート（ｇm ）はＧ端子に
接続されている。そしてＣ端子、Ｇ端子間に定電流素子
となるデプレッションＩＧＢＴ４０８と抵抗４０９を直
列に接続した分枝が設けられている。デプレッションＩ
ＧＢＴ４０８のコレクタ（ｃd ）は、出力段ＩＧＢＴ４
０３のコレクタ（ｃm ）とともにＣ端子に接続され、エ
ミッタ（ｅd ）は抵抗４０９を介してＧ端子に接続され
ている。デプレッションＩＧＢＴ４０８のゲート（以下
ｇd と記す）はｅd に短絡されている。Ｇ端子、Ｅ端子
間にトランジスタ４０４と抵抗４０６とが直列に接続さ
れている。出力段ＩＧＢＴ４０３の主エミッタ（ｅm ）
とトランジスタ４０４のベース間に抵抗４１０が接続さ
れ、主エミッタ（ｅm ）とＥ端子との間には、抵抗４０
５が接続されている。トランジスタ４０４のコレクタ、
ベース間にコンデンサ４１１が接続されている。Ｅ端子
は接地され、Ｇ端子には駆動回路が、Ｃ端子には、イグ
ナイタコイルの一次側が接続される。出力段ＩＧＢＴ４
０３は、Ｇ端子への信号によりオン、オフするが、その
オフ時にイグナイタコイルに誘起される高電圧を点火回
路に用いている。トランジスタ４０４は、抵抗４０５の
電圧降下により、出力段ＩＧＢＴ４０３の電流を分流
し、いわゆる電流制限動作の働きをする。ツェナーダイ
オード４１２の分枝は、Ｇ−Ｃ間の過電圧防止用であ
る。
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+ 、- の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるデプレッション型
ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣの構成を
示す回路図である。このＭＯＳパワーＩＣは、例えば内
燃機関のイグナイタ点火用に用いられる。出力段の半導
体素子として、ＭＯＳ構造のゲートを有するＩＧＢＴ４
０３を持ち、出力端子としてコレクタ端子（以下Ｃ端子
と略す）、エミッタ端子（以下Ｅ端子と略す）の二端子
と、制御入力端子（以下Ｇ端子と略す）をもつ。出力段
ＩＧＢＴ４０３のコレクタ（ｃm ）はＣ端子に、主エミ
ッタ（ｅm ）はＥ端子に、主ゲート（ｇm ）はＧ端子に
接続されている。そしてＣ端子、Ｇ端子間に定電流素子
となるデプレッションＩＧＢＴ４０８と抵抗４０９を直
列に接続した分枝が設けられている。デプレッションＩ
ＧＢＴ４０８のコレクタ（ｃd ）は、出力段ＩＧＢＴ４
０３のコレクタ（ｃm ）とともにＣ端子に接続され、エ
ミッタ（ｅd ）は抵抗４０９を介してＧ端子に接続され
ている。デプレッションＩＧＢＴ４０８のゲート（以下
ｇd と記す）はｅd に短絡されている。Ｇ端子、Ｅ端子
間にトランジスタ４０４と抵抗４０６とが直列に接続さ
れている。出力段ＩＧＢＴ４０３の主エミッタ（ｅm ）
とトランジスタ４０４のベース間に抵抗４１０が接続さ
れ、主エミッタ（ｅm ）とＥ端子との間には、抵抗４０
５が接続されている。トランジスタ４０４のコレクタ、
ベース間にコンデンサ４１１が接続されている。Ｅ端子
は接地され、Ｇ端子には駆動回路が、Ｃ端子には、イグ
ナイタコイルの一次側が接続される。出力段ＩＧＢＴ４
０３は、Ｇ端子への信号によりオン、オフするが、その
オフ時にイグナイタコイルに誘起される高電圧を点火回
路に用いている。トランジスタ４０４は、抵抗４０５の
電圧降下により、出力段ＩＧＢＴ４０３の電流を分流
し、いわゆる電流制限動作の働きをする。ツェナーダイ
オード４１２の分枝は、Ｇ−Ｃ間の過電圧防止用であ
る。
【００３５】図１は、図２の回路を同一チップ内に集積
したＭＯＳパワーＩＣの出力段ＩＧＢＴ４０３とデプレ
ッションＩＧＢＴ４０８の部分の部分断面図である。図
の右側部分は、主電流の導通、遮断のスイッチング作用
を行う出力段ＩＧＢＴ４０３である。図２０の従来例と
同じく、ｐ+ コレクタ層４２１の上にｎ+ バッファ層４
２２を介して積層されたｎ- ドリフト層４２３の表面層
に選択的にｐベース領域４２４および一部に拡散深さの
深いｐ+ 主ウェル領域４２６が形成されている。そのｐ
ベース領域４２４の表面層に選択的にｎ+ 主エミッタ領
域４２５が形成され、ｎ- ドリフト層４２３とｎ+ 主エ
ミッタ領域４２５に挟まれたｐベース領域４２４の表面
上に、主ゲート酸化膜４２７を介して、多結晶シリコン
からなる主ゲート電極層４２８が設けられている。ま
た、ｎ+ 主エミッタ領域４２５とｐベース領域４２４の
表面に共通に接触しＥ端子に接続される主エミッタ電極
４３１、ｐ+ コレクタ層４２１の裏面にはＣ端子に接続
されるコレクタ電極４３２がそれぞれ設けられている。
図示されない断面において、主ゲート電極層４２８に接
触する主ゲート電極（金属）が設けられる。出力段ＩＧ
ＢＴ４０３の動作は、一般のＩＧＢＴと同じである。す
なわちゲート電極への正の電圧印加により、主ゲート電
極層４２８直下のｐベース領域４２４の表面層に反転層
を生じ、その反転層を通じてｎ+ 主エミッタ領域４２５
から供給される電子がｎ- ドリフト層４２３、ｎ+ バッ
ファ層４２２を経てｐ+ コレクタ層４２１に注入され、
キャリアの増倍が起きて出力段ＩＧＢＴ４０３がオンす
ることになる。ゲート電極への電圧を取り去ると、電子
の注入が止まり出力段ＩＧＢＴ４０３はオフする。
したＭＯＳパワーＩＣの出力段ＩＧＢＴ４０３とデプレ
ッションＩＧＢＴ４０８の部分の部分断面図である。図
の右側部分は、主電流の導通、遮断のスイッチング作用
を行う出力段ＩＧＢＴ４０３である。図２０の従来例と
同じく、ｐ+ コレクタ層４２１の上にｎ+ バッファ層４
２２を介して積層されたｎ- ドリフト層４２３の表面層
に選択的にｐベース領域４２４および一部に拡散深さの
深いｐ+ 主ウェル領域４２６が形成されている。そのｐ
ベース領域４２４の表面層に選択的にｎ+ 主エミッタ領
域４２５が形成され、ｎ- ドリフト層４２３とｎ+ 主エ
ミッタ領域４２５に挟まれたｐベース領域４２４の表面
上に、主ゲート酸化膜４２７を介して、多結晶シリコン
からなる主ゲート電極層４２８が設けられている。ま
た、ｎ+ 主エミッタ領域４２５とｐベース領域４２４の
表面に共通に接触しＥ端子に接続される主エミッタ電極
４３１、ｐ+ コレクタ層４２１の裏面にはＣ端子に接続
されるコレクタ電極４３２がそれぞれ設けられている。
図示されない断面において、主ゲート電極層４２８に接
触する主ゲート電極（金属）が設けられる。出力段ＩＧ
ＢＴ４０３の動作は、一般のＩＧＢＴと同じである。す
なわちゲート電極への正の電圧印加により、主ゲート電
極層４２８直下のｐベース領域４２４の表面層に反転層
を生じ、その反転層を通じてｎ+ 主エミッタ領域４２５
から供給される電子がｎ- ドリフト層４２３、ｎ+ バッ
ファ層４２２を経てｐ+ コレクタ層４２１に注入され、
キャリアの増倍が起きて出力段ＩＧＢＴ４０３がオンす
ることになる。ゲート電極への電圧を取り去ると、電子
の注入が止まり出力段ＩＧＢＴ４０３はオフする。
【００３６】このようなＩＧＢＴのｎ+ バッファ層４２
２とｎ- ドリフト層４２３は、例えば、ｐ+ コレクタ層
４２１となるサブストレート上にエピタキシャル成長に
より形成される。図のように主ゲート電極層４２８の上
に、主絶縁膜４２９を介して主エミッタ電極４３１を延
長してもよい。図１の左側部には、ｎ- ドリフト層４２
３の表面層にｐ- ウェル領域４３３が形成され、そのｐ
- ウェル領域４３３の中および上にデプレッションＩＧ
ＢＴ４０８が形成されている。このデプレッションＩＧ
ＢＴ４０８は、図２０に示したデプレッションタイプの
ＭＯＳＦＥＴ３３０が横型素子であったのに対し、縦型
素子である点が異なっている。すなわち、ｐ+ コレクタ
層４２１、ｎ+ バッファ層４２２とｎ- ドリフト層４２
３は出力段ＩＧＢＴ４０３と共通である。そのｎ - ドリ
フト層４２３の表面層に、ｐ- ウェル領域４３３と一部
に拡散深さの深いｐ+ ウェル領域４３６とが形成され、
そのｐ- ウェル領域４３３の表面層に選択的にｎ+ エミ
ッタ領域４３５が形成されている。更に、ｐ- ウェル領
域４３３の表面層にｎ+ エミッタ領域４３５から、ｎ-
ドリフト層４２３の露出部にかけてｎ- デプレッション
領域４３４が形成され、そのｎ- デプレッション領域４
３４およびｎ- ドリフト層４２３の露出部の表面上にゲ
ート酸化膜４３７を介して多結晶シリコンからなるゲー
ト電極層４３８が設けられている。また、ｎ+ エミッタ
領域４３５とｐ- ウェル領域４３３の表面に共通に接触
するエミッタ電極４４１が設けられている。そのエミッ
タ電極４４１はゲート電極層４３８に接触して設けられ
たゲート電極４３８ａと接続されている。ｐ+ ウェル領
域４３６は、エミッタ電極４４１とのコンタクタ抵抗低
減と、ｐ- ウェル領域４３３のベース抵抗低減のためで
あり、出力段ＩＧＢＴ４０３のｐ+ 主ウェル領域４２６
と同時に形成してもよい。
２とｎ- ドリフト層４２３は、例えば、ｐ+ コレクタ層
４２１となるサブストレート上にエピタキシャル成長に
より形成される。図のように主ゲート電極層４２８の上
に、主絶縁膜４２９を介して主エミッタ電極４３１を延
長してもよい。図１の左側部には、ｎ- ドリフト層４２
３の表面層にｐ- ウェル領域４３３が形成され、そのｐ
- ウェル領域４３３の中および上にデプレッションＩＧ
ＢＴ４０８が形成されている。このデプレッションＩＧ
ＢＴ４０８は、図２０に示したデプレッションタイプの
ＭＯＳＦＥＴ３３０が横型素子であったのに対し、縦型
素子である点が異なっている。すなわち、ｐ+ コレクタ
層４２１、ｎ+ バッファ層４２２とｎ- ドリフト層４２
３は出力段ＩＧＢＴ４０３と共通である。そのｎ - ドリ
フト層４２３の表面層に、ｐ- ウェル領域４３３と一部
に拡散深さの深いｐ+ ウェル領域４３６とが形成され、
そのｐ- ウェル領域４３３の表面層に選択的にｎ+ エミ
ッタ領域４３５が形成されている。更に、ｐ- ウェル領
域４３３の表面層にｎ+ エミッタ領域４３５から、ｎ-
ドリフト層４２３の露出部にかけてｎ- デプレッション
領域４３４が形成され、そのｎ- デプレッション領域４
３４およびｎ- ドリフト層４２３の露出部の表面上にゲ
ート酸化膜４３７を介して多結晶シリコンからなるゲー
ト電極層４３８が設けられている。また、ｎ+ エミッタ
領域４３５とｐ- ウェル領域４３３の表面に共通に接触
するエミッタ電極４４１が設けられている。そのエミッ
タ電極４４１はゲート電極層４３８に接触して設けられ
たゲート電極４３８ａと接続されている。ｐ+ ウェル領
域４３６は、エミッタ電極４４１とのコンタクタ抵抗低
減と、ｐ- ウェル領域４３３のベース抵抗低減のためで
あり、出力段ＩＧＢＴ４０３のｐ+ 主ウェル領域４２６
と同時に形成してもよい。
【００３７】ｐ- ウェル領域４３３の外側には、ｎ- ド
リフト層４２３の表面層にｐ- 分離領域４４３および一
部に拡散深さの深いｐ+ 分離ウェル領域４４６が形成さ
れている。このｐ- 分離領域４４３は、表面上に主エミ
ッタ電極４３１が接触しており、ターンオフ動作時に出
力段ＩＧＢＴ４０３とデプレッションＩＧＢＴ４０８の
境界部分のｎ- ドリフト層４２３内の正孔を引き抜くた
めのものである。そしてまた、ｐ- ウェル領域４３３と
ｐ- 分離領域４４３とに挟まれたｎ- ドリフト層４２３
の表面上には分離ゲート酸化膜４４７を介して分離ゲー
ト電極層４４８が設けられ、分離ゲート電極層４４８に
はエミッタ電極４４１が接触している。これについては
後で再び触れる。
リフト層４２３の表面層にｐ- 分離領域４４３および一
部に拡散深さの深いｐ+ 分離ウェル領域４４６が形成さ
れている。このｐ- 分離領域４４３は、表面上に主エミ
ッタ電極４３１が接触しており、ターンオフ動作時に出
力段ＩＧＢＴ４０３とデプレッションＩＧＢＴ４０８の
境界部分のｎ- ドリフト層４２３内の正孔を引き抜くた
めのものである。そしてまた、ｐ- ウェル領域４３３と
ｐ- 分離領域４４３とに挟まれたｎ- ドリフト層４２３
の表面上には分離ゲート酸化膜４４７を介して分離ゲー
ト電極層４４８が設けられ、分離ゲート電極層４４８に
はエミッタ電極４４１が接触している。これについては
後で再び触れる。
【００３８】使用したウェハは、比抵抗０．０１Ω・ｃ
ｍ、厚さ５００μm のｐ+ コレクタ層４２１上にｎ+ バ
ッファ層４２２として、比抵抗０．４Ω・ｃｍ、厚さ３
０μm のｎ型層をエピタキシャル成長し、その上に、ｎ
- ドリフト層４２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴに多少のプロセスを加える
だけで製造できる。ｐベース領域４２４、ｐ+ 主ウェル
領域４２６、ｐ+ ウェル領域４３６およびデプレッショ
ンＩＧＢＴ４０８のｐ- ウェル領域４３３等は、ホウ素
イオンのイオン注入および熱拡散により形成し、ｎ+ 主
エミッタ領域４２５およびｎ+ エミッタ領域４３５、ｎ
- デプレッション領域４３４等は、砒素イオンまたは燐
イオンのイオン注入および熱拡散により形成した。ｐベ
ース領域４２４、ｎ+ 主エミッタ領域４２５の端は、主
ゲート電極層４２８をマスクの一部として、位置ぎめさ
れて形成され、それぞれの横方向拡散により、間隔が決
められている。主エミッタ電極４３１、エミッタ電極４
４１およびゲート電極４３８ａはＡｌ合金のスパッタリ
ングとその後のフォトリソグラフィにより形成し、コレ
クタ電極４３２は、金属基板に半田づけするためＴｉ／
Ｎｉ／Ａｕの三層をスパッタリングで堆積して形成して
いる。
ｍ、厚さ５００μm のｐ+ コレクタ層４２１上にｎ+ バ
ッファ層４２２として、比抵抗０．４Ω・ｃｍ、厚さ３
０μm のｎ型層をエピタキシャル成長し、その上に、ｎ
- ドリフト層４２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴに多少のプロセスを加える
だけで製造できる。ｐベース領域４２４、ｐ+ 主ウェル
領域４２６、ｐ+ ウェル領域４３６およびデプレッショ
ンＩＧＢＴ４０８のｐ- ウェル領域４３３等は、ホウ素
イオンのイオン注入および熱拡散により形成し、ｎ+ 主
エミッタ領域４２５およびｎ+ エミッタ領域４３５、ｎ
- デプレッション領域４３４等は、砒素イオンまたは燐
イオンのイオン注入および熱拡散により形成した。ｐベ
ース領域４２４、ｎ+ 主エミッタ領域４２５の端は、主
ゲート電極層４２８をマスクの一部として、位置ぎめさ
れて形成され、それぞれの横方向拡散により、間隔が決
められている。主エミッタ電極４３１、エミッタ電極４
４１およびゲート電極４３８ａはＡｌ合金のスパッタリ
ングとその後のフォトリソグラフィにより形成し、コレ
クタ電極４３２は、金属基板に半田づけするためＴｉ／
Ｎｉ／Ａｕの三層をスパッタリングで堆積して形成して
いる。
【００３９】各部の寸法例としては、ｐ+ 主ウェル領域
４２６、ｐ+ ウェル領域４３６の拡散深さは６μｍ、ｐ
ベース領域４２４とｐ- ウェル領域４３３の拡散深さは
約２μｍ、ｎ- デプレッション領域４３４の拡散深さは
０．５μｍ、ｎ+ 主エミッタ領域４２５およびｎ+ エミ
ッタ領域４３５の拡散深さは０．４μｍである。主ゲー
ト酸化膜４２７の厚さは２５ｎｍ、多結晶シリコンの主
ゲート電極層４２８の厚さは１μｍ、主エミッタ電極４
３１の厚さは約３μｍである。
４２６、ｐ+ ウェル領域４３６の拡散深さは６μｍ、ｐ
ベース領域４２４とｐ- ウェル領域４３３の拡散深さは
約２μｍ、ｎ- デプレッション領域４３４の拡散深さは
０．５μｍ、ｎ+ 主エミッタ領域４２５およびｎ+ エミ
ッタ領域４３５の拡散深さは０．４μｍである。主ゲー
ト酸化膜４２７の厚さは２５ｎｍ、多結晶シリコンの主
ゲート電極層４２８の厚さは１μｍ、主エミッタ電極４
３１の厚さは約３μｍである。
【００４０】図３（ａ）は、デプレッションＩＧＢＴ４
０８部分の平面図である。他の部分は図１と同じであ
る。ｎ- ドリフト層４２３の表面層に角環状にｐ- ウェ
ル領域４３３が形成され、ｐ- ウェル領域４３３の表面
層に形成されたｎ+ エミッタ領域４３５とそのｎ+ エミ
ッタ領域４３５から、ｐ- ウェル領域４３３で囲まれた
ｎ- ドリフト層４２３の露出部にかけて形成されたｎ-
デプレッション領域４３４が見られる。
０８部分の平面図である。他の部分は図１と同じであ
る。ｎ- ドリフト層４２３の表面層に角環状にｐ- ウェ
ル領域４３３が形成され、ｐ- ウェル領域４３３の表面
層に形成されたｎ+ エミッタ領域４３５とそのｎ+ エミ
ッタ領域４３５から、ｐ- ウェル領域４３３で囲まれた
ｎ- ドリフト層４２３の露出部にかけて形成されたｎ-
デプレッション領域４３４が見られる。
【００４１】図３（ｂ）は、デプレッションＩＧＢＴ４
０８の動作を説明するための図３（ａ）のＡ−Ａ線に沿
った断面図である。ｐ- ウェル領域４３３の一部に形成
されている深いｐ+ ウェル領域は省略して記載した。エ
ミッタ電極４４１に対してコレクタ電極４３２に正の電
圧を印加すると、ｐ + コレクタ層４２１からｎ+ バッフ
ァ層４２２、ｎ- ドリフト層４２３、ｎ- デプレッショ
ン領域４３４、ｎ+ エミッタ領域４３５を経てエミッタ
電極４４１に電流が流れる。ただしその電流経路の直列
抵抗としては、両側のｐ- ウェル領域４３３に挟まれた
ｎ- ドリフト層４２３での接合型ＦＥＴ類似の抵抗（Ｒ
j ）およびｎ- デプレッション領域４３４の抵抗
（Ｒn ）の和がある。ゲート電極層４３８の下方のｎ-
ドリフト層４２３の表面層に誘起された蓄積層の抵抗も
あるが、上記の抵抗に比べて小さい。更に直列抵抗とし
て外部抵抗を加えることもできる。
０８の動作を説明するための図３（ａ）のＡ−Ａ線に沿
った断面図である。ｐ- ウェル領域４３３の一部に形成
されている深いｐ+ ウェル領域は省略して記載した。エ
ミッタ電極４４１に対してコレクタ電極４３２に正の電
圧を印加すると、ｐ + コレクタ層４２１からｎ+ バッフ
ァ層４２２、ｎ- ドリフト層４２３、ｎ- デプレッショ
ン領域４３４、ｎ+ エミッタ領域４３５を経てエミッタ
電極４４１に電流が流れる。ただしその電流経路の直列
抵抗としては、両側のｐ- ウェル領域４３３に挟まれた
ｎ- ドリフト層４２３での接合型ＦＥＴ類似の抵抗（Ｒ
j ）およびｎ- デプレッション領域４３４の抵抗
（Ｒn ）の和がある。ゲート電極層４３８の下方のｎ-
ドリフト層４２３の表面層に誘起された蓄積層の抵抗も
あるが、上記の抵抗に比べて小さい。更に直列抵抗とし
て外部抵抗を加えることもできる。
【００４２】図３（ｃ）は、その電流電圧特性図であ
り、横軸は電圧、縦軸は電流であり、パラメータとし
て、直列抵抗を取っている。このように直列抵抗が入っ
ていると、デプレッションＩＧＢＴ４０８の電流は電圧
の増大とともに直線的に増大した後一定になり、定電流
特性を示す。直列抵抗の大きさによって、定電流範囲の
開始電圧を変えることができる。
り、横軸は電圧、縦軸は電流であり、パラメータとし
て、直列抵抗を取っている。このように直列抵抗が入っ
ていると、デプレッションＩＧＢＴ４０８の電流は電圧
の増大とともに直線的に増大した後一定になり、定電流
特性を示す。直列抵抗の大きさによって、定電流範囲の
開始電圧を変えることができる。
【００４３】エミッタ電極４４１に対してコレクタ電極
４３２に負の電圧を印加すると、ｎ - デプレッション領
域４３４が空乏化するため、電流は流れない。更にその
負の電圧を大きくすると、両側のｐ- ウェル領域４３３
から広がる空乏層がつながるので、高耐圧の素子とする
ことができる。図４（ａ）（ｂ）は、デプレッションＩ
ＧＢＴの変形例の平面図である。他の部分は図１と同じ
である。図４（ａ）では、図３のデプレッションＩＧＢ
Ｔが三個並べられた形であり、それぞれ並列接続するこ
とによって、三倍の電流容量をもつデプレッションＩＧ
ＢＴとすることができる。図４（ｂ）では、図４（ａ）
の中間のｐ- ウェル領域４３３を省いた形であり、この
場合も約三倍の電流容量をもつデプレッションＩＧＢＴ
となる。
４３２に負の電圧を印加すると、ｎ - デプレッション領
域４３４が空乏化するため、電流は流れない。更にその
負の電圧を大きくすると、両側のｐ- ウェル領域４３３
から広がる空乏層がつながるので、高耐圧の素子とする
ことができる。図４（ａ）（ｂ）は、デプレッションＩ
ＧＢＴの変形例の平面図である。他の部分は図１と同じ
である。図４（ａ）では、図３のデプレッションＩＧＢ
Ｔが三個並べられた形であり、それぞれ並列接続するこ
とによって、三倍の電流容量をもつデプレッションＩＧ
ＢＴとすることができる。図４（ｂ）では、図４（ａ）
の中間のｐ- ウェル領域４３３を省いた形であり、この
場合も約三倍の電流容量をもつデプレッションＩＧＢＴ
となる。
【００４４】図５（ａ）、（ｂ）は、実際のＭＯＳパワ
ーＩＣに使用したデプレッションＩＧＢＴの平面図であ
る。他の部分は図１と同じである。図５（ａ）の例では
１２個、図５（ｂ）では２個のデプレッションＩＧＢＴ
を並列にしている。図６は、図５（ｂ）のデプレッショ
ンＩＧＢＴの電圧電流特性図である。横軸は電圧、縦軸
は電流、パラメータは環状のｐ- ウェル領域の内側のｎ
- ドリフト層を長方形とみなしたとき、その短軸の長さ
ｘ（μｍ）である。
ーＩＣに使用したデプレッションＩＧＢＴの平面図であ
る。他の部分は図１と同じである。図５（ａ）の例では
１２個、図５（ｂ）では２個のデプレッションＩＧＢＴ
を並列にしている。図６は、図５（ｂ）のデプレッショ
ンＩＧＢＴの電圧電流特性図である。横軸は電圧、縦軸
は電流、パラメータは環状のｐ- ウェル領域の内側のｎ
- ドリフト層を長方形とみなしたとき、その短軸の長さ
ｘ（μｍ）である。
【００４５】長さｘを短くするにつれて、定電流範囲の
開始電圧が大きくなっている。これは、前に述べた接合
型ＦＥＴ類似の抵抗分（Ｒj ）が大きくなるためであ
る。耐圧としては、約６００Ｖまで耐えることがわか
る。このようなデプレッションＩＧＢＴとすることによ
って、出力段ＭＯＳ半導体素子と同等の耐圧をもつ定電
流素子が、ＭＯＳパワーＩＣに容易に集積できることに
なり、図２の回路が１チップで実現できた。その特性は
図２１に示したものと同様で、イグナイタ点火回路とし
て実用化できた。
開始電圧が大きくなっている。これは、前に述べた接合
型ＦＥＴ類似の抵抗分（Ｒj ）が大きくなるためであ
る。耐圧としては、約６００Ｖまで耐えることがわか
る。このようなデプレッションＩＧＢＴとすることによ
って、出力段ＭＯＳ半導体素子と同等の耐圧をもつ定電
流素子が、ＭＯＳパワーＩＣに容易に集積できることに
なり、図２の回路が１チップで実現できた。その特性は
図２１に示したものと同様で、イグナイタ点火回路とし
て実用化できた。
【００４６】図７は、定電流素子の耐圧の、寸法依存性
を示す特性図である。横軸は、環状のｐ- ウェル領域の
内側のｎ- ドリフト層を長方形とみなしたとき、その短
軸の長さｘ、縦軸は耐圧、パラメータはｎ- ドリフト層
となるエピタキシャル層の比抵抗と厚さである。例え
ば、エピタキシャル層の比抵抗を２５Ωｃｍ、厚さを４
０μｍとしたとき、ｘが１５μｍ以下であれば、出力段
ＩＧＢＴと同じ約６００Ｖの耐圧を示すが、ｘを１５μ
ｍより大きくすると、耐圧は急速に低下し、３０μｍ以
上では、約１００Ｖになってしまっている。これは、ｘ
が大きくなると、両側のｐ- ウェル領域から広がる空乏
層がつながらず、いわゆるピンチオフをしなくなるため
である。比抵抗を４０Ωｃｍ、２Ωｃｍ、厚さをそれぞ
れ６０μｍ、１０μｍとした場合も同様の傾向を示して
いる。従って、ｘの大きさとしては、エピタキシャル層
の厚さの概ね２／３以下とすべきことがわかる。
を示す特性図である。横軸は、環状のｐ- ウェル領域の
内側のｎ- ドリフト層を長方形とみなしたとき、その短
軸の長さｘ、縦軸は耐圧、パラメータはｎ- ドリフト層
となるエピタキシャル層の比抵抗と厚さである。例え
ば、エピタキシャル層の比抵抗を２５Ωｃｍ、厚さを４
０μｍとしたとき、ｘが１５μｍ以下であれば、出力段
ＩＧＢＴと同じ約６００Ｖの耐圧を示すが、ｘを１５μ
ｍより大きくすると、耐圧は急速に低下し、３０μｍ以
上では、約１００Ｖになってしまっている。これは、ｘ
が大きくなると、両側のｐ- ウェル領域から広がる空乏
層がつながらず、いわゆるピンチオフをしなくなるため
である。比抵抗を４０Ωｃｍ、２Ωｃｍ、厚さをそれぞ
れ６０μｍ、１０μｍとした場合も同様の傾向を示して
いる。従って、ｘの大きさとしては、エピタキシャル層
の厚さの概ね２／３以下とすべきことがわかる。
【００４７】図９は、前記直列抵抗（Ｒj ＋Ｒn ）の、
寸法依存性を示す特性図である。横軸は、環状のｐ- ウ
ェル領域の内側のｎ- ドリフト層を長方形とみなしたと
き、その短軸の長さｘ、縦軸は直列抵抗である。エピタ
キシャル層の比抵抗を２５Ωｃｍ、厚さを４０μｍとし
た場合である。ｘを大きくするに従って、直列抵抗（Ｒ
j ＋Ｒn ）は急速に低下している。直列抵抗（Ｒj ＋Ｒ
n ）が大きくなると、定電流の開始する電圧が大きくな
ることは、図６で見た通りである。従って実際的な直列
抵抗を、最大１ＭΩと考えれば、ｘは８μｍ以上でなけ
ればならない。換言すれば、ｘの大きさとしては、エピ
タキシャル層の厚さの１／６以上とすべきことがわか
る。
寸法依存性を示す特性図である。横軸は、環状のｐ- ウ
ェル領域の内側のｎ- ドリフト層を長方形とみなしたと
き、その短軸の長さｘ、縦軸は直列抵抗である。エピタ
キシャル層の比抵抗を２５Ωｃｍ、厚さを４０μｍとし
た場合である。ｘを大きくするに従って、直列抵抗（Ｒ
j ＋Ｒn ）は急速に低下している。直列抵抗（Ｒj ＋Ｒ
n ）が大きくなると、定電流の開始する電圧が大きくな
ることは、図６で見た通りである。従って実際的な直列
抵抗を、最大１ＭΩと考えれば、ｘは８μｍ以上でなけ
ればならない。換言すれば、ｘの大きさとしては、エピ
タキシャル層の厚さの１／６以上とすべきことがわか
る。
【００４８】図８は、高耐圧定電流素子の耐圧の、電流
密度依存性を示す特性図である。横軸は、ゲート電極の
下方を電流が流れるとみなしたときの電流密度を出力段
ＩＧＢＴの電流密度で規格化した値、縦軸は耐圧、パラ
メータはｎ- ドリフト層となるエピタキシャル層の比抵
抗と厚さである。出力段ＩＧＢＴの電流密度は８５Ａ／
ｃｍ2 である。
密度依存性を示す特性図である。横軸は、ゲート電極の
下方を電流が流れるとみなしたときの電流密度を出力段
ＩＧＢＴの電流密度で規格化した値、縦軸は耐圧、パラ
メータはｎ- ドリフト層となるエピタキシャル層の比抵
抗と厚さである。出力段ＩＧＢＴの電流密度は８５Ａ／
ｃｍ2 である。
【００４９】例えば、エピタキシャル層の比抵抗を２５
Ωｃｍ、厚さを４０μｍとしたとき、電流密度が出力段
ＩＧＢＴと同じ８５Ａ／ｃｍ2 以下であれば、約６００
Ｖの耐圧を示すが、それより電流密度を大きくすると、
耐圧は、急速に低下し、二倍以上では、約１００Ｖにな
ってしまっている。これは、電流密度が大きくなると、
ｎ- デプレッション領域およびｐ- ウェル領域内に電位
差を生じ、ｐｎｐｎの寄生サイリスタがラッチアップす
るためである。比抵抗を４０Ωｃｍ、厚さを６０μｍと
した場合も同様の傾向を示した。従って、電流密度の大
きさとしては、出力段ＩＧＢＴの値の概ね２倍以下とす
べきことがわかる。
Ωｃｍ、厚さを４０μｍとしたとき、電流密度が出力段
ＩＧＢＴと同じ８５Ａ／ｃｍ2 以下であれば、約６００
Ｖの耐圧を示すが、それより電流密度を大きくすると、
耐圧は、急速に低下し、二倍以上では、約１００Ｖにな
ってしまっている。これは、電流密度が大きくなると、
ｎ- デプレッション領域およびｐ- ウェル領域内に電位
差を生じ、ｐｎｐｎの寄生サイリスタがラッチアップす
るためである。比抵抗を４０Ωｃｍ、厚さを６０μｍと
した場合も同様の傾向を示した。従って、電流密度の大
きさとしては、出力段ＩＧＢＴの値の概ね２倍以下とす
べきことがわかる。
【００５０】定電流素子としてのデプレッションＩＧＢ
Ｔの設計については、これらの点も考慮すべきである。
図１０（ａ）ないし（ｄ）は、定電流素子の変形例の平
面図である。図１０（ａ）は、図３（ａ）の変形であ
る。このようにｐ- ウェル領域４３３は必ずしも閉じた
環状でなければならない訳ではなく、一部に狭い隙間が
空いていても良い。図１０（ｂ）は、ｐ- ウェル領域４
３３内に二つのｎ+ エミッタ領域４３５を形成し、それ
らをｎ- デプレッション領域４３４で結んだもの、図１
０（ｃ）はｐ- ウェル領域４３３内に四つのｎ+ エミッ
タ領域４３５を形成し、それらをｎ - デプレッション領
域４３４で十字型に結んだもの、図１０（ｄ）は、ｐ-
ウェル領域４３３を円形にし、環状のｎ+ エミッタ領域
４３５を形成し、その内側をｎ- デプレッション領域４
３４としたものである。他にも種々の変形が考えられ
る。
Ｔの設計については、これらの点も考慮すべきである。
図１０（ａ）ないし（ｄ）は、定電流素子の変形例の平
面図である。図１０（ａ）は、図３（ａ）の変形であ
る。このようにｐ- ウェル領域４３３は必ずしも閉じた
環状でなければならない訳ではなく、一部に狭い隙間が
空いていても良い。図１０（ｂ）は、ｐ- ウェル領域４
３３内に二つのｎ+ エミッタ領域４３５を形成し、それ
らをｎ- デプレッション領域４３４で結んだもの、図１
０（ｃ）はｐ- ウェル領域４３３内に四つのｎ+ エミッ
タ領域４３５を形成し、それらをｎ - デプレッション領
域４３４で十字型に結んだもの、図１０（ｄ）は、ｐ-
ウェル領域４３３を円形にし、環状のｎ+ エミッタ領域
４３５を形成し、その内側をｎ- デプレッション領域４
３４としたものである。他にも種々の変形が考えられ
る。
【００５１】図１１は、デプレッションＩＧＢＴと周り
との関係を示す概念的な断面図である。図１に示したよ
うにｐ- ウェル領域４３３とｐ- 分離領域４４３とに挟
まれたｎ- ドリフト層４２３の表面上には分離ゲート酸
化膜４４７を介して分離ゲート電極層４４８が設けら
れ、その分離ゲート電極層４４８にもエミッタ電極４４
１が接触している。従って、エミッタ電極４４１を周囲
のｐ- 分離領域４４３より高い電位とすれば、分離ゲー
ト電極層４４８の下方のｎ- ドリフト層４２３の表面層
に電子が誘起されることになり、ｐ- ウェル領域４３３
と周囲のｐ- 分離領域４４３間に反転層が形成されて導
通してしまうのを防止する効果がある。 〔実施例２〕図１２は、本発明にかかるデプレッション
ＭＯＳ半導体素子を集積した別のＭＯＳパワーＩＣの構
成を示す回路図である。出力段ＩＧＢＴ５０３のコレク
タ（ｃm ）はＣ端子に、エミッタ（ｅm ）はＥ端子に接
続されている。Ｃ端子とＥ端子との間には、出力段ＩＧ
ＢＴ５０３と並列に、センスコレクタ（ｃS ）をＣ端子
に接続したセンスＩＧＢＴ５１４とセンス抵抗ＲS とが
直列に接続されている。出力段ＩＧＢＴ５０３の主ゲー
ト（ｇm ）とＧ端子間にゲート抵抗（ＲG1、Ｒ G2）が接
続され、センスＩＧＢＴ５１４のゲート（ｇs ）はＧ端
子に接続されている。センス抵抗ＲS に於ける電圧降下
ＶS から センスＩＧＢＴ５１４の、更に出力段ＩＧＢ
Ｔ５０３の電流を検知できるＭＯＳパワーＩＣである。
出力段ＩＧＢＴ５０３のコレクタ（ｃm ）とデプレッシ
ョンＩＧＢＴ５０８のコレクタ（ｃd ）とを共通に接続
したＣ端子とゲート抵抗（ＲG1、ＲG2）の中間点との間
にデプレッションＩＧＢＴ５０８と抵抗（ＲCG）とが直
列に接続されている。Ｃ端子は、図示されない誘導性負
荷に接続される。抵抗（ＲCG）は定電流領域の開始電圧
を決定する作用を持ち、例えば数１０ｋΩと大きい。
との関係を示す概念的な断面図である。図１に示したよ
うにｐ- ウェル領域４３３とｐ- 分離領域４４３とに挟
まれたｎ- ドリフト層４２３の表面上には分離ゲート酸
化膜４４７を介して分離ゲート電極層４４８が設けら
れ、その分離ゲート電極層４４８にもエミッタ電極４４
１が接触している。従って、エミッタ電極４４１を周囲
のｐ- 分離領域４４３より高い電位とすれば、分離ゲー
ト電極層４４８の下方のｎ- ドリフト層４２３の表面層
に電子が誘起されることになり、ｐ- ウェル領域４３３
と周囲のｐ- 分離領域４４３間に反転層が形成されて導
通してしまうのを防止する効果がある。 〔実施例２〕図１２は、本発明にかかるデプレッション
ＭＯＳ半導体素子を集積した別のＭＯＳパワーＩＣの構
成を示す回路図である。出力段ＩＧＢＴ５０３のコレク
タ（ｃm ）はＣ端子に、エミッタ（ｅm ）はＥ端子に接
続されている。Ｃ端子とＥ端子との間には、出力段ＩＧ
ＢＴ５０３と並列に、センスコレクタ（ｃS ）をＣ端子
に接続したセンスＩＧＢＴ５１４とセンス抵抗ＲS とが
直列に接続されている。出力段ＩＧＢＴ５０３の主ゲー
ト（ｇm ）とＧ端子間にゲート抵抗（ＲG1、Ｒ G2）が接
続され、センスＩＧＢＴ５１４のゲート（ｇs ）はＧ端
子に接続されている。センス抵抗ＲS に於ける電圧降下
ＶS から センスＩＧＢＴ５１４の、更に出力段ＩＧＢ
Ｔ５０３の電流を検知できるＭＯＳパワーＩＣである。
出力段ＩＧＢＴ５０３のコレクタ（ｃm ）とデプレッシ
ョンＩＧＢＴ５０８のコレクタ（ｃd ）とを共通に接続
したＣ端子とゲート抵抗（ＲG1、ＲG2）の中間点との間
にデプレッションＩＧＢＴ５０８と抵抗（ＲCG）とが直
列に接続されている。Ｃ端子は、図示されない誘導性負
荷に接続される。抵抗（ＲCG）は定電流領域の開始電圧
を決定する作用を持ち、例えば数１０ｋΩと大きい。
【００５２】デプレッションＩＧＢＴ５０８は、実施例
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、ゲート抵抗（ＲG1、ＲG2）によ
って、センスＩＧＢＴ５１４のゲート（ｇs ）と出力段
ＩＧＢＴ５０３の主ゲート（ｇ m ）とが分離される。更
に、抵抗（ＲCG）は数１０ｋΩと大きいので、デプレッ
ションＩＧＢＴ５０８の電流電圧特性は、電圧とともに
電流が増加する不飽和領域である。そのため、Ｃ端子の
電位が高くなると、それだけ電流が増し、ゲート抵抗
（ＲG2）における電位差によって出力段ＩＧＢＴ５０３
の主ゲート（ｇm ）の電位が高められる。すなわち、Ｃ
端子の電位がフィードバックされて、図２１のような特
性となる。なお、抵抗ＲCGは、ゲート抵抗ＲG2の大きさ
に合わせて選定される。このため、場所的な制限等が無
く、抵抗抵抗ＲCGを更に大きな抵抗にできれば、ゲート
抵抗ＲG1を省略することができる。
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、ゲート抵抗（ＲG1、ＲG2）によ
って、センスＩＧＢＴ５１４のゲート（ｇs ）と出力段
ＩＧＢＴ５０３の主ゲート（ｇ m ）とが分離される。更
に、抵抗（ＲCG）は数１０ｋΩと大きいので、デプレッ
ションＩＧＢＴ５０８の電流電圧特性は、電圧とともに
電流が増加する不飽和領域である。そのため、Ｃ端子の
電位が高くなると、それだけ電流が増し、ゲート抵抗
（ＲG2）における電位差によって出力段ＩＧＢＴ５０３
の主ゲート（ｇm ）の電位が高められる。すなわち、Ｃ
端子の電位がフィードバックされて、図２１のような特
性となる。なお、抵抗ＲCGは、ゲート抵抗ＲG2の大きさ
に合わせて選定される。このため、場所的な制限等が無
く、抵抗抵抗ＲCGを更に大きな抵抗にできれば、ゲート
抵抗ＲG1を省略することができる。
【００５３】デプレッションＩＧＢＴ５０８の設計寸法
により、直列抵抗を変えられることは図９に示した通り
であるので、抵抗ＲCGは必ずしも外付け抵抗である必要
は無い。但し、図２０のような構造の抵抗とすると、寄
生サイリスタの問題を生じるので、基板とは絶縁膜で絶
縁された多結晶シリコン層からなるものとすると良い。 〔実施例３〕図１３は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第三のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ６０３のコ
レクタ（ｃm ）とコレクタ（ｃd ）を共通にしたデプレ
ッションＩＧＢＴ６０８が接続され、そのエミッタ（ｅ
d ）から抵抗ＲCGを介し、更にアノードをＣ端子側にカ
ソードを出力段ＩＧＢＴ６０３の主ゲート（ｇm ）側に
したツェナーダイオード（ＺＤ2 ）が接続されている。
デプレッションＩＧＢＴ６０８のゲート（ｇd）は制御
入力端子Ｇに接続され、Ｇ端子と出力段ＩＧＢＴ６０３
の主ゲート（ｇ m ）との間には、ゲート抵抗（ＲG ）と
アノードを出力段ＩＧＢＴ６０３の主ゲート（ｇm ）側
にしカソードをＧ端子側にしたツェナーダイオード（Ｚ
Ｄ1 ）と抵抗（Ｒz ）とが直列に接続された分枝とが並
列に接続されている。Ｇ端子とＥ端子との間には、内部
制御回路６１５が接続され、出力段ＩＧＢＴ６０３の主
ゲート（ｇm ）とＥ端子との間には、ターンオフ回路６
１６が接続されている。例えば内部制御回路６１５は、
図のようにオペアンプにより実施例２におけるセンス抵
抗ＲS の電圧降下ＶS 等に対応した信号を出力するもの
であり、ターンオフ回路６１６はＭＯＳＦＥＴにより出
力段ＩＧＢＴ６０３の主ゲート（ｇm ）の電圧を制御す
るものである。ゲート抵抗（ＲG ）は、Ｇ端子からのマ
イコンレベルの電流の流入を抑制するためであり通常数
ｋΩの抵抗が用いられる。
により、直列抵抗を変えられることは図９に示した通り
であるので、抵抗ＲCGは必ずしも外付け抵抗である必要
は無い。但し、図２０のような構造の抵抗とすると、寄
生サイリスタの問題を生じるので、基板とは絶縁膜で絶
縁された多結晶シリコン層からなるものとすると良い。 〔実施例３〕図１３は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第三のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ６０３のコ
レクタ（ｃm ）とコレクタ（ｃd ）を共通にしたデプレ
ッションＩＧＢＴ６０８が接続され、そのエミッタ（ｅ
d ）から抵抗ＲCGを介し、更にアノードをＣ端子側にカ
ソードを出力段ＩＧＢＴ６０３の主ゲート（ｇm ）側に
したツェナーダイオード（ＺＤ2 ）が接続されている。
デプレッションＩＧＢＴ６０８のゲート（ｇd）は制御
入力端子Ｇに接続され、Ｇ端子と出力段ＩＧＢＴ６０３
の主ゲート（ｇ m ）との間には、ゲート抵抗（ＲG ）と
アノードを出力段ＩＧＢＴ６０３の主ゲート（ｇm ）側
にしカソードをＧ端子側にしたツェナーダイオード（Ｚ
Ｄ1 ）と抵抗（Ｒz ）とが直列に接続された分枝とが並
列に接続されている。Ｇ端子とＥ端子との間には、内部
制御回路６１５が接続され、出力段ＩＧＢＴ６０３の主
ゲート（ｇm ）とＥ端子との間には、ターンオフ回路６
１６が接続されている。例えば内部制御回路６１５は、
図のようにオペアンプにより実施例２におけるセンス抵
抗ＲS の電圧降下ＶS 等に対応した信号を出力するもの
であり、ターンオフ回路６１６はＭＯＳＦＥＴにより出
力段ＩＧＢＴ６０３の主ゲート（ｇm ）の電圧を制御す
るものである。ゲート抵抗（ＲG ）は、Ｇ端子からのマ
イコンレベルの電流の流入を抑制するためであり通常数
ｋΩの抵抗が用いられる。
【００５４】デプレッションＩＧＢＴ６０８は、実施例
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、出力段ＩＧＢＴ６０３は、ほぼ
Ｃ端子の電位でトリガされるので、デプレッションＩＧ
ＢＴ６０８が無い場合に比べ、ターンオン時間は、約一
桁短縮される。
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、出力段ＩＧＢＴ６０３は、ほぼ
Ｃ端子の電位でトリガされるので、デプレッションＩＧ
ＢＴ６０８が無い場合に比べ、ターンオン時間は、約一
桁短縮される。
【００５５】デプレッションＩＧＢＴ６０８のエミッタ
（ｅd ）に接続されたツェナーダイオード（ＺＤ2 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の漏れ電流防止のためであり、他の手段等により漏れ電
流が防止されている場合には、接続しなくても良い。デ
プレッションＩＧＢＴ６０８のエミッタ（ｅd ）に接続
された抵抗（ＲcG）は、ターンオン速度の調節のためで
あり、必ずしも接続しなくても良い。
（ｅd ）に接続されたツェナーダイオード（ＺＤ2 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の漏れ電流防止のためであり、他の手段等により漏れ電
流が防止されている場合には、接続しなくても良い。デ
プレッションＩＧＢＴ６０８のエミッタ（ｅd ）に接続
された抵抗（ＲcG）は、ターンオン速度の調節のためで
あり、必ずしも接続しなくても良い。
【００５６】Ｇ端子と出力段ＩＧＢＴ６０３の主ゲート
（ｇm ）との間の抵抗（ＲG ）と並列に接続されたツェ
ナーダイオード（ＺＤ1 ）は、出力段ＩＧＢＴ６０３の
ターンオフ時のゲートからの電荷排出を容易にし、ター
ンオフ時間を約一桁早める効果を有する。更に、そのツ
ェナーダイオード（ＺＤ1 ）と直列に接続された抵抗
（Ｒz ）は、ターンオフ速度の調節のためであり、省か
れる場合もある。
（ｇm ）との間の抵抗（ＲG ）と並列に接続されたツェ
ナーダイオード（ＺＤ1 ）は、出力段ＩＧＢＴ６０３の
ターンオフ時のゲートからの電荷排出を容易にし、ター
ンオフ時間を約一桁早める効果を有する。更に、そのツ
ェナーダイオード（ＺＤ1 ）と直列に接続された抵抗
（Ｒz ）は、ターンオフ速度の調節のためであり、省か
れる場合もある。
【００５７】図１４は、デプレッションタイプのＭＯＳ
ＦＥＴを集積した図１２のＭＯＳパワーＩＣの部分断面
図である。図の右側部分は、出力段ＩＧＢＴ６０３であ
る。図１４の左側部には、ｎ- ドリフト層６２３の表面
層に形成されたｐ- ウェル領域６３３の中および上にデ
プレッションＩＧＢＴ６０８が形成されている。実施例
１、２のデプレッションＩＧＢＴでは、エミッタ
（ｅd ）とゲート（ｇd ）とが接続されており、自己励
起されていたのに対し、このデプレッションＩＧＢＴ６
０８は、ゲート（ｇd ）が独立しており、Ｇ端子に接続
されている点が異なっている。すなわち、ｐ- ウェル領
域６３３の表面層に選択的にｎ+ エミッタ領域６３５が
形成されており、そのｎ+ エミッタ領域６３５から、ｎ
- ドリフト層６２３の表面露出部にかけてｐ- ウェル領
域６３３の表面層にｎ- デプレッション領域６３４が形
成され、そのｎ- デプレッション領域６３４の表面上に
ゲート酸化膜６３７を介して多結晶シリコンからなるゲ
ート電極層６３８が設けられているのは前の例と同じで
あるが、ｎ+ エミッタ領域６３５とｐ- ウェル領域６３
３に共通に接触して設けられたエミッタ電極６４１と、
ゲート電極層６３８に接触して設けられたゲート電極６
３８ａとは接続していない。
ＦＥＴを集積した図１２のＭＯＳパワーＩＣの部分断面
図である。図の右側部分は、出力段ＩＧＢＴ６０３であ
る。図１４の左側部には、ｎ- ドリフト層６２３の表面
層に形成されたｐ- ウェル領域６３３の中および上にデ
プレッションＩＧＢＴ６０８が形成されている。実施例
１、２のデプレッションＩＧＢＴでは、エミッタ
（ｅd ）とゲート（ｇd ）とが接続されており、自己励
起されていたのに対し、このデプレッションＩＧＢＴ６
０８は、ゲート（ｇd ）が独立しており、Ｇ端子に接続
されている点が異なっている。すなわち、ｐ- ウェル領
域６３３の表面層に選択的にｎ+ エミッタ領域６３５が
形成されており、そのｎ+ エミッタ領域６３５から、ｎ
- ドリフト層６２３の表面露出部にかけてｐ- ウェル領
域６３３の表面層にｎ- デプレッション領域６３４が形
成され、そのｎ- デプレッション領域６３４の表面上に
ゲート酸化膜６３７を介して多結晶シリコンからなるゲ
ート電極層６３８が設けられているのは前の例と同じで
あるが、ｎ+ エミッタ領域６３５とｐ- ウェル領域６３
３に共通に接触して設けられたエミッタ電極６４１と、
ゲート電極層６３８に接触して設けられたゲート電極６
３８ａとは接続していない。
【００５８】図１４の中央部には、デプレッションＩＧ
ＢＴ６０８と出力段ＩＧＢＴ６０３との間のｎ- ドリフ
ト層６２３の表面層にｐ- 分離領域６４３およびｐ+ 分
離領域６４６が形成されており、ｐ- 分離領域６４３の
表面上に主エミッタ電極６３１が接触している。このｐ
- 分離領域６４３上には厚いフィールド酸化膜６４４が
覆っており、その厚いフィールド酸化膜６４４の上に多
結晶シリコンからなるツェナーダイオード６５０が形成
されている。６５１はツェナーダイオード６５０のアノ
ード電極、６５２はカソード電極である。
ＢＴ６０８と出力段ＩＧＢＴ６０３との間のｎ- ドリフ
ト層６２３の表面層にｐ- 分離領域６４３およびｐ+ 分
離領域６４６が形成されており、ｐ- 分離領域６４３の
表面上に主エミッタ電極６３１が接触している。このｐ
- 分離領域６４３上には厚いフィールド酸化膜６４４が
覆っており、その厚いフィールド酸化膜６４４の上に多
結晶シリコンからなるツェナーダイオード６５０が形成
されている。６５１はツェナーダイオード６５０のアノ
ード電極、６５２はカソード電極である。
【００５９】ｐ- ウェル領域６３３とｐ- 分離領域６４
３とに挟まれたｎ- ドリフト層６２３の表面上には分離
ゲート酸化膜６４７を介して分離ゲート電極層６４８が
設けられ、その分離ゲート電極層６４８にもエミッタ電
極６４１が接触しているのは、前の例と同じである。図
１３のツェナーダイオード（ＺＤ2 ）を、図１４のよう
にフィールド酸化膜６４４上に堆積された多結晶シリコ
ン層からなるものとすることによって、図２０に示した
ようにツェナーダイオードをシリコン基板に集積した場
合に懸念される寄生サイリスタの動作が起こり得ず、半
導体装置の動作が確実となる。
３とに挟まれたｎ- ドリフト層６２３の表面上には分離
ゲート酸化膜６４７を介して分離ゲート電極層６４８が
設けられ、その分離ゲート電極層６４８にもエミッタ電
極６４１が接触しているのは、前の例と同じである。図
１３のツェナーダイオード（ＺＤ2 ）を、図１４のよう
にフィールド酸化膜６４４上に堆積された多結晶シリコ
ン層からなるものとすることによって、図２０に示した
ようにツェナーダイオードをシリコン基板に集積した場
合に懸念される寄生サイリスタの動作が起こり得ず、半
導体装置の動作が確実となる。
【００６０】図１３の抵抗（ＲCG）についても、図１４
のようにフィールド酸化膜６４４上に堆積された多結晶
シリコン層からなるものとすることによって、抵抗をシ
リコン基板に集積した場合に懸念される寄生サイリスタ
の動作が起こり得ず、半導体装置の動作が確実となる。
図１３のツェナーダイオード（ＺＤ1 ）および抵抗（Ｒ
G 、Ｒz ）についても、図１４のようにフィールド酸化
膜６４４上に堆積された多結晶シリコン層からなるもの
とすることによって、同様に寄生サイリスタの可能性を
免れることができる。 ［実施例４〕図１５は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第四のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ７０３のコ
レクタとコレクタを共通にしたデプレッションＩＧＢＴ
７０８が接続され、そのエミッタ（ｅd ）からアノード
をＣ端子側にカソードを内部制御回路７１５の電源端子
ＶDD側にしてツェナーダイオード（ＺＤ4 ）が接続され
ている。デプレッションＩＧＢＴ７０８のゲート
（ｇd ）は、そのエミッタ（ｅd ）に短絡され、自己励
起型となっている。制御入力端子Ｇと出力段ＩＧＢＴ７
０３の主ゲート（ｇm）との間には、ゲート抵抗ＲG が
接続され、出力段ＩＧＢＴ７０３の主ゲート（ｇm ）電
極とＥ端子との間には、ターンオフ回路７１６が接続さ
れている。Ｇ端子と内部制御回路７１５の電源端子（Ｖ
DD）との間に、アノードをＧ端子側にカソードをＶDD側
にしてツェナーダイオード（ＺＤ3 ）が接続されてい
る。例えば内部制御回路７１５は、図のようにオペアン
プにより実施例２におけるセンス抵抗ＲS の電圧降下Ｖ
S 等に対応した信号を出力するものであり、ターンオフ
回路７１６はＭＯＳＦＥＴにより出力段ＩＧＢＴ７０３
の主ゲート（ｇm ）の電圧を制御するものである。
のようにフィールド酸化膜６４４上に堆積された多結晶
シリコン層からなるものとすることによって、抵抗をシ
リコン基板に集積した場合に懸念される寄生サイリスタ
の動作が起こり得ず、半導体装置の動作が確実となる。
図１３のツェナーダイオード（ＺＤ1 ）および抵抗（Ｒ
G 、Ｒz ）についても、図１４のようにフィールド酸化
膜６４４上に堆積された多結晶シリコン層からなるもの
とすることによって、同様に寄生サイリスタの可能性を
免れることができる。 ［実施例４〕図１５は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第四のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ７０３のコ
レクタとコレクタを共通にしたデプレッションＩＧＢＴ
７０８が接続され、そのエミッタ（ｅd ）からアノード
をＣ端子側にカソードを内部制御回路７１５の電源端子
ＶDD側にしてツェナーダイオード（ＺＤ4 ）が接続され
ている。デプレッションＩＧＢＴ７０８のゲート
（ｇd ）は、そのエミッタ（ｅd ）に短絡され、自己励
起型となっている。制御入力端子Ｇと出力段ＩＧＢＴ７
０３の主ゲート（ｇm）との間には、ゲート抵抗ＲG が
接続され、出力段ＩＧＢＴ７０３の主ゲート（ｇm ）電
極とＥ端子との間には、ターンオフ回路７１６が接続さ
れている。Ｇ端子と内部制御回路７１５の電源端子（Ｖ
DD）との間に、アノードをＧ端子側にカソードをＶDD側
にしてツェナーダイオード（ＺＤ3 ）が接続されてい
る。例えば内部制御回路７１５は、図のようにオペアン
プにより実施例２におけるセンス抵抗ＲS の電圧降下Ｖ
S 等に対応した信号を出力するものであり、ターンオフ
回路７１６はＭＯＳＦＥＴにより出力段ＩＧＢＴ７０３
の主ゲート（ｇm ）の電圧を制御するものである。
【００６１】デプレッションＩＧＢＴ７０８は、実施例
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、内部制御回路７１５は常にＣ端
子から電源を供給されるので、別に電源を持たなくても
良く、回路が簡単化でき、損失も低減できる。また、Ｇ
端子の電位が低い場合でも、内部制御回路７１５を駆動
できる利点もある。
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、内部制御回路７１５は常にＣ端
子から電源を供給されるので、別に電源を持たなくても
良く、回路が簡単化でき、損失も低減できる。また、Ｇ
端子の電位が低い場合でも、内部制御回路７１５を駆動
できる利点もある。
【００６２】デプレッションＩＧＢＴ７０８のエミッタ
（ｅd ）に接続されたツェナーダイオード（ＺＤ4 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の漏れ電流防止のためであり、他の手段等により漏れ電
流が防止されている場合には、接続しなくても良い。図
１５のツェナーダイオード（ＺＤ4 ）を、図１４の例と
同様にフィールド酸化膜上に堆積された多結晶シリコン
層からなるものとすることによって、ツェナーダイオー
ドをシリコン基板に集積した場合に懸念される寄生サイ
リスタの動作を免れることができ、半導体装置の動作が
確実となる。
（ｅd ）に接続されたツェナーダイオード（ＺＤ4 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の漏れ電流防止のためであり、他の手段等により漏れ電
流が防止されている場合には、接続しなくても良い。図
１５のツェナーダイオード（ＺＤ4 ）を、図１４の例と
同様にフィールド酸化膜上に堆積された多結晶シリコン
層からなるものとすることによって、ツェナーダイオー
ドをシリコン基板に集積した場合に懸念される寄生サイ
リスタの動作を免れることができ、半導体装置の動作が
確実となる。
【００６３】Ｇ端子と内部制御回路７１５の電源端子
（ＶDD）との間に接続されたツェナーダイオード（ＺＤ
3 ）は、Ｃ端子の電位が、Ｇ端子の電位より高くなった
場合の寄生電流防止のためであり、他の手段等により寄
生電流が防止されている場合には、省略できる。このツ
ェナーダイオード（ＺＤ3 ）についても、フィールド酸
化膜上に堆積された多結晶シリコン層からなるものとす
ることによって、ツェナーダイオードや抵抗をシリコン
基板に集積した場合に懸念される寄生サイリスタの動作
が起こり得ず、半導体装置の動作が確実となる。 ［実施例５〕図１６は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第五のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ８０３のコ
レクタ（ｃm ）とコレクタ（ｃd ）を共通にしたデプレ
ッションＩＧＢＴ８０８が接続され、そのエミッタ（ｅ
d ）からアノードをＣ端子側にカソードを内部制御回路
８１５の基板電圧検出端子（Ｖk ）側にしてツェナーダ
イオード（ＺＤ5 ）が接続されている。Ｇ端子とＥ端子
との間には、内部制御回路８１５が接続され、出力段Ｉ
ＧＢＴ８０３の主ゲート（ｇm ）とＥ端子との間には、
ターンオフ回路８１６が接続されている。デプレッショ
ンＩＧＢＴ８０８のゲート（ｇd ）は、そのエミッタ
（ｅd ）電極に短絡され、自己励起型となっている。Ｇ
端子と出力段ＩＧＢＴ８０３の主ゲート（ｇm ）との間
には、ゲート抵抗（ＲG ）が接続されている。この例で
は例えば内部制御回路８１５は、図のように基準電圧を
もつコンパレータである。
（ＶDD）との間に接続されたツェナーダイオード（ＺＤ
3 ）は、Ｃ端子の電位が、Ｇ端子の電位より高くなった
場合の寄生電流防止のためであり、他の手段等により寄
生電流が防止されている場合には、省略できる。このツ
ェナーダイオード（ＺＤ3 ）についても、フィールド酸
化膜上に堆積された多結晶シリコン層からなるものとす
ることによって、ツェナーダイオードや抵抗をシリコン
基板に集積した場合に懸念される寄生サイリスタの動作
が起こり得ず、半導体装置の動作が確実となる。 ［実施例５〕図１６は、本発明にかかるデプレッション
型ＭＯＳ半導体素子を集積した第五のＭＯＳパワーＩＣ
の構成を示す回路図である。出力段ＩＧＢＴ８０３のコ
レクタ（ｃm ）とコレクタ（ｃd ）を共通にしたデプレ
ッションＩＧＢＴ８０８が接続され、そのエミッタ（ｅ
d ）からアノードをＣ端子側にカソードを内部制御回路
８１５の基板電圧検出端子（Ｖk ）側にしてツェナーダ
イオード（ＺＤ5 ）が接続されている。Ｇ端子とＥ端子
との間には、内部制御回路８１５が接続され、出力段Ｉ
ＧＢＴ８０３の主ゲート（ｇm ）とＥ端子との間には、
ターンオフ回路８１６が接続されている。デプレッショ
ンＩＧＢＴ８０８のゲート（ｇd ）は、そのエミッタ
（ｅd ）電極に短絡され、自己励起型となっている。Ｇ
端子と出力段ＩＧＢＴ８０３の主ゲート（ｇm ）との間
には、ゲート抵抗（ＲG ）が接続されている。この例で
は例えば内部制御回路８１５は、図のように基準電圧を
もつコンパレータである。
【００６４】デプレッションＩＧＢＴ８０８は、実施例
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このような回路
とすれば、内部制御回路８１５において基準電圧と比較
することにより、基板電位を検出することができる。従
来、基板電位の検出方法としては、Ｃ端子の電位を二つ
の抵抗の分枝や、抵抗とツェナーダイオードの分枝によ
り供給していた。しかしそのような方法では、抵抗に常
に電流が流れることになる。特に半導体基板に抵抗を集
積する場合、数１００ｋΩ程度が上限であり、例えばＣ
端子の電圧が１０００Ｖとすると、数ｍＡの電流が流れ
続けて損失となっていた。本実施例の回路とすることに
より、そのようなものは不要になり、損失が低減でき
る。
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このような回路
とすれば、内部制御回路８１５において基準電圧と比較
することにより、基板電位を検出することができる。従
来、基板電位の検出方法としては、Ｃ端子の電位を二つ
の抵抗の分枝や、抵抗とツェナーダイオードの分枝によ
り供給していた。しかしそのような方法では、抵抗に常
に電流が流れることになる。特に半導体基板に抵抗を集
積する場合、数１００ｋΩ程度が上限であり、例えばＣ
端子の電圧が１０００Ｖとすると、数ｍＡの電流が流れ
続けて損失となっていた。本実施例の回路とすることに
より、そのようなものは不要になり、損失が低減でき
る。
【００６５】デプレッションＩＧＢＴ８０８のエミッタ
（ｅd ）に接続されたツェナーダイオード（ＺＤ5 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の寄生電流防止のためであり、他の手段等により寄生電
流が防止されている場合には、接続しなくても良い。図
１６のツェナーダイオード（ＺＤ5 ）を、図１４の例の
ようにフィールド酸化膜上に堆積された多結晶シリコン
層からなるものとすることによって、ツェナーダイオー
ドをシリコン基板に集積した場合に懸念される寄生サイ
リスタの動作を免れることができ、ＭＯＳパワーＩＣの
動作が確実となる。
（ｅd ）に接続されたツェナーダイオード（ＺＤ5 ）
は、Ｇ端子の電位が、Ｃ端子の電位より高くなった場合
の寄生電流防止のためであり、他の手段等により寄生電
流が防止されている場合には、接続しなくても良い。図
１６のツェナーダイオード（ＺＤ5 ）を、図１４の例の
ようにフィールド酸化膜上に堆積された多結晶シリコン
層からなるものとすることによって、ツェナーダイオー
ドをシリコン基板に集積した場合に懸念される寄生サイ
リスタの動作を免れることができ、ＭＯＳパワーＩＣの
動作が確実となる。
【００６６】［実施例６］これまでの実施例において
は、出力段のＭＯＳ半導体素子およびデプレッション型
ＭＯＳ半導体素子がいずれもＩＧＢＴである例を挙げた
が、本発明の本質は、ＭＯＳ半導体素子がＩＧＢＴであ
ることに限定されるものではない。ＭＯＳ半導体素子と
しては、他にＭＯＳＦＥＴやＭＯＳサイリスタ等ＭＯＳ
構造のゲートを有する半導体素子とすることができる。
は、出力段のＭＯＳ半導体素子およびデプレッション型
ＭＯＳ半導体素子がいずれもＩＧＢＴである例を挙げた
が、本発明の本質は、ＭＯＳ半導体素子がＩＧＢＴであ
ることに限定されるものではない。ＭＯＳ半導体素子と
しては、他にＭＯＳＦＥＴやＭＯＳサイリスタ等ＭＯＳ
構造のゲートを有する半導体素子とすることができる。
【００６７】図１７は、本発明にかかるデプレッション
型ＭＯＳ半導体素子としてデプレッション型ＭＯＳＦＥ
Ｔを集積したＭＯＳパワーＩＣの構成を示す回路図であ
る。出力段半導体素子もＭＯＳＦＥＴとなっている。こ
こでは、これまでの例との比較を容易にするために、Ｍ
ＯＳＦＥＴのドレインをコレクタ、ソースをエミッタと
呼ぶことにする。出力段ＭＯＳＦＥＴ９０３のコレクタ
（ｃm ）はＣ端子に、ソース（ｅm ）はＥ端子に接続さ
れている。Ｃ端子とＥ端子との間には、出力段ＭＯＳＦ
ＥＴ９０３と並列に、センスコレクタ（ｃS ）をＣ端子
に接続したセンスＭＯＳＦＥＴ９１４とセンス抵抗ＲS
とが直列に接続されている。出力段ＭＯＳＦＥＴ９０３
の主ゲート（ｇm ）とＧ端子間にゲート抵抗（ＲG1、Ｒ
G2）が接続され、センスＭＯＳＦＥＴ９１４のゲート
（ｇs ）はＧ端子に接続されている。センス抵抗ＲS に
於ける電圧降下ＶS から センスＭＯＳＦＥＴ９１４
の、更に出力段ＭＯＳＦＥＴ９０３の電流を検知できる
ＭＯＳパワーＩＣである。出力段ＭＯＳＦＥＴ９０３の
コレクタ（ｃm ）とデプレッションＭＯＳＦＥＴ９０８
のコレクタ（ｃd ）とを共通に接続したＣ端子とゲート
抵抗（ＲG1、ＲG2）の中間点との間にデプレッションＭ
ＯＳＦＥＴ９０８と抵抗（ＲCG）とが直列に接続されて
いる。Ｃ端子は、図示されない誘導性負荷に接続され
る。抵抗（ＲCG）はデプレッションＭＯＳＦＥＴ９０８
の定電流領域の開始電圧を決定する作用を持ち、例えば
数１０ｋΩと大きい。
型ＭＯＳ半導体素子としてデプレッション型ＭＯＳＦＥ
Ｔを集積したＭＯＳパワーＩＣの構成を示す回路図であ
る。出力段半導体素子もＭＯＳＦＥＴとなっている。こ
こでは、これまでの例との比較を容易にするために、Ｍ
ＯＳＦＥＴのドレインをコレクタ、ソースをエミッタと
呼ぶことにする。出力段ＭＯＳＦＥＴ９０３のコレクタ
（ｃm ）はＣ端子に、ソース（ｅm ）はＥ端子に接続さ
れている。Ｃ端子とＥ端子との間には、出力段ＭＯＳＦ
ＥＴ９０３と並列に、センスコレクタ（ｃS ）をＣ端子
に接続したセンスＭＯＳＦＥＴ９１４とセンス抵抗ＲS
とが直列に接続されている。出力段ＭＯＳＦＥＴ９０３
の主ゲート（ｇm ）とＧ端子間にゲート抵抗（ＲG1、Ｒ
G2）が接続され、センスＭＯＳＦＥＴ９１４のゲート
（ｇs ）はＧ端子に接続されている。センス抵抗ＲS に
於ける電圧降下ＶS から センスＭＯＳＦＥＴ９１４
の、更に出力段ＭＯＳＦＥＴ９０３の電流を検知できる
ＭＯＳパワーＩＣである。出力段ＭＯＳＦＥＴ９０３の
コレクタ（ｃm ）とデプレッションＭＯＳＦＥＴ９０８
のコレクタ（ｃd ）とを共通に接続したＣ端子とゲート
抵抗（ＲG1、ＲG2）の中間点との間にデプレッションＭ
ＯＳＦＥＴ９０８と抵抗（ＲCG）とが直列に接続されて
いる。Ｃ端子は、図示されない誘導性負荷に接続され
る。抵抗（ＲCG）はデプレッションＭＯＳＦＥＴ９０８
の定電流領域の開始電圧を決定する作用を持ち、例えば
数１０ｋΩと大きい。
【００６８】このようなＭＯＳパワーＩＣとすれば、ゲ
ート抵抗（ＲG1、ＲG2）によって、センスＭＯＳＦＥＴ
９１４のゲート（ｇs ）と出力段ＭＯＳＦＥＴ９０３の
主ゲート（ｇm ）とが分離される。更に、抵抗（ＲCG）
は数１０ｋΩと大きいので、デプレッションＭＯＳＦＥ
Ｔ９０８の電流電圧特性は、電圧とともに電流が増加す
る不飽和領域である。そのため、Ｃ端子の電位が高くな
ると、それだけ電流が増し、ゲート抵抗（ＲG2）におけ
る電位差によって出力段ＭＯＳＦＥＴ９０３の主ゲート
（ｇm ）の電位が高められる。すなわち、Ｃ端子の電位
がフィードバックされて、図２１のような特性となる。
この場合も抵抗ＲCGは、ゲート抵抗ＲG2の大きさに合わ
せて選定される。このため、場所的な制限等が無く、抵
抗抵抗Ｒ CGを更に大きな抵抗にできれば、ゲート抵抗Ｒ
G1を省略することができる。
ート抵抗（ＲG1、ＲG2）によって、センスＭＯＳＦＥＴ
９１４のゲート（ｇs ）と出力段ＭＯＳＦＥＴ９０３の
主ゲート（ｇm ）とが分離される。更に、抵抗（ＲCG）
は数１０ｋΩと大きいので、デプレッションＭＯＳＦＥ
Ｔ９０８の電流電圧特性は、電圧とともに電流が増加す
る不飽和領域である。そのため、Ｃ端子の電位が高くな
ると、それだけ電流が増し、ゲート抵抗（ＲG2）におけ
る電位差によって出力段ＭＯＳＦＥＴ９０３の主ゲート
（ｇm ）の電位が高められる。すなわち、Ｃ端子の電位
がフィードバックされて、図２１のような特性となる。
この場合も抵抗ＲCGは、ゲート抵抗ＲG2の大きさに合わ
せて選定される。このため、場所的な制限等が無く、抵
抗抵抗Ｒ CGを更に大きな抵抗にできれば、ゲート抵抗Ｒ
G1を省略することができる。
【００６９】デプレッションＭＯＳＦＥＴ９０８の設計
寸法により、直列抵抗を変えられることは図９に示した
通りであるので、抵抗ＲCGは必ずしも外付け抵抗である
必要はない。但し、図２２のような構造の抵抗とする
と、寄生トランジスタの問題が生じるので、基板とは絶
縁膜で絶縁された多結晶シリコン層からなるものとする
と良い。
寸法により、直列抵抗を変えられることは図９に示した
通りであるので、抵抗ＲCGは必ずしも外付け抵抗である
必要はない。但し、図２２のような構造の抵抗とする
と、寄生トランジスタの問題が生じるので、基板とは絶
縁膜で絶縁された多結晶シリコン層からなるものとする
と良い。
【００７０】図１８は、デプレッションタイプのＭＯＳ
ＦＥＴを集積した図１７のＭＯＳパワーＩＣの部分断面
図である。図の右側部分は、主電流の導通、遮断のスイ
ッチング作用を行う出力段ＭＯＳＦＥＴ９０３である。
図１４のＭＯＳパワーＩＣと違って、ｎドリフト層９２
３の下方にはｎ+ バッファ層９２２があり、その下面に
コレクタ電極９３２が設けられている。ｎ+ バッファ層
９２２上に積層されたｎ- ドリフト層９２３の表面層に
選択的にｐベース領域９２４および一部に拡散深さの深
いｐ+ 主ウェル領域９２６が形成されている。そのｐベ
ース領域９２４の表面層に選択的にｎ+ 主エミッタ領域
９２５が形成され、ｎ- ドリフト層９２３とｎ+ 主エミ
ッタ領域９２５に挟まれたｐベース領域９２４の表面上
に、主ゲート酸化膜９２７を介して、多結晶シリコンか
らなる主ゲート電極層９２８が設けられている。また、
ｎ+ 主エミッタ領域９２５とｐベース領域９２４の表面
に共通に接触しＥ端子に接続される主エミッタ電極９３
１が設けられている。図示されない断面において、主ゲ
ート電極層９２８に接触する主ゲート電極が設けられ
る。
ＦＥＴを集積した図１７のＭＯＳパワーＩＣの部分断面
図である。図の右側部分は、主電流の導通、遮断のスイ
ッチング作用を行う出力段ＭＯＳＦＥＴ９０３である。
図１４のＭＯＳパワーＩＣと違って、ｎドリフト層９２
３の下方にはｎ+ バッファ層９２２があり、その下面に
コレクタ電極９３２が設けられている。ｎ+ バッファ層
９２２上に積層されたｎ- ドリフト層９２３の表面層に
選択的にｐベース領域９２４および一部に拡散深さの深
いｐ+ 主ウェル領域９２６が形成されている。そのｐベ
ース領域９２４の表面層に選択的にｎ+ 主エミッタ領域
９２５が形成され、ｎ- ドリフト層９２３とｎ+ 主エミ
ッタ領域９２５に挟まれたｐベース領域９２４の表面上
に、主ゲート酸化膜９２７を介して、多結晶シリコンか
らなる主ゲート電極層９２８が設けられている。また、
ｎ+ 主エミッタ領域９２５とｐベース領域９２４の表面
に共通に接触しＥ端子に接続される主エミッタ電極９３
１が設けられている。図示されない断面において、主ゲ
ート電極層９２８に接触する主ゲート電極が設けられ
る。
【００７１】図１８の左側部には、ｎ- ドリフト層９２
３の表面層に形成されたｐ- ウェル領域９３３の中およ
び上にデプレッションＭＯＳＦＥＴ９０８が形成されて
いる。このデプレッションＭＯＳＦＥＴ９０８は、ゲー
ト（ｇd ）が独立しており、Ｇ端子に接続されている。
すなわち、ｐ- ウェル領域９３３の表面層に選択的にｎ
+ エミッタ領域９３５が形成されており、そのｎ+ エミ
ッタ領域９３５から、ｎ- ドリフト層９２３の表面露出
部にかけてｐ- ウェル領域９３３の表面層にｎ - デプレ
ッション領域９３４が形成され、そのｎ- デプレッショ
ン領域９３４の表面上にゲート酸化膜９３７を介して多
結晶シリコンからなるゲート電極層９３８が設けられて
いる。また、ｎ+ エミッタ領域９３５とｐ- ウェル領域
９３３の表面に共通に接触するエミッタ電極９４１が設
けられている。そのエミッタ電極９４１はゲート電極層
９３８に接触してゲート電極９３８ａが設けられてい
る。図ではエミッタ電極９４１とゲート電極９３８ａと
が分離されているが、図１７の回路を実現したＭＯＳパ
ワーＩＣの場合には、両者を短絡すれば良い。ｐ+ ウェ
ル領域９３６は、エミッタ電極９４１とのコンタクタ抵
抗低減と、ｐ- ウェル領域９３３のベース抵抗低減のた
めであり、出力段ＭＯＳＦＥＴ９０３のｐ+ 主ウェル領
域９２６と同時に形成してもよい。
３の表面層に形成されたｐ- ウェル領域９３３の中およ
び上にデプレッションＭＯＳＦＥＴ９０８が形成されて
いる。このデプレッションＭＯＳＦＥＴ９０８は、ゲー
ト（ｇd ）が独立しており、Ｇ端子に接続されている。
すなわち、ｐ- ウェル領域９３３の表面層に選択的にｎ
+ エミッタ領域９３５が形成されており、そのｎ+ エミ
ッタ領域９３５から、ｎ- ドリフト層９２３の表面露出
部にかけてｐ- ウェル領域９３３の表面層にｎ - デプレ
ッション領域９３４が形成され、そのｎ- デプレッショ
ン領域９３４の表面上にゲート酸化膜９３７を介して多
結晶シリコンからなるゲート電極層９３８が設けられて
いる。また、ｎ+ エミッタ領域９３５とｐ- ウェル領域
９３３の表面に共通に接触するエミッタ電極９４１が設
けられている。そのエミッタ電極９４１はゲート電極層
９３８に接触してゲート電極９３８ａが設けられてい
る。図ではエミッタ電極９４１とゲート電極９３８ａと
が分離されているが、図１７の回路を実現したＭＯＳパ
ワーＩＣの場合には、両者を短絡すれば良い。ｐ+ ウェ
ル領域９３６は、エミッタ電極９４１とのコンタクタ抵
抗低減と、ｐ- ウェル領域９３３のベース抵抗低減のた
めであり、出力段ＭＯＳＦＥＴ９０３のｐ+ 主ウェル領
域９２６と同時に形成してもよい。
【００７２】図１８の中央部には、デプレッションＭＯ
ＳＦＥＴ９０８と出力段ＭＯＳＦＥＴ９０３との間のｎ
- ドリフト層９２３の表面層にｐ- 分離領域９４３およ
び一部に拡散深さの深いｐ+ 分離ウェル領域９４６が形
成されている。ｐ- 分離領域９４３上には厚いフィール
ド酸化膜９４４が覆っているが、その表面の一部には、
主エミッタ電極９３１が接触している。
ＳＦＥＴ９０８と出力段ＭＯＳＦＥＴ９０３との間のｎ
- ドリフト層９２３の表面層にｐ- 分離領域９４３およ
び一部に拡散深さの深いｐ+ 分離ウェル領域９４６が形
成されている。ｐ- 分離領域９４３上には厚いフィール
ド酸化膜９４４が覆っているが、その表面の一部には、
主エミッタ電極９３１が接触している。
【００７３】ｐ- ウェル領域９３３とｐ- 分離領域９４
３とに挟まれたｎ- ドリフト層９２３の表面上には分離
ゲート酸化膜９４７を介して分離ゲート電極層９４８が
設けられ、その分離ゲート電極層９４８にも主エミッタ
電極９３１が接触している。エミッタ電極９４１に対し
てコレクタ電極９３２に正の電圧を印加すると、ｎ + バ
ッファ層９２２、ｎ- ドリフト層９２３、ｎ- デプレッ
ション領域９３４、ｎ+ エミッタ領域９３５を経てエミ
ッタ電極９４１に電流が流れる。ただしその電流経路の
直列抵抗としては、両側のｐ- ウェル領域９３３に挟ま
れたｎ- ドリフト層９２３での接合型ＦＥＴ類似の抵抗
（Ｒj ）およびｎ- デプレッション領域９３４の抵抗
（Ｒn ）の和がある。それらの直列抵抗および外部抵抗
を加えることにより、定電流動作の開始電圧を調節する
ことができる。ゲート電極９３８ａに負の電圧を印加す
ることによって、ゲート電極層９３８直下のｎ- デプレ
ッション領域９３４を空乏化させ、電流を停止させるこ
ともできる。更にエミッタ電極９４１に対してコレクタ
電極９３２に負の電圧を印加すると、両側のｐ- ウェル
領域９３３から広がる空乏層がつながるので、高耐圧の
デプレッションＭＯＳＦＥＴとなる。
３とに挟まれたｎ- ドリフト層９２３の表面上には分離
ゲート酸化膜９４７を介して分離ゲート電極層９４８が
設けられ、その分離ゲート電極層９４８にも主エミッタ
電極９３１が接触している。エミッタ電極９４１に対し
てコレクタ電極９３２に正の電圧を印加すると、ｎ + バ
ッファ層９２２、ｎ- ドリフト層９２３、ｎ- デプレッ
ション領域９３４、ｎ+ エミッタ領域９３５を経てエミ
ッタ電極９４１に電流が流れる。ただしその電流経路の
直列抵抗としては、両側のｐ- ウェル領域９３３に挟ま
れたｎ- ドリフト層９２３での接合型ＦＥＴ類似の抵抗
（Ｒj ）およびｎ- デプレッション領域９３４の抵抗
（Ｒn ）の和がある。それらの直列抵抗および外部抵抗
を加えることにより、定電流動作の開始電圧を調節する
ことができる。ゲート電極９３８ａに負の電圧を印加す
ることによって、ゲート電極層９３８直下のｎ- デプレ
ッション領域９３４を空乏化させ、電流を停止させるこ
ともできる。更にエミッタ電極９４１に対してコレクタ
電極９３２に負の電圧を印加すると、両側のｐ- ウェル
領域９３３から広がる空乏層がつながるので、高耐圧の
デプレッションＭＯＳＦＥＴとなる。
【００７４】デプレッションＭＯＳＦＥＴ９０８は、こ
れまでの実施例のデプレッションＩＧＢＴと同様の構造
であり、高耐圧化できる。従って、出力段ＭＯＳ半導体
素子と同等の耐圧をもつ定電流素子が、ＭＯＳパワーＩ
Ｃに容易に集積できるようになり、図１７の回路が１チ
ップで実現できる。図１７の抵抗（ＲCG）、ゲート抵抗
（ＲG1、ＲG2）、センス抵抗（ＲS ）については、図１
８のフィールド酸化膜９４４上に堆積された多結晶シリ
コン層からなるものとすることによって、抵抗をシリコ
ン基板に集積した場合に懸念される寄生サイリスタの動
作が起こり得ず、半導体装置の動作が確実となる。
れまでの実施例のデプレッションＩＧＢＴと同様の構造
であり、高耐圧化できる。従って、出力段ＭＯＳ半導体
素子と同等の耐圧をもつ定電流素子が、ＭＯＳパワーＩ
Ｃに容易に集積できるようになり、図１７の回路が１チ
ップで実現できる。図１７の抵抗（ＲCG）、ゲート抵抗
（ＲG1、ＲG2）、センス抵抗（ＲS ）については、図１
８のフィールド酸化膜９４４上に堆積された多結晶シリ
コン層からなるものとすることによって、抵抗をシリコ
ン基板に集積した場合に懸念される寄生サイリスタの動
作が起こり得ず、半導体装置の動作が確実となる。
【００７５】他の、ＭＯＳ半導体素子を集積したＭＯＳ
パワーＩＣも考えられる。
パワーＩＣも考えられる。
【００７６】
【発明の効果】以上説明したように本発明によれば、ｎ
- ドリフト層の表面層に形成されたｐ - ウェル領域と、
そのｐ- ウェル領域の表面層に形成されたｎ+ エミッタ
領域と、そのｎ+ エミッタ領域からｎ- ドリフト層の表
面層にかけてｐ- ウェル領域の表面層に形成されたｎ-
デプレッション領域と、そのｎ- デプレッション領域の
上にゲート絶縁膜を介して設けられたゲート電極層と、
ｎ+ エミッタ領域とｐ-ウェル領域との表面に共通に接
して設けられたエミッタ電極と、ｎ- ドリフト層の裏面
側に設けられたコレクタ電極とを有するデプレッション
型ＭＯＳ半導体素子とすることによって、縦型のＭＯＳ
ＦＥＴや、ｐ+ コレクタ層にコレクタ電極が接する縦型
ＩＧＢＴを含むＭＯＳパワーＩＣに集積するのに適し、
ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化が容易な定電
流素子が実現できる。
- ドリフト層の表面層に形成されたｐ - ウェル領域と、
そのｐ- ウェル領域の表面層に形成されたｎ+ エミッタ
領域と、そのｎ+ エミッタ領域からｎ- ドリフト層の表
面層にかけてｐ- ウェル領域の表面層に形成されたｎ-
デプレッション領域と、そのｎ- デプレッション領域の
上にゲート絶縁膜を介して設けられたゲート電極層と、
ｎ+ エミッタ領域とｐ-ウェル領域との表面に共通に接
して設けられたエミッタ電極と、ｎ- ドリフト層の裏面
側に設けられたコレクタ電極とを有するデプレッション
型ＭＯＳ半導体素子とすることによって、縦型のＭＯＳ
ＦＥＴや、ｐ+ コレクタ層にコレクタ電極が接する縦型
ＩＧＢＴを含むＭＯＳパワーＩＣに集積するのに適し、
ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化が容易な定電
流素子が実現できる。
【００７７】特にｐ- ウェル領域を、ｎ- デプレッショ
ン領域を囲んでほぼ環状にし、その形状や、ｎ- ドリフ
ト層の厚さ等を吟味することが、高耐圧化に重要である
ことを示した。また、そのようなデプレッション型ＭＯ
Ｓ半導体素子を集積したＭＯＳパワーＩＣとして、金属
−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力段
ＭＯＳ半導体素子と、その出力端であるコレクタ
（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続される二
つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導体素子の制
御入力電極である主ゲート（ｇm ）側に接続される制御
入力端子（Ｇ）とを持ち、制御入力端子（Ｇ）と一方の
出力端子（Ｃ）との間にデプレッション型ＭＯＳ半導体
素子と抵抗（ＲcG）とを直列接続した分枝を、デプレッ
ション型ＭＯＳ半導体素子のコレクタ（ｃd ）をＣ端子
側に接続して設けることにより、Ｃ端子の電位上昇をゲ
ート（ｇm ）側にフィードバックする回路、その他高速
ターンオン、高速ターンオフに適する回路、内部制御回
路に電源を供給する回路等が実現できることを示した。
ン領域を囲んでほぼ環状にし、その形状や、ｎ- ドリフ
ト層の厚さ等を吟味することが、高耐圧化に重要である
ことを示した。また、そのようなデプレッション型ＭＯ
Ｓ半導体素子を集積したＭＯＳパワーＩＣとして、金属
−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力段
ＭＯＳ半導体素子と、その出力端であるコレクタ
（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続される二
つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導体素子の制
御入力電極である主ゲート（ｇm ）側に接続される制御
入力端子（Ｇ）とを持ち、制御入力端子（Ｇ）と一方の
出力端子（Ｃ）との間にデプレッション型ＭＯＳ半導体
素子と抵抗（ＲcG）とを直列接続した分枝を、デプレッ
ション型ＭＯＳ半導体素子のコレクタ（ｃd ）をＣ端子
側に接続して設けることにより、Ｃ端子の電位上昇をゲ
ート（ｇm ）側にフィードバックする回路、その他高速
ターンオン、高速ターンオフに適する回路、内部制御回
路に電源を供給する回路等が実現できることを示した。
【００７８】ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化
が得られる定電流素子を集積することにより、種々の高
耐圧のＭＯＳパワーＩＣの実現に本発明の寄与するとこ
ろは大きい。
が得られる定電流素子を集積することにより、種々の高
耐圧のＭＯＳパワーＩＣの実現に本発明の寄与するとこ
ろは大きい。
【図１】本発明第一の実施例のデプレッション型ＭＯＳ
半導体素子を集積したＭＯＳパワーＩＣの部分断面図
半導体素子を集積したＭＯＳパワーＩＣの部分断面図
【図２】本発明第一の実施例のデプレッション型ＭＯＳ
半導体素子を集積したＭＯＳパワーＩＣの回路図
半導体素子を集積したＭＯＳパワーＩＣの回路図
【図３】デプレッションＩＧＢＴに関する図であり、
（ａ）はデプレッションＩＧＢＴの平面図、（ｂ）はそ
の動作を説明するための断面図、（ｃ）は電流、電圧特
性図
（ａ）はデプレッションＩＧＢＴの平面図、（ｂ）はそ
の動作を説明するための断面図、（ｃ）は電流、電圧特
性図
【図４】デプレッションＩＧＢＴに関する図であり、
（ａ）、（ｂ）はデプレッションＩＧＢＴを並置した例
の平面図
（ａ）、（ｂ）はデプレッションＩＧＢＴを並置した例
の平面図
【図５】デプレッションＩＧＢＴに関する図であり、
（ａ）、（ｂ）は試作ＭＯＳパワーＩＣのデプレッショ
ンＩＧＢＴの平面図
（ａ）、（ｂ）は試作ＭＯＳパワーＩＣのデプレッショ
ンＩＧＢＴの平面図
【図６】図５（ｂ）のデプレッションＩＧＢＴの電流、
電圧特性図
電圧特性図
【図７】デプレッションＩＧＢＴの耐圧の距離ｘ依存性
を示す特性図
を示す特性図
【図８】デプレッションＩＧＢＴの耐圧の電流密度依存
性を示す特性図
性を示す特性図
【図９】デプレッションＩＧＢＴの直列抵抗の距離ｘ依
存性を示す特性図
存性を示す特性図
【図１０】デプレッションＩＧＢＴに関する図であり、
（ａ）ないし（ｄ）はデプレッションＩＧＢＴの変形例
の平面図
（ａ）ないし（ｄ）はデプレッションＩＧＢＴの変形例
の平面図
【図１１】ｐ- ウェルの分離構造の概念図
【図１２】本発明第二の実施例のＭＯＳパワーＩＣの回
路図
路図
【図１３】本発明第三の実施例のＭＯＳパワーＩＣの回
路図
路図
【図１４】本発明第三の実施例のＭＯＳパワーＩＣの部
分断面図
分断面図
【図１５】本発明第四の実施例のＭＯＳパワーＩＣの回
路図
路図
【図１６】本発明第五の実施例のＭＯＳパワーＩＣの回
路図
路図
【図１７】本発明第六の実施例のＭＯＳパワーＩＣの回
路図
路図
【図１８】本発明第六の実施例のＭＯＳパワーＩＣの部
分断面図
分断面図
【図１９】従来の定電流素子を集積したＭＯＳパワーＩ
Ｃの回路図
Ｃの回路図
【図２０】従来のＭＯＳパワーＩＣの部分断面図
【図２１】図１９のＭＯＳパワーＩＣの出力特性図
【図２２】従来のＭＯＳパワーＩＣの部分断面図
３０３、４０３、５０３、６０３、７０３、８０３ 出
力段ＩＧＢＴ ３０４ トランジスタ ３０５、３０６、３０９、３１０ 抵抗 ３０７ 駆動回路 ３０８、９０８ 定電流素子またはデプレッシ
ョンＭＯＳＦＥＴ ４０８、５０８、６０８、７０８、８０８ デプレッシ
ョンＩＧＢＴ ３１１ コンデンサ ３１２ ツェナーダイオード ３１３ ダイオード ３２１、４２１、６２１ ｐ+ コレクタ層 ３２２、４２２、６２２、９２２ ｎ+ バッファ層 ３２３、４２３、６２３、９２３ ｎ- ドリフト層 ３２４、４２４、６２４、９２４ ｐベース領域 ３２５、４２５、６２５、９２５ ｎ+ 主エミッタ領域 ３２６、４２６、６２６、９２６ ｐ+ 主ウェル領域 ３２７、４２７、６２７、９２７ 主ゲート酸化膜 ３２８、４２８、６２８、９２８ 主ゲート電極層 ３２９、４２９、６２９、９２９ 主絶縁膜 ３３１、４３１、６３１、９３１ 主エミッタ電極 ３３２、４３２、６３２、９３２ コレクタ電極 ３３３、４３３、６３３、９３３ ｐ- ウェル領域 ３３４、４３４、６３４、９３４ ｎ- デプレッション
領域 ３３５、 ｎ+ ソース領域 ３３６ ｎ+ ドレイン領域 ３３７、４３７、６３７、９３７ ゲート酸化膜 ３３８、４３８、６３８、９３８ ゲート電極層 ３３９、４３９、６３９、９３９ 絶縁膜 ３４１ ソース電極 ３４２ ドレイン電極 ３５０ エンハンスメント型ＭＯＳＦ
ＥＴ ４３５、６３５、９３５ ｎ+ エミッタ領域 ４３６、６３６、９３６ ｐ+ ウェル ４３８ａ、６３８ａ、９３８ａ ゲート電極 ４４１、６４１、９４１ エミッタ電極 ４４３、６４３、９４３ ｐ- 分離領域 ４４４、６４４、９４４ フィールド酸化膜 ４４６、６４６、９４６ ｐ+ 分離ウェル領域 ４４７、６４７、９４７ 分離ゲート酸化膜 ４４８、６４８、９４８ 分離ゲート電極層 ５１４ センスＩＧＢＴ ６１５、７１５、８１５ 内部制御回路 ６１６、７１６、８１６ ターンオフ回路 ６５０ ツェナーダイオード ６５１ アノード電極 ６５２ カソード電極 ９０３ 出力段ＭＯＳＦＥＴ ９１４ センスＭＯＳＦＥＴ Ｃ コレクタ端子 Ｅ エミッタ端子 Ｇ 制御入力端子 ｃm 、ｃd コレクタ ｅm 、ｅd エミッタ ｇm 、ｇd ゲート ＲCG、ＲG 、ＲG1、ＲG2、ＲS 、ＲZ 抵抗 ＶDD 電源端子 Ｖk 基板電圧検出端子 ＺＤ1 、ＺＤ2 、ＺＤ3 、ＺＤ4 、ＺＤ5 ツェナーダイ
オード
力段ＩＧＢＴ ３０４ トランジスタ ３０５、３０６、３０９、３１０ 抵抗 ３０７ 駆動回路 ３０８、９０８ 定電流素子またはデプレッシ
ョンＭＯＳＦＥＴ ４０８、５０８、６０８、７０８、８０８ デプレッシ
ョンＩＧＢＴ ３１１ コンデンサ ３１２ ツェナーダイオード ３１３ ダイオード ３２１、４２１、６２１ ｐ+ コレクタ層 ３２２、４２２、６２２、９２２ ｎ+ バッファ層 ３２３、４２３、６２３、９２３ ｎ- ドリフト層 ３２４、４２４、６２４、９２４ ｐベース領域 ３２５、４２５、６２５、９２５ ｎ+ 主エミッタ領域 ３２６、４２６、６２６、９２６ ｐ+ 主ウェル領域 ３２７、４２７、６２７、９２７ 主ゲート酸化膜 ３２８、４２８、６２８、９２８ 主ゲート電極層 ３２９、４２９、６２９、９２９ 主絶縁膜 ３３１、４３１、６３１、９３１ 主エミッタ電極 ３３２、４３２、６３２、９３２ コレクタ電極 ３３３、４３３、６３３、９３３ ｐ- ウェル領域 ３３４、４３４、６３４、９３４ ｎ- デプレッション
領域 ３３５、 ｎ+ ソース領域 ３３６ ｎ+ ドレイン領域 ３３７、４３７、６３７、９３７ ゲート酸化膜 ３３８、４３８、６３８、９３８ ゲート電極層 ３３９、４３９、６３９、９３９ 絶縁膜 ３４１ ソース電極 ３４２ ドレイン電極 ３５０ エンハンスメント型ＭＯＳＦ
ＥＴ ４３５、６３５、９３５ ｎ+ エミッタ領域 ４３６、６３６、９３６ ｐ+ ウェル ４３８ａ、６３８ａ、９３８ａ ゲート電極 ４４１、６４１、９４１ エミッタ電極 ４４３、６４３、９４３ ｐ- 分離領域 ４４４、６４４、９４４ フィールド酸化膜 ４４６、６４６、９４６ ｐ+ 分離ウェル領域 ４４７、６４７、９４７ 分離ゲート酸化膜 ４４８、６４８、９４８ 分離ゲート電極層 ５１４ センスＩＧＢＴ ６１５、７１５、８１５ 内部制御回路 ６１６、７１６、８１６ ターンオフ回路 ６５０ ツェナーダイオード ６５１ アノード電極 ６５２ カソード電極 ９０３ 出力段ＭＯＳＦＥＴ ９１４ センスＭＯＳＦＥＴ Ｃ コレクタ端子 Ｅ エミッタ端子 Ｇ 制御入力端子 ｃm 、ｃd コレクタ ｅm 、ｅd エミッタ ｇm 、ｇd ゲート ＲCG、ＲG 、ＲG1、ＲG2、ＲS 、ＲZ 抵抗 ＶDD 電源端子 Ｖk 基板電圧検出端子 ＺＤ1 、ＺＤ2 、ＺＤ3 、ＺＤ4 、ＺＤ5 ツェナーダイ
オード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年７月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項３】請求項１または２に記載のデプレッション
型ＭＯＳ半導体素子を複数個並列接続したことを特徴と
するデプレッション型ＭＯＳ半導体素子。
型ＭＯＳ半導体素子を複数個並列接続したことを特徴と
するデプレッション型ＭＯＳ半導体素子。
【請求項４】並列接続したデプレッション型ＭＯＳ半導
体素子のｐ―ウェル領域を互いに接続したことを特徴と
する請求項３記載のデプレッション型ＭＯＳ半導体素
子。
体素子のｐ―ウェル領域を互いに接続したことを特徴と
する請求項３記載のデプレッション型ＭＯＳ半導体素
子。
【請求項５】一つのｐ―ウェル領域で囲まれたｎ―ドリ
フト層内に、複数のｎ―デプレッション領域が形成され
ていることを特徴とする請求項１に記載のデプレッショ
ン型ＭＯＳ半導体素子。
フト層内に、複数のｎ―デプレッション領域が形成され
ていることを特徴とする請求項１に記載のデプレッショ
ン型ＭＯＳ半導体素子。
【請求項６】一つのｐ―ウェル領域で囲まれたｎ―ドリ
フト層を長方形と見なしたとき、その長方形の短辺の長
さｘを、ｎ―ドリフト層の厚さの２／３以下とすること
を特徴とする請求項１ないし５のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子。
フト層を長方形と見なしたとき、その長方形の短辺の長
さｘを、ｎ―ドリフト層の厚さの２／３以下とすること
を特徴とする請求項１ないし５のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子。
【請求項７】一つのｐ―ウェル領域で囲まれたｎ―ドリ
フト層を長方形と見なしたとき、その短辺の長さｘを、
ｎ―ドリフト層の厚さの１／６以上とすることを特徴と
する請求項１ないし６のいずれかに記載のデプレッショ
ン型ＭＯＳ半導体素子。
フト層を長方形と見なしたとき、その短辺の長さｘを、
ｎ―ドリフト層の厚さの１／６以上とすることを特徴と
する請求項１ないし６のいずれかに記載のデプレッショ
ン型ＭＯＳ半導体素子。
【請求項８】ｎ―ドリフト層の表面層にｐ―ウェル領域
と隣接するｐ―分離ウェル領域を有し、ｐ―ウェル領域
の電位がｐ―分離ウェル領域の電位から独立しているこ
とを特徴とする請求項１ないし７のいずれかに記載のデ
プレッション型ＭＯＳ半導体素子。
と隣接するｐ―分離ウェル領域を有し、ｐ―ウェル領域
の電位がｐ―分離ウェル領域の電位から独立しているこ
とを特徴とする請求項１ないし７のいずれかに記載のデ
プレッション型ＭＯＳ半導体素子。
【請求項９】ｎ―ドリフト層の表面層にｐ―ウェル領域
と隣接するｐ―分離ウェル領域を有し、ｐ―ウェル領域
とｐ―分離ウェル領域の間のｎ―ドリフト層の表面上に
絶縁膜を介して分離ゲート電極層が設けられていること
を特徴とする請求項１ないし８のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子。
と隣接するｐ―分離ウェル領域を有し、ｐ―ウェル領域
とｐ―分離ウェル領域の間のｎ―ドリフト層の表面上に
絶縁膜を介して分離ゲート電極層が設けられていること
を特徴とする請求項１ないし８のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子。
【請求項１０】分離ゲート電極層がエミッタ電極に接す
ることを特徴とする請求項９に記載のデプレッション型
ＭＯＳ半導体素子。
ることを特徴とする請求項９に記載のデプレッション型
ＭＯＳ半導体素子。
【請求項１１】エミッタ電極とゲート電極とが接続する
ことを特徴とする請求項１ないし１０のいずれかに記載
のデプレッション型ＭＯＳ半導体素子。
ことを特徴とする請求項１ないし１０のいずれかに記載
のデプレッション型ＭＯＳ半導体素子。
【請求項１２】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、一方の出力端子
（Ｃ）と制御入力端子（Ｇ）との間にデプレッション型
ＭＯＳ半導体素子とコレクタ抵抗（ＲCG ）とを直列接続
した分枝を、デプレッション型ＭＯＳ半導体素子のコレ
クタ（ｃd）をＣ端子側に接続して設けたＭＯＳパワー
ＩＣにおいて、そのデプレッション型ＭＯＳ半導体素子
が請求項１１に記載されたデプレッション型ＭＯＳ半導
体素子であることを特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、一方の出力端子
（Ｃ）と制御入力端子（Ｇ）との間にデプレッション型
ＭＯＳ半導体素子とコレクタ抵抗（ＲCG ）とを直列接続
した分枝を、デプレッション型ＭＯＳ半導体素子のコレ
クタ（ｃd）をＣ端子側に接続して設けたＭＯＳパワー
ＩＣにおいて、そのデプレッション型ＭＯＳ半導体素子
が請求項１１に記載されたデプレッション型ＭＯＳ半導
体素子であることを特徴とするＭＯＳパワーＩＣ。
【請求項１３】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導体
素子の主ゲート（ｇm）と制御入力端子（Ｇ）との間に
ゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）と
そのゲート抵抗（ＲG2）の主ゲート（ｇm）側との間
に、デプレッション型ＭＯＳ半導体素子をそのコレクタ
（ｃd）をＣ端子側に接続したＭＯＳパワーＩＣにおい
て、そのデプレッション型ＭＯＳ半導体素子が請求項１
１に記載されたデプレッション型ＭＯＳ半導体素子であ
ることを特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導体
素子の主ゲート（ｇm）と制御入力端子（Ｇ）との間に
ゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）と
そのゲート抵抗（ＲG2）の主ゲート（ｇm）側との間
に、デプレッション型ＭＯＳ半導体素子をそのコレクタ
（ｃd）をＣ端子側に接続したＭＯＳパワーＩＣにおい
て、そのデプレッション型ＭＯＳ半導体素子が請求項１
１に記載されたデプレッション型ＭＯＳ半導体素子であ
ることを特徴とするＭＯＳパワーＩＣ。
【請求項１４】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導体
素子の主ゲート（ｇm）と制御入力端子（Ｇ）との間に
ゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）と
そのゲート抵抗（ＲG2）の主ゲート（ｇm）側との間
に、デプレッション型ＭＯＳ半導体素子とコレクタ抵抗
（ＲCG）とをそのコレクタ（ｃd）を出力端子（Ｃ）側
に接続して直列接続した分枝を有するＭＯＳパワーＩＣ
において、そのデプレッション型ＭＯＳ半導体素子が請
求項１１に記載されたデプレッション型ＭＯＳ半導体素
子であることを特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導体
素子の主ゲート（ｇm）と制御入力端子（Ｇ）との間に
ゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）と
そのゲート抵抗（ＲG2）の主ゲート（ｇm）側との間
に、デプレッション型ＭＯＳ半導体素子とコレクタ抵抗
（ＲCG）とをそのコレクタ（ｃd）を出力端子（Ｃ）側
に接続して直列接続した分枝を有するＭＯＳパワーＩＣ
において、そのデプレッション型ＭＯＳ半導体素子が請
求項１１に記載されたデプレッション型ＭＯＳ半導体素
子であることを特徴とするＭＯＳパワーＩＣ。
【請求項１５】コレクタ抵抗（ＲCG）が半導体基板と絶
縁された多結晶シリコン層からなることを特徴とする請
求項１４記載のＭＯＳパワーＩＣ。
縁された多結晶シリコン層からなることを特徴とする請
求項１４記載のＭＯＳパワーＩＣ。
【請求項１６】二つの出力端子（Ｃ、Ｅ）間に、センス
ＭＯＳ半導体素子と抵抗（Ｒｓ）とを直列接続した分枝
を、センスＭＯＳ半導体素子のセンスコレクタ（ｃS）
を出力端子（Ｃ）側に接続して設け、センスＭＯＳ半導
体素子のセンスゲート（ｇs）と制御入力端子（Ｇ）と
を接続することを特徴とする請求項１３ないし１５のい
ずれかに記載のＭＯＳパワーＩＣ。
ＭＯＳ半導体素子と抵抗（Ｒｓ）とを直列接続した分枝
を、センスＭＯＳ半導体素子のセンスコレクタ（ｃS）
を出力端子（Ｃ）側に接続して設け、センスＭＯＳ半導
体素子のセンスゲート（ｇs）と制御入力端子（Ｇ）と
を接続することを特徴とする請求項１３ないし１５のい
ずれかに記載のＭＯＳパワーＩＣ。
【請求項１７】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）と主ゲート（ｇm）との間にデプレッ
ション型ＭＯＳ半導体素子を、そのコレクタ（ｃd）を
一方の出力端子（Ｃ）側に接続したＭＯＳパワーＩＣに
おいて、そのデプレッション型ＭＯＳ半導体素子が請求
項１ないし１０のいずれかに記載されたものであり、デ
プレッション型ＭＯＳ半導体素子のゲート（ｇd）が制
御入力端子（Ｇ）と接続されていることを特徴とするＭ
ＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）と主ゲート（ｇm）との間にデプレッ
ション型ＭＯＳ半導体素子を、そのコレクタ（ｃd）を
一方の出力端子（Ｃ）側に接続したＭＯＳパワーＩＣに
おいて、そのデプレッション型ＭＯＳ半導体素子が請求
項１ないし１０のいずれかに記載されたものであり、デ
プレッション型ＭＯＳ半導体素子のゲート（ｇd）が制
御入力端子（Ｇ）と接続されていることを特徴とするＭ
ＯＳパワーＩＣ。
【請求項１８】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）と主ゲート（ｇm）との間にデプレッ
ション型ＭＯＳ半導体素子とツェナーダイオード（ＺＤ
2）とを直列接続した分枝を、デプレッション型ＭＯＳ
半導体素子のコレクタ（ｃ d）を一方の出力端子（Ｃ）
側にして接続し、デプレッション型ＭＯＳ半導体素子の
エミッタ（ｅd）側にツェナーダイオード（ＺＤ2）のア
ノードを接続して設けたＭＯＳパワーＩＣにおいて、そ
のデプレッション型ＭＯＳ半導体素子が請求項１ないし
１０のいずれかに記載されたものであり、デプレッショ
ン型ＭＯＳ半導体素子のゲート（ｇd）が制御入力端子
（Ｇ）と接続されていることを特徴とするＭＯＳパワー
ＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）と主ゲート（ｇm）との間にデプレッ
ション型ＭＯＳ半導体素子とツェナーダイオード（ＺＤ
2）とを直列接続した分枝を、デプレッション型ＭＯＳ
半導体素子のコレクタ（ｃ d）を一方の出力端子（Ｃ）
側にして接続し、デプレッション型ＭＯＳ半導体素子の
エミッタ（ｅd）側にツェナーダイオード（ＺＤ2）のア
ノードを接続して設けたＭＯＳパワーＩＣにおいて、そ
のデプレッション型ＭＯＳ半導体素子が請求項１ないし
１０のいずれかに記載されたものであり、デプレッショ
ン型ＭＯＳ半導体素子のゲート（ｇd）が制御入力端子
（Ｇ）と接続されていることを特徴とするＭＯＳパワー
ＩＣ。
【請求項１９】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗ＲGを接続し、一方の出
力端子（Ｃ）と主ゲート（ｇm）との間にデプレッショ
ン型ＭＯＳ半導体素子とツェナーダイオード（ＺＤ2）
と抵抗（ＲCG）とを直列接続した分枝を、デプレッショ
ン型ＭＯＳ半導体素子のコレクタ電極（ｃd）を一方の
出力端子（Ｃ）側に接続し、デプレッション型ＭＯＳ半
導体素子のエミッタ（ｅd）側にツェナーダイオード
（ＺＤ2）のアノードを接続して設けたＭＯＳパワーＩ
Ｃにおいて、そのデプレッション型ＭＯＳ半導体素子が
請求項１ないし１０のいずれかに記載されたものであ
り、デプレッション型ＭＯＳ半導体素子のゲート
（ｇd）が制御入力端子（Ｇ）と接続されていることを
特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗ＲGを接続し、一方の出
力端子（Ｃ）と主ゲート（ｇm）との間にデプレッショ
ン型ＭＯＳ半導体素子とツェナーダイオード（ＺＤ2）
と抵抗（ＲCG）とを直列接続した分枝を、デプレッショ
ン型ＭＯＳ半導体素子のコレクタ電極（ｃd）を一方の
出力端子（Ｃ）側に接続し、デプレッション型ＭＯＳ半
導体素子のエミッタ（ｅd）側にツェナーダイオード
（ＺＤ2）のアノードを接続して設けたＭＯＳパワーＩ
Ｃにおいて、そのデプレッション型ＭＯＳ半導体素子が
請求項１ないし１０のいずれかに記載されたものであ
り、デプレッション型ＭＯＳ半導体素子のゲート
（ｇd）が制御入力端子（Ｇ）と接続されていることを
特徴とするＭＯＳパワーＩＣ。
【請求項２０】抵抗（ＲCG）が半導体基板と絶縁された
多結晶シリコン層からなることを特徴とする請求項１９
記載のＭＯＳパワーＩＣ。
多結晶シリコン層からなることを特徴とする請求項１９
記載のＭＯＳパワーＩＣ。
【請求項２１】ツェナーダイオード（ＺＤ2）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項１８ないし２０のいずれかに記載のＭＯＳ
パワーＩＣ。
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項１８ないし２０のいずれかに記載のＭＯＳ
パワーＩＣ。
【請求項２２】ゲート抵抗（ＲG）が半導体基板と絶縁
された多結晶シリコン層からなることを特徴とする請求
項１７ないし２１のいずれかに記載のＭＯＳパワーＩ
Ｃ。
された多結晶シリコン層からなることを特徴とする請求
項１７ないし２１のいずれかに記載のＭＯＳパワーＩ
Ｃ。
【請求項２３】ゲート抵抗（ＲG）と並列に、カソード
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の主ゲート（ｇm）側に接続したツェ
ナーダイオード（ＺＤ1）を備えることを特徴とする請
求項１７ないし２２のいずれかに記載のＭＯＳパワーＩ
Ｃ。
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の主ゲート（ｇm）側に接続したツェ
ナーダイオード（ＺＤ1）を備えることを特徴とする請
求項１７ないし２２のいずれかに記載のＭＯＳパワーＩ
Ｃ。
【請求項２４】ゲート抵抗（ＲG）と並列に、カソード
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の主ゲート（ｇm）側に接続したツェ
ナーダイオード（ＺＤ1）と抵抗（ＲZ）とを直列接続し
た分枝を備えることを特徴とする請求項１７ないし２２
のいずれかに記載のＭＯＳパワーＩＣ。
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の主ゲート（ｇm）側に接続したツェ
ナーダイオード（ＺＤ1）と抵抗（ＲZ）とを直列接続し
た分枝を備えることを特徴とする請求項１７ないし２２
のいずれかに記載のＭＯＳパワーＩＣ。
【請求項２５】抵抗（ＲZ）が半導体基板と絶縁された
多結晶シリコン層からなることを特徴とする請求項２４
記載のＭＯＳパワーＩＣ。
多結晶シリコン層からなることを特徴とする請求項２４
記載のＭＯＳパワーＩＣ。
【請求項２６】ツェナーダイオード（ＺＤ1）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２３ないし２５のいずれかに記載のＭＯＳ
型半導体装置。
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２３ないし２５のいずれかに記載のＭＯＳ
型半導体装置。
【請求項２７】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力段
ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続され
たターンオフ回路とを持ち、出力段ＭＯＳ半導体素子の
主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲート
抵抗（ＲG）を接続し、一方の出力端子（Ｃ）にデプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃｄ）を接続
し、デプレッション型ＭＯＳ半導体素子のエミッタ（ｅ
d）を内部制御回路の回路電源端子（ＶDD）に接続した
ＭＯＳパワーＩＣにおいて、そのデプレッション型ＭＯ
Ｓ半導体素子が請求項１１に記載されたものであること
を特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力段
ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続され
たターンオフ回路とを持ち、出力段ＭＯＳ半導体素子の
主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲート
抵抗（ＲG）を接続し、一方の出力端子（Ｃ）にデプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃｄ）を接続
し、デプレッション型ＭＯＳ半導体素子のエミッタ（ｅ
d）を内部制御回路の回路電源端子（ＶDD）に接続した
ＭＯＳパワーＩＣにおいて、そのデプレッション型ＭＯ
Ｓ半導体素子が請求項１１に記載されたものであること
を特徴とするＭＯＳパワーＩＣ。
【請求項２８】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力段
ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続され
たターンオフ回路とを持ち、出力段ＭＯＳ半導体素子の
主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲート
抵抗（ＲG）を接続し、一方の出力端子（Ｃ）にデプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃd）を接続
し、そのエミッタ（ｅd）をツェナーダイオード（Ｚ
Ｄ4 ）のアノード電極に接続し、ツェナーダイオード
（ＺＤ4 ）のカソード電極を内部制御回路の回路電源端
子（ＶDD）に接続したＭＯＳパワーＩＣにおいて、その
デプレッション型ＭＯＳ半導体素子が請求項１１に記載
されたものであることを特徴とするＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力段
ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続され
たターンオフ回路とを持ち、出力段ＭＯＳ半導体素子の
主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲート
抵抗（ＲG）を接続し、一方の出力端子（Ｃ）にデプレ
ッション型ＭＯＳ半導体素子のコレクタ（ｃd）を接続
し、そのエミッタ（ｅd）をツェナーダイオード（Ｚ
Ｄ4 ）のアノード電極に接続し、ツェナーダイオード
（ＺＤ4 ）のカソード電極を内部制御回路の回路電源端
子（ＶDD）に接続したＭＯＳパワーＩＣにおいて、その
デプレッション型ＭＯＳ半導体素子が請求項１１に記載
されたものであることを特徴とするＭＯＳパワーＩＣ。
【請求項２９】ツェナーダイオード（ＺＤ4 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２８記載のＭＯＳパワーＩＣ。
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２８記載のＭＯＳパワーＩＣ。
【請求項３０】アノード電極を制御入力端子（Ｇ）に、
カソード電極を内部制御回路の回路電源端子（ＶDD）に
接続したツェナーダイオード（ＺＤ3 ）を備えることを
特徴とする請求項２７ないし２９のいずれかに記載のＭ
ＯＳパワーＩＣ。
カソード電極を内部制御回路の回路電源端子（ＶDD）に
接続したツェナーダイオード（ＺＤ3 ）を備えることを
特徴とする請求項２７ないし２９のいずれかに記載のＭ
ＯＳパワーＩＣ。
【請求項３１】ツェナーダイオード（ＺＤ3 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３０記載のＭＯＳパワーＩＣ。
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３０記載のＭＯＳパワーＩＣ。
【請求項３２】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）を内
部制御回路の電圧比較端子（Ｖk）に接続したＭＯＳパ
ワーＩＣにおいて、そのデプレッション型ＭＯＳ半導体
素子が請求項１１に記載されたものであることを特徴と
するＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）を内
部制御回路の電圧比較端子（Ｖk）に接続したＭＯＳパ
ワーＩＣにおいて、そのデプレッション型ＭＯＳ半導体
素子が請求項１１に記載されたものであることを特徴と
するＭＯＳパワーＩＣ。
【請求項３３】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）をツ
ェナーダイオード（ＺＤ5）のアノード電極に接続し、
ツェナーダイオード（ＺＤ5）のカソード電極を内部制
御回路の電圧比較端子（Ｖk）に接続したＭＯＳパワー
ＩＣにおいて、そのデプレッション型ＭＯＳ半導体素子
が請求項１１に記載されたものであることを特徴とする
ＭＯＳパワーＩＣ。
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接
続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）をツ
ェナーダイオード（ＺＤ5）のアノード電極に接続し、
ツェナーダイオード（ＺＤ5）のカソード電極を内部制
御回路の電圧比較端子（Ｖk）に接続したＭＯＳパワー
ＩＣにおいて、そのデプレッション型ＭＯＳ半導体素子
が請求項１１に記載されたものであることを特徴とする
ＭＯＳパワーＩＣ。
【請求項３４】ツェナーダイオード（ＺＤ5）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３３記載のＭＯＳパワーＩＣ。
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３３記載のＭＯＳパワーＩＣ。
【請求項３５】ｐ―ウェル領域で囲まれたｎ―ドリフト
層内のｎ―デプレッション型ＭＯＳ半導体素子の電流密
度が、出力段ＭＯＳ半導体素子の電流密度を越えないこ
とを特徴とする請求項１２ないし３４のいずれかに記載
のＭＯＳパワーＩＣ。
層内のｎ―デプレッション型ＭＯＳ半導体素子の電流密
度が、出力段ＭＯＳ半導体素子の電流密度を越えないこ
とを特徴とする請求項１２ないし３４のいずれかに記載
のＭＯＳパワーＩＣ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１９はそのＭＯＳ半導体装置の構成を示
す回路図である（特開平９−２８０１４７号公報の図
１）。一方の出力端子（Ｃ）は、図示されないイグナイ
タコイルの一次側に接続される。そして出力段ＩＧＢＴ
３０３のコレクタ（ｃm）・主ゲート（ｇm）間に定電流
素子３０８と抵抗３０９を直列に接続した分枝が設けら
れている。図２１は、このＭＯＳパワーＩＣの出力特性
であり、横軸はコレクタ電圧、縦軸はコレクタ電流であ
る。特に、定電流素子３０８の不飽和領域を使用して、
コレクタ電圧の上昇とともに、コレクタ電流が増大する
特性とすることにより、コレクタ電圧の振動を抑制でき
る。その出願においては、定電流素子３０８としては、
デプレッションタイプのＭＯＳＦＥＴ、ＩＧＢＴを用い
ることが示唆され、更にそれを出力段ＩＧＢＴ３０３の
一部に作り込むことが示唆されている。しかし、その構
造についての具体的な記述は無かった。またシリーズ電
源で良いとも記されていた。
す回路図である（特開平９−２８０１４７号公報の図
１）。一方の出力端子（Ｃ）は、図示されないイグナイ
タコイルの一次側に接続される。そして出力段ＩＧＢＴ
３０３のコレクタ（ｃm）・主ゲート（ｇm）間に定電流
素子３０８と抵抗３０９を直列に接続した分枝が設けら
れている。図２１は、このＭＯＳパワーＩＣの出力特性
であり、横軸はコレクタ電圧、縦軸はコレクタ電流であ
る。特に、定電流素子３０８の不飽和領域を使用して、
コレクタ電圧の上昇とともに、コレクタ電流が増大する
特性とすることにより、コレクタ電圧の振動を抑制でき
る。その出願においては、定電流素子３０８としては、
デプレッションタイプのＭＯＳＦＥＴ、ＩＧＢＴを用い
ることが示唆され、更にそれを出力段ＩＧＢＴ３０３の
一部に作り込むことが示唆されている。しかし、その構
造についての具体的な記述は無かった。またシリーズ電
源で良いとも記されていた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】上記の課題解決のため、
本発明のデプレッション型ＭＯＳ半導体素子は、ｎ―ド
リフト層の表面層に形成されたｐ―ウェル領域と、その
ｐ―ウェル領域の表面層に形成されたｎ+エミッタ領域
と、そのｎ+エミッタ領域からｎ―ドリフト層の表面層
にかけてｐ―ウェル領域の表面層に形成されたｎ―デプ
レッション領域と、そのｎ―デプレッション領域の上に
ゲート絶縁膜を介して設けられたゲート電極層と、ｎ+
エミッタ領域とｐ―ウェル領域との表面に共通に接して
設けられたエミッタ電極と、ｎ―ドリフト層の裏面側に
設けられたコレクタ電極とを有し、ｐ―ウェル領域が、
ｎ―デプレッション領域を囲んでほぼ環状に形成される
ものとすることが重要である。そのような構造とすれ
ば、ｐ―ウェル領域から広がる空乏層によって、内側の
ｎ―ドリフト層が占められるので、高耐圧化が容易であ
る。
本発明のデプレッション型ＭＯＳ半導体素子は、ｎ―ド
リフト層の表面層に形成されたｐ―ウェル領域と、その
ｐ―ウェル領域の表面層に形成されたｎ+エミッタ領域
と、そのｎ+エミッタ領域からｎ―ドリフト層の表面層
にかけてｐ―ウェル領域の表面層に形成されたｎ―デプ
レッション領域と、そのｎ―デプレッション領域の上に
ゲート絶縁膜を介して設けられたゲート電極層と、ｎ+
エミッタ領域とｐ―ウェル領域との表面に共通に接して
設けられたエミッタ電極と、ｎ―ドリフト層の裏面側に
設けられたコレクタ電極とを有し、ｐ―ウェル領域が、
ｎ―デプレッション領域を囲んでほぼ環状に形成される
ものとすることが重要である。そのような構造とすれ
ば、ｐ―ウェル領域から広がる空乏層によって、内側の
ｎ―ドリフト層が占められるので、高耐圧化が容易であ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、デプレッション型ＭＯＳ半導体素子
を複数個並列接続すれば、電流容量の大きいデプレッシ
ョン型ＭＯＳ半導体素子とすることができる。
を複数個並列接続すれば、電流容量の大きいデプレッシ
ョン型ＭＯＳ半導体素子とすることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】そのようにすれば、分離ゲート電極層への
電圧印加によって、両者間の導通を防止できる。特に、
分離ゲート電極層がエミッタ電極に接して同じ電位を持
つことが良い。そのようにすれば、ｐ―ウェル領域と隣
接するｐ―分離ウェル領域間の導通を防止できる。
電圧印加によって、両者間の導通を防止できる。特に、
分離ゲート電極層がエミッタ電極に接して同じ電位を持
つことが良い。そのようにすれば、ｐ―ウェル領域と隣
接するｐ―分離ウェル領域間の導通を防止できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】そのようなＭＯＳパワーＩＣでは、出力段
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm）と制御入力端子（Ｇ）との
間に抵抗（ＲG2 ）を接続し、一方の出力端子（Ｃ）とそ
の抵抗の主ゲート（ｇm ）側との間にデプレッション型
ＭＯＳ半導体素子をそのコレクタ（ｃd）をＣ端子側に
接続したＭＯＳパワーＩＣでも良い。
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm）と制御入力端子（Ｇ）との
間に抵抗（ＲG2 ）を接続し、一方の出力端子（Ｃ）とそ
の抵抗の主ゲート（ｇm ）側との間にデプレッション型
ＭＯＳ半導体素子をそのコレクタ（ｃd）をＣ端子側に
接続したＭＯＳパワーＩＣでも良い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】そのようなＭＯＳパワーＩＣでも、出力段
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm）と制御入力端子（Ｇ）との
間にゲート抵抗（ＲG2）を接続し、一方の出力端子
（Ｃ）とそのゲート抵抗（ＲG2）の主ゲート（ｇm ）側
との間にデプレッション型ＭＯＳ半導体素子とコレクタ
抵抗（ＲCG）とを直列接続した分枝を、そのコレクタ
（ｃd）を出力端子（Ｃ）側に接続したものでも良い。
ＭＯＳ半導体素子と同等の耐圧をもつデプレッション型
ＭＯＳ半導体素子が集積でき、かつ出力端子（Ｃ）の電
位上昇とともに出力段ＭＯＳ半導体素子の主ゲート（ｇ
m）の電位を上昇させることができる。出力段ＭＯＳ半
導体素子の主ゲート（ｇm）と制御入力端子（Ｇ）との
間にゲート抵抗（ＲG2）を接続し、一方の出力端子
（Ｃ）とそのゲート抵抗（ＲG2）の主ゲート（ｇm ）側
との間にデプレッション型ＭＯＳ半導体素子とコレクタ
抵抗（ＲCG）とを直列接続した分枝を、そのコレクタ
（ｃd）を出力端子（Ｃ）側に接続したものでも良い。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】また、前記のようなデプレッション型ＭＯ
Ｓ半導体素子を集積したＭＯＳパワーＩＣとしては、金
属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力
段ＭＯＳ半導体素子と、その出力端であるコレクタ（ｃ
m）、主エミッタ（ｅm）とそれぞれ接続される二つの出
力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体素子の制御入
力電極である主ゲート（ｇm）側に接続される制御入力
端子（Ｇ）と、出力端子（Ｅ）と制御入力端子（Ｇ）と
の間に接続された内部制御回路と、出力端子（Ｅ）と出
力段ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続
されたターンオフ回路とを持ち、出力段ＭＯＳ半導体素
子の主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲ
ート抵抗（ＲG）を接続し、一方の出力端子（Ｃ）と主
ゲート（ｇm）との間にデプレッション型ＭＯＳ半導体
素子を、そのコレクタ（ｃd）を一方の出力端子（Ｃ）
側に接続し、デプレッション型ＭＯＳ半導体素子のゲー
ト（ｇd）が制御入力端子（Ｇ）と接続したものとす
る。
Ｓ半導体素子を集積したＭＯＳパワーＩＣとしては、金
属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力
段ＭＯＳ半導体素子と、その出力端であるコレクタ（ｃ
m）、主エミッタ（ｅm）とそれぞれ接続される二つの出
力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体素子の制御入
力電極である主ゲート（ｇm）側に接続される制御入力
端子（Ｇ）と、出力端子（Ｅ）と制御入力端子（Ｇ）と
の間に接続された内部制御回路と、出力端子（Ｅ）と出
力段ＭＯＳ半導体素子の主ゲート（ｇm）との間に接続
されたターンオフ回路とを持ち、出力段ＭＯＳ半導体素
子の主ゲート（ｇm）と制御入力端子（Ｇ）との間にゲ
ート抵抗（ＲG）を接続し、一方の出力端子（Ｃ）と主
ゲート（ｇm）との間にデプレッション型ＭＯＳ半導体
素子を、そのコレクタ（ｃd）を一方の出力端子（Ｃ）
側に接続し、デプレッション型ＭＯＳ半導体素子のゲー
ト（ｇd）が制御入力端子（Ｇ）と接続したものとす
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】その抵抗（Ｒｚ）やツェナーダイオード
（ＺＤ1）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、それらの抵抗やツェナーダイオ
ードを半導体基板に形成した場合に懸念される寄生サイ
リスタのラッチアップの問題を免れることができる。前
記のようなデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm）、主エミッタ
（ｅm）とそれぞれ接続される二つの出力端子（Ｃ、
Ｅ）と、出力段ＭＯＳ半導体素子の制御入力端である主
ゲート（ｇm）側に接続される制御入力端子（Ｇ）と、
出力端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd）を内部制御回路の回路電
源端子（ＶDD）に接続したＭＯＳパワーＩＣでもよく、
一方の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）
をツェナーダイオード（ＺＤ4 ）のアノード電極に接続
し、ツェナーダイオード（ＺＤ4 ）のカソード電極を内
部制御回路の回路電源端子（ＶDD）に接続したＭＯＳパ
ワーＩＣとしてもよい。
（ＺＤ1）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、それらの抵抗やツェナーダイオ
ードを半導体基板に形成した場合に懸念される寄生サイ
リスタのラッチアップの問題を免れることができる。前
記のようなデプレッション型ＭＯＳ半導体素子を集積し
たＭＯＳパワーＩＣとしては、金属−酸化膜−半導体
（ＭＯＳ）構造の制御部をもつ出力段ＭＯＳ半導体素子
と、その出力端であるコレクタ（ｃm）、主エミッタ
（ｅm）とそれぞれ接続される二つの出力端子（Ｃ、
Ｅ）と、出力段ＭＯＳ半導体素子の制御入力端である主
ゲート（ｇm）側に接続される制御入力端子（Ｇ）と、
出力端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd）を接続し、デプレッション型ＭＯＳ
半導体素子のエミッタ（ｅd）を内部制御回路の回路電
源端子（ＶDD）に接続したＭＯＳパワーＩＣでもよく、
一方の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体
素子のコレクタ（ｃd）を接続し、そのエミッタ（ｅd）
をツェナーダイオード（ＺＤ4 ）のアノード電極に接続
し、ツェナーダイオード（ＺＤ4 ）のカソード電極を内
部制御回路の回路電源端子（ＶDD）に接続したＭＯＳパ
ワーＩＣとしてもよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】これらのＭＯＳパワーＩＣは、いずれも内
部制御回路の回路電源が供給されるので、別に電源回路
を設ける必要が無い。特にツェナーダイオード（Ｚ
Ｄ4 ）を加えたＭＯＳパワーＩＣでは、制御入力端子
（Ｇ）の電位が一方の出力端子（Ｃ）のそれより高くな
った場合のもれ電流を防止できる。ツェナーダイオード
（ＺＤ4 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、ツェナーダイオードを半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題を免れることができる。
部制御回路の回路電源が供給されるので、別に電源回路
を設ける必要が無い。特にツェナーダイオード（Ｚ
Ｄ4 ）を加えたＭＯＳパワーＩＣでは、制御入力端子
（Ｇ）の電位が一方の出力端子（Ｃ）のそれより高くな
った場合のもれ電流を防止できる。ツェナーダイオード
（ＺＤ4 ）が半導体基板と絶縁された多結晶シリコン層
からなるものとすれば、ツェナーダイオードを半導体基
板に形成した場合に懸念される寄生サイリスタのラッチ
アップの問題を免れることができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】特に、アノード電極を制御入力端子（Ｇ）
に、カソード電極を内部制御回路の回路電源端子
（ＶDD）に接続したツェナーダイオード（ＺＤ3 ）を備
えるＭＯＳパワーＩＣとしてもよい。そのようにすれ
ば、一方の出力端子（Ｃ）の電位が制御入力端子（Ｇ）
のそれより高くなった場合のもれ電流を防止できる。
に、カソード電極を内部制御回路の回路電源端子
（ＶDD）に接続したツェナーダイオード（ＺＤ3 ）を備
えるＭＯＳパワーＩＣとしてもよい。そのようにすれ
ば、一方の出力端子（Ｃ）の電位が制御入力端子（Ｇ）
のそれより高くなった場合のもれ電流を防止できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】その場合に、ツェナーダイオード（Ｚ
Ｄ3 ）が半導体基板と絶縁された多結晶シリコン層から
なるものとすれば、ツェナーダイオードを半導体基板に
形成した場合に懸念される寄生サイリスタのラッチアッ
プの問題を免れることができる。前記のようなデプレッ
ション型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣ
としては、金属−酸化膜−半導体（ＭＯＳ）構造の制御
部をもつ出力段ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接続さ
れる二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体
素子の制御入力電極である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力
端子（Ｇ）との間に接続された内部制御回路と、出力端
子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm）
との間に接続されたターンオフ回路とを持ち、出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm）と制御入力端子
（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方の出
力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子のコ
レクタ（ｃd）を接続し、そのエミッタ（ｅd）を内部制
御回路の電圧比較端子に接続したＭＯＳパワーＩＣとし
てもよく、一方の出力端子（Ｃ）にデプレッション型Ｍ
ＯＳ半導体素子のコレクタ（ｃd）を接続し、そのエミ
ッタ（ｅd）をツェナーダイオード（ＺＤ5）のアノード
に接続し、ツェナーダイオード（ＺＤ5）のカソードを
内部制御回路の電圧比較端子に接続したＭＯＳパワーＩ
Ｃとしてもよい。
Ｄ3 ）が半導体基板と絶縁された多結晶シリコン層から
なるものとすれば、ツェナーダイオードを半導体基板に
形成した場合に懸念される寄生サイリスタのラッチアッ
プの問題を免れることができる。前記のようなデプレッ
ション型ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣ
としては、金属−酸化膜−半導体（ＭＯＳ）構造の制御
部をもつ出力段ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm）、主エミッタ（ｅm）とそれぞれ接続さ
れる二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導体
素子の制御入力電極である主ゲート（ｇm）側に接続さ
れる制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力
端子（Ｇ）との間に接続された内部制御回路と、出力端
子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm）
との間に接続されたターンオフ回路とを持ち、出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm）と制御入力端子
（Ｇ）との間にゲート抵抗（ＲG）を接続し、一方の出
力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子のコ
レクタ（ｃd）を接続し、そのエミッタ（ｅd）を内部制
御回路の電圧比較端子に接続したＭＯＳパワーＩＣとし
てもよく、一方の出力端子（Ｃ）にデプレッション型Ｍ
ＯＳ半導体素子のコレクタ（ｃd）を接続し、そのエミ
ッタ（ｅd）をツェナーダイオード（ＺＤ5）のアノード
に接続し、ツェナーダイオード（ＺＤ5）のカソードを
内部制御回路の電圧比較端子に接続したＭＯＳパワーＩ
Ｃとしてもよい。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】これらのＭＯＳパワーＩＣは、いずれも基
板電位が検出でき、しかも基板電位が高い時の発生電流
が定電流化されるため、従来の抵抗とツェナーダイオー
ドとからなるものに比べ、定常損失を低減できる。特に
ツェナーダイオード（ＺＤ5 ）を加えたＭＯＳパワーＩ
Ｃでは、内部制御回路の電圧比較端子の電位が一方の出
力端子（Ｃ）のそれより高くなった場合のもれ電流を防
止できる。
板電位が検出でき、しかも基板電位が高い時の発生電流
が定電流化されるため、従来の抵抗とツェナーダイオー
ドとからなるものに比べ、定常損失を低減できる。特に
ツェナーダイオード（ＺＤ5 ）を加えたＭＯＳパワーＩ
Ｃでは、内部制御回路の電圧比較端子の電位が一方の出
力端子（Ｃ）のそれより高くなった場合のもれ電流を防
止できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+、―の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるデプレッション型
ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣの構成を
示す回路図である。このＭＯＳパワーＩＣは、例えば内
燃機関のイグナイタ点火用に用いられる。出力段の半導
体素子として、ＭＯＳ構造のゲートを有するＩＧＢＴ４
０３を持ち、出力端子としてコレクタ端子（以下Ｃ端子
と略す）、エミッタ端子（以下Ｅ端子と略す）の二端子
と、制御入力端子（以下Ｇ端子と略す）をもつ。出力段
ＩＧＢＴ４０３のコレクタ（ｃm）はＣ端子に、主エミ
ッタ（ｅm）はＥ端子に、主ゲート（ｇm）はＧ端子に接
続されている。そしてＣ端子、Ｇ端子間に定電流素子と
なるデプレッションＩＧＢＴ４０８と抵抗４０９を直列
に接続した分枝が設けられている。デプレッションＩＧ
ＢＴ４０８のコレクタ（ｃd）は、出力段ＩＧＢＴ４０
３のコレクタ（ｃm）とともにＣ端子に接続され、エミ
ッタ（ｅd）は抵抗４０９を介してＧ端子に接続されて
いる。デプレッションＩＧＢＴ４０８のゲート（以下ｇ
dと記す）はエミッタ（ｅd）に短絡されている。Ｇ端
子、Ｅ端子間にトランジスタ４０４と抵抗４０６とが直
列に接続されている。出力段ＩＧＢＴ４０３の主エミッ
タ（ｅm）とトランジスタ４０４のベース間に抵抗４１
０が接続され、主エミッタ（ｅm）とＥ端子との間に
は、抵抗４０５が接続されている。トランジスタ４０４
のコレクタ、ベース間にコンデンサ４１１が接続されて
いる。Ｅ端子は接地され、Ｇ端子には駆動回路が、Ｃ端
子には、イグナイタコイルの一次側が接続される。出力
段ＩＧＢＴ４０３は、Ｇ端子への信号によりオン、オフ
するが、そのオフ時にイグナイタコイルに誘起される高
電圧を点火回路に用いている。トランジスタ４０４は、
抵抗４０５の電圧変化に応じて、出力段ＩＧＢＴ４０３
の電流を分流し、いわゆる電流制限動作の働きをする。
ツェナーダイオード４１２の分枝は、Ｇ−Ｃ間の過電圧
防止用である。
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+、―の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるデプレッション型
ＭＯＳ半導体素子を集積したＭＯＳパワーＩＣの構成を
示す回路図である。このＭＯＳパワーＩＣは、例えば内
燃機関のイグナイタ点火用に用いられる。出力段の半導
体素子として、ＭＯＳ構造のゲートを有するＩＧＢＴ４
０３を持ち、出力端子としてコレクタ端子（以下Ｃ端子
と略す）、エミッタ端子（以下Ｅ端子と略す）の二端子
と、制御入力端子（以下Ｇ端子と略す）をもつ。出力段
ＩＧＢＴ４０３のコレクタ（ｃm）はＣ端子に、主エミ
ッタ（ｅm）はＥ端子に、主ゲート（ｇm）はＧ端子に接
続されている。そしてＣ端子、Ｇ端子間に定電流素子と
なるデプレッションＩＧＢＴ４０８と抵抗４０９を直列
に接続した分枝が設けられている。デプレッションＩＧ
ＢＴ４０８のコレクタ（ｃd）は、出力段ＩＧＢＴ４０
３のコレクタ（ｃm）とともにＣ端子に接続され、エミ
ッタ（ｅd）は抵抗４０９を介してＧ端子に接続されて
いる。デプレッションＩＧＢＴ４０８のゲート（以下ｇ
dと記す）はエミッタ（ｅd）に短絡されている。Ｇ端
子、Ｅ端子間にトランジスタ４０４と抵抗４０６とが直
列に接続されている。出力段ＩＧＢＴ４０３の主エミッ
タ（ｅm）とトランジスタ４０４のベース間に抵抗４１
０が接続され、主エミッタ（ｅm）とＥ端子との間に
は、抵抗４０５が接続されている。トランジスタ４０４
のコレクタ、ベース間にコンデンサ４１１が接続されて
いる。Ｅ端子は接地され、Ｇ端子には駆動回路が、Ｃ端
子には、イグナイタコイルの一次側が接続される。出力
段ＩＧＢＴ４０３は、Ｇ端子への信号によりオン、オフ
するが、そのオフ時にイグナイタコイルに誘起される高
電圧を点火回路に用いている。トランジスタ４０４は、
抵抗４０５の電圧変化に応じて、出力段ＩＧＢＴ４０３
の電流を分流し、いわゆる電流制限動作の働きをする。
ツェナーダイオード４１２の分枝は、Ｇ−Ｃ間の過電圧
防止用である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】図３（ｂ）は、デプレッションＩＧＢＴ４
０８の動作を説明するための図３（ａ）のＡ−Ａ線に沿
った断面図である。ｐ―ウェル領域４３３の一部に形成
されている深いｐ+ウェル領域は省略して記載した。エ
ミッタ電極４４１に対してコレクタ電極４３２に正の電
圧を印加すると、ｐ +コレクタ層４２１からｎ+バッファ
層４２２、ｎ―ドリフト層４２３、ｎ―デプレッション
領域４３４、ｎ+エミッタ領域４３５を経てエミッタ電
極４４１に電流が流れる。ただしその電流経路の直列抵
抗としては、両側のｐ-ウェル領域４３３に挟まれたｎ
―ドリフト層４２３での接合型ＦＥＴ類似の抵抗
（Ｒj）およびｎ―デプレッション領域４３４の抵抗
（Ｒn）の和である。ゲート電極層４３８の下方のｎ―
ドリフト層４２３の表面層に誘起された蓄積層の抵抗も
あるが、上記の抵抗に比べて小さい。更に直列抵抗とし
て外部抵抗を加えることもできる。
０８の動作を説明するための図３（ａ）のＡ−Ａ線に沿
った断面図である。ｐ―ウェル領域４３３の一部に形成
されている深いｐ+ウェル領域は省略して記載した。エ
ミッタ電極４４１に対してコレクタ電極４３２に正の電
圧を印加すると、ｐ +コレクタ層４２１からｎ+バッファ
層４２２、ｎ―ドリフト層４２３、ｎ―デプレッション
領域４３４、ｎ+エミッタ領域４３５を経てエミッタ電
極４４１に電流が流れる。ただしその電流経路の直列抵
抗としては、両側のｐ-ウェル領域４３３に挟まれたｎ
―ドリフト層４２３での接合型ＦＥＴ類似の抵抗
（Ｒj）およびｎ―デプレッション領域４３４の抵抗
（Ｒn）の和である。ゲート電極層４３８の下方のｎ―
ドリフト層４２３の表面層に誘起された蓄積層の抵抗も
あるが、上記の抵抗に比べて小さい。更に直列抵抗とし
て外部抵抗を加えることもできる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】図１１は、デプレッションＩＧＢＴと周り
との関係を示す概念的な断面図である。図１に示したと
同じようにｐ―ウェル領域４３３とｐ―分離領域４４３
とに挟まれたｎ―ドリフト層４２３の表面上には分離ゲ
ート酸化膜４４７を介して分離ゲート電極層４４８が設
けられ、その分離ゲート電極層４４８にもエミッタ電極
４４１が接触している。従って、エミッタ電極４４１を
周囲のｐ―分離領域４４３より高い電位とすれば、分離
ゲート電極層４４８の下方のｎ―ドリフト層４２３の表
面層に電子が誘起されることになり、ｐ―ウェル領域４
３３と周囲のｐ―分離領域４４３間に反転層が形成され
て導通してしまうのを防止する効果がある。 〔実施例２〕図１２は、本発明にかかるデプレッション
ＭＯＳ半導体素子を集積した別のＭＯＳパワーＩＣの構
成を示す回路図である。出力段ＩＧＢＴ５０３のコレク
タ（ｃm）はＣ端子に、主エミッタ（ｅm）はＥ端子に接
続されている。Ｃ端子とＥ端子との間には、出力段ＩＧ
ＢＴ５０３と並列に、センスコレクタ（ｃs）をＣ端子
に接続したセンスＩＧＢＴ５１４とセンス抵抗Ｒsとが
直列に接続されている。出力段ＩＧＢＴ５０３の主ゲー
ト（ｇm）とＧ端子間にゲート抵抗（ＲG1、ＲG 2）が接
続され、センスＩＧＢＴ５１４のゲート（ｇs）はＧ端
子に接続されている。センス抵抗Ｒsに於ける電圧降下
Ｖsから センスＩＧＢＴ５１４の、更に出力段ＩＧＢ
Ｔ５０３の電流を検知できるＭＯＳパワーＩＣである。
また、出力段ＩＧＢＴ５０３のコレクタ（ｃm）とデプ
レッションＩＧＢＴ５０８のコレクタ（ｃd）とを共通
に接続したＣ端子とゲート抵抗（ＲG1、ＲG2）の中間点
との間にデプレッションＩＧＢＴ５０８と抵抗（ＲCG）
とが直列に接続されている。Ｃ端子は、図示されない誘
導性負荷に接続される。抵抗（ＲCG）は定電流領域の開
始電圧を決定する作用を持ち、例えば数１０ｋΩと大き
い。
との関係を示す概念的な断面図である。図１に示したと
同じようにｐ―ウェル領域４３３とｐ―分離領域４４３
とに挟まれたｎ―ドリフト層４２３の表面上には分離ゲ
ート酸化膜４４７を介して分離ゲート電極層４４８が設
けられ、その分離ゲート電極層４４８にもエミッタ電極
４４１が接触している。従って、エミッタ電極４４１を
周囲のｐ―分離領域４４３より高い電位とすれば、分離
ゲート電極層４４８の下方のｎ―ドリフト層４２３の表
面層に電子が誘起されることになり、ｐ―ウェル領域４
３３と周囲のｐ―分離領域４４３間に反転層が形成され
て導通してしまうのを防止する効果がある。 〔実施例２〕図１２は、本発明にかかるデプレッション
ＭＯＳ半導体素子を集積した別のＭＯＳパワーＩＣの構
成を示す回路図である。出力段ＩＧＢＴ５０３のコレク
タ（ｃm）はＣ端子に、主エミッタ（ｅm）はＥ端子に接
続されている。Ｃ端子とＥ端子との間には、出力段ＩＧ
ＢＴ５０３と並列に、センスコレクタ（ｃs）をＣ端子
に接続したセンスＩＧＢＴ５１４とセンス抵抗Ｒsとが
直列に接続されている。出力段ＩＧＢＴ５０３の主ゲー
ト（ｇm）とＧ端子間にゲート抵抗（ＲG1、ＲG 2）が接
続され、センスＩＧＢＴ５１４のゲート（ｇs）はＧ端
子に接続されている。センス抵抗Ｒsに於ける電圧降下
Ｖsから センスＩＧＢＴ５１４の、更に出力段ＩＧＢ
Ｔ５０３の電流を検知できるＭＯＳパワーＩＣである。
また、出力段ＩＧＢＴ５０３のコレクタ（ｃm）とデプ
レッションＩＧＢＴ５０８のコレクタ（ｃd）とを共通
に接続したＣ端子とゲート抵抗（ＲG1、ＲG2）の中間点
との間にデプレッションＩＧＢＴ５０８と抵抗（ＲCG）
とが直列に接続されている。Ｃ端子は、図示されない誘
導性負荷に接続される。抵抗（ＲCG）は定電流領域の開
始電圧を決定する作用を持ち、例えば数１０ｋΩと大き
い。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】デプレッションＩＧＢＴ５０８は、実施例
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、ゲート抵抗（ＲG1、ＲG2）によ
って、センスＩＧＢＴ５１４のゲート（ｇS）と出力段
ＩＧＢＴ５０３の主ゲート（ｇm）とが分離される。更
に、抵抗（ＲCG）は数１０ｋΩと大きいので、デプレッ
ションＩＧＢＴ５０８の電流電圧特性は、電圧とともに
電流が増加する不飽和領域である。そのため、Ｃ端子の
電位が高くなると、それだけ電流が増し、ゲート抵抗
（ＲG2）における電位差によって出力段ＩＧＢＴ５０３
の主ゲート（ｇm）の電位が高められる。すなわち、Ｃ
端子の電位がフィードバックされて、図２１のような特
性となる。なお、抵抗ＲCGは、ゲート抵抗ＲG2の大きさ
に合わせて選定される。このため、場所的な制限等が無
く、抵抗ＲCGを更に大きな抵抗にできれば、ゲート抵抗
ＲG1を省略することができる。
１のものと同様の構成とするので、高耐圧化でき、ＭＯ
ＳパワーＩＣに集積することができる。このようなＭＯ
ＳパワーＩＣとすれば、ゲート抵抗（ＲG1、ＲG2）によ
って、センスＩＧＢＴ５１４のゲート（ｇS）と出力段
ＩＧＢＴ５０３の主ゲート（ｇm）とが分離される。更
に、抵抗（ＲCG）は数１０ｋΩと大きいので、デプレッ
ションＩＧＢＴ５０８の電流電圧特性は、電圧とともに
電流が増加する不飽和領域である。そのため、Ｃ端子の
電位が高くなると、それだけ電流が増し、ゲート抵抗
（ＲG2）における電位差によって出力段ＩＧＢＴ５０３
の主ゲート（ｇm）の電位が高められる。すなわち、Ｃ
端子の電位がフィードバックされて、図２１のような特
性となる。なお、抵抗ＲCGは、ゲート抵抗ＲG2の大きさ
に合わせて選定される。このため、場所的な制限等が無
く、抵抗ＲCGを更に大きな抵抗にできれば、ゲート抵抗
ＲG1を省略することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】図１７は、本発明にかかるデプレッション
型ＭＯＳ半導体素子としてデプレッション型ＭＯＳＦＥ
Ｔを集積したＭＯＳパワーＩＣの構成を示す回路図であ
る。出力段半導体素子もＭＯＳＦＥＴとなっている。こ
こでは、これまでの例との比較を容易にするために、Ｍ
ＯＳＦＥＴのドレインをコレクタ、ソースをエミッタと
呼ぶことにする。出力段ＭＯＳＦＥＴ９０３のコレクタ
（ｃm）はＣ端子に、主エミッタ（ｅm）はＥ端子に接続
されている。Ｃ端子とＥ端子との間には、出力段ＭＯＳ
ＦＥＴ９０３と並列に、センスコレクタ（ｃs）をＣ端
子に接続したセンスＭＯＳＦＥＴ９１４とセンス抵抗Ｒ
sとが直列に接続されている。出力段ＭＯＳＦＥＴ９０
３の主ゲート（ｇm）とＧ端子間にゲート抵抗（ＲG1、
ＲG2）が接続され、センスＭＯＳＦＥＴ９１４のゲート
（ｇS）はＧ端子に接続されている。センス抵抗ＲSに於
ける電圧降下ＶS を検知するための端子が設けられてお
り、センスＭＯＳＦＥＴ９１４の、更に出力段ＭＯＳＦ
ＥＴ９０３の電流を検知できるＭＯＳパワーＩＣであ
る。出力段ＭＯＳＦＥＴ９０３のコレクタ（ｃn）とデ
プレッションＭＯＳＦＥＴ９０８のコレクタ（ｃd）と
を共通に接続したＣ端子とゲート抵抗（ＲG1、ＲG2）の
中間点との間にデプレッションＭＯＳＦＥＴ９０８と抵
抗（ＲCG）とが直列に接続されている。Ｃ端子は、図示
されない誘導性負荷に接続される。抵抗（ＲCG）はデプ
レッションＭＯＳＦＥＴ９０８の定電流領域の開始電圧
を決定する作用を持ち、例えば数１０ｋΩと大きい。
型ＭＯＳ半導体素子としてデプレッション型ＭＯＳＦＥ
Ｔを集積したＭＯＳパワーＩＣの構成を示す回路図であ
る。出力段半導体素子もＭＯＳＦＥＴとなっている。こ
こでは、これまでの例との比較を容易にするために、Ｍ
ＯＳＦＥＴのドレインをコレクタ、ソースをエミッタと
呼ぶことにする。出力段ＭＯＳＦＥＴ９０３のコレクタ
（ｃm）はＣ端子に、主エミッタ（ｅm）はＥ端子に接続
されている。Ｃ端子とＥ端子との間には、出力段ＭＯＳ
ＦＥＴ９０３と並列に、センスコレクタ（ｃs）をＣ端
子に接続したセンスＭＯＳＦＥＴ９１４とセンス抵抗Ｒ
sとが直列に接続されている。出力段ＭＯＳＦＥＴ９０
３の主ゲート（ｇm）とＧ端子間にゲート抵抗（ＲG1、
ＲG2）が接続され、センスＭＯＳＦＥＴ９１４のゲート
（ｇS）はＧ端子に接続されている。センス抵抗ＲSに於
ける電圧降下ＶS を検知するための端子が設けられてお
り、センスＭＯＳＦＥＴ９１４の、更に出力段ＭＯＳＦ
ＥＴ９０３の電流を検知できるＭＯＳパワーＩＣであ
る。出力段ＭＯＳＦＥＴ９０３のコレクタ（ｃn）とデ
プレッションＭＯＳＦＥＴ９０８のコレクタ（ｃd）と
を共通に接続したＣ端子とゲート抵抗（ＲG1、ＲG2）の
中間点との間にデプレッションＭＯＳＦＥＴ９０８と抵
抗（ＲCG）とが直列に接続されている。Ｃ端子は、図示
されない誘導性負荷に接続される。抵抗（ＲCG）はデプ
レッションＭＯＳＦＥＴ９０８の定電流領域の開始電圧
を決定する作用を持ち、例えば数１０ｋΩと大きい。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】このようなＭＯＳパワーＩＣとすれば、ゲ
ート抵抗（ＲG1、ＲG2）によって、センスＭＯＳＦＥＴ
９１４のゲート（ｇS）と出力段ＭＯＳＦＥＴ９０３の
主ゲート（ｇm）とが分離される。更に、抵抗（ＲCG）
は数１０ｋΩと大きいので、デプレッションＭＯＳＦＥ
Ｔ９０８の電流電圧特性は、電圧とともに電流が増加す
る不飽和領域である。そのため、Ｃ端子の電位が高くな
ると、それだけ電流が増し、ゲート抵抗（ＲG2）におけ
る電位差によって出力段ＭＯＳＦＥＴ９０３の主ゲート
（ｇm）の電位が高められる。すなわち、Ｃ端子の電位
がフィードバックされて、図２１のような特性となる。
この場合も抵抗ＲCGは、ゲート抵抗ＲG2の大きさに合わ
せて選定される。このため、場所的な制限等が無く、抵
抗ＲCGを更に大きな抵抗にできれば、ゲート抵抗ＲG1を
省略することができる。
ート抵抗（ＲG1、ＲG2）によって、センスＭＯＳＦＥＴ
９１４のゲート（ｇS）と出力段ＭＯＳＦＥＴ９０３の
主ゲート（ｇm）とが分離される。更に、抵抗（ＲCG）
は数１０ｋΩと大きいので、デプレッションＭＯＳＦＥ
Ｔ９０８の電流電圧特性は、電圧とともに電流が増加す
る不飽和領域である。そのため、Ｃ端子の電位が高くな
ると、それだけ電流が増し、ゲート抵抗（ＲG2）におけ
る電位差によって出力段ＭＯＳＦＥＴ９０３の主ゲート
（ｇm）の電位が高められる。すなわち、Ｃ端子の電位
がフィードバックされて、図２１のような特性となる。
この場合も抵抗ＲCGは、ゲート抵抗ＲG2の大きさに合わ
せて選定される。このため、場所的な制限等が無く、抵
抗ＲCGを更に大きな抵抗にできれば、ゲート抵抗ＲG1を
省略することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】
【発明の効果】以上説明したように本発明によれば、ｎ
―ドリフト層の表面層に形成されたｐ―ウェル領域と、
そのｐ―ウェル領域の表面層に形成されたｎ+エミッタ
領域と、そのｎ+エミッタ領域からｎ―ドリフト層の表
面層にかけてｐ―ウェル領域の表面層に形成されたｎ―
デプレッション領域と、そのｎ―デプレッション領域の
上にゲート絶縁膜を介して設けられたゲート電極層と、
ｎ+エミッタ領域とｐ―ウェル領域との表面に共通に接
して設けられたエミッタ電極と、ｎ―ドリフト層の裏面
側に設けられたコレクタ電極とを有するデプレッション
型ＭＯＳ半導体素子とすることによって、縦型のＭＯＳ
ＦＥＴや、ｐ+コレクタ層にコレクタ電極が接する縦型
ＩＧＢＴを含むＭＯＳパワーＩＣに集積するのに適し、
ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化が容易な定電
流素子が実現できる。特にｐ―ウェル領域を、ｎ―デプ
レッション領域を囲んでほぼ環状にし、その形状や、ｎ
―ドリフト層の厚さ等を吟味することが、高耐圧化に重
要であることを示した。
―ドリフト層の表面層に形成されたｐ―ウェル領域と、
そのｐ―ウェル領域の表面層に形成されたｎ+エミッタ
領域と、そのｎ+エミッタ領域からｎ―ドリフト層の表
面層にかけてｐ―ウェル領域の表面層に形成されたｎ―
デプレッション領域と、そのｎ―デプレッション領域の
上にゲート絶縁膜を介して設けられたゲート電極層と、
ｎ+エミッタ領域とｐ―ウェル領域との表面に共通に接
して設けられたエミッタ電極と、ｎ―ドリフト層の裏面
側に設けられたコレクタ電極とを有するデプレッション
型ＭＯＳ半導体素子とすることによって、縦型のＭＯＳ
ＦＥＴや、ｐ+コレクタ層にコレクタ電極が接する縦型
ＩＧＢＴを含むＭＯＳパワーＩＣに集積するのに適し、
ＭＯＳＦＥＴやＩＧＢＴと同等の高耐圧化が容易な定電
流素子が実現できる。特にｐ―ウェル領域を、ｎ―デプ
レッション領域を囲んでほぼ環状にし、その形状や、ｎ
―ドリフト層の厚さ等を吟味することが、高耐圧化に重
要であることを示した。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】また、そのようなデプレッション型ＭＯＳ
半導体素子を集積したＭＯＳパワーＩＣとして、金属−
酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力段Ｍ
ＯＳ半導体素子と、その出力端であるコレクタ
（ｃm）、主エミッタ（ｅm）とそれぞれ接続される二つ
の出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導体素子の制御
入力電極である主ゲート（ｇm）側に接続される制御入
力端子（Ｇ）とを持ち、制御入力端子（Ｇ）と一方の出
力端子（Ｃ）との間にデプレッション型ＭＯＳ半導体素
子と抵抗（ＲCG）とを直列接続した分枝を、デプレッシ
ョン型ＭＯＳ半導体素子のコレクタ（ｃd）をＣ端子側
に接続して設けることにより、Ｃ端子の電位上昇をゲー
ト（ｇm）側にフィードバックする回路、その他高速タ
ーンオン、高速ターンオフに適する回路、内部制御回路
に電源を供給する回路等が実現できることを示した。
半導体素子を集積したＭＯＳパワーＩＣとして、金属−
酸化膜−半導体（ＭＯＳ）構造の制御部をもつ出力段Ｍ
ＯＳ半導体素子と、その出力端であるコレクタ
（ｃm）、主エミッタ（ｅm）とそれぞれ接続される二つ
の出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半導体素子の制御
入力電極である主ゲート（ｇm）側に接続される制御入
力端子（Ｇ）とを持ち、制御入力端子（Ｇ）と一方の出
力端子（Ｃ）との間にデプレッション型ＭＯＳ半導体素
子と抵抗（ＲCG）とを直列接続した分枝を、デプレッシ
ョン型ＭＯＳ半導体素子のコレクタ（ｃd）をＣ端子側
に接続して設けることにより、Ｃ端子の電位上昇をゲー
ト（ｇm）側にフィードバックする回路、その他高速タ
ーンオン、高速ターンオフに適する回路、内部制御回路
に電源を供給する回路等が実現できることを示した。
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５７Ｇ 29/90 Ｄ
Claims (37)
- 【請求項１】ｎ- ドリフト層の表面層に形成されたｐ-
ウェル領域と、そのｐ- ウェル領域の表面層に形成され
たｎ+ エミッタ領域と、そのｎ+ エミッタ領域からｎ-
ドリフト層の表面層にかけてｐ- ウェル領域の表面層に
形成されたｎ - デプレッション領域と、そのｎ- デプレ
ッション領域の上にゲート絶縁膜を介して設けられたゲ
ート電極層と、ｎ+ エミッタ領域とｐ- ウェル領域との
表面に共通に接して設けられたエミッタ電極と、ｎ- ド
リフト層の裏面側に設けられたコレクタ電極とを有する
ことを特徴とするデプレッション型ＭＯＳ半導体素子。 - 【請求項２】ｎ- ドリフト層の裏面側にｐ+ コレクタ層
を有し、そのｐ+ コレクタ層にコレクタ電極が接するこ
とを特徴とする請求項１記載のデプレッション型ＭＯＳ
半導体素子。 - 【請求項３】ｐ- ウェル領域が、ｎ- デプレッション領
域を囲んでほぼ環状に形成されることを特徴とする請求
項１または２に記載のデプレッション型ＭＯＳ半導体素
子。 - 【請求項４】請求項１ないし３のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子を複数個並列接続したこ
とを特徴とするデプレッション型ＭＯＳ半導体素子。 - 【請求項５】並列接続したデプレッション型ＭＯＳ半導
体素子のｐ- ウェル領域を互いに接続したことを特徴と
する請求項４記載のデプレッション型ＭＯＳ半導体素
子。 - 【請求項６】一つのｐ- ウェル領域で囲まれたｎ- ドリ
フト層内に、複数のｎ- デプレッション領域が形成され
ていることを特徴とする請求項３に記載のデプレッショ
ン型ＭＯＳ半導体素子。 - 【請求項７】一つのｐ- ウェル領域で囲まれたｎ- ドリ
フト層を長方形と見なしたとき、その長方形の短辺の長
さｘを、ｎ- ドリフト層の厚さの２／３以下とすること
を特徴とする請求項３ないし６のいずれかに記載のデプ
レッション型ＭＯＳ半導体素子。 - 【請求項８】一つのｐ- ウェル領域で囲まれたｎ- ドリ
フト層を長方形と見なしたとき、その短辺の長さｘを、
ｎ- ドリフト層の厚さの１／６以上とすることを特徴と
する請求項３ないし７のいずれかに記載のデプレッショ
ン型ＭＯＳ半導体素子。 - 【請求項９】ｎ- ドリフト層の表面層にｐ- ウェル領域
と隣接するｐ- 分離ウェル領域を有し、ｐ- ウェル領域
の電位がｐ- 分離ウェル領域の電位から独立しているこ
とを特徴とする請求項１ないし８のいずれかに記載のデ
プレッション型ＭＯＳ半導体素子。 - 【請求項１０】ｎ- ドリフト層の表面層にｐ- ウェル領
域と隣接するｐ- 分離ウェル領域を有し、ｐ- ウェル領
域とｐ- 分離ウェル領域の間のｎ- ドリフト層の表面上
に絶縁膜を介して分離ゲート電極層が設けられているこ
とを特徴とする請求項１ないし９のいずれかに記載のデ
プレッション型ＭＯＳ半導体素子。 - 【請求項１１】分離ゲート電極層がエミッタ電極に近い
電位を有することを特徴とする請求項１ないし１０のい
ずれかに記載のデプレッション型ＭＯＳ半導体素子。 - 【請求項１２】エミッタ電極が分離ゲート電極層に接す
ることを特徴とする請求項１ないし１０のいずれかに記
載のデプレッション型ＭＯＳ半導体素子。 - 【請求項１３】エミッタ電極とゲート電極とが接続する
ことを特徴とする請求項１ないし１２のいずれかに記載
のデプレッション型ＭＯＳ半導体素子。 - 【請求項１４】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm ）側に接続
される制御入力端子（Ｇ）とを持ち、一方の出力端子
（Ｃ）と制御入力端子（Ｇ）との間にデプレッション型
ＭＯＳ半導体素子とコレクタ抵抗（ＲC ）とを直列接続
した分枝を、デプレッション型ＭＯＳ半導体素子のコレ
クタ（ｃd ）をＣ端子側に接続して設けたＭＯＳパワー
ＩＣにおいて、そのデプレッション型ＭＯＳ半導体素子
が請求項１３に記載されたデプレッション型ＭＯＳ半導
体素子であることを特徴とするＭＯＳパワーＩＣ。 - 【請求項１５】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm ）側に接続
される制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導
体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との間
にゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）
とそのゲート抵抗（ＲG2）の主ゲート（ｇm ）側との間
に、デプレッション型ＭＯＳ半導体素子をそのコレクタ
（ｃd ）をＣ端子側に接続したＭＯＳパワーＩＣにおい
て、そのデプレッション型ＭＯＳ半導体素子が請求項１
３に記載されたデプレッション型ＭＯＳ半導体素子であ
ることを特徴とするＭＯＳパワーＩＣ。 - 【請求項１６】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と出力段ＭＯＳ半
導体素子の制御入力端である主ゲート（ｇm ）側に接続
される制御入力端子（Ｇ）とを持ち、出力段ＭＯＳ半導
体素子の主ゲート（ｇm ）と制御入力端子（Ｇ）との間
にゲート抵抗（ＲG2）を接続し、一方の出力端子（Ｃ）
とそのゲート抵抗（ＲG2）の主ゲート（ｇm ）側との間
に、デプレッション型ＭＯＳ半導体素子とコレクタ抵抗
（ＲcG）とをそのコレクタ（ｃd ）を出力端子（Ｃ）側
に接続して直列接続した分枝を有するＭＯＳパワーＩＣ
において、そのデプレッション型ＭＯＳ半導体素子が請
求項１３に記載されたデプレッション型ＭＯＳ半導体素
子であることを特徴とするＭＯＳパワーＩＣ。 - 【請求項１７】コレクタ抵抗（ＲcG）が半導体基板と絶
縁された多結晶シリコン層からなることを特徴とする請
求項１６記載のＭＯＳパワーＩＣ。 - 【請求項１８】二つの出力端子（Ｃ、Ｅ）間に、センス
ＭＯＳ半導体素子と抵抗（Ｒs ）とを直列接続した分枝
を、センスＭＯＳ半導体素子のセンスコレクタ（ｃs ）
を出力端子（Ｃ）側に接続して設け、センスＭＯＳ半導
体素子のセンスゲート（ｇs ）と制御入力端子（Ｇ）と
を接続することを特徴とする請求項１５ないし１７のい
ずれかに記載のＭＯＳパワーＩＣ。 - 【請求項１９】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続
される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm ）側に接続さ
れる制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力
端子（Ｇ）との間に接続された内部制御回路と、出力端
子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm ）
との間に接続されたターンオフ回路とを持ち、出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）と制御入力端子
（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方の出
力端子（Ｃ）と主ゲート（ｇ m ）との間にデプレッショ
ン型ＭＯＳ半導体素子を、そのコレクタ（ｃd ）を一方
の出力端子（Ｃ）側に接続したＭＯＳパワーＩＣにおい
て、そのデプレッション型ＭＯＳ半導体素子が請求項１
ないし１２のいずれかに記載されたものであり、デプレ
ッション型ＭＯＳ半導体素子のゲート（ｇd ）が制御入
力端子（Ｇ）と接続されていることを特徴とするＭＯＳ
パワーＩＣ。 - 【請求項２０】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続
される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm ）側に接続さ
れる制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力
端子（Ｇ）との間に接続された内部制御回路と、出力端
子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm ）
との間に接続されたターンオフ回路とを持ち、出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）と制御入力端子
（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方の出
力端子（Ｃ）と主ゲート（ｇ m ）との間にデプレッショ
ン型ＭＯＳ半導体素子とツェナーダイオード（ＺＤ2）
とを直列接続した分枝を、デプレッション型ＭＯＳ半導
体素子のコレクタ（ｃ d ）を一方の出力端子（Ｃ）側に
して接続し、デプレッション型ＭＯＳ半導体素子のエミ
ッタ（ｅd ）側にツェナーダイオード（ＺＤ2 ）のアノ
ードを接続して設けたＭＯＳパワーＩＣにおいて、その
デプレッション型ＭＯＳ半導体素子が請求項１ないし１
２のいずれかに記載されたものであり、デプレッション
型ＭＯＳ半導体素子のゲート（ｇd ）が制御入力端子
（Ｇ）と接続されていることを特徴とするＭＯＳパワー
ＩＣ。 - 【請求項２１】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ半導体素子と、その出力端である
コレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ接続
される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ半導
体素子の制御入力端である主ゲート（ｇm ）側に接続さ
れる制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入力
端子（Ｇ）との間に接続された内部制御回路と、出力端
子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇm ）
との間に接続されたターンオフ回路とを持ち、出力段Ｍ
ＯＳ半導体素子の主ゲート（ｇm ）と制御入力端子
（Ｇ）との間にゲート抵抗ＲG を接続し、一方の出力端
子（Ｃ）と主ゲート（ｇm ）との間にデプレッション型
ＭＯＳ半導体素子とツェナーダイオード（ＺＤ2 ）と抵
抗（ＲcG）とを直列接続した分枝を、デプレッション型
ＭＯＳ半導体素子のコレクタ電極（ｃd ）を一方の出力
端子（Ｃ）側に接続し、デプレッション型ＭＯＳ半導体
素子のエミッタ（ｅd ）側にツェナーダイオード（ＺＤ
2 ）のアノードを接続して設けたＭＯＳパワーＩＣにお
いて、そのデプレッション型ＭＯＳ半導体素子が請求項
１ないし１２のいずれかに記載されたものであり、デプ
レッション型ＭＯＳ半導体素子のゲート（ｇd ）が制御
入力端子（Ｇ）と接続されていることを特徴とするＭＯ
ＳパワーＩＣ。 - 【請求項２２】抵抗（ＲcG）が半導体基板と絶縁された
多結晶シリコン層からなることを特徴とする請求項２１
記載のＭＯＳパワーＩＣ。 - 【請求項２３】ツェナーダイオード（ＺＤ2 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２０ないし２２のいずれかに記載のＭＯＳ
パワーＩＣ。 - 【請求項２４】ゲート抵抗（ＲG ）が半導体基板と絶縁
された多結晶シリコン層からなることを特徴とする請求
項１９ないし２３のいずれかに記載のＭＯＳパワーＩ
Ｃ。 - 【請求項２５】ゲート抵抗（ＲG ）と並列に、カソード
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の制御電極（ｇm ）側に接続したツェ
ナーダイオード（ＺＤ1 ）を備えることを特徴とする請
求項１９ないし２４のいずれかに記載のＭＯＳパワーＩ
Ｃ。 - 【請求項２６】ゲート抵抗（ＲG ）と並列に、カソード
電極を制御入力端子（Ｇ）側に、アノード電極を出力段
ＭＯＳ半導体素子の制御電極（ｇm ）側に接続したツェ
ナーダイオード（ＺＤ1 ）と抵抗（ＲZ ）とを直列接続
した分枝を備えることを特徴とする請求項１９ないし２
４のいずれかに記載のＭＯＳパワーＩＣ。 - 【請求項２７】抵抗（ＲZ ）が半導体基板と絶縁された
多結晶シリコン層からなることを特徴とする請求項２６
記載のＭＯＳパワーＩＣ。 - 【請求項２８】ツェナーダイオード（ＺＤ1 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項２５ないし２７のいずれかに記載のＭＯＳ
型半導体装置。 - 【請求項２９】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ
半導体素子の制御入力端である主ゲート（ｇm ）側に接
続される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力
段ＭＯＳ半導体素子の主ゲート（ｇm ）との間に接続さ
れたターンオフ回路とを持ち、出力段ＭＯＳ半導体素子
の主ゲート（ｇm ）と制御入力端子（Ｇ）との間にゲー
ト抵抗ＲG を接続し、一方の出力端子（Ｃ）にデプレッ
ション型ＭＯＳ半導体素子のコレクタ（ｃd ）を接続
し、デプレッション型ＭＯＳ半導体素子のエミッタ（ｅ
d ）を内部制御回路の回路電源端子（ＶDD）に接続した
ＭＯＳパワーＩＣにおいて、そのデプレッション型ＭＯ
Ｓ半導体素子が請求項１３に記載されたものであること
を特徴とするＭＯＳパワーＩＣ。 - 【請求項３０】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ
半導体素子の制御入力端である主ゲート（ｇm ）側に接
続される制御入力端子（Ｇ）と、出力端子（Ｅ）と出力
段ＭＯＳ半導体素子の主ゲート（ｇm ）との間に接続さ
れたターンオフ回路とを持ち、出力段ＭＯＳ半導体素子
の主ゲート（ｇm ）と制御入力端子（Ｇ）との間にゲー
ト抵抗ＲG を接続し、一方の出力端子（Ｃ）にデプレッ
ション型ＭＯＳ半導体素子のコレクタ（ｃd ）を接続
し、そのエミッタ（ｅd ）をツェナーダイオード（ＺＤ
3 ）のカソード電極に接続し、ツェナーダイオード（Ｚ
Ｄ3 ）のアノード電極を内部制御回路の回路電源端子
（ＶDD）に接続したＭＯＳパワーＩＣにおいて、そのデ
プレッション型ＭＯＳ半導体素子が請求項１３に記載さ
れたものであることを特徴とするＭＯＳパワーＩＣ。 - 【請求項３１】ツェナーダイオード（ＺＤ3 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３０記載のＭＯＳパワーＩＣ。 - 【請求項３２】カソード電極を制御入力端子（Ｇ）に、
アノード電極を内部制御回路の回路電源端子（ＶDD）に
接続したツェナーダイオード（ＺＤ4 ）を備えることを
特徴とする請求項２９ないし３１のいずれかに記載のＭ
ＯＳパワーＩＣ。 - 【請求項３３】ツェナーダイオード（ＺＤ4 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３２記載のＭＯＳ型半導体装置。 - 【請求項３４】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ
半導体素子の制御入力端であるゲート（ｇm ）側に接続
される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御入
力端子（Ｇ）との間に接続された内部制御回路と、出力
端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート
（ｇm ）との間に接続されたターンオフ回路とを持ち、
出力段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力
端子（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方
の出力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子
のコレクタ（ｃd ）を接続し、そのエミッタ（ｅd ）を
内部制御回路の電圧比較端子（Ｖk ）に接続したＭＯＳ
パワーＩＣにおいて、そのデプレッション型ＭＯＳ半導
体素子が請求項１３に記載されたものであることを特徴
とするＭＯＳパワーＩＣ。 - 【請求項３５】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ出力段ＭＯＳ半導体素子と、その出力端で
あるコレクタ（ｃm ）、主エミッタ（ｅm ）とそれぞれ
接続される二つの出力端子（Ｃ、Ｅ）と、出力段ＭＯＳ
半導体素子の制御入力端である主ゲート（ｇm ）側に接
続される制御入力端子（Ｇ）と、出力端子（Ｅ）と制御
入力端子（Ｇ）との間に接続された内部制御回路と、出
力端子（Ｅ）と出力段ＭＯＳ半導体素子の主ゲート（ｇ
m ）との間に接続されたターンオフ回路とを持ち、出力
段ＭＯＳ半導体素子の主ゲート（ｇm ）と制御入力端子
（Ｇ）との間にゲート抵抗（ＲG ）を接続し、一方の出
力端子（Ｃ）にデプレッション型ＭＯＳ半導体素子のコ
レクタ（ｃd ）を接続し、そのエミッタ（ｅd ）をツェ
ナーダイオード（ＺＤ5 ）のカソード電極に接続し、ツ
ェナーダイオード（ＺＤ5 ）のアノード電極を内部制御
回路の電圧比較端子（Ｖk ）に接続したＭＯＳパワーＩ
Ｃにおいて、そのデプレッション型ＭＯＳ半導体素子が
請求項１３に記載されたものであることを特徴とするＭ
ＯＳパワーＩＣ。 - 【請求項３６】ツェナーダイオード（ＺＤ5 ）が半導体
基板と絶縁された多結晶シリコン層からなることを特徴
とする請求項３５記載のＭＯＳパワーＩＣ。 - 【請求項３７】ｐ- ウェル領域で囲まれたｎ- ドリフト
層内のｎ- デプレッション型ＭＯＳ半導体素子の電流密
度が、出力段ＭＯＳ半導体素子の電流密度を越えないこ
とを特徴とする請求項１４ないし３６のいずれかに記載
のＭＯＳパワーＩＣ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091297A JP2982785B2 (ja) | 1998-04-03 | 1998-04-03 | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ |
| DE19914697.7A DE19914697B4 (de) | 1998-04-03 | 1999-03-31 | Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC |
| US09/286,900 US6268628B1 (en) | 1998-04-03 | 1999-04-05 | Depletion type MOS semiconductor device and MOS power IC |
| US09/800,329 US6528826B2 (en) | 1998-04-03 | 2001-03-06 | Depletion type MOS semiconductor device and MOS power IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091297A JP2982785B2 (ja) | 1998-04-03 | 1998-04-03 | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289084A true JPH11289084A (ja) | 1999-10-19 |
| JP2982785B2 JP2982785B2 (ja) | 1999-11-29 |
Family
ID=14022548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091297A Expired - Lifetime JP2982785B2 (ja) | 1998-04-03 | 1998-04-03 | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6268628B1 (ja) |
| JP (1) | JP2982785B2 (ja) |
| DE (1) | DE19914697B4 (ja) |
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| JP2014112925A (ja) * | 2014-02-07 | 2014-06-19 | Fuji Electric Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| JP2017126953A (ja) * | 2016-01-15 | 2017-07-20 | 富士電機株式会社 | 半導体装置 |
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| DE19914697B4 (de) | 2014-12-04 |
| US6268628B1 (en) | 2001-07-31 |
| US20010042886A1 (en) | 2001-11-22 |
| US6528826B2 (en) | 2003-03-04 |
| DE19914697A1 (de) | 1999-10-14 |
| JP2982785B2 (ja) | 1999-11-29 |
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