JP3132587B2 - パワーデバイスの過熱検出回路 - Google Patents
パワーデバイスの過熱検出回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、制御用パワーＩＣ等の
半導体基板に形成され、そのパワーＩＣに含まれるパワ
ーデバイスの異常温度を検出するパワーデバイスの過熱
検出回路に関する。
半導体基板に形成され、そのパワーＩＣに含まれるパワ
ーデバイスの異常温度を検出するパワーデバイスの過熱
検出回路に関する。
【０００２】
【従来の技術】制御用パワーＩＣは、制御部とパワー部
を一つの半導体チップに構成したもので、制御ＩＣとパ
ワー段の相互干渉を防ぐ必要がある。そのためには、絶
縁膜で分離する誘電体分離、ＰＮ接合で分離する接合分
離およびデバイスが基板と絶縁されるゲートによって制
御され、各デバイス自身のＰＮ接合で分離される自己分
離の各種の方法がある。前２者はコスト高であるので、
自己分離法を採用できることが望ましい。
を一つの半導体チップに構成したもので、制御ＩＣとパ
ワー段の相互干渉を防ぐ必要がある。そのためには、絶
縁膜で分離する誘電体分離、ＰＮ接合で分離する接合分
離およびデバイスが基板と絶縁されるゲートによって制
御され、各デバイス自身のＰＮ接合で分離される自己分
離の各種の方法がある。前２者はコスト高であるので、
自己分離法を採用できることが望ましい。
【０００３】パワーデバイスは高電圧，大電流の用途に
使われるために、例えば負荷の急増や短絡などによって
定格電流を超える大電流が流れると、発熱によってパワ
ーデバイスが熱破壊する危険性がある。したがって、パ
ワーデバイスの温度を常時監視して所定温度を超える温
度異常すなわち過熱があった場合には、負荷回路を遮断
するなどの保護操作を行うことによって、パワーデバイ
スの熱破壊事故を防止することが求められる。
使われるために、例えば負荷の急増や短絡などによって
定格電流を超える大電流が流れると、発熱によってパワ
ーデバイスが熱破壊する危険性がある。したがって、パ
ワーデバイスの温度を常時監視して所定温度を超える温
度異常すなわち過熱があった場合には、負荷回路を遮断
するなどの保護操作を行うことによって、パワーデバイ
スの熱破壊事故を防止することが求められる。
【０００４】パワーＩＣの温度監視を行おうとする場
合、温度センサを含む過熱検出回路をパワーＩＣと共通
の半導体基板上に作り込むことが温度の検出感度を高め
回路の構成を簡素化する上で有利であることはいうまで
もない。しかし、パワーＩＣに自己分離法で形成した従
来の過熱検出回路は、基板に電源を接続し、その電位を
最高電位または最低電位とした例しかなく、パワーデバ
イスのように基板を出力端子とするものは発表されてい
ない。
合、温度センサを含む過熱検出回路をパワーＩＣと共通
の半導体基板上に作り込むことが温度の検出感度を高め
回路の構成を簡素化する上で有利であることはいうまで
もない。しかし、パワーＩＣに自己分離法で形成した従
来の過熱検出回路は、基板に電源を接続し、その電位を
最高電位または最低電位とした例しかなく、パワーデバ
イスのように基板を出力端子とするものは発表されてい
ない。
【０００５】
【発明が解決しようとする課題】そのような過熱検出回
路は、負荷と高電位電源との間にスイッチング用のパワ
ーデバイスが接続されるハイサイド形には使用できる
が、負荷とＧＮＤ電位との間にスイッチング用のパワー
デバイスが接続されるローサイド形には使用できない。
路は、負荷と高電位電源との間にスイッチング用のパワ
ーデバイスが接続されるハイサイド形には使用できる
が、負荷とＧＮＤ電位との間にスイッチング用のパワー
デバイスが接続されるローサイド形には使用できない。
【０００６】本発明の目的は、半導体基板を出力端子と
して用いるパワーデバイスの温度検出を行う検出回路部
を簡素な構成で同一基板に自己分離型で形成でき、かつ
温度依存性を利用して検出温度領域で大きな信号を取り
出せるパワーデバイスの過熱検出回路を提供することに
ある。
して用いるパワーデバイスの温度検出を行う検出回路部
を簡素な構成で同一基板に自己分離型で形成でき、かつ
温度依存性を利用して検出温度領域で大きな信号を取り
出せるパワーデバイスの過熱検出回路を提供することに
ある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、パワーデバイスと共通の半導体基板に
形成されてパワーデバイスの過熱を検出する回路であっ
て、デプレッション型ＭＯＳＦＥＴを用いた定電流電源
と、逆バイアスされ一側が低電位に、他側が前記定電流
電源に接続されたＰＮ接合と、その定電流電源とＰＮ接
合の中間点の電位が所定の値に達したことを判断して信
号を発する判断回路とを備えてなるものとする。
めに、本発明は、パワーデバイスと共通の半導体基板に
形成されてパワーデバイスの過熱を検出する回路であっ
て、デプレッション型ＭＯＳＦＥＴを用いた定電流電源
と、逆バイアスされ一側が低電位に、他側が前記定電流
電源に接続されたＰＮ接合と、その定電流電源とＰＮ接
合の中間点の電位が所定の値に達したことを判断して信
号を発する判断回路とを備えてなるものとする。
【０００８】また本発明は、パワーデバイスと共通の基
板に形成されてパワーデバイスの過熱を検出する回路で
あって、それぞれデプレッション型ＭＯＳＦＥＴを用い
た定電流電源、逆バイアスされ一側が低電位に接続さ
れ、他側が前記定電流電源に接続されたＰＮ接合ならび
にその定電流電源とＰＮ接合の中間点の電位が所定の値
に達したことにより基板温度が所定の検出温度に達した
ことを判断して信号を発する判断回路を有する検出温度
の高い第一の検出回路および検出温度の低い第二の検出
回路と、基板温度が上昇して第一の検出回路の検出温度
を超えたときに信号を出力し、次いで基板温度が下降し
て第二の検出温度の検出温度以下になるまで前記信号を
接続して出力するヒステリシス回路とを備えてなるもの
とする。
板に形成されてパワーデバイスの過熱を検出する回路で
あって、それぞれデプレッション型ＭＯＳＦＥＴを用い
た定電流電源、逆バイアスされ一側が低電位に接続さ
れ、他側が前記定電流電源に接続されたＰＮ接合ならび
にその定電流電源とＰＮ接合の中間点の電位が所定の値
に達したことにより基板温度が所定の検出温度に達した
ことを判断して信号を発する判断回路を有する検出温度
の高い第一の検出回路および検出温度の低い第二の検出
回路と、基板温度が上昇して第一の検出回路の検出温度
を超えたときに信号を出力し、次いで基板温度が下降し
て第二の検出温度の検出温度以下になるまで前記信号を
接続して出力するヒステリシス回路とを備えてなるもの
とする。
【０００９】また、デプレッション型ＭＯＳＦＥＴを用
いた定電流電源が使用できない場合には、デプレッショ
ン型ＭＯＳＦＥＴを用いた定電流電源の替わりに高電位
に接続された抵抗あるいはエンハンスメント型ＭＯＳＦ
ＥＴを使用することも可能である。
いた定電流電源が使用できない場合には、デプレッショ
ン型ＭＯＳＦＥＴを用いた定電流電源の替わりに高電位
に接続された抵抗あるいはエンハンスメント型ＭＯＳＦ
ＥＴを使用することも可能である。
【００１０】そして、いずれの場合も逆バイアスされる
ＰＮ接合の低不純物濃度側の層が５×１０13／ｃｍ2 以
上の不純物濃度を有することが有効である。
ＰＮ接合の低不純物濃度側の層が５×１０13／ｃｍ2 以
上の不純物濃度を有することが有効である。
【００１１】
【作用】パワーデバイスと同一半導体基板に形成された
ＰＮ接合の逆もれ電流は、基板温度の上昇により増加す
る。この逆もれ電流の増加を直列接続されたデプレッシ
ョン型ＭＯＳＦＥＴの静特性を利用して電圧に変化する
ことにより変化の大きな電気信号に変換でき、この電圧
信号を判断回路で判断して過熱温度領域に達したとき
に、パワーデバイスを遮断するなどのための制御信号を
出すようにすれば、パワーＩＣの熱破壊事故などを未然
に防止することができる。
ＰＮ接合の逆もれ電流は、基板温度の上昇により増加す
る。この逆もれ電流の増加を直列接続されたデプレッシ
ョン型ＭＯＳＦＥＴの静特性を利用して電圧に変化する
ことにより変化の大きな電気信号に変換でき、この電圧
信号を判断回路で判断して過熱温度領域に達したとき
に、パワーデバイスを遮断するなどのための制御信号を
出すようにすれば、パワーＩＣの熱破壊事故などを未然
に防止することができる。
【００１２】そしてパワーデバイスと同一半導体基板に
形成され、一側がＧＮＤ電位にされるＰＮ接合とそれに
直列接続されるデプレッション型ＭＯＳＦＥＴの中間点
の電位を利用して過熱を検出するため、基板をパワーデ
バイスの出力端子にすることが可能になる。
形成され、一側がＧＮＤ電位にされるＰＮ接合とそれに
直列接続されるデプレッション型ＭＯＳＦＥＴの中間点
の電位を利用して過熱を検出するため、基板をパワーデ
バイスの出力端子にすることが可能になる。
【００１３】さらに、互いに検出温度の異なる上記構成
の過熱検出回路２組とヒステリシス回路とを組み合わ
せ、報知信号の発信と停止との間に所定の温度幅を持た
せるように構成すれば、負荷の変動等によってパワーＩ
Ｃに生ずる短時間の温度変化に対して報知信号が繰り返
し出力されることを防止できるので、このような負荷変
動による温度変化を過熱状態と誤認して負荷遮断を行う
などの不都合を排除して信頼性の高い過熱検出を行うこ
とができる。
の過熱検出回路２組とヒステリシス回路とを組み合わ
せ、報知信号の発信と停止との間に所定の温度幅を持た
せるように構成すれば、負荷の変動等によってパワーＩ
Ｃに生ずる短時間の温度変化に対して報知信号が繰り返
し出力されることを防止できるので、このような負荷変
動による温度変化を過熱状態と誤認して負荷遮断を行う
などの不都合を排除して信頼性の高い過熱検出を行うこ
とができる。
【００１４】また、逆もれ電流から電圧への変換のため
にはデプレッション型ＭＯＳＦＥＴの替わりに高電位に
接続された抵抗あるいはエンハンスメント型ＭＯＳＦＥ
Ｔを用いても良い。
にはデプレッション型ＭＯＳＦＥＴの替わりに高電位に
接続された抵抗あるいはエンハンスメント型ＭＯＳＦＥ
Ｔを用いても良い。
【００１５】
【実施例】図１は本発明の一実施例の過熱検出回路を構
成する半導体素子を示し、パワーデバイスとしての図２
に示したＭＯＳＦＥＴと同一半導体基板に形成されてい
る。半導体基板は、ｎ+ 基板１１とその上に形成された
ｎ- エピタキシャル層１２よりなり、このｎ- 層１２に
ｐ+ 拡散層１３，ｐ- 拡散層１４，ｎ- 拡散層１５，ｎ
+ 拡散層１６，１７，１８，１９が形成され、ｎ- 層１
２のｎ+ 層１７，１８にはさまれた表面の上に絶縁膜２
１を介してゲート電極２２，ｐ- 層１４のｎ + 層１９と
ｎ- 層１２の露出部にはさまれた表面の上に絶縁膜２３
を介してゲート電極２４が多結晶シリコン層で形成され
ている。
成する半導体素子を示し、パワーデバイスとしての図２
に示したＭＯＳＦＥＴと同一半導体基板に形成されてい
る。半導体基板は、ｎ+ 基板１１とその上に形成された
ｎ- エピタキシャル層１２よりなり、このｎ- 層１２に
ｐ+ 拡散層１３，ｐ- 拡散層１４，ｎ- 拡散層１５，ｎ
+ 拡散層１６，１７，１８，１９が形成され、ｎ- 層１
２のｎ+ 層１７，１８にはさまれた表面の上に絶縁膜２
１を介してゲート電極２２，ｐ- 層１４のｎ + 層１９と
ｎ- 層１２の露出部にはさまれた表面の上に絶縁膜２３
を介してゲート電極２４が多結晶シリコン層で形成され
ている。
【００１６】基板表面に露出している接合の保護膜およ
び層間絶縁膜として絶縁膜２５，２６，２７，２８，２
９，３０が形成され、コンタクトホールを通してｐ+ 層
１３に、またｐ+ 層１３およびｐ- 層１４に共通に接触
し、ＧＮＤ端子に接続される電極３１、ｎ+ 層１６，１
７およびゲート電極２２に接触し、ＶC 端子に接続され
る電極３２、ｎ+ 層１８に接触し、ＶDD端子に接続され
る電極３３いずれも金属によって形成されている。基板
の裏面側ではやはり金属よりなり、ｎ+ 層１１に出力電
極である出力端子ＶD に接続されたドレイン電極３４が
接触している。
び層間絶縁膜として絶縁膜２５，２６，２７，２８，２
９，３０が形成され、コンタクトホールを通してｐ+ 層
１３に、またｐ+ 層１３およびｐ- 層１４に共通に接触
し、ＧＮＤ端子に接続される電極３１、ｎ+ 層１６，１
７およびゲート電極２２に接触し、ＶC 端子に接続され
る電極３２、ｎ+ 層１８に接触し、ＶDD端子に接続され
る電極３３いずれも金属によって形成されている。基板
の裏面側ではやはり金属よりなり、ｎ+ 層１１に出力電
極である出力端子ＶD に接続されたドレイン電極３４が
接触している。
【００１７】図２に示したＭＯＳＦＥＴは、ドレイン電
極３４に正の電圧がかけられているとき、ゲート電極２
４にしきい値以上の正の電圧を印加すると、ｐ- 層１４
のｎ + 層１９とｎ- 層１２の露出部とにはさまれた部分
が反転してｎチャネルが生ずることにより、電極３１か
らソース領域１９，ｎチャネル，ｎ- 層１２，ｎ+層１
１を経てドレイン電極３４に電子が流れることにより導
通する。そしてオフ時に１００〜２００Ｖ以上であった
出力端子ＶD の電位はＧＮＤに近くなる。
極３４に正の電圧がかけられているとき、ゲート電極２
４にしきい値以上の正の電圧を印加すると、ｐ- 層１４
のｎ + 層１９とｎ- 層１２の露出部とにはさまれた部分
が反転してｎチャネルが生ずることにより、電極３１か
らソース領域１９，ｎチャネル，ｎ- 層１２，ｎ+層１
１を経てドレイン電極３４に電子が流れることにより導
通する。そしてオフ時に１００〜２００Ｖ以上であった
出力端子ＶD の電位はＧＮＤに近くなる。
【００１８】図３は図１に示した素子により構成される
回路図であり、図１の各部に対応する部分には同一の符
号が付されている。図１のｐ+ 層１３とｎ+ 層１６とよ
りなるダイオード１とｎ+ 層１７をソース、ｎ+ 層１８
をドレインとしゲート電極２２を備えたデプレッション
型ＭＯＳＦＥＴ２とが直列接続されている。そして、ダ
イオード１とＭＯＳＦＥＴ２の中間点がＦＥＴなどを用
いたバッファ５に接続されている。
回路図であり、図１の各部に対応する部分には同一の符
号が付されている。図１のｐ+ 層１３とｎ+ 層１６とよ
りなるダイオード１とｎ+ 層１７をソース、ｎ+ 層１８
をドレインとしゲート電極２２を備えたデプレッション
型ＭＯＳＦＥＴ２とが直列接続されている。そして、ダ
イオード１とＭＯＳＦＥＴ２の中間点がＦＥＴなどを用
いたバッファ５に接続されている。
【００１９】次に図４を引用して過熱検出動作について
説明する。図４の線４０は中間点電位ＶC を変化させた
ときのＭＯＳＦＥＴ２の電流値であり、この値はＭＯＳ
ＦＥＴ２の形状，ｎ- 層１５の濃度等に依存する。線４
１，４２，４３，４４，４５，４６はダイオード１の逆
もれ電流で、温度をＴ1 からＴ6 へ上昇させていったと
きの値である。図から分かるようにもれ電流は温度Ｔの
平方根√Ｔに依存して変化し、温度が上がると増加す
る。温度が低い時、例えば１５℃で逆もれ電流が５０×
１０-15 Ａのものは、例えば１７５℃で２００ｎＡに増
加する。この電流値もＰＮ接合面積に依存して変化す
る。ＶC の電位は線４０と線４１〜４６の交点できま
り、温度Ｔ1 のときにはＶ1 であるが、温度Ｔ5 のとき
にはＶ5 に変化する。従って、一定のしきい値電圧Ｖth
を有するバッファ５を用い、ＶC がＶth以下になったと
きに信号を出力するようにすれば、異常温度の検出信号
を出力させることができる。この信号を制御信号に変化
し、駆動信号との優先順位を決める論理回路を通して図
２に示したパワーデバイスのＭＯＳＦＥＴのゲート電極
２４に入力して、その電流を制御すれば、パワーＩＣの
破壊を防止することができる。
説明する。図４の線４０は中間点電位ＶC を変化させた
ときのＭＯＳＦＥＴ２の電流値であり、この値はＭＯＳ
ＦＥＴ２の形状，ｎ- 層１５の濃度等に依存する。線４
１，４２，４３，４４，４５，４６はダイオード１の逆
もれ電流で、温度をＴ1 からＴ6 へ上昇させていったと
きの値である。図から分かるようにもれ電流は温度Ｔの
平方根√Ｔに依存して変化し、温度が上がると増加す
る。温度が低い時、例えば１５℃で逆もれ電流が５０×
１０-15 Ａのものは、例えば１７５℃で２００ｎＡに増
加する。この電流値もＰＮ接合面積に依存して変化す
る。ＶC の電位は線４０と線４１〜４６の交点できま
り、温度Ｔ1 のときにはＶ1 であるが、温度Ｔ5 のとき
にはＶ5 に変化する。従って、一定のしきい値電圧Ｖth
を有するバッファ５を用い、ＶC がＶth以下になったと
きに信号を出力するようにすれば、異常温度の検出信号
を出力させることができる。この信号を制御信号に変化
し、駆動信号との優先順位を決める論理回路を通して図
２に示したパワーデバイスのＭＯＳＦＥＴのゲート電極
２４に入力して、その電流を制御すれば、パワーＩＣの
破壊を防止することができる。
【００２０】上述のようにＭＯＳＦＥＴはオン，オフに
より出力端子ＶD の電位が変化するが、この出力電位に
より検出温度に誤差が生ずる。すなわちＭＯＳＦＥＴが
オンして出力電位がＧＮＤに近いときには低い検出温度
を示す傾向にある。これはｎ + 層１６，ｐ+ 層１３，ｎ
- 層１２で形成される寄生トランジスタの電流増幅によ
るものと考えられる。
より出力端子ＶD の電位が変化するが、この出力電位に
より検出温度に誤差が生ずる。すなわちＭＯＳＦＥＴが
オンして出力電位がＧＮＤに近いときには低い検出温度
を示す傾向にある。これはｎ + 層１６，ｐ+ 層１３，ｎ
- 層１２で形成される寄生トランジスタの電流増幅によ
るものと考えられる。
【００２１】図５はｐ+ 層１３の不純物濃度を変えて検
出温度誤差を測定した結果である。ｐ+ 層１３の濃度を
高めて寄生トランジスタのｈFEを抑えることにより、誤
差が抑制されることがわかる。制御回路の設計にもよる
がｐ+ 層１３の濃度を５×１０13／ｃｍ2 以上とするこ
とで実用的な過熱検出回路を形成することができた。
出温度誤差を測定した結果である。ｐ+ 層１３の濃度を
高めて寄生トランジスタのｈFEを抑えることにより、誤
差が抑制されることがわかる。制御回路の設計にもよる
がｐ+ 層１３の濃度を５×１０13／ｃｍ2 以上とするこ
とで実用的な過熱検出回路を形成することができた。
【００２２】図６は第二の本発明の実施例である過熱検
出回路を示す回路構成図である。この場合はダイオード
１およびデプレッション型ＭＯＳＦＥＴ２が直列接続さ
れた第一の検出回路６１とそれと同一半導体基板に形成
されたダイオード３およびデプレッション型ＭＯＳＦＥ
Ｔ２とが直列接続された第二の検出回路６２とを有す
る。そして、第一の検出回路６１に接続されるバッファ
５の出力を反転して出力するインバータ５１の出力と第
二の検出回路６２に接続されるバッファ５の出力とを受
けて合成出力ＶX を出力する相互にフィードバック結合
された一対のＮＡＮＤ回路５２，５３を備える。例えば
この過熱検出回路におけるダイオード１のＰＮ接合面積
をダイオード３のＰＮ接合面積より小さくしておくこと
により第一，第二の検出回路のＶC がＶth以下になる検
出温度を変えることができる。
出回路を示す回路構成図である。この場合はダイオード
１およびデプレッション型ＭＯＳＦＥＴ２が直列接続さ
れた第一の検出回路６１とそれと同一半導体基板に形成
されたダイオード３およびデプレッション型ＭＯＳＦＥ
Ｔ２とが直列接続された第二の検出回路６２とを有す
る。そして、第一の検出回路６１に接続されるバッファ
５の出力を反転して出力するインバータ５１の出力と第
二の検出回路６２に接続されるバッファ５の出力とを受
けて合成出力ＶX を出力する相互にフィードバック結合
された一対のＮＡＮＤ回路５２，５３を備える。例えば
この過熱検出回路におけるダイオード１のＰＮ接合面積
をダイオード３のＰＮ接合面積より小さくしておくこと
により第一，第二の検出回路のＶC がＶth以下になる検
出温度を変えることができる。
【００２３】例えば、ダイオード１の接合面積をダイオ
ード３の接合面積の１／４〜１／５にすると、第一検出
回路６１の検出温度は１８０℃、第二検出回路の検出温
度は１５５℃となる。これにより、半導体基板の温度が
１８０℃を超えると、出力Ｖ X はＬ→Ｈとなり、再び１
８０℃より下がってもそのままで、１５５℃より基板温
度が下がるとはじめてＨ→Ｌに出力ＶX が変化する。こ
のようにして２０℃の検出誤差があっても出力ＶX の繰
り返し変化が起こることがなく、安定した制御ができ
る。
ード３の接合面積の１／４〜１／５にすると、第一検出
回路６１の検出温度は１８０℃、第二検出回路の検出温
度は１５５℃となる。これにより、半導体基板の温度が
１８０℃を超えると、出力Ｖ X はＬ→Ｈとなり、再び１
８０℃より下がってもそのままで、１５５℃より基板温
度が下がるとはじめてＨ→Ｌに出力ＶX が変化する。こ
のようにして２０℃の検出誤差があっても出力ＶX の繰
り返し変化が起こることがなく、安定した制御ができ
る。
【００２４】図７はパワーデバイスが絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）の場合を示し、この場合
は図１のｎ+ 基板１１の代わりにｐ+ 基板１０が用いら
れているが、ｐ+ 層１３とｎ- 層１２よりなるダイオー
ドおよびｎ- 層１５、ｎ+ 層１７，１８およびゲート電
極２２からなるＭＯＳＦＥＴは図１と同様に形成できる
ことがわかる。また、本発明のいずれも導電型を逆にし
たｐチャネル絶縁ゲート型のパワーデバイスに対しても
適用できることはいうまでもない。その場合はＧＮＤは
最高電位となる。
ーラトランジスタ（ＩＧＢＴ）の場合を示し、この場合
は図１のｎ+ 基板１１の代わりにｐ+ 基板１０が用いら
れているが、ｐ+ 層１３とｎ- 層１２よりなるダイオー
ドおよびｎ- 層１５、ｎ+ 層１７，１８およびゲート電
極２２からなるＭＯＳＦＥＴは図１と同様に形成できる
ことがわかる。また、本発明のいずれも導電型を逆にし
たｐチャネル絶縁ゲート型のパワーデバイスに対しても
適用できることはいうまでもない。その場合はＧＮＤは
最高電位となる。
【００２５】以上の実施例のいずれの場合においても、
デプレッション型ＭＯＳＦＥＴを抵抗あるいはエンハン
スメント型ＭＯＳＦＥＴで置き替えることが可能であ
る。この場合、抵抗にはｎ- 層やｎ+ 層，多結晶シリコ
ン層が利用できる。また、エンハンスメント型ＭＯＳＦ
ＥＴのゲートはＶDDに接続する。ただし、抵抗あるいは
エンハンスメント型ＭＯＳＦＥＴを利用した場合には、
高電位のＶDD端子の電位が変化すると検出温度にも若干
の変化が生ずるので注意を要する。
デプレッション型ＭＯＳＦＥＴを抵抗あるいはエンハン
スメント型ＭＯＳＦＥＴで置き替えることが可能であ
る。この場合、抵抗にはｎ- 層やｎ+ 層，多結晶シリコ
ン層が利用できる。また、エンハンスメント型ＭＯＳＦ
ＥＴのゲートはＶDDに接続する。ただし、抵抗あるいは
エンハンスメント型ＭＯＳＦＥＴを利用した場合には、
高電位のＶDD端子の電位が変化すると検出温度にも若干
の変化が生ずるので注意を要する。
【００２６】図８はデプレッション型ＭＯＳＦＥＴの替
わりに抵抗１２０を用いた場合の実施例の回路を、図９
はエンハンスメント型ＭＯＳＦＥＴ２２０を用いた場合
の実施例の回路を示す。エンハンスメント型ＭＯＳＦＥ
Ｔ２２０を用いた場合はゲート電極２２は配線３３によ
ってＶDDに接続するのが良い。
わりに抵抗１２０を用いた場合の実施例の回路を、図９
はエンハンスメント型ＭＯＳＦＥＴ２２０を用いた場合
の実施例の回路を示す。エンハンスメント型ＭＯＳＦＥ
Ｔ２２０を用いた場合はゲート電極２２は配線３３によ
ってＶDDに接続するのが良い。
【００２７】図１０，図１１は図８の抵抗１２０を用い
た実施例に対応する主要部分の断面図であり、図１０は
抵抗１２０に拡散抵抗層１２１を用いた場合、図１１は
抵抗１２０にデプレッション型ＭＯＳＦＥＴ２のゲート
電極２２に用いているものと同じ多結晶シリコン層を利
用した多結晶シリコン抵抗層１２２を用いた場合であ
る。いずれの場合にも製造プロセスは図１に示した実施
例のものと同じプロセスで実施できる。
た実施例に対応する主要部分の断面図であり、図１０は
抵抗１２０に拡散抵抗層１２１を用いた場合、図１１は
抵抗１２０にデプレッション型ＭＯＳＦＥＴ２のゲート
電極２２に用いているものと同じ多結晶シリコン層を利
用した多結晶シリコン抵抗層１２２を用いた場合であ
る。いずれの場合にも製造プロセスは図１に示した実施
例のものと同じプロセスで実施できる。
【００２８】図１２は、デプレッション型ＭＯＳＦＥＴ
２の替わりにエンハンスメント型ＭＯＳＦＥＴ２２０を
用いた場合の図９の回路の実施例に対応する主要部分の
断面図である。図１との違いはｎ- 拡散層１５が不要な
ことと、ゲート電極２２が配線３３によりＶDDに接続さ
れていることである。以上に実施例を示した抵抗やエン
ハンスメント型ＭＯＳＦＥＴを用いる例では、先に述べ
たデプレッション型ＭＯＳＦＥＴを用いる例に比較し
て、例えば、図１０では図１でのゲート電極２２を形成
するための多結晶シリコン層の堆積プロセスが不要にな
り、図１１，図１２では図１でのｎ- 拡散層の形成プロ
セスが不要になるので、低コスト化の面でメリットがあ
るが、ＶDDの電圧が変動すると加熱検出温度に若干の変
化が生ずるというデメリットもあるので、用途によって
使い分けが必要である。
２の替わりにエンハンスメント型ＭＯＳＦＥＴ２２０を
用いた場合の図９の回路の実施例に対応する主要部分の
断面図である。図１との違いはｎ- 拡散層１５が不要な
ことと、ゲート電極２２が配線３３によりＶDDに接続さ
れていることである。以上に実施例を示した抵抗やエン
ハンスメント型ＭＯＳＦＥＴを用いる例では、先に述べ
たデプレッション型ＭＯＳＦＥＴを用いる例に比較し
て、例えば、図１０では図１でのゲート電極２２を形成
するための多結晶シリコン層の堆積プロセスが不要にな
り、図１１，図１２では図１でのｎ- 拡散層の形成プロ
セスが不要になるので、低コスト化の面でメリットがあ
るが、ＶDDの電圧が変動すると加熱検出温度に若干の変
化が生ずるというデメリットもあるので、用途によって
使い分けが必要である。
【００２９】
【発明の効果】本発明は、パワーデバイスと同一半導体
基板に形成されたダイオードと定電流電源としてのデプ
レッション型ＭＯＳＦＥＴを直列接続し、ダイオードに
逆バイアスを印加し、ダイオードのＰＮ接合のＰ側ある
いはＮ側をＧＮＤの最低電位あるいは最高電位に接続す
ることにより、基板温度の変化によるダイオードとＭＯ
ＳＦＥＴの中間点の電位変化を利用して基板温度の異常
を検出することができ、ローサイド形に適用可能の自己
分離型パワーＩＣにおけるパワーデバイスの過熱検出回
路を得ることができた。また一対の検出回路の出力をフ
リップフロップと接続することにより、二つの検出温度
の間でヒステリシス動作を行う安定した過熱検出回路を
得ることができた。
基板に形成されたダイオードと定電流電源としてのデプ
レッション型ＭＯＳＦＥＴを直列接続し、ダイオードに
逆バイアスを印加し、ダイオードのＰＮ接合のＰ側ある
いはＮ側をＧＮＤの最低電位あるいは最高電位に接続す
ることにより、基板温度の変化によるダイオードとＭＯ
ＳＦＥＴの中間点の電位変化を利用して基板温度の異常
を検出することができ、ローサイド形に適用可能の自己
分離型パワーＩＣにおけるパワーデバイスの過熱検出回
路を得ることができた。また一対の検出回路の出力をフ
リップフロップと接続することにより、二つの検出温度
の間でヒステリシス動作を行う安定した過熱検出回路を
得ることができた。
【００３０】そしてダイオードの低不純物濃度側の層の
不純物濃度を５×１０13／ｃｍ2 以上とすることによ
り、パワーデバイスのオン時の検出温度の誤差を抑える
ことができた。
不純物濃度を５×１０13／ｃｍ2 以上とすることによ
り、パワーデバイスのオン時の検出温度の誤差を抑える
ことができた。
【００３１】また、デプレッション型ＭＯＳＦＥＴの替
わりに抵抗あるいはエンハンスメント型ＭＯＳＦＥＴを
利用した場合にも以上とほぼ同じ結果が得られたが、電
源電位の変化により検出温度に若干の変化が生じるとい
うデメリットがある。
わりに抵抗あるいはエンハンスメント型ＭＯＳＦＥＴを
利用した場合にも以上とほぼ同じ結果が得られたが、電
源電位の変化により検出温度に若干の変化が生じるとい
うデメリットがある。
【図１】本発明の一実施例の過熱検出回路を構成する素
子の断面図
子の断面図
【図２】図１の回路で保護されるＭＯＳＦＥＴの断面図
【図３】本発明の一実施例の過熱検出回路の回路図
【図４】図３の実施例の動作を示す電位とＭＯＳＦＥＴ
の電流およびダイオードの逆もれ電流の関係線図
の電流およびダイオードの逆もれ電流の関係線図
【図５】ダイオードを構成するｐ+ 層の濃度と検出温度
誤差の関係線図
誤差の関係線図
【図６】別の本発明の一実施例の回路図
【図７】本発明の異なる実施例のＩＧＢＴを保護する過
熱検出回路を構成する素子の断面図
熱検出回路を構成する素子の断面図
【図８】本発明の異なる実施例の過熱検出回路の回路図
【図９】本発明の更に異なる実施例の過熱検出回路の回
路図
路図
【図１０】本発明の異なる実施例の過熱検出回路を構成
する素子の断面図
する素子の断面図
【図１１】本発明の異なる実施例の過熱検出回路を構成
する素子の断面図
する素子の断面図
【図１２】本発明の更に異なる実施例の過熱検出回路を
構成する素子の断面図
構成する素子の断面図
１ ダイオード ２ デプレッション型ＭＯＳＦＥＴ ３ ダイオード ５ バッファ ６１ 第一検出回路 ６２ 第二検出回路 ６３ ヒステリシス回路 ＶC 中間点電位 １２０ 抵抗 ２２０ エンハンスメント型ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/08 (56)参考文献 特開 平１−122170（ＪＰ，Ａ) 特開 昭55−117267（ＪＰ，Ａ) 特開 昭62−143450（ＪＰ，Ａ) 特開 平１−122321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 29/78
Claims (9)
- 【請求項１】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
デプレッション型ＭＯＳＦＥＴを用いた定電流電源と、
逆バイアスされ一側が低電位に、他側が前記定電流電源
に接続されたＰＮ接合と、その定電流電源とＰＮ接合の
中間点の電位が所定の値に達したことを判断して信号を
発する判断回路とを備えてなることを特徴とするパワー
デバイスの過熱検出回路。 - 【請求項２】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
それぞれデプレッション型ＭＯＳＦＥＴを用いた定電流
電源、逆バイアスされ一側が低電位に接続され、他側が
前記定電流電源に接続されたＰＮ接合ならびにその定電
流電源とＰＮ接合の中間点の電位が所定の値に達したこ
とにより基板温度が所定の温度に達したことを判断して
信号を発する判断回路を有する検出温度の高い第一の検
出回路および検出温度の低い第二の検出回路と、基板温
度が上昇して第一の検出回路の検出温度を超えたときに
信号を出力し、次いで基板温度が下降して第二の検出温
度の検出温度以下になるまで前記信号を接続して出力す
るヒステリシス回路とを備えてなることを特徴とするパ
ワーデバイスの過熱検出回路。 - 【請求項３】請求項１あるいは２記載の回路において、
逆バイアスされるＰＮ接合の低不純物濃度側の層が５×
１０13／ｃｍ2 以上の不純物濃度を有するパワーデバイ
スの過熱検出回路。 - 【請求項４】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
高電位に接続された抵抗と、逆バイアスされ一側が低電
位に、他側が前記抵抗に接続されたＰＮ接合と、その抵
抗とＰＮ接合の中間点の電位が所定の値に達したことを
判断して信号を発する判断回路とを備えてなることを特
徴とするパワーデバイスの過熱検出回路。 - 【請求項５】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
それぞれ高電位に接続された抵抗、逆バイアスされ一側
が低電位に接続され、他側が前記抵抗に接続されたＰＮ
接合ならびにその抵抗とＰＮ接合の中間点の電位が所定
の値に達したことにより基板温度が所定の温度に達した
ことを判断して信号を発する判断回路を有する検出温度
の高い第一の検出回路および検出温度の低い第二の検出
回路と、基板温度が上昇して第一の検出回路の検出温度
を超えたときに信号を出力し、次いで基板温度が下降し
て第二の検出温度の検出温度以下になるまで前記信号を
接続して出力するヒステリシス回路とを備えてなること
を特徴とするパワーデバイスの過熱検出回路。 - 【請求項６】請求項４あるいは５記載の回路において、
逆バイアスされるＰＮ接合の低不純物濃度側の層が５×
１０13／ｃｍ2 以上の不純物濃度を有するパワーデバイ
スの過熱検出回路。 - 【請求項７】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
高電位に接続されたエンハンスメント型ＭＯＳＦＥＴ
と、逆バイアスされ一側が低電位に、他側が前記エンハ
ンスメント型ＭＯＳに接続されたＰＮ接合と、そのエン
ハンスメント型ＭＯＳとＰＮ接合の中間点の電位が所定
の値に達したことを判断して信号を発する判断回路とを
備えてなることを特徴とするパワーデバイスの過熱検出
回路。 - 【請求項８】パワーデバイスと共通の半導体基板に形成
されてパワーデバイスの過熱を検出する回路であって、
それぞれ高電位に接続されたエンハンスメント型ＭＯＳ
ＦＥＴ、逆バイアスされ一側が低電位に接続され、他側
が前記エンハンスメント型ＭＯＳＦＥＴに接続されたＰ
Ｎ接合ならびにその抵抗とＰＮ接合の中間点の電位が所
定の値に達したことにより基板温度が所定の温度に達し
たことを判断して信号を発する判断回路を有する検出温
度の高い第一の検出回路および検出温度の低い第二の検
出回路と、基板温度が上昇して第一の検出回路の検出温
度を超えたときに信号を出力し、次いで基板温度が下降
して第二の検出温度の検出温度以下になるまで前記信号
を接続して出力するヒステリシス回路とを備えてなるこ
とを特徴とするパワーデバイスの過熱検出回路。 - 【請求項９】請求項７あるいは８記載の回路において、
逆バイアスされるＰＮ接合の低不純物濃度側の層が５×
１０13／ｃｍ2 以上の不純物濃度を有するパワーデバイ
スの過熱検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03292581A JP3132587B2 (ja) | 1990-11-26 | 1991-11-08 | パワーデバイスの過熱検出回路 |
| US07/796,266 US5355123A (en) | 1990-07-17 | 1991-11-21 | Overheating detection circuit for detecting overheating of a power device |
| US08/156,700 US5349336A (en) | 1990-07-17 | 1993-11-24 | Overheating detection circuit for detecting overheating of a power device |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32214390 | 1990-11-26 | ||
| JP3-229238 | 1991-09-10 | ||
| JP22923891 | 1991-09-10 | ||
| JP2-322143 | 1991-09-10 | ||
| JP03292581A JP3132587B2 (ja) | 1990-11-26 | 1991-11-08 | パワーデバイスの過熱検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129598A JPH05129598A (ja) | 1993-05-25 |
| JP3132587B2 true JP3132587B2 (ja) | 2001-02-05 |
Family
ID=27331505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03292581A Expired - Fee Related JP3132587B2 (ja) | 1990-07-17 | 1991-11-08 | パワーデバイスの過熱検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132587B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101812141B1 (ko) * | 2017-06-05 | 2018-01-25 | 김태영 | 퇴비화를 위한 톱밥 파쇄장치 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161920A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 半導体集積回路 |
| JPH09119870A (ja) * | 1995-10-26 | 1997-05-06 | Nec Corp | 温度検出方法、半導体装置及び温度検出回路 |
| JP2982785B2 (ja) | 1998-04-03 | 1999-11-29 | 富士電機株式会社 | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ |
| DE10066032B4 (de) | 2000-07-28 | 2010-01-28 | Infineon Technologies Ag | Schaltungsanordnung zur Steuerung der Verstärkung einer Verstärkerschaltung |
| JP4440040B2 (ja) | 2004-08-27 | 2010-03-24 | 三菱電機株式会社 | 半導体装置 |
| JP4770446B2 (ja) * | 2005-12-20 | 2011-09-14 | サンケン電気株式会社 | 電源装置の過熱保護回路、および直流電源装置 |
| JP5034919B2 (ja) * | 2007-12-13 | 2012-09-26 | 富士電機株式会社 | 温度センサ回路 |
| JP6098041B2 (ja) | 2012-04-02 | 2017-03-22 | 富士電機株式会社 | 半導体装置 |
| WO2019234837A1 (ja) * | 2018-06-05 | 2019-12-12 | 三菱電機株式会社 | 最適化システムおよび最適化方法 |
-
1991
- 1991-11-08 JP JP03292581A patent/JP3132587B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101812141B1 (ko) * | 2017-06-05 | 2018-01-25 | 김태영 | 퇴비화를 위한 톱밥 파쇄장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129598A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |