KR0138646B1 - 전력 ic 의 과열검출회로 및 그 구조 - Google Patents

전력 ic 의 과열검출회로 및 그 구조

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Abstract

본 발명은 전력IC의 과열검출 회로로서, 본 발명장치는 전력IC와 공통의 기판상에 형성되어 전력IC의 과열을 검출하는 회로로서 역바이스된 접합과, 이 온도에 따라서 변화하는 역누설전류를 소정레벨로 증폭하는 바이폴라트랜지스터와, 증폭된 전류를 정전류회로의 전위강화로서 검출하여 검출전압치가 소정의 레벨을 초과했을 때 상기 전력IC가 과열온도에 도달한 것으로 판단하고 신호를 발생하는 판단회로를 구비하며, 증폭된 전류를 정전류회로의 전위강화로서 검출하여 검출전압치가 소정의 레벨을 초과하였을 때 신호를 발하는 판단회로를 가지는 서로의 검출온도가 상이한 한쌍의 검출회로로 이루어지고, 검출온도가 과열온도영역에 있는 제1검출회로 및 제1검출회로보다 소정레벨만큼 검출온도가 낮은 제2검출회로와, 상기 전력IC의 온도 상승시에는 상기 제1검출회로의 검출온도를 초과한 것을 그 출력신호에 의하여 감지하여 과열을 통지하는 신호를 출력하고, 온도의 하강시에는 상기 제2검출회로의 검출온도이하로 저하한 것을 2 출력신호로부터 점지할 때 까지 상기 과열을 통지하는 신호를 지속적으로 출력하는 히스테리시스 회로를 구비한다.

Description

전력 IC 의 과열검출회로 및 그 구조
제1도는 본 발명의 원리를 설명하기 위한 역누설전류대 온도의 특성선 그래프
제2도는 본 발명의 제1실시예의 과열검출회로를 표시한 회로구성도
제3도는 제2도의 실시예의 동작을 표시하는 설명도
제4도는 본 발명의 제2실시예를 표시하는 회로 구성도
제5도는 제4도의 실시예의 동작을 설명하기 위한 타임차트
제6도는 본 발명의 제1 및 제2실시예의 구조를 표시하는 요부의 단면도
제7도는 비교예의 구조를 표시하는 요부의 단면도
제8도는 제6도의 구조 및 비교예의 역누설전류 특성을 표시하는 특성곡선 그래프
제9도는 제6도의 변형예를 표시하는 단면도
제10도는 종래기술의 일예를 표시하는 회로구성도
제11도는 종래기술의 원리를 설명하기 위한 바이폴라 트랜지스터의 VBE대 온도특성선 그래프
*도면의 주요부분에 대한 부호의 설명 *
1 : PN접함, 2A, 2B, 2C, 2D, 91 : NPN 트랜지스터(바이폴라 트랜지스터),
2 : 3단증폭회로, 3 : 공핍형 MOS FET(정전류회로),
4 : 임계값 Vth을 가지는 버퍼,5 : 판단회로,
10 : 과열검출회로(제1검출회로),11 : 제2검출회로,
12 : 4단증폭회로, 13 : 인버터,
14, 15 : NAND회로, 20 : 히스테리시스회로,
32 : n형기판(제2층), 34 : P형 확산층(제1층),
37 : 금속배선층, 38,38A : 공핍층,
39 : n+확산층, 41 : 폴리실리콘 채널스토퍼,
51 : n+확산형 채널스토퍼, 92,94 : 연산증폭기,
IL: 역누설전류,VO: 전위강화,
T : 온도,Vout,VX,VX : 출력신호
본 발명은 전력 IC등의 반도체기판상에 형성되어 전력 IC의 이상 온도를 검출하는 과열검출회로와 그 주요부의 구조에 관한 것이다.
종래에 전력장치는 고전압 및 대전류의 용도로 사용되기 때문에, 가령 부하의 급증이나 단락 등에 의하여 정격전류를 초과하는 대전류가 흐르면 발열로 인하여 전력장치가 열파괴 될 위험성이 있었다. 따라서 전력장치의 온도를 항상 감시하여 소정온도를 초과하는 온도이상 즉, 과열이 있을 경우에, 부하회로를 차단하는 등의 보호조작을 수행함으로써 전력장치의 열파괴 사고를 방지할 필요가 있다. 전력 IC의 온도감시를 수행하고자 할 경우 온도센서를 포함하는 과열검출회로를 전력 IC와 공동의 반도체 기판상에 만들어 넣는 것이 온도의 검출감도를 높여서 회로의 구성을 간소화하는데 있어 유리하다는 것은 두말 할 나위가 없다. 그러나, 보통은 과전류나 과열을 검출하여 전력장치의 운전을 정지시키는 회로를 이산형의 부품으로 구성한 것이 쓰이고 있다. 이러한 예로서, 바이폴라 트랜지스터를 센서로서 이용한 온도센서가 알려져 있다(예를들면, E.Mabekotte', Bull, ASE/UCS 76(1985) 5, 9mars, PP 272-276 참조).
제10도는 상기 온도센서의 일례를 종래기술로서 표시한 회로구성도로서, 온도센서로서의 바이폴라 트랜지스터(91)가 연산증폭기(92)의 피드백루프에 접속되어 있으며, 외부의 도시되지 않은 정전류원으로부터 바이폴라 트랜지스터(91)에 콜렉터전류 IC를 공급함으로써 연산증폭기(92)의 출력측에는 바이폴라 트랜지스터(91)에 콜렉터전류 IC를 공급함으로써 연산증폭기(92)의 출력측에는 바이폴라 트랜지스터(91)의 베이스·에미터 간전압 VBE와 크기가 같고 반전된 출력전압V1을 얻는다. 바이폴라 트랜지스터(91)의 베이스·에미터간 전압 VBE는 제11도에 그 온도의존성을 표시한 바와 같이, 온도 T에 역비례하여 VBE가 직선적으로 변화하는 성질을 가지므로, 연산증폭기(92)의 출력전압V1을 연산증폭기(94)로 증폭함으로써 온도T에 대하여 직선적으로 변화하는 출력전압Vout를 얻는다.
상기 온도센서는 출력전압VOUT가 온도 T에 대하여 직선적으로 변화하며 또한 넓은 온도범위에 걸쳐서 오차가 적다는 특징을 갖는다. 그러나. 상기 온도센서를 과열검출 회로로서 전력IC 등에 내장시킬 경우에는, 다음과 같은 문제가 있다. 즉, 이 제10도의 회로 이외에 VOUt와 비교하기 위한 온도의존성이 작은 정전압회로 및 비교기회를 필요로 하기 때문에 회로의 규모가 커진다. 또한 제10도에 있어서의 연산증폭기(92,94)나 비교전압원Vref등도 온도의존성을 극히 작게 억제하지 않으면, 이들의 오차가 검출온도에 크게 영향을 준다. 따라서 종래 기술에서는 센서로서의 바이폴라 트랜지스터(91)를 제외하고 회로의 대부분을 별개로 형성하여 전력 IC 등의 온도의 영향을 받지 않는 장소에 놓아둠으로써, 오차에 끼치는 악영향을 배제하며, 또한 회로의 규모확대에 대응하고 있으며, 전력 IC에 내장시키려고 하는 경우에는 기판온도 등의 영향 및 대형화에 어떻게 대처하느냐가 문제로 된다.
또한, 종래의 온도센서는 넓은 온도범위에서 직선적인 출력을 얻는 것임에 비하여 과열검출회로에서는 예를들면, 전력장치의 온도가 150°C내지 180°C정도에 도달했을 때 과열온도 영역에 달한 것으로 판단하여 신호를 출력할 것이 요구되므로 상기 온도영역에서 변화가 많은 출력이 획득되는 것이 중요하며, 요구하는 성능에 큰 차이가 있다는 문제가 있다.
본 발명의 목적은 회로의 구성이 간소하여 전력 IC의 기판상에 용이하게 형성할 수 있고, 또한 온도의존성을 과열의 검출에 유효하게 이용하여 검출온도 영역에서 큰 신호를 출력할 수 있는 과열검출회로를 획득하기 위한 것이다.
상기 과제를 해결하기 위하여, 본 발명에 의한 전력IC의 가열검출회로는 전력IC와 공통의 기판상에 형성되어 전력IC의 과열을 검출하는 회로에 있어서, 역바이어스된 접합부와 이 접합부의 온도에 따라서 변화하는 역누설전류를 소정레벨로 증폭하는 바이폴라 트랜지스터와, 증폭되 전류의 전위를 강화시키는 정전류회로를 포함하는 동시에 이 강화된 검출전압치가 미리 정한 소정레벨을 초과하였을 때 상기 전력IC가 과열온도에 도달한 것으로 판단하고 신호를 발생하는 판단회로를 구비한다. 또한, 실시예로서, 전력IC의 가열검출회로는 파워IC와 공통의 기판상에 형성되어 파워IC의 과열을 검출하는 회로로서, 역바이어스된 접합과, 이 접합의 온도에 따라 변화하는 역누설전류를 소정레벨로 증폭하는 바이폴라 트랜지스터(2,12)와, 증폭된 전류를 정전류회로의 전위하강으로서 검출하여 검출전압치가 미리 설정된 소정레벨을 초과했을 때 신호를 발생하는 판단회로를 갖는 서로 검출온도가 다른 한쌍의 검출회로로 이루어지고, 증폭하는 바이폴라 트랜지스터의 단수가 적고 검출온도가 과열온도 영역에 있는 제1검출회로 및 제1검출회로 보다 바이폴라 트랜지스터의 단수가 많고 소정레벨검출온도가 낮은 제2검출회로와, 상기 파워IC의 온도 상승시에는 상기 제1검출회로의 검출온도를 초과한 것을 제1검출회로의 출력신호에 의해 검지하여 과열을 통지하는 신호를 출력하고, 온도가 하강시에는 상기 제2검출회로의 검출온도 이하로 저하한 것을 제2검출회로의 그 출력신호에 히스테리시스회로를 구비한다. 또한 또다른 실시예로서 본 발명은 역바이어스되는 PN접합이 형성된 반도체표면에서 상기 PN접합을 형성하는 제1층에 전기적으로 접속된 배선층과 상기 PN접합을 형성하는 제2층 사이에 도전성을 갖는 제3층을 마련하고, 이 제3층을 상기 제2층에 전기적으로 접속하여 이루어지는 것을 특징으로 한다. 또다른 실시 예로서 본 발명은 전력IC와 공통의 반도체 기판상에 형성되어 전력IC의 과열을 검출하는 회로에 있어서, 역바이어스되는 PN접합부를 갖고, 이 PN접합부는 PN접합을 형성하는 제1층에 전기적으로 접속된 배선층과 상기 PN접합을 형성하는 제2층 사이에 도전성을 갖는 제3층을 마련하고, 이 제3층을 상기 제2층에 전기적으로 접속하여 이루어지는 것을 특징으로 하는 전력IC의 과열검출회로를 제공한다.
상기 수단에 있어서, 전력IC의 기판상에 형성된 예를들면, PN접합의 역누설 전류의 온도의존성을 이용하여 전력 IC의 온도를 감지하고, 이 미약한 역누설 전류를 기판상에 형성된 바이폴라 트랜지스터의 복수단으로 증폭하도록 구성한다. 제1도는 PN접합의 역누설전류 및 바이폴라 트랜지스터의 출력전류의 온도의존성의 일례를 표시한 특성선 그래프이며, 이 그래프를 사용하여 본 발명의 원리 및 그 작용을 설명한다. 이 그래프에서, 곡선 100은 PN접합의 역누설전류를 횡측에 절대온도의 역수를 취하여 표시한 특성곡선이며, 역누설전류 IL의 대수는 절대온도의 역수에 의존하여 직선적으로 변화하는(온도에 대하여 정(正)의) 큰 온도의존성을 표시한다. 따라서 이 큰 온도의존성을 이용하여 공통의 반도체 기판상에 형성된 전력IC의 과열을 감지할 수가 있다. 그러나 전력IC의 과열을 감시할 필요가 있는 온도영역으로서의 150°C내지 180°C에 있어서, 역누설전류 IL의 값은 극히 적어서, 예를들면 150°C에서는 70nA 밖에 되지 않으며, 이대로는 그 전류치를 정확하게 알아낼 수가 없다. 본 발명에서는 바이폴라 트랜지스터의 증폭율에도 정(正)의 온도의존성이 있는 것에 착안하여 전력IC와 공통기판상에 바이폴라 트랜지스터 복수단으로 이루어진 역누설전류의 증폭회로를 집어넣음으로써, 곡선 101에 표시한 바와같이, 온도의존성이 더욱 큰 출력전류 IE를 얻고 있으며, 예를들면 150°C에 있어서 100μA를 넘는 전류를 얻을 수 있다.
또한, 증폭된 역누설전류 IE를 정전류회로로서, 예를들면, 공핍형 MOS전개효과 트랜지스터(이하 MOSFET라고 약칭함)의 정 특성의 정전류 영역을 이용하여 전압으로 변환함으로써, 검출온도 영역의 전류 IE를 변화가 큰 전압신호로 변환할 수 있으며, 따라서 임계값을 가지는 버퍼에 의하여 전압신호가 과열온도 영역에 도달하였는지 여부를 판단하여 2차화 신호를 출력하면, 이것을 이용하여 전력IC의 부하를 차단하는 등의 방법에 의하여 전력IC의 열파괴 사고 등을 미연에 방지할 수 있다.
또한, 서로 검출온도가 상이한 상기 구성의 과열검출회로 2조와 히스테리시스 회로를 조합하여 통지신호의 발신과 정지사이에 소정의 온도폭을 갖도록 구성하면, 부하의 변동 등에 의하여 전력IC에 발생하는 단시간의 온도변화에 대하여 통지신호가 반복 출력되는 것을 방지할 수 있으므로 이러한 부하변동에 의한 온도변화를 과열상태로 오인하여 부하차단을 수행하는 등의 불편을 배제할 수 있으며, 결과적으로 신뢰성이 높은 과열검출을 수행할 수 있다.
또한, 전력 IC와 같이 전원전압이 높은 반도체 집적회로에 과열검출회로를 내장시킬 경우에,역 바이어스 되는, 예를들면 PN접합에 인가하는 전원전압도 높아져서, 본래 접합부분에만 형성되어야 할 공핍층이 배선층의 밑에까지 퍼져서 이것이 원인이 되어 PN접합의 역누설전류가 이상(理想) 다이오드의 특성으로부터 대폭으로 벗어나 버리는 문제가 발생한다. 상술한 수단에 있어서는, 배선층의 반도체기판측에 채널스토퍼 등의 도전층을 설치하여 전원전압을 인가함으로써 공핍층을 차단하여 그의 퍼짐을 방지할 수 있으므로, 역누설전류의 불필요한 증가와, 이로 인한 검출온도의 오판을 방지하고, 신뢰성이 높은 과열검출을 수행할 수 있다.
이하 본 발명의 실시예에 관하여 설명한다.
제2도는 본 발명의 제1실시예인 전력 IC의 검출회로의 구성을 표시하는 접속도로서, 도시되지 않은 전력IC와 공통의 반도체기판상에 형성된다. 도면에서 (1)은 역 바이어스 전압 VDD인가되는 PN접합으로서의 다이오드이며 그의 역누설전류 IL바이폴라 트랜지스터로서의 NPN트랜지스터(2A,2B 및 2C)로 이루어진 3단증폭회로(2)에 의하여 증폭되며, NPN 트랜지스터(2C)의 에미터측에 증폭되 역누설전류 IE출력된다. (3)은 NPN 트랜지스터(2C)의 에미터측에 드레인이 접속된 정전류 회로로서의 공핍형 MOSFET이며, 그의 정특성의 정전류 영역을 이용하여 검출온도 근방의 전류IE를 MOSFET(3)의 전위 강하로서의 전압신호 VD로 변환한다. 또한 이 전압신호 VD는 임계 전압을 가지는 진폭이 큰 증폭회로로 이루어진 버퍼(4)에 입력되고, 전압신호 VD가 임계전압 Vth을 초과하였을 때, 전력 IC의 온도가 과열온도 영역에 도달한 것으로 판단하고 2차화된 신호를 출력하도록 구성되어 있으며, MOSFET(3)와 더불어 판단회로(5)가 형성된다.
제3도는 제2도에 도시한 회로의 동작설명도로서, 곡선 110은 MOSFET(3)의 정특성으로서 VD-ID특성곡선, 곡선(121, 122, 123, 124, 125)은 3단증폭된 역누설전류 IE의 온도 T1으로부터 T5까지에서의 전압 특성곡선이다.
도면에서, MOSFET는 인가하는 전압 VD을 영으로부터 서서히 증가하면, 드레인 전류 ID가 최초로 급증하고, 핀치오프 전압을 초과한 시점에서 ID는 정전류(도면의 경우 30μA)로 안정된다. 한편, NPN트랜지스터(2C)의 출력 에미터 전류 IE는 온도가 T1으로부터 T5로 향하여 상승함에 따라서 곡선IE가 큰 쪽으로 대략 평행이동 하는 형태로 상승한다. 제2도의 과열검출회로의 경우에, MOSFET(3)에 유입하는 트레인전류 ID는 NPN트랜지스터(2C)의 에미터전류 IE와 진배없으므로, MOSFET(3)에 에미터전류 IE가 흐름으로써 발생하는 MOSFET의 전위강하 즉, MOSFET의 트레인전압 VD은 곡선(110)과 각 온도에서의 곡선(121 내지 125)과의 각 교차점으로 결정되며, 전력 IC의 온도가 T1, T2, T3와 같이 낮은 영역에서는 곡선(121, 122, 123)은 곡선(110)의 일어서는 부분과 교차하여 극히 낮은 드레인 전압(V1, V2, V3)으로 변환되는데 비하여, 온도(T4및 T5)에 있어서는 곡선(124 및 125)이 곡선(110)의 정전류영역과 교차하여 큰 드레인 전압(V4, V5)으로 변환된다. 따라서 온도(T4및 T5)가 과열검출온도에 대응하도록 과열검출회로를 구성해 놓음으로써 과열검출온도영역(T4내지 T5)에서의 사소한 온도변화를 큰 온도변화로 변환할 수 있다. 즉, 버퍼(4)에 설정하는 임계값 Vth을, 예를들면 V4로 설정해 놓음으로써, MOSFET의 드레인전압 VD이 Vth를 초과했을 때, 버퍼(4)가 드레인전압 VD을 반전시킨 저 레벨의 신호 Vout를 출력함으로써, 전력IC의 온도가 과열검출온도에 도달한 것을 검출할 수 있다. 즉, 버퍼(4)의 출력신호 Vout가 레벨1(고전위)로부터 레벨 0(저전위)으로 변화했을 때, 이 레벨 0의 신호에 의하여 전력IC의 부하회로를 차단하는 등의 보호조작을 수행함으로써 전력IC의 열파괴사고를 미연에 방지할 수 있다.
또한, 제2도의 회로에 있어서, 과열검출온도의 조정은 PN 접합(1)의 접합면적의 결정방법, NPN 트랜지스터(2)의 전류증폭률이나 증폭수단의 결정방법, 공핍형 MOSFET(3)의 포화전류치의 선택방법 등에 따라서 미리 임의로 설정할 수 있으며 또한 버퍼(4)의 임계값 Vth의 조정에 의하여 변경이 가능하기도 하는 등 유연성이 큰 과열검출회로를 구성할 수 있으며, 실용상 50°C로부터 200°C를 초과하는 온도까지 자유롭고 또한 고정밀도로 과열검출온도를 설정할 수 있는 과열검출회로를 얻을 수 있다.
상술한 실시예에서는, 과열검출회로를 불과 6점의 구성소자로 구성하여 PN접합의 미약한 역누설전류의 온도의존성을 큰 2치화신호로 변환하여 출력할 수 있는 동시에, 전력IC의 제조과정을 이용하여 과열검출회로를 공통의 반도체기판상에 용이하게 형성할 수 있다. 또한, 미약하나마 큰 온도의존성을 가지는 PN접합의 역누설 전류 NPN 트랜지스터의 증폭율의 온도의존성을 이용하여 증폭하고, 또한 공핍형 MOSFET의 정전류 특성을 이용하여 과열 검출온도 영역만을 큰 전압변화로 변환하여, 이것을 임계값을 가지는 버퍼에 의하여 부호화된 신호를 변환하여 출력하도록 구성함으로써, PN접합의 역누설전류가 미약함으로 인한 신호처리의 기술적 곤란성을 교묘하게 해결할 수 있어서 과열온도를 정밀도 양호하게 검출할 수 있다.
제4도는 본 발명의 제2실시예인 과열검출회로를 표시하는 회로구성도이고, 제5도는 제4도의 과열검출회로의 동작을 설명하기 위한 타임차트이다. 제4도에 있어서, 과열검출회로는 제1실시예와 동일하게 구성된 제1검출회로(10)와, 이것에 NPN 트랜지스터(2D)를 추가한 4단증폭회로(12)를 가지는 제2검출회로(11)와, 양 검출회로의 출력신호(V10및 V11)를 입력신호로 하는 히스테리시스 회로(20)로 구성된다. 또한 히스테리시스회로(20)는 제2검출회로(11)의 출력 V11을 반전시켜서 출력하는 인버터(13)와, 제1검출회로(10)의 출력 V10을 셋트신호로, 인버터(13)의 출력 V13을 리셋트신호로서 수신하여, 합성출력 VX 및 반전출력 VX을 출력하는 상호 피드백 결합된 한쌍의 NAND회로(14 및 15)로 구성된다.
다음에 제4도와 같이 구성된 과열검출회로의 동작을 제5도에 표시한 타임차트를 참조하여 설명한다. 제1검출회로(10)의 버퍼(4)의 임계값이 과열검출온도 TH에 상응하는 값으로 설정된다. 제2검출회로(11)의 버퍼(4)의 임계값도 상기와 같은 값으로 설정하며, 4단증폭회로(12)의 출력에미터전류 I12가 제1검출회로의 3단증폭회로(2)의 출력에미터전류 I2보다 더 큰 양만큼 제2검출회로의 검출온도 TL은 낮아져서 양자의 검출온도 TH와 TL사이에 제5도에 도시하는 검출온도차 △T가 설정된다.
여기에서, 전력 IC의 온도 T가 제5도에 표시한 것과 같이 변화했다고 가정한다. 온도T가 검출온도 TL이하인 시각T1시점 이전에는 양검출회로(10 및 11)의 출력신호(V10및 V11)는 레벨 1(H레벨)이고, 따라서 히스테리시스 회로의 반전출력 VX은 레벨 1이고, 합성출력VX은 레벨 0을 유지하는 리셋트 상태로 된다. IC의 온도T가 시각t1에서 검출온도TL로 상승하면 제2검출회로(11)는 이것을 검지하여 그의 출력신호 V11를 레벨 0으로 바꾸지만 이것을 인버터(13)를 통하여 수신하는 NAND 게이트(14, 15)의 출력은 변화하지 않는다. 또한 t1, t2시점에서 온도T가 검출온도 TL이하로 내려간 경우에도 출력신호 V11는 변화하지만 히스테리시스회로의 VX 및 VX은 변화하지 않는다.
t4시점에서 온도 T가 제1검출회로(10)의 과열검출온도 TM까지 상승하여 그 출력 V10이 레벨 1로부터 0으로 변화하면, 이것을 셋트단자 S자로 수신하는 한쌍의 NAND회로는 그의 합성출력 VX을 레벨 1로, 반전출력 VX를 레벨 0으로 변화시킨다. 이 상태는 t5, t6시점 및 t7시점에서 온도 T가 과열검출온도 TH를 T이내의 범위로 밑돌아서, 제1검출회로의 출력신호 V10가 변화하여도 변화하지 않고, 신호가 지속하여 출력되며, t8시점에서 온도T가 TL까지 저하하여 이것을 감지한 제2검출회로(11)의 출력신호가 레벨1로 변화했을 때 합성출력 VX가 0레벨로, 반전출려 VX이 레벨1로 변화하여 리셋트 상태로 복귀한다.
이 실시예는 상술한 바와같이, 과열검출회로가 두 개의 검출회로(10) 및 (11)를 가지며, 이들 검출회로의 각각의 검출온도(TH, TL)간에 설정온도차 T가 있어서, 히스테리시스회로(20)가 이 설정온도차 △T를 기초로하여 히스테리시스 동작을 수행하므로, 예를들면 과열검출온도 근방에서 부하가 변동하는 등의 단시간 및 잔잔한 작은 전력 IC의 온도변화를 온도 노이즈로서 배제할 수 있게 되고, 따라서 합성출력 VX 또는 반전출력 VX에 의하여 부하를 차단하는 등의 보호조작을 안정적으로 수행할 수 있는 동시에, 불필요한 보호동작이 부하회로에 끼치는 악영향이나 그때 생기는 전자 노이즈를 감소시킬 수 있으므로 신뢰성이 높은 과보호회로를 얻을 수 있다. 또한, 두 개의 검출회로의 검출온도를 예를들면 TH= 170℃ TL= 140℃로 설정해 놓으면, 전력 IC의 온도가 일단 170℃의 과열상태에 도달했을 경우에, 보호조작에 의하여 충분히 안전한 140℃로 전력IC의 온도가 저하할 때까지 소자를 온 시키지 않도록 하는 안전도가 높은 과열보호를 수행할 수 있다.
제6도는 본 발명의 제1도 및 제2도의 실시예에 있어서의 과열보호회로의 접합부분의 구조예를 표시하는 단면도이고, 제7도는 비교예로서의 구조를 표시하는 단면도이며, 제8도는 PN접합의 역누설전류 - 전압특성선 그래프이다.
제7도 비교예로서 표시한 일반적인 다이오드로서의 PN접합(1)은 n형 기판(32)에 형성한 산화막(33)의 창을 이용하여 P형 확산층(34)을 형성한 후인 유리(36)를 쌓아서 창열음을 수행하고, 금속배선층(37)을 P형 확산층(34)에 전기적으로 접속한 것이다. 이와같은 PN 접합(1)에 역 바이어스 전압 VDD을 인가할 경우에, 역누설전류 IL와 역바이어스 전압의 평방근√VDL은 이상적인 다이오드의 경우 제8도에 이상곡선 140으로 표시한 특성을 표시한다. 즉, PN접합에 역바이어스 전압 VDD를 인가함으로써 접합의 기판측에 공핍층(38)이 형성되고, 이 공핍층의 체적에 비례한 역누설전류 IL가 흐름으로, 이상곡선 140은 역바이어스 전압 VDD에 대하여 완만하게 증가하는 경향을 표시한다. 그러나, 역 바이어스전압 VDD가 소정의 레벨을 초과하여 놓아지면, 금속배선(37)의 바로 아래의 n형기판 표층부에도 공핍층(38A)이 형성되게 되고, 또한 공핍층(38)의 체적이 증가함으로써 제7도에 표시한 비교예의 PN접합의 역누설 전류 It는 이상곡선 140으로 부터 벗어나서 비교예 곡선 130에 표시한 것과 같이 급증한다. 이와같은 특성을 가지는 비교예의 PN접합을 제2도 또는 제4도에 도시한 과열 검출회로에 사용하면, 역 바이어스 전압 VDD의 변동에 의하여 역누설전류 IL의 크기가 변화하고, 따라서 과열검출온도가 불확실하게 된다는 불편이 발생한다.
제6도에 표시한 구조에서는, 금속배선(37)의 바로밑의 산화막(33)과 인 유리층(36)의 사이에 도전층으로서의 폴리실리콘 채널스토퍼(41)를 설치하여 이것을 n형기판(32)과 동전위, 즉 VDD를 인가하도록 구성하였으며, 이로인하여 금속배선(37)의 밑으로 연장한 공핍층(38A)이 차단된다. 그결과, 공핍층(38)의 체척의 증가가 억제되며, 역누설전류 IL의 전압의존성을 이상곡선 140에 거의 중첩하는 실시예 곡선 141로 할 수 있으며, 예를들면 바이어스 전압 VDD를 32V로 하였을 경우에도, 제2도에서의 과열검출 회로의 검출온도의 변동을 5℃이하로까지 저감시킬 수 있다.
제9도는 제6도의 구조의 변형예를 표시하는 요부의 단면도로서, n형기판(32)과, 그 표면에 형성된 P형확산층(34) 및 n+확산층(39)으로 구성되는 PN접합(1)과 NPN 트랜지스터(2A)에 대하여, 그 금속배선층(37)의 바로밑의 n형기판(32)의 표면에 n+확산형 채널스토퍼(51)를 설치한 것이 제6도의 구조와 상이하며, 제6도의 구조와 동일하게 금속배선층(37)의 밑에서 연장하는 공핍층(38A)이 차단되어, 공핍층(38)의 체적의 전압의존성이 억제됨으로써 PN 접합(1)의 역누설 전류IL를 이상곡선에 일치하도록 억제할 수 있다.
또한 제9도에 있어서는, n+확산형 채널스토퍼(51)를 초단의 NPN 트랜지스터(2A)의 에미터와 더불어 P형 확산층(34)속에 형성함으로써, 도면중에 등가회로로 표시한 PN접합의 다이오드(1)와, NPN 트랜지스터(2A)가 복합화된 회로를 구성하며, 과열검출회로를 전력 IC와 공통의 기판상에 공통의 제조과정에 의하여 값싸게 형성할 수 있는 동시에, NPN 트랜지스터(2A)의 에미터전류의 전원전압 의존성도 작게할 수 있으며, 따라서 검출온도에 미치는 전원전압의 영향이 배제되어서 고전압의 전력 IC와 동일한 전원에 접속하여도 검출온도를 정밀도 양호하게 검출할 수 있는 구조를 가지는 과열검출회로를 얻을 수 있다.
본 발명은 전술한 것과 같이, 역바이어스 된 PN접합의 역누설전류를 쌍극 트랜지스터로 소정레벨로 증폭하고, 증폭된 전류를 판단회로의 정전류회로의 전위강하로 변환하여, 임계값을 가지는 버퍼에 의하여 과열온도를 이것에 대응하는 2치화 신호로 변환하여 출력하는 과열검출회로를 전력IC의 공통의 기판상에 형성하도록 구성하였다. 그 결과, PN접합 다이오드의 역누설전류의 큰 온도의존성 및 바이폴라 트랜지스터의 증폭율의 온도의존성을 이용하여 전력IC의 온도변화를 신호처리 가능한 크기의 전류로 증폭할 수 있으며 또한 과열검출 온도영역의 전류를 정전류회로로서의 공핍형 MOSFET의 정전류영역을 이용하여 큰 전압변화로 변환할 수 있으므로 종래의 기술에 비하여 과열검출온도인 150℃로부터 180℃까지의 온도영역에서의 온도의 검출감도가 특히 높은 과역검출회로를 얻을 수 있는 동시에, 회로가 불과 6점의 부품으로 구성되고, 또한 전력 IC와 공통의 기판상에 동일한 제조공정에 의하여 형성됨으로써 소형이면서 값싼 과열검출회로를 내장한 전력IC를 제공할 수 있다.
또한, 서로 검출온도가 상이한 2조의 검출회로와 히스테리시스회로에 의하여 과열검출회로를 구성한 경우에는, 검출온도차 △T의 설계방법에 따라서 검출온도 근방에서의 저력IC의 단주기이면서 작은 온도변화를 온도 노이즈로서 보호동작의 대상에서 제외시킬 수 있어서, 헛된 보호동작의 반복이 부하회로에 미치는 악영향이나 이로인하여 발생하는 전자기 노이즈가 배제되는 동시에, 일단 온도의 이상이 검출된 전력 IC는 그 온도가 △T 만큼 낮은 충분히 안전한 온도로 저하된 것이 확인될때까지 운전의 재개가 저지되므로 보호동작이 확실, 안정 및 안전하고 신뢰성이 높은 과보호회로를 제공할 수 있다.
또한, 과보호회로의 구조로서, PN 접합 또는 NPN 트랜지스터의 금속배선 바로 밑의 도전층으로서의 채널 스토퍼를 설치하도록 구성하면, 접합하부의 공핍층이 금속배선 밑으로 퍼지는 것을 저지할 수 있으므로, PN 접합의 역누설전류나 NPN 트랜지스터의 에미터전류 등의 전압의존성이 배제되며, 따라서 전압이 높은 전력 IC의 공동의 기판상에 과열검출 회로를 형성하여도 전압의존성이나 전압의 변동에 의한 검출온도의 변동이 저지되어서, 예를들면 전원전압을 32V로 하였을 경우에도 과열검출온도의 변동을 5℃ 이하로 유지할 수 있는 신뢰성이 높은 과열검출회로를 내장한 전력 IC 등의 전력장치를 제공할 수 있다.

Claims (5)

  1. 전력 IC와 공통의 기판상에 형성되어 전력 IC의 과열을 검출하는 회로에 있어서, 역바이어스된 접합부(11)와 이 접합부의 온도에 따라서 변화하는 역누설전류를 소정레벨로 증폭하는 바이폴라 트랜지스터와, 증폭된 전류의 전위를 강화시키는 정전류회로(3)를 포함하는 동시에 이 강화된 검출 전압치(VD)가 미리 정한 소정레벨을 초과하였을 때 상기 전력 IC가 과열온도에 도달한 것으로 판단하고 신호를 발생하는 판단회로(5)를 구비한 것을 특징으로 하는 전력 IC의 가열검출회로.
  2. 파워 IC와 공통의 기판상에 형성되어 파워 IC의 과열을 검출하는 회로로서, 역바이어스된 접합(32)(34)(1)과, 이 접합의 온도에 따라 변화하는 역누설전류를 소정레벨로 증폭하는 바이폴라 트랜지스터(2,12)와, 증폭된 전류를 정전류회로(3)의 전위강하로서 검출하여 검출전압치가 미리 설정된 소정레벨을 초과했을 때 신호를 발생하는 판단회로(5)를 갖는 서로 검출온도가 다른 한쌍의 검출회로(10)(11)로 이루어지고, 증폭하는 바이폴라 트랜지스터의 단수(2A-2C)가 적고 검출온도가 과열온도 영역에 있는 제1검출회로(10), 및 제1검출회로(10)보다 바이폴라 트랜지스터의 단수(2A-2D)가 많고 소정레벨검출온도가 낮은 제2검출회로(11)와, 상기 파워 IC의 온도 상승시에는 상기 제1검출회로(10)의 검출온도를 초과한 것을 제1검출회로(10)의 출력신호에 의해 검지하여 과열을 통지하는 신호를 출력하고, 온도가 하강시에는 상기 제2검출회로(11)의 검출온도 이하로 저하한 것을 제2검출회로(11)의 그 출력신호에 의해 검지할 때까지 상기 과열을 통지하는 신호를 지속하여 출력하는 히스테리시스회로(20)를 구비하여 이루어지는 것을 특징으로 하는 파워 IC의 과열검출회로.
  3. 역바이어스되는 PN접합(32)(34)이 형성된 반도체표면에서 상기 PN접합을 형성하는 제1층(34)에 전기적으로 접속된 배선층(37)과 상기 PN접합을 형성하는 제2층(32) 사이에 도전성을 갖는 제3층(41)(51)을 마련하고, 이 제3층(41)(51) 을 상기 제2층(32)에 전기적으로 접속하여 이루어지는 것을 특징으로 하는 청구항 1에 따른 전력 IC의 과열검출회로의 구조.
  4. 역바이어스되는 PN접합(32)(34)이 형성된 반도체표면에서 상기 PN접합을 형성하는 제1층(34)에 전기적으로 접속된 배선층(37)과 상기 PN접합을 형성하는 제2층(32) 사이에 도전성을 갖는 제3층(41)(51)을 마련하고, 이 제3층(41)(51)을 상기 제2층(32)에 전기적으로 접속하여 이루어지는 것을 특징으로 하는 청구항 2에 따른 전력 IC의 과열검출회로의 구조.
  5. 전력 IC와 공통의 반도체 기판상에 형성되어 전력 IC의 과열을 검출하는 회로에 있어서, 역바이어스되는 PN접합부를 갖고, 이 PN접합부는 PN접합을 형성하는 제1층에 전기적으로 접속된 배선층과 상기 PN접합을 형성하는 제2층 사이에 도전성을 갖는 제3층을 마련하고, 이 제3층을 상기 제2층에 전기적으로 접속하여 이루어지는 것을 특징으로 하는 전력 IC의 과열검출회로.
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