KR100481244B1 - 온도 감지 회로 - Google Patents

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KR100481244B1
KR100481244B1 KR10-1999-7003002A KR19997003002A KR100481244B1 KR 100481244 B1 KR100481244 B1 KR 100481244B1 KR 19997003002 A KR19997003002 A KR 19997003002A KR 100481244 B1 KR100481244 B1 KR 100481244B1
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바르케르리차드욘
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Abstract

파워 반도체 장치(MOSFET/IGBT)와 적절하게 집적될 수 있는 온도 감지 회로는 제 1 및 제 2 IGFET들(M1 및 M2)과 집적된 온도 감지 p-n 다이오드 수단(D1,D2등)을 포함한다. 상기 온도 감지 p-n 다이오드 수단(D1,D2등)을 통하는 전류 경로는 네거티브 온도 계수를 갖는 전압 강하(Vf)를 제공한다. IGFET들(M1 및 M2)은 개별의 전류 경로들을 통해 서로 결합되어 자신들의 소스 및 게이트 전극(s 및 g)간의 개별적인 게이트-소스 전압 신호(Vgs1 및 Vgs2)를 갖는다. 제 2 IGFER(M2)의 게이트-소스(Vgs2)가 온도 계수를 갖고 있다면, 제 1 IGFET(M1)의 게이트-소스 전압(Vgs1)은 제 2 IGFET(M2)의 게이트-소스 전압(Vgs2)의 온도 계수보다 더 큰 네거티브 온도 계수를 갖는다. 제 1 IGFET(M1)의 소스 전극 및 게이트 전극 중 한 전극은 p-n 다이오드 수단(D1,D2등)에 결합되며, 제 1 및 제 2 IGFET들(M1 및 M2)은 비교기(COMP)로서 또는 비교기와 함께 결합되어 상기 p-n 다이오드 수단(D1,D2 등)으로부터의 전압 강하(Vf)와 상기 IGFET들(M1 및 M2)의 게이트-소스 전압들(Vgs1 및 Vgs2)간의 차이를 비교하며, 임계 온도값과 관련해서 감지된 온도를 표시하는 논리 출력 신호(Tabs)를 제공한다.

Description

온도 감지 회로{Temperature sensing circuits}
본 발명은 절연된 게이트 전계 효과 트랜지스터들(이후 "IGFET들"로 칭함)을 포함하는 온도 감지 회로들에 관한 것이며, 특히 절대적이지는 않지만, 예를 들어 파워(power) IGFET(이후 "MOSFET"라 칭함), 파워 절연된 게이트 바이폴라 트랜지스터(이후 "IGBT"로 칭함), 또는 파워 바이폴라 트랜지스터와 같은 파워 반도체 장치와 적절하게 집적되는 온도 감지 회로에 관한 것이다.
미국특허 제5,336,943호에는 서로 동일한 절연된 게이트 전계 효과형의 제 1 및 제 2 IGFET들을 포함하는 온도 감지 회로가 기재되어 있다. 이들 IGFET들은 개별의 전류 경로들에 서로 결합되어 자신들의 소스 전극 및 게이트 전극들 간의 각각의 게이트-소스 전압을 갖는다. 각각의 IGFET는 게이트 전극에 결합된 드레인 전극을 갖는 다이오드 접속 트랜지스터(diode-connected transistor)이다. 제 1 IGFET는 서브 임계 영역(sub-threshold region)에서 깊게(deep) 동작하는데, 이 영역에서는 상기 장치 양단의 전압이 온도에 따라 변화한다. 제 2 IGFET는 그 제곱 법칙 영역(square law region)에서 동작하는데, 이 영역에서는 제 2 IGFET 양단의 전압이 온도에 대해 실질적으로 독립적이다. 비교기 회로는 제 1 IGFET와 제 2 IGFET 양단의 전압들을 비교하여 상기 제 1 IGFET가 감지한 온도를 나타내는 출력 신호를 제공한다. 상기 비교기 회로에 대해 적절한 신호 레벨을 제공하기 위해서는 일반적으로 두 개 또는 그 이상의 직렬 접속된 제 1 IGFET들이 필요하다. 제 2 IGFET는 상기 비교기 회로에 온도 임계값에 대응하는 기준 레벨을 제공한다. 미국 특허 제5,336,943호에는 온도 감지 IGFET들을 사용하는 다른 온도 감지 회로에 대해 기재되어 있다. 본 명세서에는 미국 특허 제5,336,943호의 전체 내용이 참고 문헌으로서 포함된다.
PCT 국제출원 WO97/02592 공보(미국 특허 제5,726,481호, 우리의 참조번호 PHB33990) 및 예컨대 인용참증된 EP 제0,414,499호에는 온도 감지 p-n 다이오드를 사용하는 다른 형태의 온도 감지 회로가 기재되어 있다. 이들 도큐먼트들의 전체 내용들은 참조문헌으로서 여기에 포함되어 있다. 상기 다른 형태의 회로는 네거티브 온도 계수를 갖는 전압 강하를 제공하기 위해 온도 감지 p-n 다이오드 수단을 통하는 전류 경로를 포함한다. 상기 p-n 다이오드 수단이 순방향 바이어스 되거나 역방향 바이어스되는 다른 회로들도 가능하다. 일반적으로, p-n 다이오드 역방향 특성이 더 강한 온도 의존(temperature dependence)을 갖는 것으로 알려져 있지만, 온도를 감지하기 위해 p-n 다이오드 순방향 특성의 온도 의존을 사용한다. 그래서, 역방향 바이어스 p-n 접합의 누설 전류가 온도에 따라 지수적으로 증가한다. 역방향 바이어스 p-n 다이오드의 경우, 상기 누설 전류에 의해 저항기 양단에 네거티브 온도 계수 전압 강하가 발생한다. 순방향 바이어스 p-n 다이오드의 경우에는 상기 네거티브 온도 계수 전압 강하가 p-n 다이오드 자체 양단에서 발생한다. 상기 온도 감지 회로는 또한 IGFET를 포함하는 증폭기를 포함하며, 상기 IGFET의 게이트 전극은 감지된 온도를 나타내는 출력 신호를 그의 드레인 전극에 제공하기 위해 상기 p-n 다이오드 수단에 결합된다.
이러한 온도 감지 회로들은 파워 반도체 장치의 동작을 일정하게 하여 과열을 방지한다는 이점이 있는 것으로 증명되었다. 이러한 회로들은 특히 파워 장치부가 과열되는 것을 방지하며, 그의 논리 회로의 적절한 동작을 유지시키기 위해 "스마트-파워(smart-power)" 장치들이라 칭하는 분야에서 이점을 갖는다. 이 경우, 저-전압 논리 회로가 제공하는 제어 기능들은 그 동작을 제어하기 위해 고-전압 파워 장치와 저 비용으로 집적하며, 부적절한 논리 기능으로 인해 온도가 과도하게 상승할 수 있다. 이들 공지된 온도 감지 회로들이 원활하게 동작은 하지만, 본 출원인은 임계 온도에서 현저한 스프레드(spread)가 상이한 시간, 즉 동일한 회로의 상이한 에 제조된 동일한 회로에 있어서, 즉 상이한 배치들(batches)에서 동일한 회로에 대해 발생할 수 있다는 것을 알고 있다. 상기 IGFET 임계 전압과 관련 있는 프로세스 파라미터의 변동을 제어하여 상기 스프레드를 감소시키는 것이 특히 중요하다.
도 1 내지 도 6은 본 발명에 따른 온도 감지 회로의 5가지의 상이한 실시예에 대한 회로도.
도 7은 도 1 내지 도 6의 회로가 파워 반도체 장치와 어떻게 집적될 수 있는지를 나타내는 단면도.
본 발명의 목적은 IGFET 임계 전압과 관련 있는 프로세스 파라미터들의 변동에 임계 온도가 덜 민감한 다른 형태의 온도 감지 회로를 제공하는 것이며, 또한 간단한 집적 회로 구성을 채택하는 기회를 제공하는 것이다.
본 발명에 따라, 네거티브 온도 계수를 갖는 전압 강하를 제공하기 위해 온도 감지 p-n 다이오드 수단을 거치는 전류 경로와, 서로 동일한 절연 게이트 전계 효과형이며 서로 개별의 전류 경로들에 결합되어 자신들의 소스 전극 및 게이트 전극들 간의 각 게이트-소스 전압 신호들을 갖는 제 1 및 제 2 트랜지스터들을 포함하며,
상기 제 1 트랜지스터의 게이트-소스 전압은 상기 제 2 트랜지스터의 게이트-소스 전압의 온도 계수보다 더 큰 네거티브 온도 계수를 가지며, 제 1 트랜지스터의 소스 전극 및 게이트 전극 중 한 전극은 p-n 다이오드 수단에 결합되고, 제 1 및 제 2 트랜지스터들은 비교기 회로에 함께 결합되며, 상기 비교기는 상기 p-n 다이오드 수단으로부터의 전압 강하와 상기 제 1 및 제 2 트랜지스터들의 게이트-소스 전압 신호들 간의 임의의 차이를 비교해서 온도 임계값에 관하여 감지된 온도를 나타내는 출력 신호를 제공하며, 상기 제 2 트랜지스터는 상기 온도 임계값에 대응하는 기준 레벨을 상기 비교기 회로에 제공하기 위해서 상기 제 1 트랜지스터의 게이트 임계값과 균형을 이루는 게이트 임계값을 가지는 온도 감지 회로가 제공된다.
이어지는 논의를 용이하게 하기 위해서, 본 문헌에서는 상기 제 1 및 제 2 절연된 게이트 전계 효과 트랜지스터들을 제 1 및 제 2 IGFET들이라 하고, 제 1 IGFET 및 제 2 IGFET의 개별적인 게이트-소스 전압 신호들을 본 문헌에서는 Vgs1 및 Vgs2라 하고, 상기 p-n 다이오드 수단으로부터의 전압 강하를 Vf라 한다. 본 발명에 따른 온도 감지 회로는 p-n 다이오드 수단과 IGFET 수단과의 조합을 사용해서 온도를 감지한다. 비교기 회로는 Vgs1 및 Vgs2들 간의 임의의 차이와 Vf를 비교하여 감지된 온도를 나타내는 출력 신호를 제공한다. 제 2 IGFET는 온도 임계값에 대응하는 제 1 차 균형 기준 레벨(first-order balanced reference level)을 비교기 회로에 제공한다. IGFET의 게이트 임계값은 통상적으로 정밀 기준으로 고려되지 않는다. 그러나, 이 경우에는, 제 2 IGFET의 게이트 임계값에 영향을 미치는 프로세스 파라미터들의 어떠한 변동도 동일한 절연 게이트 전계 효과형으로 된 제 1 IGFET에 의해 균형을 이루게 되며, 그래서 후술되는 바와 같이 게이트 임계값의 제 1 차 변동(first order variation)은 제거된다. 온도 감지부의 p-n 다이오드 수단을 사용하면 온도 감지 회로에 전위 불균형이 유도될 수도 있다. 그렇지만, 특히 순방향 바이어스 p-n 다이오드의 경우에 있어서는, 상기 p-n 다이오드 양단의 Vf에 영향을 미치는 프로세스 파라미터들의 변동들은, IGFET(공핍(depletion) IGFET 또는 인핸스먼트 IGFET 중 하나) 게이트 임계값에 영향을 미치는 것보다 훨씬 더 높은 정밀도로 제어될 수 있다.
상기 p-n 다이오드 수단으로부터의 Vf를 Vgs1 및 Vgs2간의 임의의 차이와 비교하기 위해 비교기 회로가 서로 결합된 제 1 및 제 2 IGFET들을 포함할 때, 특히 콤팩트하고 신뢰할 수 있는 특정한 회로 구성이 이루어진다. 이 경우에, 상기 비교기 회로의 감지된 온도 출력 신호는 제 1 및 제 2 IGFET들 중 하나의 드레인 전극으로부터 유도될 수 있다.
하나의 콤팩트형 온도 감지 회로에서, 상기 p-n 다이오드 수단은 제 1 IGFET의 주 전류 경로와 직렬 조합으로 접속되어 온도 감지부를 제공할 수 있으며, 제 2 IGFET의 게이트 전극은 상기 직렬 조합으로부터 입력 신호를 수신한다. 특정한 회로 구성에 따라, 제 1 IGFET는 게이트에 접속되는 드레인 전극을 갖는 다이오드 접속 트랜지스터(diode-connected transistor)가 될 수 있거나, 증폭기 구성에서 사용될 수 있다.
제 1 및 제 2 IGFET들의 게이트 전극들은 공통 전압 공급 라인에 결합될 수 있다. 상기 제 1 IGFET의 소스 전극과 상기 공통 전압 공급 라인과의 결합은 상기 제 1 트랜지스터에 비해서 제 2 트랜지스터의 스위칭 임계값(유효 게이트 임계 전압)을 증가시키기 위해, 상기 제 1 IGFET에는 없는 추가의 직렬 저항이 포함될 수 있다. 상기 제 1 및 제 2 IGFET들 각각은 그 절연 게이트에 추가로 백 게이트 전극(back gate electrode)을 가질 수 있으며, 상기 백 게이트 전극들은 상기 동일한 공통 전압 공급 라인에 소스 전극으로서 결합될 수 있다.
또 다른 콤팩트형 온도 감지 회로에서, 상기 제 1 및 제 2 IGFET들은 차동 쌍으로서 서로 결합되어 비교기 회로를 형성하며, 상기 p-n 다이오드 수단은 제 1 IGFET의 게이트 전극에 결합된다. 그래서, 상기 p-n 다이오드 수단은 상기 제 1 및 제 2 트랜지스터의 게이트들간에 결합될 수 있다.
제 2 IGFET의 드레인 전극은, 가능하게는 하나 이상의 캐스케이드 증폭기 단들을 통해 감지된 온도 출력 신호를 제공할 수 있다. 그렇지만, 서브-임계 영역에서 동작한다면 제 1 IGFET에 의해 보다 큰 증폭이 제공될 수 있으며, 그래서 상기 제 1 IGFET의 드레인 전극이 상기 감지된 온도 출력 신호를 제공하는 보다 큰 이점이 생길 수 있다.
상기 p-n 다이오드 수단으로부터의 Vf의 네거티브 온도 계수는 상기 제 1 IGFET의 Vgs1의 상기 네거티브 온도 계수보다 더 크게 될 수 있다. 상기 네거티브 온도 계수 전압 강하를 제공하기 위해 순방향 바이어스 p-n 다이오드나 또는 역방향 바이어스 p-n 다이오드 중 어느 하나를 사용할 수 있다. 순방향 바이어스 p-n 다이오드 양단의 Vf는 일반적으로 전도 IGFET 양단의 소스-드레인 전압 강하보다 더 낮다. 이것은 직렬로 접속된 두 개 이상의 온도-감지 순방향 바이어스 p-n 다이오드가 상기 온도 감지 회로의 상기 네거티브 온도 계수의 온도 감도를 증가시키도록 직렬로 접속될 수 있게 한다. 그래서, 상기 p-n 다이오드 수단은 p-n 다이오드들의 직렬 조합을 포함할 수 있다.
상기 제 2 IGFET를 어느 정도 온도가 더 낮은 영역에 간격을 두고 배치될ㄹ 수 있지만, 상기 온도 감지 회로를 콤팩트 설계로 집적하면, 상기 제 1 및 제 2 IGFET들을 온도가 감지되는 노출된 영역(어느 정도 떨어진 상태)에 설치할 수 있다. 제 1 및 제 2 IGFET들의 온도 계수들이 가능한 비슷하지 않게 함으로써 최대 감도(maximum sensitivity)가 달성될 수 있다. 그래서, 제 1 IGFET는 그의 서브-임계 영역에서 동작하여 강한 네거티브 온도 계수를 제공할 수 있고 제 2 IGFET는 그의 제곱 법칙 영역(square law region)의 지역에서 동작한다. 제곱 법칙 영역에서는 상기 제 2 IGFET 양단의 전압이 실질적으로 온도와 독립적일 수 있거나 또는 약간 포지티브가 될 수 있다. 미국 특허 제5,336,943호를 참조해 보면, 하나의 IGFET가 그 서브 임계 영역에서 동작해서 강한 네거티브 온도 계수를 제공하고, 동일하게 절연된 게이트 전계 효과형의 또 다른 IGFET는 그 제곱 법칙 영역에서 동작하도록 하기 위해, IGFET들이 상이한 전류 밀도들에서 동작하는 회로들을 구성하기 위한 설계 파라미터(예를 들어 IGFET 기하학적 구조 및 바이어스 조건들)를 어떻게 선택해야 하는지에 대해 상세히 교시하고 있다. 그러한 원리들이 본 발명에 따른 온도 감지 회로에 적용될 때, 온도 감지 p-n 다이오드 수단도 또한 포함되고, 제 2 IGFET는 제 1 IGFET에 대해 상이한 전류 밀도로 그의 제곱 법칙 영역에서 동작함으로써 (제 1 IGFET의 게이트 임계와 관련해서 균형을 이루는) 상기 온도-임계 기준 레벨을 규정한다.
본 발명에 따른 온도 감지 회로들에서, 비교기는 하나 이상의 캐스케이드된 트랜지스터들을 포함하는 증폭기단을 포함할 수 있다. 양호하게는, 이들 캐스케이드된 트랜지스터들은 제 1 및 제 2 IGFET들과 같이 동일한 절연된 게이트 전계 효과형으로 구성되며, 회로들의 상이한 배치들(batches)에 대해 게이트 임계 전압들에서 원하지 않는 스프레드를 일으킬 수 있는 프로세스 파라미터 변동들을 보상한다.
본 발명에 따른 온도 감지 회로들은 파워 반도체 장치와 집적될 수 있고 상기 파워 반도체 장치의 동작 온도를 감지할 수 있다. 그래서, 집적 회로는 p-n 다이오드 수단 및 적어도 제 1 IGFET가 상기 파워 반도체 장치의 열 발생 영역 근처에 위치되도록 설계될 수 있다. 상기 p-n 다이오드 수단뿐 아니라 상기 제 1 IGFET도 또한 상기 열 발생 영역 근처에 위치될 때, 최대 감도가 얻어질 수 있다. 그렇지만, 더 바람직하게는, 제 2 IGFET (및 온도를 감지하는데 사용되지 않는 다른 회로 소자들)는 상기 열 발생 영역으로부터 멀리 떨어진 영역에 위치될 수 있다.
본 발명에 따른 이들 특징 및 다른 특징을 첨부된 도면을 참조해서 예를 들어 설명된 본 발명의 실시예에서 상세하게 설명한다.
도 1 내지 도 6의 온도 감지 회로들 각각은 집적 회로로서 제 1 및 제 2 트랜지스터들(M1 및 M2)과 함께 집적된 온도-감지 p-n 다이오드 수단(D1,D2 등)을 포함한다. 제 1 및 제 2 트랜지스터들(M1 및 M2)은 서로 동일한 절연된 게이트 전계 효과형이며, 이것은 도면들 중에 도시된 특정한 예들에서 N-채널 인핸스먼트형이다. 각각의 회로는 온도-감지 p-n 다이오드 수단(D1, D2 등)을 통하는 전류 경로를 포함하여 네거티브 온도 계수를 갖는 전압 강하 Vf를 제공한다. IGFET들(M1 및 M2)은 서로 개별적인 전류 경로들에 접속되어 자신들의 소스 전극 및 게이트 전극(s 및 g)간의 개별적인 게이트-소스 전압 신호(Vgs1 및 Vgs2)를 갖는다. M1의 게이트-소스 전압(Vgs1)은 M2의 게이트-소스 전압(Vgs2)의 (만약 있다면) 온도 계수보다 더 큰 네거티브 온도 계수를 갖는다. M1의 소스 전극 및 게이트 전극들(s 및 g) 중 하나는 상기 p-n 다이오드 수단(D1, D2 등)에 결합된다. 상기 p-n 다이오드 수단(D1,D2 등)과 제 1 및 제 2 IGFET들(M1 및 M2)은 (비교기 COMP를 갖는) 비교기 회로에 서로 결합되며, 상기 비교기 회로는 상기 p-n 다이오드 수단(D1,D2 등)으로부터의 Vf를 M1 과 M2의 Vgs1 와 Vgs2 간의 임의의 차이와 비교해서 임계 온도값에 대해서 감지된 온도를 나타내는 출력 신호를 제공한다. 제 2 IGFET(M2)는 제 1 IGFET(M1)의 게이트 임계값과 균형을 이루는 게이트 임계값 VT를 가지고 있어서 상기 임계 온도값에 대응하는 기준 레벨을 상기 비교기 회로(COMP)에 제공한다.
도 1 내지 도 5의 회로들에서, 온도-감지 p-n 다이오드 수단(D1,D2 등)은 순방향 바이어스이며, 네거티브-온도-계수 Vf는 상기 p-n 다이오드들 양단의 순방향 전압이다. 도 6의 회로에서, 상기 온도-감지 p-n 다이오드 수단(D1')은 역방향 바이어스이며 상기 네거티브-온도-계수 Vf는 D1'과 직렬 접속된 저항기(R11) 양단의 전압 강하이다. 도 5의 회로에서, 비교기(COMP)는 상기 IGFET들(M1 및 M2)에 대해 부가적인 것이며, 반면에 도 1 내지 도 4 및 도 6은 M2 내지 M1의 결합으로부터 상기 비교기(COMP)를 보다 콤팩트하게 형성하는 것이다. 도 1 내지 도 6의 특정한 예들에서, 모든 IGFET들(M1,M2,M3M,M4 등)은 n-채널 인핸스먼트형이며 백(back)-게이트 접속(b)을 제공하는 p형 본체 영역에서 형성된다.
도 1 내지 도 4 및 도 6의 콤팩트한 회로들에서, 비교기 회로(COMP)는 서로 결합된 M1 및 M2를 포함하여 상기 p-n 다이오드 수단(D1,D2 등)으로부터의 전압 강하 Vf를 자신들의 Vgs1 및 Vgs2간의 임의의 차이와 비교한다. 이들 콤팩트한 회로들에서, 비교기 회로(COMP)의 감지된 온도 출력 신호는 M1 또는 M2 중 어느 하나의 드레인 전극(d)으로부터 유도된다. 상기 출력 신호는 다른 IGFET들(M3,M4 등)의 캐스케이드된 단들(stages)을 통해 증폭되며, 상기 다른 IGFET들은 M1 및 M2와 같이 동일한 절연된 게이트 전계 효과형이며 M1 및 M2에서와 같이 동일한 집적 회로의 일부이다.
도 1 내지 도 6의 각각의 회로들은 제 1 및 제 2 파워 공급 라인들(1 및 2)을 포함한다. 제 1 라인(1)은 포지티브 공급 전압 V에 접속되며, 제 2 라인(2)은 접지 단자에 접속되거나 보다 복잡한 집적 회로의 내부 전압 리턴 레벨(return level)(내부 접지)에 접속된다. 도 1 내지 도 6의 회로들은 상기 공급 라인들(1 및 2)간의 평행한 전류 경로들에서 D1,D2,M1,M2,M3 등의 다양한 구성들을 채택하여, 그럼에도 후술되는 식 1로 요약되는 동일한 기본적인 비교기 기능을 수행하기 위해 그들 각각의 회로에서 서로 동작하는 다양한 회로부들(MOD1 내지 MOD8)을 제공한다. 이제 각각의 회로를 차례로 고려한다.
도 1의 회로는 제 1 및 제 2 회로부들(MOD1 및 MOD2)을 포함한다. 상기 회로부(MOD1)는 다이오드-접속 IGFET(M1)과 순방향-바이어스 p-n 다이오드(D1 및 D2)와의 직렬 연결(series chain)을 포함한다. 상기 직렬 연결의 한 쪽 끝은 접지 라인(2)에 접속된다. 상기 직렬 연결의 다른 쪽 끝은 저항기(R2)를 통해 라인(1)에 결합되어 R2의 크기에 의해 규정된 바에 따라 상기 직렬 연결(M1,D1,D2)을 통해 필수적으로 일정한 전류가 흐른다. 바이어스 조건들은 상기 IGFET(M1)가 그 서브-임계 영역에서 동작하도록 하는 것이다. 상기 직렬 연결(M1,D1,D2) 양단의 전압은 각각의 성분들(M1,D1,D2)에 따라 온도에 상당히 의존하여 섭씨 당 약 2mV의 변동이 발생한다. 상기 일정-전류 규정 장치(저항기 R2)로부터 제공된 M1,D1,D2의 접지-접속 직렬 연결은 노드들(11 및 12)에서 강한 네거티브 온도 계수를 갖는 노드 전압을 생성한다.
회로부(MOD2)는 상기 회로부(MOD2)의 입력 스위칭 임계(input switching threshold)가 실질적으로 온도에 의존하거나 포지티브 온도 계수를 가지도록 설계되고 바이어스된 IGFET 인버터들(M1,M2,M3)의 캐스케이드된 연결(chain)을 포함한다. 어느 한 경우에서, 제곱 법칙 성분(square law component)을 포함하기 때문에, MOD2의 스위칭 임계는 서브-임계 전압에서 동작되는 단일 IGFET의 임계 전압 VT보다 상당히 크다. 그래서, 간단한 특정의 회로 설계에 있어서, IGFET들(M2,M3,M4) 각각은 그 제곱 법칙 영역에서 동작할 수 있으며 상기 IGFET 양단의 전압은 온도에 대해 실질적으로 독립적이다. IGFET들(M2,M3,M4) 각각의 동작 조건들은 그 채널 기하학적 구조(channel geometry)에 의해 결정되며, 또한 상기 IGFET의 드레인 전극(d)를 상기 공급 라인(1)에 결합시키는 각각의 부하 저항기(R3,R4,R5)에 의해 결정된다. 각각의 IGFET(M2,M3,M4)의 소스 전극들은 접지 라인(2)에 결합된다. 각각의 IGFET(M2,M3,M4)는 그의 드레인 전극(g) 상에서 입력을 취하는 증폭 인버터 단으로서 동작하고 드레인 전극(d)의 직렬 노드(13,14, 또는 15)에서 출력을 부하 저항기(R3,R4,R5)로 제공한다. 노드(13)에서 M2의 출력은, 임계 온도값을 초과하기 전에는 논리 신호 0 이며, 임계 온도값을 초과한 후에는 논리 신호 1이다. 이 IGFET(M2)는 그 제곱 법칙 영역에서 M1에 대해 상이한 전류 밀도로 동작함으로써 (M1의 상기 게이트 임계에 대해 균형을 이루는) 온도-임계 기준 레벨을 규정한다. MOD2의 증폭된 논리-신호 출력을 Tabs이라 칭한다.
상기 직렬 연결 M1,D1,D2의 상부에 결합된 M2의 게이트 전극(g)에 의해 MOD1 과 MOD2 의 상호접속이 이루어진다. 도 1의 예에 설명된 특정한 형태에서는, 다이오드-접속 IGFET(M1)이 상기 직렬 연결의 상부에 위치한다. MOD1으로부터의 출력은 M1의 게이트 전극과 드레인 전극(g 및 d)간의 결합 상에 있는 회로 노드(12)로부터 취해진다. MOD1은 온도 감지부를 구성하며, 이 온도 감지부의 출력은 M2의 게이트 전극(g)에 결합되어 있다. MOD2는 접지-기준 비교기부(ground-referencing comparator section)로서 동작하며, 이 비교기부의 스위칭 임계값은 위에서 언급한 바와 같이 접지에 대해 (M2의 게이트 전극(g)에서) 명확하게 규정된 전압 오프셋이다. 직렬 연결 M1,D1,D2 양단의 전압이 (M2의 Vgs2에 의해 규정된 바와 같은) MOD2의 스위칭 임계값을 통과하도록 도 1 회로의 온도가 변화하면, M2가 턴 온된다. 그래서, MOD2는 M1 및 D1,D2로부터의 신호로 비교기 기능을 수행하여, 임계 온도값을 정확하게 식별하고 그 Tabs 출력을 "0" 에서 "1"로 변화시켜 상기 임계값을 출력한다.
그래서, 상기 온도 감지 회로에 적용된 비교기 원리를 다음의 식으로 표현할 수 있다.
(Vgs1 - Vgs2) = ｜Vf｜ .......... (1)
여기서, (Vgs1 - Vgs2) 는 IGFET들 (M1 및 M2)의 게이트-소스 전압들간의 차를 나타내고, Vgs1 은 Vgs2 보다 더 강한 온도 계수를 가지며,
｜Vf｜는 강한 네거티브 온도 계수를 갖는 p-n 다이오드 수단 양단에 걸리는 순방향 전압 강하의 크기이다.
M2 (직렬 연결 M2,M3,M4에서 제 1 인버터)의 동작 조건들은 MOD2의 입력 임계값의 주 성분을 규정한다. M1이 그 서브-임계 영역에서 동작되도록 바이어스 되는 반면, M2는 그 제곱 법칙 영역에서 동작되도록 바이어스 되며, 상기 제곱 법칙 영역에서는 그 드레인 전류 (및 그 Vgs2)가 온도에 대해 독립이거나 약간의 포지티브 온도 계수를 갖는다. 그래서, M2의 게이트-소스 전압(Vgs2)은 M2의 입력 임계값을 결정하여 비교기 회로에 걸리는 임계 온도값을 규정하기 위해 (D1,D2의 온도-가변 Vf 및 M1의 온도 가변 Vgs1에 비교되는) 정밀 기준 레벨(precision reference level)을 제공한다. 그래서, M2는 비교기 역할과, 접지 라인(2)과 관련해서 자신의 비교기 기능을 위한 정밀 기준 역할을 모두 수행한다.
IGFET는 비교기 회로에 대한 정밀 기준 레벨을 규정할 수 있는 것으로 통상적으로 고려되지 않지만, M2는 MOS 게이트 임계 전압 VT와 관련해서 균형을 이루는 상기 회로에서는 정밀 기준 레벨을 규정할 수 있다. 그래서, M2의 하나의 VT + 제곱 성분이 MOD2의 입력단에 제공되며, 온도 감지부(MOD1)의 출력도 또한 M1이 제공하는 M1의 VT만을 갖는다. M1 및 M2는 동일한 프로세스형의 IGFET들 이므로, MOD1에서 M1의 VT는 도 1 집적 회로의 특정한 배치들의 제조에 사용되는 제조 프로세스에서 부주의로 인한 변동이나 피할 수 없는 변동으로 인해 M2의 VT에서의 어떤 불확실함을 오프셋한다. 이 오프셋은 VT에서 제 1 차 변동들을 제거하는 효과가 있다. 상기 제 1 차 변동만이 소거되는데, 그 이유는 IGFET들(M1 및 M2)이 서브-임계 IGFET (M1)의 대응하는 Vgs1보다 더 높은 예를 들어 적어도 0.5 내지 0.7 볼트인 M2의 Vgs2에 생긴 실질적으로 상이한 전류 밀도에서 동작하기 때문이다. 그래서, (M1+D1+D2)에 의해 감지되는 온도가 "0"에서 "1"로 스위치되기에 충분한 시점에서, 다음의 전압 레벨들, 즉 D1 양단의 0.4 볼트와, D2 양단의 0.4 볼트와, M1의 Vgs에 대한 0.5 볼트와, M2 의 Vgs에 대한 1.3 볼트의 Vf가 도 1 회로의 특정한 예에 제공될 수 있다.
도 1의 회로는 p-n 다이오드 D1,D2의 순방향 전압 Vf와 관련해서 균형을 이루지 못하는데, 왜냐하면 MOD2의 입력에 그러한 다이오드들이 없기 때문이다. 그렇지만, Vf의 p-n 다이오드는 (공핍 IGFET 이든 인핸스먼트 IGFET이든 간에) 대응하는 MOS 게이트 임계보다 훨씬 더 정밀하게 제어될 수 있다. p-n 다이오드 D1,D2는 그 서브-임계 영역에서의 IGFET의 Vgs와 동일한 레벨의 온도 감도(섭씨 당 약 -2mV)를 표시할 수 있다. 게다가, 전도되는 IGFET의 소스-드레인 전압에 비해 더 낮은 다이오드의 Vf값은 몇 개의 p-n 다이오드들(D1,D2 등)이 회로의 온도 감도를 증가시키기 위해 직렬로 접속되게 할 수 있다. 상기 연결 M1,D1,D2에서 활용된 일련의 직렬 p-n 다이오드들은 회로의 임계 온도값을 규정하기 위한 설계 변수들 중 하나이다.
도 1의 회로는 MOD1에 있는 온도 감지 성분들과 같은 두 개의 p-n 다이오드들(D1 및 D2)과 하나의 서브-임계 IGFET(M1)을 갖는다. 이들 성분들의 전체 온도 감도는 거의 섭씨 당 -6mV 인데, 즉 p-n 다이오드 각각이 -2mV 이고, 서브-임계 M1이 섭씨 당 -2mV 이다. MOD2의 인버터 IGFET들(M2,M3,M4)이 무시할 수 있거나 작은 포지티브 온도 계수를 MOD2의 입력 임계에 제공하도록 바이어스되므로, 도 1 회로에서 등가의 전체 온도 감도는 (노드 (12)에서 측정된) 섭씨 당 6mV 보다 크거나 같다. 작은 포지티브 온도 계수로 MOD2가 동작되도록 선택된다면, 캐스케이드된 인버터 IGFET들(M2,M3,M4)은 도 1 회로의 온도 감도를 증가시키는 더 높은 드레인 전류 밀도에서 동작한다.
도 1 회로는 추가의 회로 성분들(예를 들어 D3 및 R10)을 포함해서 제조될 수 있으며, 이 추가의 회로 성분들은 집적 회로의 도전성 상호접속 패턴을 적절하게 설계해서 회로에 포함될 수 있다(또는 회로에서 제거될 수 있다). 그래서, 예를 들어, p-n 다이오드 수단의 Vf는 병렬의 p-n 다이오드(D3)를 포함시켜 변경될 수 있어서 D1,D2 및 D3에 대응하는 동등의 단일 p-n 다이오드의 유효 영역을 바꿀 수 있다. MOD1 및 MOD2의 IGFET들 (M1,M2,M3,M4) 각각은 절연된 게이트(g)에 부가해서 백 게이트 전극(b)을 갖는다. 이들 트랜지스터(M1,M2,M3,M4)의 백 게이트 전극(b)과 소스 전극(s)은 공통 라인(2)에 결합되어 있다. 그렇지만, 도 1에 도시된 바와 같이, M2의 소스 전극(s)과 접지 라인(2)과의 결합은 M1에 없는 추가의 저항(R10)을 포함하며, 이에 의해 M1에 대해서 M2의 게이트 임계 전압 VT를 변경한다. 캐스케이드된 인버터 연결(M2,M3,M4)에서 제 1 IGFET의 상기 소스 저하 저항(source degeneration resistor)(R10)은 MOD2의 입력 임계값을 변경시키고 그래서 비교기 회로의 온도 임계(트립 포인트(trip point))를 변경시킨다. MOD1 및 MOD2의 성능은 라인(1) 상의 공급 전압 V의 크기에 따라 변하기 때문에, 상기 저항(R10)의 값은 비교기(COMP)의 트립 포인트(trip point)가 공급 전압 V의 크기에 상당히 의존하게 될 정도로 크지는 않다.
도 1 회로는 서두에서 언급된 종래기술의 온도 감지 회로들에 비해 상당한 이점들을 갖는다. 그래서, 예를 들어, 감지 회로의 임계 온도값 및 다른 파라미터들은 집적 회로의 제조 프로세스 변동에 대해 민감하지 않다. 그러므로 상당히 낮은 생산 스프레드들(spreads)이 달성가능하다. M1 및 M2를 접속해서 비교기 기능을 제공하면,미국특허5,335,943호에서와 같이, 비교기를 위한 추가의 성분 및 추가의 설계 영역을 제공할 필요가 없다. 본 발명에 따라 M1,M2와 D1,D2를 함께 구성하는 대안적 회로에서도 유사한 이점을 얻을 수 있다.
그래서, 예를 들어, 도 2는 다른 증폭기 구성에서 롱-테일 쌍(long-tail pair)과 같은 M1 및 M2의 재배열을 도시한다. IGFET들(M1 및 M2)의 차동 쌍은 (도 1에 도시된 방식과 유사한 방식으로 R2 및 R3의 값들과 관련해서 상이한 채널 기하학적 구조에 의해) 상이한 전류 밀도에서 천천히 동작하여, 서브-임계 영역에서의 M1 및 제공 법칙 영역에서의 M2가 서로 기준/비교기의 복합 기능을 회로 노드(13)의 논리 출력에 제공한다. 도 2 회로에서, M1은 더 이상 다이오드-접속이 아니다. p-n 다이오드 연결(D1 및 D2 등)은 각각의 저항기들(R1 및 R6)에 의해 공급 라인(1 및 2)에 결합된다. M1의 게이트 전극(g)은 저항기(R1) 및 p-n 다이오드 수단(D1 및 D2 등)의 직렬 노드(17)에 접속된다. M2의 게이트 전극(g)은 저항기(R6) 및 다이오드(D1 및 D2 등)의 직렬 노드(16)에 접속되어, 강한 네거티브 온도 계수를 갖는 신호를 COMP에 입력시킨다. 그래서, 도 2 회로에서, p-n 다이오드 수단(D1,D2 등)은 M1 및 M2의 차동 쌍의 게이트 전극들(g)간에 결합되어 있다. M1 및 M2의 소스 전극들(s)은 공지된 방식으로 전류 미러 장치로서 실행될 수 있는 전류 발생기(I1)에 의해 접지 라인(2)에 결합된다. 그래서, 도 2 회로에서의 약간의 단점은, 도 1 회로에 비해 (상기 전류 발생기(I1)를 제공하기 위한) 추가의 회로 소자가 필요하다는 것이다.
도 2의 차동 증폭기 회로 구성은 도 1 회로에서와 같은 동일한 일반적 원리에 따라 임계 온도값 검출시에 동작한다. 그래서, M1 및 M2의 차동 구성은 위의 함수 1에 따라, p-n 다이오드 수단(D1,D2) 양단의 순방향 전압 강하(Vf)의 크기와 Vgs1 및 Vgs2간의 차이를 비교하기 위해 M1 및 M2의 게이트-소스 전압을 감산한다. 도 1과는 대조적으로, 도 2 회로는 제 1 회로부(MOD3)에서 M1,D1,D2뿐만 아니라 M2 를 포함하며, 상기 회로부는 온도 감지 기능과 비교기 기능을 조합한다. 도 2 회로의 특정한 예에서, (M1 + D1 + D2)에 의해 감지된 온도가 M2를 충분히 스위치할 수 있는 시점에서, 다음의 전압 레벨, 즉 D1 양단의 0.4 볼트와, D2 양단의 0.4 볼트와, M1의 Vgs1에 대한 0.5 볼트와, M2의 Vgs에 대한 1.3 볼트의 Vf를 비교기의 입력에 다시 제공한다. MOD3의 출력 신호는 임계 온도값과 관련해서 감지된 온도를 나타내는 논리 신호이다. 제 2 회로부(MOD4)는 상기 논리 신호를 증폭하며, 도 1의 방식과 유사한 방식으로 캐스케이드된 인버터들로서 M3 및 M4를 포함한다.
도 2 회로에서, M3의 다음의 증폭 인버터 단에 대한 입력은 M2의 드레인 전극에 있는 회로 노드(13)로부터 취해진다. 도 3은 도 2 회로의 변형을 도시하며, 이 도면에서는 M3의 입력이 M1의 드레인 전극(d)에 있는 회로 노드(12')로부터 취해진다. 서브-임계 영역에서 동작할 때 (M1이 동작하는 것과 같이) IGFET는 강한 이득을 제공할 수 있다. 그렇지만, M1은 M2와 함께 차동 쌍을 형성하기 때문에, 도 3 구성에서의 제 1 회로부(MOD3')로부터의 이득은 도 2 구성에서의 MOD3로부터의 이득보다 크지 않다. 출력 신호 Tabs의 원하는 위상을 유지하기 위해, 도 3의 제 2 회로부(MOD5)는 홀수 개수의 인버터 단을 가져야만 한다. 그래서, 예를 들어, 도 3은 차동 쌍(M1,M2)에 뒤에 연결되어 제 2 회로부(MOD5)를 형성하는 단지 하나의 증폭 인버터단(M3)을 도시한다.
도 1 회로에서, M1의 드레인 전극(d)은 아날로그 감지-온도 출력 신호를 제공하지만, 도 3 회로에서, M1의 드레인 전극은 비교기 COMP 의 논리 출력 신호를 제공한다. 도 4에 도시된 바와 같이, (서브-임계 영역에서 동작하는) M1의 드레인 전극(d)이 회로 노드(12')에서 양호한 증폭의 논리 출력 신호를 M3의 입력에 제공하도록 도 1 회로를 변형할 수 있다. 그래서, 도 4 회로 구성의 이점은 서브-임계 영역에서 동작하는 M1이 제 1 회로부(MOD6)에서 감지된-온도 출력 신호를 더 증폭해서 제공할 수 있으므로 도 1의 일련의 증폭 인버터 단들(M3,M4)을 감소할 수 있다는 점이다. 상기 도 4 회로에서, 제 1 회로부(MOD6)는 (스퀘어-로우 영역에서 동작하는) M1,D1,D2뿐만 아니라 M2도 포함한다. 제 2 회로부(MOD4)는 직렬 연결된 인버터 IGFET(M3)를 이용해서 상기 감지된 온도 신호를 증폭한다. 도 2 내지 도 4의 모든 회로들에서, 소스 저하 저항기(R7)가 제 1 인버터 IGFET(M3)의 소스 전극을 공급 라인(2)과 결합시킨다.
도 1 내지 도 4는 본 발명에 따른 콤팩트 회로 장치들을 도시하며, IGFET들(M1 및 M2) 중 하나 또는 둘 모두는 비교기 기능 COMP를 제공한다. 그렇지만, 비교기 COMP가 IGFET들(M1 및 M2)에 추가되어 M1 및 M2로부터 입력을 수신하는, 덜 콤팩트한 회로(less compact circuit)들에 본 발명의 원리를 적용할 수도 있다. 그러한 회로의 일례가 도 5에 도시되어 있으며, 미국특허 제5,336,943호 에 기재된 온도 감지 회로와 약간 유사하다. 비교기 COMP는 도 5 회로의 M2,R3,R2,M1,D1,D2 등과 집적될 수 있고, 또는 외부 성분이 될 수도 있다. 도 1 내지 도 4에서와 같이, 도 5 회로에 있어서도, M1은 서브-임계 영역에서 동작하여 네거티브 온도 계수를 가지며, M2는 제곱 법칙 영역에서 동작하며, 이 영역에서는 M2 양단의 전압이 실질적으로 온도와는 독립적이다. 미국특허 제5,336,943호에서와는 달리, 도 5의 M2는 M1 및 M2의 임계 전압들 VT와 관련된 프로세스 파라미터들에서의 임의의 배치(batch) 변동들에 관계없이, 비교기 COMP에 대해 정밀 기준 레벨을 제공할 수 있다. 그래서, 하나의 VT를 갖는 M1은 비교기 COMP의 네거티브 입력을 제공하며, 비교기 COMP의 포지티브 입력도 또한 M2에 의해 제공되는 단지 하나의 VT (+제곱 성분)을 포함한다. M1 및 M2 모두는 게이트 전극(g)이 드레인 전극(d)에 접속된 다이오드-접속 IGFET들 이다. 도 1의 회로에서와 유사한 방식으로, M1,D1,D2의 직렬 연결에 의해 도 5 회로에 강한 네거티브 온도 계수가 제공된다. 도 5 의 비교기 COMP의 비교 기능은 위에서 언급된 함수 1에 따라 실시된다.
도 1 내지 도 5의 회로에서, 온도-감지 p-n 다이오드 수단(D1,D2 등)은 순방향-바이어스 된다. 도 6은 변형(예를 들어, 도 2 및 도 3의 회로부(MOD3 또는 MOD3')의 변형)을 도시하며, 온도-감지 p-n 다이오드 수단(D1')이 역방향 바이어스되어 강한 네거티브 온도 계수를 갖는 누설 전류를 제공한다. 이 전류는 D1'과 직렬로 저항기(R11)를 통해 제공되어 R11 양단에 네거티브-온도-계수 전압 강하(식 1의 Vf)를 생성한다. D1' 과 R11의 직렬 노드(21)는 서브-임계 영역에서 동작하는 M1의 게이트 전극(g)에 결합되어 있다. R11의 반대 쪽 끝은, 제곱 법칙 영역에서 동작하면서 M1과 차동 쌍을 형성하는 M2의 게이트 전극(g)에 접속된다. 얻어진 회로부(MOD8)는 (위에서 언급한 바와 같이) 온도-감지 기능과 기준/비교기의 복합 기능을 모두 수행한다. MOD8의 논리 출력은 회로 노드(12')(양호한 증폭을 가지고 있음)로부터 수신하거나 회로 노드(13)로부터 수신한다. 이 출력 신호는 예를 들어 MOD4 또는 MOD5와 유사한 증폭 인버터 부에 제공될 수 있다.
도 7은 반도체 본체(120)의 네 부분들의 단면도이며, 도 1 내지 도 6의 온도 감지 회로가 파워 반도체 장치 (MOSFET 또는 IGBT)와 어떻게 집적될 수 있는지를 나타낸다. (b), (c), 및 (d) 부분들은 미국특허 제5,335,943호의 도 2에 도시된 IGFET, 저항기, 및 파워 반도체 장치에 대응한다. 도 7은 도면 부호를 100 만큼 증가한 것을 제외하고는 미국특허 제5,336,943호의 도면 부호와 유사한 도면 부호를 사용한다.
그래서, 반도체 본체(20)는 비교적 높게 도핑된 단결정 실리콘 기판(121)을 포함하며, 이 기판 위에 비교적 낮게 도핑된 n 전도형 에피택셜 층(122)이 있다. 이 예에서, 상기 파워 반도체 장치(MOSFET 또는 IGBT)는 수직 구성으로 되며, 상기 에피택셜 층(121)이 제공하는 공통 드레인 드리프트 영역(common drain drift region)을 공유하는 다수(수만개)의 병렬-접속 소스 셀들을 포함한다. 도 7의 (d) 부분은 그러한 소스 셀들 중 단지 하나만을 도시한다. MOSFET의 경우에, 기판(121)은 드레인 드리프트(drain drift) 영역과 동일한 전도형이며 드레인 전극(123)에 의해 접촉된다. IGBT의 경우에는, 기판(121)은 반대의 전도형이며 애노드 전극(123)에 의해 접촉된다. 각각의 소스 셀은 p 전도형 트랜지스터-본체 영역(124)을 포함하며, 이 영역내에는 n 전도형 소스 영역(125)이 형성된다. 상기 트랜지스터-본체 영역(124)은 보다 높게 도핑된 중심 영역(124a)을 갖는다. 영역들(124 및 124a)은 전극(128)에 의해 접촉되며, 이 전극(128)은 MOSFET의 소스 전극이나 IGBT의 캐소드 전극이다. 파워 장치 MOSFET 또는 IGBT는 n 형 전도 채널(127)이 절연 게이트(126)에 의해 트랜지스터-본체 영역(124)에서 유도되는 n 채널 인핸스먼트형으로 되어 있다. 도 7(d)가 채널(127)과 게이트(126)에 대한 편평한 셀룰러 기하학적 구조을 도시하고 있지만 다양한 형태의 소위 "트렌치-게이트(trench-gate)" 기하학적 구조이 MOSFET들 및 IGBT들에 대해 사용될 수 있으며, 여기에서 절연 게이트(126)는 반도체 본체(120)의 주 표면의 트렌치에서 이웃하는 셀들 사이에 제공된다. 이 경우, 채널(127)은 상기 트렌치의 측벽들을 따라 수직으로 연장한다. 도 1 내지 도 6의 온도 감지 회로들은 도 7(d)에 도시된 평면형 기하학적 구조, 또는 예를 들어 트렌치-게이트 기하학적 구조의 파워 반도체 장치와 집적될 수 있다.
(a),(b), 및 (c) 부분들은 파워 장치 MOSFET 또는 IGBT의 하나 이상의 측면들에 위치한 반도체 본체(120)의 영역들을 도시하며, 여기에서 도 1 내지 도 6 중 어느 한 도면의 온도 감지 회로의 회로 성분들이 집적된다. 적어도 p-n 다이오드 수단(D1,D2) 및 제 1 IGFET(M1)이 파워 반도체 장치 MOSFET 또는 IGBT의 활성 영역 근처에 위치하며, 소스 셀들을 포함하고 상기 파워 반도체 장치의 동작 중에 열을 발생한다. 도 7의 (a), (b), 및 (c) 부분들은 반도체 본체(120)의 상부 주 표면에 인접하는 p 전도형 고립 웰들(isolation wells)(131)에 또는 위에 이들 성분들(D1,M1,R1 등)의 제조를 도시한다. 이들 고립 웰들(131) 중 하나 이상은 파워 장치 MOSFET 또는 IGBT의 활성 영역 주변 외측에 제공되거나 상기 파워 장치 MOSFET 또는 IGBT의 소스 셀들에 의해 에워싸여진다. 상기 웰들(131)은 트랜지스터-본체 영역(124)을 제공하기 위해 사용되는 마스킹 및 도핑 단들에 형성될 수 있다.
M1과 같은 N 채널 인핸스먼트 IGFET들은 절연 게이트(134)에 의해 분리된 n 형 소스 및 드레인 영역들(132 및 133)에 의해 p 형 고립 웰(131)에 형성될 수 있다. 영역들(132 및 133)은 소스 영역들(125)을 제공하기 위해 마스킹 및 도핑 단들에 형성될 수 있다. IGFET에 대한 백 게이트 접속이 상기 고립 웰(131)과 접촉하는 전극(135)에 의해 제공될 수 있다.
R1과 같은 저항기들이 n 전도형 저항 영역들(136)에 의해 고립 웰(131)내에 형성될 수 있다. 이들 저항 영역들(136)도 파워 장치 소스 영역들(125)을 제공하기 위해 사용되는 마스킹 및 도핑 단들에 형성될 수 있다. 그렇지만, 저항기 R1 등의 저항 영역은 p 형 전도형으로 형성될 수 있으며 마스킹 및 도핑 단들은 트랜지스터 본체 영역(124)을 제공하는데 사용된다. 대안적으로, 저항기(R1) 등은 본체(120)의 상부 표면의 절연층 위에, 예를 들어 도핑된 다결정 실리콘의 박막 소자로서 제공될 수 있다. 전극들(137 및 138)은 저항 영역(136)과 접촉해서 저항기 접속을 제공한다.
D1 등과 같은 p-n 다이오드는 실리콘 본체(120)에 제공된 p형 및 n 형 영역에 의해 형성될 수 있다. 그렇지만, 본체(120)의 상부 표면의 절연층 위에 박막 소자로서 보다 우수한 고립 p-n 다이오드들이 형성될 수 있다. 그러한 박막 구성이 도 7의 (a) 부분에 도시되어 있다. 도 7에 도시된 다이오드(D1)는 p 전도형 영역(142)과 n 전도형 영역(143)을 포함하며 이들 영역들은 그들 사이의 p-n 접합을 규정하기 위해 다결정 실리콘 막으로 측벽마다 형성된다. 영역(142)은 전극(144)에 의해 접촉되고 영역(143)은 전극(145)에 의해 접촉된다.
이들 회로 성분들(M1,R1,D1)의 다양한 전극들(s,d,g,135,137,138,144,145)은 증착 및 에칭 단들에 의해 형성되어 파워 장치의 게이트(126)의 전도체(일반적으로 다결정 실리콘)를 형성하기 위해 사용되는 적층 및 에칭 단들에 의해 또는 전극(128)의 전도 재료(일반적으로 알루미늄과 같은 금속)에 의해 형성될 수 있다. 이들 성분들(M1,R1,D1)의 회로 접속들은 도 1 내지 도 6에 도시된 바와 같이 이들 전도체의 각각의 영역에서 상호접속 패턴에 의해 이루어진다. 그래서, 도 1 내지 도 6의 온도 감지 회로를 파워 반도체 장치와 함께 공지된 방식으로 집적할 수 있다.
도 1 내지 도 7은 n 채널 인핸스먼트형의 IGFET들을 도시하고 있지만, 본 발명에 따른 온도 감지 회로들은 p 채널 인핸스먼트형의 IGFET들에 의하거나 공핍형의 IGFET들로 형성될 수 있다는 것이 명백하다. 비교기 회로 COMP를 위한 기준 레벨의 VT균형(balance)을 얻기 위해, IGFET들(M1 및 M2)은 모두 동일하게 절연된 게이트 전계 효과형이다.
본 명세서로부터, 다른 수정 및 변형이 당 분야의 기술인들에 의해 이루어질 수 있다는 것이 분명하다. 그러한 수정 및 변형은 당 분야에 이미 공지되어 있고 본 문헌에서 이미 기술한 특징들 대신에 또는 추가해서 사용될 수 있는 동등한 특징들 및 다른 특징들을 포함한다.
클레임이 본 출원에서 특징들의 특정한 조합으로 정형화 되어 있지만, 본 발명의 기재 범주는, 어떤 클레임에 현재 청구된 바와 같은 동일한 발명에 관계가 있든 없든 또한 본 발명을 실행하는데 생기는 문제와 동일한 기술적 문제들의 일부 또는 전부를 완화하든 못하든, 새로운 특징이나 본 문헌에서 서술한 특징들의 조합을 외적으로나 내적으로나 또는 종합적으로 포함한다. 종속 클레임의 독립성이 요구에 부합되는 면에서 또한 몇몇 나라의 다중-클레임-독립성에 대한 요금을 감소하는 면에서 제한을 받았지만, 어느 한 항에 포함된 기술적 특징들을 다른 클레임들 중 어느 한 클레임의 기술적 특징들과 함께 조합해서 사용할 수 있다는 것을 이해해야 한다. 특히, 절대적이지는 않지만, 다음의 조합들, 즉 클레임 6,7,9 및 10 항은 잠재적으로 중요하며, 클레임 1에 종속되는 항들 중 어느 한 항과 함께 조합으로 사용될 수 있다.
본 출원인은 이에 의해 새로운 클레임을 본 출원의 진행 동안 그러한 특징들 및/또는 그러한 특징들의 조합에 정형화될 수 있거나 이러한 특징들로부터 유도된 다른 출원으로 될 수 있다.
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Claims (10)

  1. 온도 감지 회로에 있어서,
    네거티브 온도 계수를 갖는 전압 강하를 제공하기 위해 온도 감지 p-n 다이오드 수단을 거치는 전류 경로와, 서로 동일한 절연 게이트 전계 효과형이며 서로 개별의 전류 경로들에 결합되어 자신들의 소스 전극 및 게이트 전극들 간의 각 게이트-소스 전압 신호들을 갖는 제 1 및 제 2 트랜지스터들을 포함하며,
    상기 제 1 트랜지스터의 게이트-소스 전압은 상기 제 2 트랜지스터의 게이트-소스 전압의 어떤 온도 계수보다 더 큰 네거티브 온도 계수를 가지며, 상기 제 1 트랜지스터의 소스 전극 및 게이트 전극 중 한 전극은 p-n 다이오드 수단에 결합되고, 상기 제 1 및 제 2 트랜지스터들은 비교기 회로에 함께 결합되며, 상기 비교기는 상기 p-n 다이오드 수단으로부터의 전압 강하와 상기 제 1 및 제 2 트랜지스터의 게이트-소스 전압 신호들 간의 임의의 차이를 비교해서 온도 임계값에 관하여 감지된 온도를 나타내는 출력 신호를 제공하며, 상기 제 2 트랜지스터는 상기 온도 임계값에 대응하는 기준 레벨을 상기 비교기 회로에 제공하기 위해서 상기 제 1 트랜지스터의 게이트 임계값과 균형을 이루는 게이트 임계값을 가지는, 온도 감지 회로.
  2. 제 1 항에 있어서, 상기 비교기 회로는 상기 p-n 다이오드 수단으로부터의 전압 강하와 상기 제 1 및 제 2 트랜지스터의 게이트-소스 전압 신호들 간의 임의 차이를 비교하기 위해 서로 결합된 제 1 및 제 2 트랜지스터들을 포함하며, 상기 비교기 회로의 감지된 온도 출력 신호는 상기 제 1 및 제 2 트랜지스터들 중 한 트랜지스터의 드레인 전극으로부터 유도되는, 온도 감지 회로.
  3. 제 2 항에 있어서, 상기 p-n 다이오드 수단은 온도 감지부를 제공하기 위해 상기 제 1 트랜지스터의 주 전류 경로와 직렬 조합으로 접속되며, 상기 제 2 트랜지스터의 게이트 전극은 상기 직렬 조합으로부터 입력 신호를 수신하는, 온도 감지 회로.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 트랜지스터들의 소스 전극들은 공통 전압 공급 라인에 결합되며, 상기 제 2 트랜지스터의 소스 전극과 상기 공통 전압 공급 라인과의 결합은 상기 제 1 트랜지스터의 스위칭 임계 전압에 비해서 상기 제 2 트랜지스터의 스위칭 임계 전압을 증가시키기 위해, 상기 제 1 트랜지스터에는 없는 추가적인 직렬 저항을 포함하는, 온도 감지 회로.
  5. 제 2 항에 있어서, 상기 제 1 및 제 2 트랜지스터들은 상기 비교기 회로를 형성하기 위해 차동 쌍으로서 함께 결합되며, 상기 p-n 다이오드 수단은 상기 제 1 및 제 2 트랜지스터들의 게이트 전극들 사이에 결합되는, 온도 감지 회로.
  6. 제 1 항에 있어서, 상기 제 1 트랜지스터의 드레인 전극은 상기 감지된 온도 출력 신호를 제공하는, 온도 감지 회로.
  7. 제 1 항에 있어서,
    상기 p-n 다이오드 수단으로부터의 전압 강하의 네거티브 온도 계수는 상기 제 1 트랜지스터의 게이트-소스 전압의 네거티브 온도 계수 보다 크기가 더 큰, 온도 감지 회로.
  8. 제 7 항에 있어서, 상기 p-n 다이오드 수단은 순방향 바이어스된 p-n 다이오드들의 직렬 조합을 포함하는, 온도 감지 회로.
  9. 제 1 항에 있어서, 상기 제 1 트랜지스터는 그 네거티브 온도 계수를 제공하기 위해 그 서브 임계 영역에서 동작하며, 상기 제 1 트랜지스터는 그 제곱 법칙 영역(square law region)에서 동작하는 온도 감지 회로.
  10. 제 1 항에 있어서, 파워(power) 반도체 장치와 함께 집적되며, 상기 파워 반도체 장치의 동작 온도를 감지하며, 상기 p-n 다이오드 수단과 적어도 상기 제 1 트랜지스터는 상기 파워 반도체 장치의 열 발생 영역 근처에 배치되는, 온도 감지 회로.
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