JP2771574B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2771574B2 JP2771574B2 JP1028693A JP2869389A JP2771574B2 JP 2771574 B2 JP2771574 B2 JP 2771574B2 JP 1028693 A JP1028693 A JP 1028693A JP 2869389 A JP2869389 A JP 2869389A JP 2771574 B2 JP2771574 B2 JP 2771574B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置、特にパワーMOSFETに関する
ものである。
ものである。
（従来の技術） 一般にパワーMOSFETは、多数個のセルFETの並列接続
で構成され、その大部分が負荷電流供給用の第１のMOSF
ETとして構成され、他の残りのいくつかが負荷電流モニ
ター用の第２のMOSFETとして構成されている。第１のMO
SFETと第２のMOSFETとはゲート同士及びドレイン同士が
共通接続され、共通ゲートにゲート駆動回路が接続さ
れ、共通ドレインに負荷が接続されて第２のMOSFETには
負荷電流に比例したモニター用電流が流れるようになっ
ている。
で構成され、その大部分が負荷電流供給用の第１のMOSF
ETとして構成され、他の残りのいくつかが負荷電流モニ
ター用の第２のMOSFETとして構成されている。第１のMO
SFETと第２のMOSFETとはゲート同士及びドレイン同士が
共通接続され、共通ゲートにゲート駆動回路が接続さ
れ、共通ドレインに負荷が接続されて第２のMOSFETには
負荷電流に比例したモニター用電流が流れるようになっ
ている。
そして、従来のパワーMOSFETでは、このモニター用電
流を検出する手段として、第２のMOSFETのソースに電流
検出用抵抗が接続され、この電流検出用抵抗の両端に生
じた電圧が所定電圧以上になったときを検出し、その検
出信号をゲート駆動回路へフィードバックして負荷電流
を制御するようになっていた。
流を検出する手段として、第２のMOSFETのソースに電流
検出用抵抗が接続され、この電流検出用抵抗の両端に生
じた電圧が所定電圧以上になったときを検出し、その検
出信号をゲート駆動回路へフィードバックして負荷電流
を制御するようになっていた。
（発明が解決しようとする課題） 従来は、モニター用電流を電流検出用抵抗の両端に生
じる電圧を用いて検出していたため、その電圧が負荷電
流とともにリニアに変化し、高精度に電流検出を行うこ
とが難しく、検出信号を高ゲインの増幅器を介してゲー
ト駆動回路へフィードバックしないとシャープな電流制
限機能を実現することが困難であるという問題があっ
た。
じる電圧を用いて検出していたため、その電圧が負荷電
流とともにリニアに変化し、高精度に電流検出を行うこ
とが難しく、検出信号を高ゲインの増幅器を介してゲー
ト駆動回路へフィードバックしないとシャープな電流制
限機能を実現することが困難であるという問題があっ
た。
そこで、この発明は、負荷電流モニター用の第２のMO
SFETのソースに定電流源手段を接続し、モニター用電流
が所定の定電流を超えたときを高精度でシャープに検出
して負荷電流を精度よく制限することのできる半導体装
置を提供することを目的とする。
SFETのソースに定電流源手段を接続し、モニター用電流
が所定の定電流を超えたときを高精度でシャープに検出
して負荷電流を精度よく制限することのできる半導体装
置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、負荷に供給す
る第１のドレイン電流が流れる第１のMOSFETと、該第１
のMOSFETとゲート同士及びドレイン同士がそれぞれ共通
接続され前記負荷への第１のドレイン電流に比例した第
２のドレイン電流が流れる第２のMOSFETと、該第２のMO
SFETのソースに接続され予め設定された電流に達しない
電流が流れている電流制限不要状態のときには印加電圧
が所定の低電位状態であり、また当該予め設定された電
流を超える電流が流れる電流制限必要状態のときには印
加電圧が所定の高電位状態となる特性を有する定電流源
と、第２のドレイン電流が当該予め設定された電流を超
えることで前記第２のMOSFETのソースと前記定電流源と
の間の電圧が前記高電位状態になった場合、共通ゲート
電圧をフィードバック制御して前記負荷への電流を制限
するための電流検出信号を出力する電流制限手段とを有
することを要旨とする。
る第１のドレイン電流が流れる第１のMOSFETと、該第１
のMOSFETとゲート同士及びドレイン同士がそれぞれ共通
接続され前記負荷への第１のドレイン電流に比例した第
２のドレイン電流が流れる第２のMOSFETと、該第２のMO
SFETのソースに接続され予め設定された電流に達しない
電流が流れている電流制限不要状態のときには印加電圧
が所定の低電位状態であり、また当該予め設定された電
流を超える電流が流れる電流制限必要状態のときには印
加電圧が所定の高電位状態となる特性を有する定電流源
と、第２のドレイン電流が当該予め設定された電流を超
えることで前記第２のMOSFETのソースと前記定電流源と
の間の電圧が前記高電位状態になった場合、共通ゲート
電圧をフィードバック制御して前記負荷への電流を制限
するための電流検出信号を出力する電流制限手段とを有
することを要旨とする。
（作用） この発明にあっては、第２のMOSFETのソースに予め設
定された電流に達しない電流が流れている電流制限不要
状態のときには印加電圧が所定の低電位状態であり、ま
た当該予め設定された電流を超える電流が流れる電流制
限必要状態のときには印加電圧が所定の高電位状態とな
る特性を有する定電流源を接続し、モニター用電流であ
る第２のドレイン電流が、当該予め設定された電流を超
えたときにフィードバック制御用の電流検出信号が出力
される。したがってモニター用電流が所定値を超えたこ
とが高精度でシャープに検出され、その電流検出信号に
基づいて共通ゲート電圧がフィードバック制御されて負
荷電流が精度よく制限される。
定された電流に達しない電流が流れている電流制限不要
状態のときには印加電圧が所定の低電位状態であり、ま
た当該予め設定された電流を超える電流が流れる電流制
限必要状態のときには印加電圧が所定の高電位状態とな
る特性を有する定電流源を接続し、モニター用電流であ
る第２のドレイン電流が、当該予め設定された電流を超
えたときにフィードバック制御用の電流検出信号が出力
される。したがってモニター用電流が所定値を超えたこ
とが高精度でシャープに検出され、その電流検出信号に
基づいて共通ゲート電圧がフィードバック制御されて負
荷電流が精度よく制限される。
（実施例） 以下、この発明の実施例を図面に基づいて説明する。
第１図ないし第４図は、この発明の第１実施例を示す
図である。
図である。
まず、半導体装置としてのパワーMOSFETの構成を説明
すると、第１図中、10はｎチャネルの第１のMOSFET、20
は同じくｎチャネルの第２のMOSFETであり、第１のMOSF
ET10と第２のMOSFET20とは、ゲート同士及びドレイン同
士がそれぞれ共通に接続されている。そして、共通ゲー
ト１はゲート駆動回路２へ接続され、共通ドレイン３は
負荷抵抗４を介して電源端子５へ接続されている。
すると、第１図中、10はｎチャネルの第１のMOSFET、20
は同じくｎチャネルの第２のMOSFETであり、第１のMOSF
ET10と第２のMOSFET20とは、ゲート同士及びドレイン同
士がそれぞれ共通に接続されている。そして、共通ゲー
ト１はゲート駆動回路２へ接続され、共通ドレイン３は
負荷抵抗４を介して電源端子５へ接続されている。
第１のMOSFET10のソースは低電位端子６へ直接接続さ
れ、第２のMOSFET20のソースは定電流源30を介して低電
位端子６へ接続されている。また、第２のMOSFET20のソ
ースと定電流源30との接続点である電流検出信号の出力
端子７は電流制限手段を構成する演算増幅器８の一方の
入力端子９へ接続され、その他方の入力端子11には基準
電位が与えられている。この演算増幅器８の出力端子12
からの制御信号がゲート駆動回路２へフィードバックさ
れて負荷電流の電流制限機能が実現されるようになって
いる。
れ、第２のMOSFET20のソースは定電流源30を介して低電
位端子６へ接続されている。また、第２のMOSFET20のソ
ースと定電流源30との接続点である電流検出信号の出力
端子７は電流制限手段を構成する演算増幅器８の一方の
入力端子９へ接続され、その他方の入力端子11には基準
電位が与えられている。この演算増幅器８の出力端子12
からの制御信号がゲート駆動回路２へフィードバックさ
れて負荷電流の電流制限機能が実現されるようになって
いる。
パワーMOSFETは、一般に１チップ上に多数個の同一形
状寸法のセルFETが形成され、その大部分が並列接続さ
れて第１のMOSFET10が構成され、残りの１個又は数個が
並列接続されて負荷電流モニター用の第２のMOSFET20が
構成されている。そして、定電流源30を構成する素子も
同一チップ上に形成されてコンパクトなデバイスが実現
されている。
状寸法のセルFETが形成され、その大部分が並列接続さ
れて第１のMOSFET10が構成され、残りの１個又は数個が
並列接続されて負荷電流モニター用の第２のMOSFET20が
構成されている。そして、定電流源30を構成する素子も
同一チップ上に形成されてコンパクトなデバイスが実現
されている。
次いで、第２図及び第３図を用いて、定電流源30の具
体的な第１の構成例及び第２のMOSFET20の構成例を説明
する。この例では、定電流源30は多結晶SiのJFET31によ
り構成され、第２のMOSFET20は縦形MOSFETの１セルによ
る構成されている。
体的な第１の構成例及び第２のMOSFET20の構成例を説明
する。この例では、定電流源30は多結晶SiのJFET31によ
り構成され、第２のMOSFET20は縦形MOSFETの１セルによ
る構成されている。
第２図中、13はn+基板、14は第２のMOSFET20のドレイ
ンとして作用するn-エピタキシャル層であり、n+基板13
の裏面に共通ドレイン端子３が形成されている。15はｐ
ウェル、16はp+コンタクト領域、17はn+ソース領域であ
り、このn+ソース領域17とn-エピタキシャル層14との間
におけるｐウェル15上には、ゲート絶縁膜としてのSiO2
膜18を介してn+多結晶Siからなるゲート電極19が形成さ
れている。ゲート電極19に正のゲート電圧が印加される
とｐウェル15の表面にｎ形チャネルが誘起されて第２の
MOSFET20がオンするようになっている。図示されてない
が、第１のMOSFET10を構成する各セルFETも上記と同様
のセルFETで構成されている。21は中間絶縁膜、22aはソ
ース電極としてのAl配線である。
ンとして作用するn-エピタキシャル層であり、n+基板13
の裏面に共通ドレイン端子３が形成されている。15はｐ
ウェル、16はp+コンタクト領域、17はn+ソース領域であ
り、このn+ソース領域17とn-エピタキシャル層14との間
におけるｐウェル15上には、ゲート絶縁膜としてのSiO2
膜18を介してn+多結晶Siからなるゲート電極19が形成さ
れている。ゲート電極19に正のゲート電圧が印加される
とｐウェル15の表面にｎ形チャネルが誘起されて第２の
MOSFET20がオンするようになっている。図示されてない
が、第１のMOSFET10を構成する各セルFETも上記と同様
のセルFETで構成されている。21は中間絶縁膜、22aはソ
ース電極としてのAl配線である。
一方、JFET31は、SiO2膜18上に形成された多結晶Si膜
23に作り込まれている。第３図は、そのJFET31を上面か
らみた図であり、多結晶Si膜23には、n+ソース領域24、
n+ドレイン領域25、n-チャネル領域26及びp+ゲート領域
27がイオン注入等により形成されている。p+ゲート領域
27に与えられた電位により、このp+ゲート領域27とn-チ
ャネル領域26との間のpn接合の空乏層幅が可変されて、
n-チャネル領域26に流れるドレイン電流が制御されるよ
うになっている。
23に作り込まれている。第３図は、そのJFET31を上面か
らみた図であり、多結晶Si膜23には、n+ソース領域24、
n+ドレイン領域25、n-チャネル領域26及びp+ゲート領域
27がイオン注入等により形成されている。p+ゲート領域
27に与えられた電位により、このp+ゲート領域27とn-チ
ャネル領域26との間のpn接合の空乏層幅が可変されて、
n-チャネル領域26に流れるドレイン電流が制御されるよ
うになっている。
そして、定電流源30としてのこのJFET31では、各領域
上の中間絶縁膜21に、それぞれコンタクトホールが開孔
され、ソースコンタクト28bとゲートコンタクト28cとが
Al配線22bによりショートされて低電位端子６に接続さ
れている。この接続によりp+ゲート領域27には、常に低
電位（ゼロＶ）が与えられて、n-チャネル領域26に流れ
るドレイン電流は、そのときの飽和ドレイン電流で所定
の定電流となるように構成されている。ドレインコンタ
クト28aはAl配線22aにより、第２のMOSFET20のn+ソース
領域17に接続され、このAl配線22aに電流検出信号の出
力端子７が接続されている。
上の中間絶縁膜21に、それぞれコンタクトホールが開孔
され、ソースコンタクト28bとゲートコンタクト28cとが
Al配線22bによりショートされて低電位端子６に接続さ
れている。この接続によりp+ゲート領域27には、常に低
電位（ゼロＶ）が与えられて、n-チャネル領域26に流れ
るドレイン電流は、そのときの飽和ドレイン電流で所定
の定電流となるように構成されている。ドレインコンタ
クト28aはAl配線22aにより、第２のMOSFET20のn+ソース
領域17に接続され、このAl配線22aに電流検出信号の出
力端子７が接続されている。
次に、上述のように構成された半導体装置の作用を説
明する。
明する。
いま、第１図において、ゲート駆動回路２により共通
ゲート１のゲート電圧を上昇させていって第１のMOSFET
10に流れる第１のドレイン電流を増大させ、負荷電流IL
が増加していく場合を考える。
ゲート１のゲート電圧を上昇させていって第１のMOSFET
10に流れる第１のドレイン電流を増大させ、負荷電流IL
が増加していく場合を考える。
このとき、第２のMOSFET20には、セルFETのセル数の
比で決まる分配比ｋと負荷電流ILとの積ｋ・ILの値の第
２のドレイン電流が流れる。分配比ｋは、例えば、第１
のMOSFET10が99セルで構成され、第２のMOSFETが１セル
で構成されているとｋ＝1/100である。
比で決まる分配比ｋと負荷電流ILとの積ｋ・ILの値の第
２のドレイン電流が流れる。分配比ｋは、例えば、第１
のMOSFET10が99セルで構成され、第２のMOSFETが１セル
で構成されているとｋ＝1/100である。
一方、定電流源30に設定された定電流値をICとする
と、第２のドレイン電流ｋ・ILが定電流値ICに達して、
これを超えた時点で出力端子７からこれを超えたことを
示す電流検出信号が出力され、演算増幅器８の一方の入
力端子９の電位Vmは低電位から高電位へと移行し、第４
図に示すような特性となる。したがって負荷電流ILが制
限電流を超えたことを高精度でシャープ（高ゲイン）に
検出することができる。
と、第２のドレイン電流ｋ・ILが定電流値ICに達して、
これを超えた時点で出力端子７からこれを超えたことを
示す電流検出信号が出力され、演算増幅器８の一方の入
力端子９の電位Vmは低電位から高電位へと移行し、第４
図に示すような特性となる。したがって負荷電流ILが制
限電流を超えたことを高精度でシャープ（高ゲイン）に
検出することができる。
ここで、定電流源30の定電流値ICは多結晶SiのJFET31
のゲート電圧ゼロＶにおける飽和ドレイン電流IDSSとな
り、次式で与えられる。
のゲート電圧ゼロＶにおける飽和ドレイン電流IDSSとな
り、次式で与えられる。
IDSS＝（W/L）・（1/ρｓ） ・〔（ｑ・N0・W2/24ε） −φｉ・｛１−（2/3） ・（８ε・φi/q・N0・W2）1/2｝〕 …（１） ここで、 Ｗ、L:n-チャネル領域26の幅及び長さ ρs:n-チャネル領域26のシート抵抗 q:素電荷 N0:n-チャネル領域26の実効的な不純物ドープ量 ε：多結晶Siの誘電率 φi:p+ゲート領域27とn-チャネル領域26との間のpn接合
のビルトイン電圧 上記（１）式で示される飽和ドレイン電流IDSSの値
は、n-チャネル領域26の不純物ドープ量を調節すること
により温度係数をゼロにすることができる。これにより
温度依存性のない定電流源30を実現することができる。
のビルトイン電圧 上記（１）式で示される飽和ドレイン電流IDSSの値
は、n-チャネル領域26の不純物ドープ量を調節すること
により温度係数をゼロにすることができる。これにより
温度依存性のない定電流源30を実現することができる。
そして、このようにして出力端子７から検出された電
流検出信号により演算増幅器８を介してゲート駆動回路
２から与えられる共通ゲート電圧がフィードバック制御
されて負荷電流ILが所定の制限値内に精度よく制限され
る。
流検出信号により演算増幅器８を介してゲート駆動回路
２から与えられる共通ゲート電圧がフィードバック制御
されて負荷電流ILが所定の制限値内に精度よく制限され
る。
第５図には、この発明の第２実施例を示す。なお、第
５図において、前記第１図における機器及び回路素子等
と同一ないし均等のものは、前記と同一符号を以って示
し、重複した説明を省略する。
５図において、前記第１図における機器及び回路素子等
と同一ないし均等のものは、前記と同一符号を以って示
し、重複した説明を省略する。
定電流源30を構成する前記のJFET31は、n-チャネル領
域26の長さＬを長くすることにより、第４図に示すよう
なシャープな電流検出特性を実現することができる。こ
の実施例は、このようなシャープな電流検出特性を有す
る定電流源30を用いて、単純な回路構成により負荷電流
ILの電流制限機能を実現するようにしたものである。
域26の長さＬを長くすることにより、第４図に示すよう
なシャープな電流検出特性を実現することができる。こ
の実施例は、このようなシャープな電流検出特性を有す
る定電流源30を用いて、単純な回路構成により負荷電流
ILの電流制限機能を実現するようにしたものである。
そして、この実施例では、共通ゲート１と低電位端子
６との間に、１個のnpnトランジスタ35が接続され、そ
のベースが電流検出信号の出力端子７に接続されてい
る。
６との間に、１個のnpnトランジスタ35が接続され、そ
のベースが電流検出信号の出力端子７に接続されてい
る。
出力端子７からの電流検出信号によりnpnトランジス
タ35がオンに転じて共通ゲート１が低電位（ゼロＶ）に
落ち、負荷電流ILが所定の制限値内に精度よく制限され
る。
タ35がオンに転じて共通ゲート１が低電位（ゼロＶ）に
落ち、負荷電流ILが所定の制限値内に精度よく制限され
る。
この実施例では、npnトランジスタ35も同一チップに
集積化することにより、よりコンパクトな電流リミッタ
ー付きのパワーMOSFETを実現することができる。
集積化することにより、よりコンパクトな電流リミッタ
ー付きのパワーMOSFETを実現することができる。
次いで、第６図には、定電流源30の第２の構成例を示
す。この構成例は、多結晶SiのJFETに代えて多結晶Siの
MESFET32を用いたものである。
す。この構成例は、多結晶SiのJFETに代えて多結晶Siの
MESFET32を用いたものである。
この第２の構成例に係るMESFET32は、前述のJFETがp+
ゲート領域とチャネル領域の間のpn接合の空乏層幅を可
変して定電流となるドレイン電流を制御するのに対し、
n-チャネル領域26とゲート金属電極22bの間のショット
キ接合36により空乏層幅を制御してドレイン電流を所定
の電流値に制御するものである。これについても前記
（１）式と同様な飽和ドレイン電流IDSSを求めることが
できる。
ゲート領域とチャネル領域の間のpn接合の空乏層幅を可
変して定電流となるドレイン電流を制御するのに対し、
n-チャネル領域26とゲート金属電極22bの間のショット
キ接合36により空乏層幅を制御してドレイン電流を所定
の電流値に制御するものである。これについても前記
（１）式と同様な飽和ドレイン電流IDSSを求めることが
できる。
第７図には、定電流源30の第３の構成例を示す。この
構成例は、デプリーション型の多結晶SiのMOSFET33によ
り定電流源30を構成したものである。
構成例は、デプリーション型の多結晶SiのMOSFET33によ
り定電流源30を構成したものである。
デプリーション型のMOSFET33はn-チャネル領域26上に
ゲート酸化膜37を介して多結晶Siのゲート電極38が形成
されている。n-チャネル領域26は、イオン注入によりデ
プリーション型になるように閾値制御がなされている。
ゲート酸化膜37を介して多結晶Siのゲート電極38が形成
されている。n-チャネル領域26は、イオン注入によりデ
プリーション型になるように閾値制御がなされている。
以上、多結晶Siを用いた定電流源30の各構成例を述べ
たが、定電流源30としては、この他に誘電体分離構造等
により、単結晶シリコンの基板内に形成したデバイスを
用いることもできる。
たが、定電流源30としては、この他に誘電体分離構造等
により、単結晶シリコンの基板内に形成したデバイスを
用いることもできる。
［発明の効果］ 以上説明したように、第２のMOSFETのソースに予め設
定された電流に達しない電流が流れている電流制限不要
状態のときには印加電圧が所定の低電位状態であり、ま
た当該予め設定された電流を超える電流が流れる電流制
限必要状態のときには印加電圧が所定の高電位状態とな
る特性を有する定電流源を接続し、モニター用電流であ
る第２のドレイン電流が当該予め設定された電流を超え
たときにフィードバック制御用の電流検出信号を出力す
るようにしたので、モニター用電流が所定値を超えたこ
とが高精度でシャープに検出することができて負荷電流
を制限値内に精度よく制御することができるという利点
がある。
定された電流に達しない電流が流れている電流制限不要
状態のときには印加電圧が所定の低電位状態であり、ま
た当該予め設定された電流を超える電流が流れる電流制
限必要状態のときには印加電圧が所定の高電位状態とな
る特性を有する定電流源を接続し、モニター用電流であ
る第２のドレイン電流が当該予め設定された電流を超え
たときにフィードバック制御用の電流検出信号を出力す
るようにしたので、モニター用電流が所定値を超えたこ
とが高精度でシャープに検出することができて負荷電流
を制限値内に精度よく制御することができるという利点
がある。
【図面の簡単な説明】 第１図ないし第４図はこの発明に係る半導体装置の第１
実施例を示すもので、第１図は回路図、第２図は定電流
源の第１の構成例及び第２のMOSFETの構成例を示す縦断
面図、第３図は上記定電流源の第１の構成例の平面図、
第４図は電流検出特性を示す特性図、第５図はこの発明
の第２実施例を示す回路図、第６図は定電流源の第２の
構成例を示す縦断面図、第７図は定電流源の第３の構成
例を示す縦断面図である。 1:共通ゲート、2:ゲート駆動回路、 3:共通ドレイン、4:負荷抵抗、 7:電流検出信号の出力端子、8:演算増幅器（電流制限手
段）、 10:第１のMOSFET、 20:第２のMOSFET、 30:定電流源、 31:JFET（定電流源）、 32:MESFET（定電流源）、 33:デプリーション型MOSFET（定電流源）。
実施例を示すもので、第１図は回路図、第２図は定電流
源の第１の構成例及び第２のMOSFETの構成例を示す縦断
面図、第３図は上記定電流源の第１の構成例の平面図、
第４図は電流検出特性を示す特性図、第５図はこの発明
の第２実施例を示す回路図、第６図は定電流源の第２の
構成例を示す縦断面図、第７図は定電流源の第３の構成
例を示す縦断面図である。 1:共通ゲート、2:ゲート駆動回路、 3:共通ドレイン、4:負荷抵抗、 7:電流検出信号の出力端子、8:演算増幅器（電流制限手
段）、 10:第１のMOSFET、 20:第２のMOSFET、 30:定電流源、 31:JFET（定電流源）、 32:MESFET（定電流源）、 33:デプリーション型MOSFET（定電流源）。
フロントページの続き (56)参考文献 特開 昭62−65517（ＪＰ，Ａ) 特開 昭62−143450（ＪＰ，Ａ) 特開 昭64−25071（ＪＰ，Ａ) 特開 昭55−117267（ＪＰ，Ａ)
Claims (1)
- 【請求項１】負荷に供給する第１のドレイン電流が流れ
る第１のMOSFETと、 該第１のMOSFETとゲート同士及びドレイン同士がそれぞ
れ共通接続され前記負荷への第１のドレイン電流に比例
した第２のドレイン電流が流れる第２のMOSFETと、 該第２のMOSFETのソースに接続され予め設定された電流
に達しない電流が流れている電流制限不要状態のときに
は印加電圧が所定の低電位状態であり、また当該予め設
定された電流を超える電流が流れる電流制限必要状態の
ときには印加電圧が所定の高電位状態となる特性を有す
る定電流源と、 第２のドレイン電流が当該予め設定された電流を超える
ことで前記第２のMOSFETのソースと前記定電流源との間
の電圧が前記高電位状態になった場合、共通ゲート電圧
をフィードバック制御して前記負荷への電流を制限する
ための電流検出信号を出力する電流制限手段とを有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028693A JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
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| JP1028693A JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208977A JPH02208977A (ja) | 1990-08-20 |
| JP2771574B2 true JP2771574B2 (ja) | 1998-07-02 |
Family
ID=12255561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028693A Expired - Fee Related JP2771574B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771574B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1989-02-09 JP JP1028693A patent/JP2771574B2/ja not_active Expired - Fee Related
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|---|---|
| JPH02208977A (ja) | 1990-08-20 |
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