JPH06232410A - Ｍｏｓ型半導体素子 - Google Patents
Ｍｏｓ型半導体素子Info
- Publication number
- JPH06232410A JPH06232410A JP1775193A JP1775193A JPH06232410A JP H06232410 A JPH06232410 A JP H06232410A JP 1775193 A JP1775193 A JP 1775193A JP 1775193 A JP1775193 A JP 1775193A JP H06232410 A JPH06232410 A JP H06232410A
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- Japan
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- region
- diode
- gate electrode
- electrode
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳ型半導体素子と共通の半導体基板に、過
電流あるいは周囲温度上昇による基板の過熱の検知手段
を集積する。 【構成】ＭＯＳ型半導体素子と共通の半導体基板に自己
分離型のダイオードを集積し、そのダイオードを抵抗、
デプレッション型ＭＯＳＦＥＴあるいはエンハンスメン
ト型ＭＯＳＦＥＴを介して主素子のゲートに接続し、ゲ
ート電圧印加時にそのダイオードに逆電圧が印加される
ようにする。。ダイオードの逆方向漏れ電流は基板温度
の上昇と共に大きくなり、ダイオードと直列素子との中
間的に設けた検出信号端子の出力はある基板温度になる
とＨからＬに変わるので、それを利用して主素子のゲー
ト電圧引き抜き回路を動作させる。
電流あるいは周囲温度上昇による基板の過熱の検知手段
を集積する。 【構成】ＭＯＳ型半導体素子と共通の半導体基板に自己
分離型のダイオードを集積し、そのダイオードを抵抗、
デプレッション型ＭＯＳＦＥＴあるいはエンハンスメン
ト型ＭＯＳＦＥＴを介して主素子のゲートに接続し、ゲ
ート電圧印加時にそのダイオードに逆電圧が印加される
ようにする。。ダイオードの逆方向漏れ電流は基板温度
の上昇と共に大きくなり、ダイオードと直列素子との中
間的に設けた検出信号端子の出力はある基板温度になる
とＨからＬに変わるので、それを利用して主素子のゲー
ト電圧引き抜き回路を動作させる。
Description
【０００１】
【産業上の利用分野】本発明は、過負荷時あるいは周囲
温度上昇時に破壊を防止する機能を付加した、特に電力
用のＭＯＳ型半導体素子に関する。
温度上昇時に破壊を防止する機能を付加した、特に電力
用のＭＯＳ型半導体素子に関する。
【０００２】
【従来の技術】電力用半導体素子は、高電圧、大電流の
用途に使われるために、例えば負荷の急増や短絡などに
よって定格電流を超える大電流が流れると、発熱によっ
て素子が熱破壊する危険性がある。また周囲温度の上昇
時にも同様に素子が熱破壊する危険性がある。縦型ＭＯ
ＳＦＥＴやＩＧＢＴのようなＭＯＳ型半導体素子の場
合、素子の温度を常時監視して所定温度を超える温度異
常、すなわち過熱があった場合には、ゲート電圧を引き
抜いて保護操作を行うことによって、素子の熱破壊事故
を防止していた。
用途に使われるために、例えば負荷の急増や短絡などに
よって定格電流を超える大電流が流れると、発熱によっ
て素子が熱破壊する危険性がある。また周囲温度の上昇
時にも同様に素子が熱破壊する危険性がある。縦型ＭＯ
ＳＦＥＴやＩＧＢＴのようなＭＯＳ型半導体素子の場
合、素子の温度を常時監視して所定温度を超える温度異
常、すなわち過熱があった場合には、ゲート電圧を引き
抜いて保護操作を行うことによって、素子の熱破壊事故
を防止していた。
【０００３】このため従来は、ＭＯＳ型素子と別の半導
体基板に過熱検知回路およびゲート電圧引き抜き回路を
集積し、外付けするかあるいはＭＯＳ型素子の半導体基
板上に絶縁膜を介して設置するか、またはインテリジェ
ント電力用半導体素子と同様にＭＯＳ型素子の端子数を
増やして別電源端子を設けて前記機能を満たしていた。
体基板に過熱検知回路およびゲート電圧引き抜き回路を
集積し、外付けするかあるいはＭＯＳ型素子の半導体基
板上に絶縁膜を介して設置するか、またはインテリジェ
ント電力用半導体素子と同様にＭＯＳ型素子の端子数を
増やして別電源端子を設けて前記機能を満たしていた。
【０００４】
【発明が解決しようとする課題】半導体素子の温度監視
を行う場合、過熱検知回路を素子と共通の半導体基板に
作り込むことが、温度の検出感度を高め回路の構成を簡
素化する上で有利であることはいうまでもない。しか
し、寄生動作を防止するために半導体素子との間に絶縁
分離技術を必要とし、プロセス工程数の増加、コストア
ップ等を招くなどの問題があった。
を行う場合、過熱検知回路を素子と共通の半導体基板に
作り込むことが、温度の検出感度を高め回路の構成を簡
素化する上で有利であることはいうまでもない。しか
し、寄生動作を防止するために半導体素子との間に絶縁
分離技術を必要とし、プロセス工程数の増加、コストア
ップ等を招くなどの問題があった。
【０００５】本発明の目的は、このような問題を解決
し、従来の端子構成を変えることなく、過熱検知機能を
内蔵したＭＯＳ型半導体素子を提供することにある。
し、従来の端子構成を変えることなく、過熱検知機能を
内蔵したＭＯＳ型半導体素子を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の半導体基板をはさむ主電
極間を流れる電流が基板一面上に絶縁膜を介して設置さ
れたゲート電極への印加電圧によって制御されるＭＯＳ
型半導体素子において、同一半導体基板の一面側の表面
層に選択的に形成された第二導電形の領域とこの領域の
表面層に選択的に形成された第一導電形領域とからなる
ダイオードを内蔵し、このダイオードの第二導電形の領
域が一面上の主電極に接続され、ゲート電極への電圧印
加時にこのダイオードの第一、第二導電形領域間に印加
される逆電圧によって流れる漏れ電流が半導体基板の温
度上昇によって所定の値に達したときに出力が高から低
に変化する過熱検出信号端子を備えたものとする。そし
て、ゲート電極と内蔵ダイオードの第一導電形領域との
間に抵抗が接続され、その中間点に過熱検出信号端子を
備えたことが有効であり、その抵抗が同一半導体基板に
集積されたことが効果的である。また、ゲート電極と内
蔵ダイオードの第一導電形領域との間にデプレッション
型ＭＯＳＦＥＴが接続され、その中間点に過熱検出信号
端子を備えたことが有効であり、そのデプレッション型
ＭＯＳＦＥＴが同一半導体基板に集積されたことが効果
的である。さらには、ゲート電極と内蔵ダイオードの第
一導電形領域との間にそのゲート電極にゲート電極が接
続されたエンハンスメント型ＭＯＳＦＥＴが接続され、
その中間点に過熱検出信号端子を備えたことが有効であ
り、そのエンハンスメント型ＭＯＳＦＥＴが同一半導体
基板に集積されたことが効果的である。
めに、本発明は、第一導電形の半導体基板をはさむ主電
極間を流れる電流が基板一面上に絶縁膜を介して設置さ
れたゲート電極への印加電圧によって制御されるＭＯＳ
型半導体素子において、同一半導体基板の一面側の表面
層に選択的に形成された第二導電形の領域とこの領域の
表面層に選択的に形成された第一導電形領域とからなる
ダイオードを内蔵し、このダイオードの第二導電形の領
域が一面上の主電極に接続され、ゲート電極への電圧印
加時にこのダイオードの第一、第二導電形領域間に印加
される逆電圧によって流れる漏れ電流が半導体基板の温
度上昇によって所定の値に達したときに出力が高から低
に変化する過熱検出信号端子を備えたものとする。そし
て、ゲート電極と内蔵ダイオードの第一導電形領域との
間に抵抗が接続され、その中間点に過熱検出信号端子を
備えたことが有効であり、その抵抗が同一半導体基板に
集積されたことが効果的である。また、ゲート電極と内
蔵ダイオードの第一導電形領域との間にデプレッション
型ＭＯＳＦＥＴが接続され、その中間点に過熱検出信号
端子を備えたことが有効であり、そのデプレッション型
ＭＯＳＦＥＴが同一半導体基板に集積されたことが効果
的である。さらには、ゲート電極と内蔵ダイオードの第
一導電形領域との間にそのゲート電極にゲート電極が接
続されたエンハンスメント型ＭＯＳＦＥＴが接続され、
その中間点に過熱検出信号端子を備えたことが有効であ
り、そのエンハンスメント型ＭＯＳＦＥＴが同一半導体
基板に集積されたことが効果的である。
【０００７】
【作用】ＭＯＳ型半導体素子のゲート電極に電圧を印加
してオンにしたとき、同一半導体基板に内蔵されるダイ
オードに逆電圧が印加されるようにすれば、その逆漏れ
電流Ｉr は接合部の温度とBoltgmann 定数との積の負の
逆数のexponential に比例するので、半導体基板の温度
が上昇するとＩr が増加する。従って、内蔵ダイオード
を抵抗、デプレッション型ＭＯＳＦＥＴあるいはゲート
電極が主素子のゲート電極に接続されて主素子のオン時
にオンするエンハンスメント型ＭＯＳＦＥＴを介して主
素子のゲート電極に接続することによって、ゲート電極
印加時に内蔵ダイオードに逆電圧が印加されるようにす
れば、半導体基板の温度上昇によって増加するダイオー
ドの逆漏れ電流がある値を超えると、ダイオードと直列
抵抗あるいはＭＯＳＦＥＴとの中間点に備えられた端子
から出力される信号が高から低へ移るため、これをとら
えて主素子のゲート引き抜き回路を作動すれば、主端子
の出力電流を制限することができる。
してオンにしたとき、同一半導体基板に内蔵されるダイ
オードに逆電圧が印加されるようにすれば、その逆漏れ
電流Ｉr は接合部の温度とBoltgmann 定数との積の負の
逆数のexponential に比例するので、半導体基板の温度
が上昇するとＩr が増加する。従って、内蔵ダイオード
を抵抗、デプレッション型ＭＯＳＦＥＴあるいはゲート
電極が主素子のゲート電極に接続されて主素子のオン時
にオンするエンハンスメント型ＭＯＳＦＥＴを介して主
素子のゲート電極に接続することによって、ゲート電極
印加時に内蔵ダイオードに逆電圧が印加されるようにす
れば、半導体基板の温度上昇によって増加するダイオー
ドの逆漏れ電流がある値を超えると、ダイオードと直列
抵抗あるいはＭＯＳＦＥＴとの中間点に備えられた端子
から出力される信号が高から低へ移るため、これをとら
えて主素子のゲート引き抜き回路を作動すれば、主端子
の出力電流を制限することができる。
【０００８】
【実施例】以下、図を引用して本発明の実施例について
述べる。図１に示す第一の実施例では、ｎ形シリコン基
板１の表面層に選択的に形成されたｐ拡散領域２の表面
層にさらにｎ拡散領域３が選択的に形成され、ｐ領域２
のｎ層１の露出部とｎ領域３にはさまれた部分にチャネ
ルを形成するためにその上にゲート酸化膜４を介してゲ
ート電極５が設置され、ゲート端子Ｇに接続されてい
る。このゲート電極５への電圧印加により、ｎ領域３に
接触しソース端子Ｓに接続されたソース電極６からｎ基
板１の裏面に接触しドレイン端子Ｄに接続されたドレイ
ン電極７へ流れる主電流をオンすることができるので、
ＮチャネルのＭＯＳ型スイッチング素子10として機能す
る。一方、同一半導体基板には、ｐアノード領域８とそ
の表面層のｎカソード領域９とからなる自己分離型の検
出ダイオード20が集積されており、さらにｐ領域11の表
面層に選択的に形成されたｎ領域12よりなる抵抗30が集
積されている。そして、ダイオード20のアノード電極13
は接地されるソース端子Ｓに、カソード電極14は検出信
号端子Ｓ0 に接続され、抵抗30の一方の電極15は検出信
号端子Ｓ0 に、他方の電極16はゲート端子Ｇに接続され
ている。従って等価回路は図２のようになる。この回路
においてＧ端子への印加電圧をＶG 、抵抗30の抵抗値を
Ｒとした場合、基板１の発熱または周囲温度の上昇によ
り基板温度が上昇すると、検出ダイオード20の漏れ電流
Ｉr は大きくなり、ＶG ／Ｒ≦Ｉr となった瞬間、検出
信号端子Ｓ0 から出力される信号はＨからＬに変わる。
この変化をとらえてＳ0 端子に接続されるゲート電圧引
き抜き回路を動作させれば、ゲート電極５の電位をソー
ス端子Ｓの電位付近に低下させることができ、ＭＯＳ型
素子10の出力電流を制限することができる。
述べる。図１に示す第一の実施例では、ｎ形シリコン基
板１の表面層に選択的に形成されたｐ拡散領域２の表面
層にさらにｎ拡散領域３が選択的に形成され、ｐ領域２
のｎ層１の露出部とｎ領域３にはさまれた部分にチャネ
ルを形成するためにその上にゲート酸化膜４を介してゲ
ート電極５が設置され、ゲート端子Ｇに接続されてい
る。このゲート電極５への電圧印加により、ｎ領域３に
接触しソース端子Ｓに接続されたソース電極６からｎ基
板１の裏面に接触しドレイン端子Ｄに接続されたドレイ
ン電極７へ流れる主電流をオンすることができるので、
ＮチャネルのＭＯＳ型スイッチング素子10として機能す
る。一方、同一半導体基板には、ｐアノード領域８とそ
の表面層のｎカソード領域９とからなる自己分離型の検
出ダイオード20が集積されており、さらにｐ領域11の表
面層に選択的に形成されたｎ領域12よりなる抵抗30が集
積されている。そして、ダイオード20のアノード電極13
は接地されるソース端子Ｓに、カソード電極14は検出信
号端子Ｓ0 に接続され、抵抗30の一方の電極15は検出信
号端子Ｓ0 に、他方の電極16はゲート端子Ｇに接続され
ている。従って等価回路は図２のようになる。この回路
においてＧ端子への印加電圧をＶG 、抵抗30の抵抗値を
Ｒとした場合、基板１の発熱または周囲温度の上昇によ
り基板温度が上昇すると、検出ダイオード20の漏れ電流
Ｉr は大きくなり、ＶG ／Ｒ≦Ｉr となった瞬間、検出
信号端子Ｓ0 から出力される信号はＨからＬに変わる。
この変化をとらえてＳ0 端子に接続されるゲート電圧引
き抜き回路を動作させれば、ゲート電極５の電位をソー
ス端子Ｓの電位付近に低下させることができ、ＭＯＳ型
素子10の出力電流を制限することができる。
【０００９】図３に示す第二の実施例では、図１と同様
にＭＯＳ型電力用素子10と同一半導体基板に検出ダイオ
ード20が集積されているが、抵抗30の代わりにｐ領域21
の表面層に、ｎ形のソース領域22およびドレイン領域2
3、ならびにその間のチャネル形成部分にはｎ- 層24が
それぞれ形成され、ｎ- 層24の上にゲート酸化膜25を介
してゲート電極26を設けることによりＮチャネルデプレ
ッション型ＭＯＳＦＥＴ40が集積されている。
にＭＯＳ型電力用素子10と同一半導体基板に検出ダイオ
ード20が集積されているが、抵抗30の代わりにｐ領域21
の表面層に、ｎ形のソース領域22およびドレイン領域2
3、ならびにその間のチャネル形成部分にはｎ- 層24が
それぞれ形成され、ｎ- 層24の上にゲート酸化膜25を介
してゲート電極26を設けることによりＮチャネルデプレ
ッション型ＭＯＳＦＥＴ40が集積されている。
【００１０】このＭＯＳＦＥＴ40のソース領域22に接触
するソース電極27およびゲート電極25はＳ0 端子に、ド
レイン領域23に接触するドレイン電極28はＧ端子に接続
されているので、等価回路は図４のようになる。この回
路において、デプレッション型ＭＯＳＦＥＴ40に流れる
飽和ドレイン電流をＩDsatとすると、基板１の温度が上
昇してＩDsat≦Ｉr になった瞬間にＳ0端子から出力さ
れる信号はＨからＬに変わるので、第一の実施例と同
様、ＭＯＳ型素子10の出力制限動作を行わせることがで
きる。
するソース電極27およびゲート電極25はＳ0 端子に、ド
レイン領域23に接触するドレイン電極28はＧ端子に接続
されているので、等価回路は図４のようになる。この回
路において、デプレッション型ＭＯＳＦＥＴ40に流れる
飽和ドレイン電流をＩDsatとすると、基板１の温度が上
昇してＩDsat≦Ｉr になった瞬間にＳ0端子から出力さ
れる信号はＨからＬに変わるので、第一の実施例と同
様、ＭＯＳ型素子10の出力制限動作を行わせることがで
きる。
【００１１】図５に示す第三の実施例では、第二の実施
例のＮチャネルデプレッション型ＭＯＳＦＥＴ40の代わ
りに、ｐ領域21の表面層に形成されたｎ形のソース領域
22およびドレイン領域23と、両領域の間の表面上にゲー
ト酸化膜25を介して形成されたゲート電極26とからなる
Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ50が集積さ
れている。そして、第二の実施例のＭＯＳＦＥＴ40と同
様、このＭＯＳＦＥＴ50のソース電極27がＳ0 端子と、
ゲート電極25およびドレイン電極28がＧ端子と接続され
ているので、等価回路は図６のようになる。
例のＮチャネルデプレッション型ＭＯＳＦＥＴ40の代わ
りに、ｐ領域21の表面層に形成されたｎ形のソース領域
22およびドレイン領域23と、両領域の間の表面上にゲー
ト酸化膜25を介して形成されたゲート電極26とからなる
Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ50が集積さ
れている。そして、第二の実施例のＭＯＳＦＥＴ40と同
様、このＭＯＳＦＥＴ50のソース電極27がＳ0 端子と、
ゲート電極25およびドレイン電極28がＧ端子と接続され
ているので、等価回路は図６のようになる。
【００１２】この回路において、エンハンスメント型Ｍ
ＯＳＦＥＴ50を流れるドレイン電流をＩD とすると、基
板温度が上昇してＩD ≦Ｉr となった瞬間にＳ0 端子か
ら出力される信号がＨからＬに変わることを利用して、
第一、第二の実施例と同様にＭＯＳ型素子10の出力制限
動作を行わせることができる。以上の実施例はＭＯＳ型
素子がＮチャネルの場合について述べたが、図７に示す
ようにｐ基板31を用い、対応する部分の導電形が逆で、
ｎ領域32、ｐ領域33を有するＰチャネルＭＯＳ型素子60
を保護する場合には、ｐ基板31の表面層に形成されたｎ
カソード領域９とその表面層に形成されたアノード領域
８とからなるダイオードのカソード電極14を、Ｐチャネ
ルＭＯＳ型素子60のソース電極６に接続されたＳ端子に
接続して接地し、アノード電極13をＳ0 端子に接続する
ことにより、第一、第二、第三の実施例と同様に過熱検
知保護を行うことができる。
ＯＳＦＥＴ50を流れるドレイン電流をＩD とすると、基
板温度が上昇してＩD ≦Ｉr となった瞬間にＳ0 端子か
ら出力される信号がＨからＬに変わることを利用して、
第一、第二の実施例と同様にＭＯＳ型素子10の出力制限
動作を行わせることができる。以上の実施例はＭＯＳ型
素子がＮチャネルの場合について述べたが、図７に示す
ようにｐ基板31を用い、対応する部分の導電形が逆で、
ｎ領域32、ｐ領域33を有するＰチャネルＭＯＳ型素子60
を保護する場合には、ｐ基板31の表面層に形成されたｎ
カソード領域９とその表面層に形成されたアノード領域
８とからなるダイオードのカソード電極14を、Ｐチャネ
ルＭＯＳ型素子60のソース電極６に接続されたＳ端子に
接続して接地し、アノード電極13をＳ0 端子に接続する
ことにより、第一、第二、第三の実施例と同様に過熱検
知保護を行うことができる。
【００１３】
【発明の効果】本発明によれば、ＭＯＳ型半導体素子と
共通の半導体基板に寄生効果のない自己分離方式のダイ
オードを内蔵し、そのダイオードの逆方向漏れ電流の温
度特性を利用して温度が限界値に達したときに出力信号
が高から低へ移る過熱温度検出端子を備えることによ
り、その信号の変化を利用して主素子のゲート引き抜き
回路を作動させ、主素子を過負荷時の過電流あるいは周
囲温度の上昇から保護することができる。そして、ダイ
オードへの逆電圧印加にゲート電極への印加電圧を利用
するため別の電源を必要としないので端子構成に変化が
なく、過熱検出回路を構成するダイオード以外の素子も
同一半導体基板に集積可能であるため、低コストで高信
頼性のＭＯＳ型半導体素子となる。
共通の半導体基板に寄生効果のない自己分離方式のダイ
オードを内蔵し、そのダイオードの逆方向漏れ電流の温
度特性を利用して温度が限界値に達したときに出力信号
が高から低へ移る過熱温度検出端子を備えることによ
り、その信号の変化を利用して主素子のゲート引き抜き
回路を作動させ、主素子を過負荷時の過電流あるいは周
囲温度の上昇から保護することができる。そして、ダイ
オードへの逆電圧印加にゲート電極への印加電圧を利用
するため別の電源を必要としないので端子構成に変化が
なく、過熱検出回路を構成するダイオード以外の素子も
同一半導体基板に集積可能であるため、低コストで高信
頼性のＭＯＳ型半導体素子となる。
【図１】本発明の一実施例のＮチャネルＭＯＳＦＥＴの
断面図
断面図
【図２】図１の素子の等価回路図
【図３】本発明の別の実施例のＮチャネルＭＯＳ型素子
の断面図
の断面図
【図４】図３の素子の等価回路図
【図５】本発明のさらに別の実施例のＮチャネルＭＯＳ
型素子の断面図
型素子の断面図
【図６】図５の素子の等価回路図
【図７】ＭＯＳ型素子がＰチャネルの場合の本発明の実
施例における半導体基板の要部断面図
施例における半導体基板の要部断面図
１ ｎ基板 ２ ｐ領域 ３ ｎ領域 ４ ゲート酸化膜 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ ｐアノード領域 ９ ｎカソード領域 １０ ＮチャネルＭＯＳ型素子 ２０ ダイオード ３０ 抵抗 ４０ デプレッション型ＭＯＳＦＥＴ ５０ エンハンスメント型ＭＯＳＦＥＴ ６０ ＰチャネルＭＯＳ型素子 Ｓ0 検出信号端子
Claims (7)
- 【請求項１】第一導電形の半導体基板をはさむ主電極間
を流れる電流が基板一面上に絶縁膜を介して設置された
ゲート電極への印加電圧によって制御されるものにおい
て、同一半導体基板の一面側の表面層に選択的に形成さ
れた第二導電形の領域とこの領域の表面層に選択的に形
成された第一導電形の領域とからなるダイオードを内蔵
し、このダイオードの第二導電形領域が一面上の主電極
に接続され、ゲート電極への電圧印加時にこのダイオー
ドの第一、第二導電形領域間に印加される逆電圧によっ
て流れる漏れ電流が半導体基板の温度上昇によって所定
の値に達したときに出力が高から低に変化する過熱検出
信号端子を備えたことを特徴とするＭＯＳ型半導体素
子。 - 【請求項２】ゲート電極と内蔵ダイオードの第一導電形
領域との間に抵抗が接続され、その中間点に過熱検出信
号端子を備えた請求項１記載のＭＯＳ型半導体素子。 - 【請求項３】抵抗が同一半導体基板に集積された請求項
２記載のＭＯＳ型半導体素子。 - 【請求項４】ゲート電極と内蔵ダイオードの第一導電形
領域との間にデプレッション型ＭＯＳＦＥＴが接続さ
れ、その中間点に過熱検出信号端子を備えた請求項１記
載のＭＯＳ型半導体素子。 - 【請求項５】デプレッション型ＭＯＳＦＥＴが同一半導
体基板に集積された請求項４記載のＭＯＳ型半導体素
子。 - 【請求項６】ゲート電極と内蔵ダイオードの第一導電形
領域との間にそのゲート電極にゲート電極が接続された
エンハンスメント型ＭＯＳＦＥＴが接続され、その中間
点に過熱検出信号端子を備えた請求項１記載のＭＯＳ型
半導体素子。 - 【請求項７】エンハンスメント型ＭＯＳＦＥＴが同一半
導体基板に集積された請求項６記載のＭＯＳ型半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775193A JPH06232410A (ja) | 1993-02-05 | 1993-02-05 | Ｍｏｓ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775193A JPH06232410A (ja) | 1993-02-05 | 1993-02-05 | Ｍｏｓ型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232410A true JPH06232410A (ja) | 1994-08-19 |
Family
ID=11952449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1775193A Pending JPH06232410A (ja) | 1993-02-05 | 1993-02-05 | Ｍｏｓ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232410A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268628B1 (en) | 1998-04-03 | 2001-07-31 | Fuji Electric Co., Ltd. | Depletion type MOS semiconductor device and MOS power IC |
| JP2008547191A (ja) * | 2005-06-14 | 2008-12-25 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | パワーコンポーネントを有するモノリシック集積された半導体装置およびモノリシック集積された半導体装置を製造する方法 |
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