JP2017120184A - 温度検出回路及びそれを用いた回路装置 - Google Patents

Abstract

【課題】ＩＣが高温になった場合に、保護回路を動作させることにより、自己発熱によるＩＣの劣化を防止し、熱検出のばらつきが抑えられ、低消費電力でありかつ比較的簡便な温度検出回路及びそれを用いた回路装置を提供する。【解決手段】温度検出回路１００は、温度検出用のリーク素子１、負荷素子２、カレントミラー回路から構成される電流増幅回路１０、及び検出回路２０を含む。高温時には、リーク素子１から電流増幅回路１０にリーク電流Ｉｌｅａｋが流れる。電流増幅回路１０によりリーク電流Ｉｌｅａｋが増幅され、電流Ｉ１が負荷素子２に流れる。電流Ｉ１により検出回路２０の入力側の電位が変動し、所定の電位になると、検出回路２０が動作する。検出回路２０は、駆動信号Ｅ２０を出力し、出力段３０の動作を停止させる。【選択図】図１

Description

本発明は、消費電力の大きい電源ＩＣ、ロードスイッチＩＣ、モータドライバＩＣ等に用いられる温度検出回路及びそれを用いた回路装置に関する。

従来のドライバ等を含むＩＣでは、ＩＣチップの異常な温度上昇によるＩＣの破壊、ＩＣを搭載した基板等の発熱、発火、そしてその周辺回路の破壊、制御対象となる機構の破損等を防ぐために、ＩＣの中に保護回路の１つとして温度検出回路が組み込まれている。

特許文献１には、温度検出回路が開示されている。図１３は、特許文献１に開示された従来の温度検出回路の模式的回路図である。以下、図１３について図面を参照しながら説明する。

図１３において、サーマルシャットダウン回路９０１は、モータ、アクチュエータ等をドライブするドライブ回路（ドライバ）を含む機能回路９０２が所定以上の高温状態になったときに、機能回路９０２を停止させる。

サーマルシャットダウン回路９０１は、パラレル接続された温度検出用のＰＮＰトランジスタＱ９０１，Ｑ９０２，Ｑ９０３等を有しており、各温度検出用のＰＮＰトランジスタの各ベースは、他の回路に接続されることなく、オープン状態となっている。各温度検出用のＰＮＰトランジスタの各エミッタは共通に電源電圧＋ＶＤＤに接続され、各温度検出用のＰＮＰトランジスタの各コレクタは共通にＮＰＮトランジスタＱ９１０のコレクタ及びベースに接続される。

ＮＰＮトランジスタＱ９１０は、ＮＰＮトランジスタＱ９１１と電流ミラー接続されたトランジスタであって、ＰＮＰトランジスタＱ９０１，Ｑ９０２，Ｑ９０３等のエミッタ−コレクタ間のリーク電流を検出してＮＰＮトランジスタＱ９１１を駆動する。その結果、ＮＰＮトランジスタＱ９１１のコレクタ側に遮断信号（温度検出信号）が発生する。遮断信号は、出力端子９０１ａから取り出される。所定の温度状態になったときに、遮断信号がサーマルシャットダウンの対象となる機能回路９０２に出力される。

リーク電流により温度を検出するＰＮＰトランジスタＱ９０１，Ｑ９０２，Ｑ９０３等が複数個パラレルに接続されていることで、これらのトランジスタのリーク電流のバラつきが吸収されて温度検出用の動作点のばらつきが抑えられ、精度の高い温度検出ができる。

また、ＩＣチップ全体の温度を検出して遮断信号を発生させるような場合には、ＰＮＰトランジスタＱ９０１，Ｑ９０２，Ｑ９０３等をＩＣチップの中央部と周辺部に分散して設けることができる。このようにすれば、ＩＣチップ全体を温度センサ付きの回路とすることができ、ＮＰＮトランジスタＱ９１１の出力を温度検出信号として外部回路で利用することも可能である。

特許文献２に記載の半導体装置では、ＣＰＵが制御回路を介して出力ノードの電位を読み取り、“Ｈ”レベルから“Ｌ”レベルに変化したことを検知すると、熱暴走などによりデータが破壊される前に、それらのデータを安全な場所に格納した後システムを停止させることが出来る。

特許文献３に記載の温度検出方法、半導体装置及び温度検出回路では、ＭＯＳＦＥＴのしきい値電圧の温度依存性を利用して温度を検出する場合に、より適切な基準電圧の与え方を提供することができる。また、特許文献３の図５及び段落００２６には、ゲート−ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの関係について記述されており、ドレイン電流Ｉｄが定まれば温度に依存せずにゲート−ソース間電圧Ｖｇｓが定まることが述べられている。言い換えれば、ゲート−ソース間電圧Ｖｇｓを所定の高さにすることにより、温度に依存しないドレイン電流Ｉｄが得られることが示されている。

特開平２−５９６３０号公報 特許４３６３８７１号公報 特開平９−１１９８７０号公報

本発明は、上記の特許文献１、特許文献２及び特許文献３と同様の技術分野に属し、ＩＣが高温になった場合に、保護回路を動作させることにより、自己発熱によるＩＣの劣化を防止し、低消費電力でありかつ比較的簡便な温度検出回路及びそれを用いた回路装置を提供することを目的とする。

本発明の温度検出回路は、ＭＯＳトランジスタからなり温度に応じたリーク電流が流れるリーク素子を含む。また、リーク素子に流れるリーク電流を増幅する電流増幅回路を含む。さらに、リーク素子と同じ導電型のＭＯＳトランジスタからなり、電流増幅回路により増幅された電流が流れることにより電圧降下を生じる負荷素子を含む。また、負荷素子に生じた電圧降下が一定値以上になると出力端子に所定電位を有する駆動信号を出力する検出回路を含む。

検出回路は、負荷素子により生じる電圧降下が一定値以上になるとオン状態になることにより駆動信号を出力端子に出力してもよい。

電流増幅回路は、入力ノード及び出力ノードを有し、所定の電位の第１の端子に接続されてもよい。また、リーク素子は、ＰＭＯＳトランジスタからなり、第１の端子の電位よりしきい値電圧以上高い電位の第２の端子と入力ノードとの間に接続されてもよい。さらに、負荷素子は、ＰＭＯＳトランジスタからなり、第２の端子と出力ノードとの間に接続されてもよい。

リーク素子のＰＭＯＳトランジスタは、ゲート及びソースが第２の端子に接続され、ドレインが入力ノードに接続されてもよい。また、負荷素子のＰＭＯＳトランジスタは、ソースが第２の端子に接続され、ゲートが第１の端子に接続され、ドレインが出力ノードに接続されてもよい。

検出回路は、出力ノードに接続されるベースと、第２の端子に接続されるエミッタと、出力端子に接続されるコレクタとを有するＰＮＰトランジスタを含んでもよい。

電流増幅回路は、入力ノード及び出力ノードを有し、所定の電位の第２の端子に接続されてもよい。また、リーク素子は、ＮＭＯＳトランジスタからなり、第２の端子の電位よりしきい値電圧以上低い電位の第１の端子と入力ノードとの間に接続されてもよい。さらに、負荷素子は、ＮＭＯＳトランジスタからなり、第１の端子と出力ノードとの間に接続されてもよい。

リーク素子のＮＭＯＳトランジスタは、ゲート及びソースが第１の端子に接続され、ドレインが入力ノードに接続されてもよい。また、負荷素子のＮＭＯＳトランジスタは、ソースが第１の端子に接続され、ゲートが第２の端子に接続され、ドレインが出力ノードに接続されてもよい。

検出回路は、出力ノードに接続されるベースと、抵抗を介して第２の端子に接続されるコレクタと、第１の端子に接続されるエミッタとを有するＮＰＮトランジスタを含んでもよい。また、ＮＰＮトランジスタのコレクタに接続されるゲートと、第２の端子に接続されるソースと、出力端子に接続されるドレインとを有するＰＭＯＳトランジスタとを含んでもよい。

電流増幅回路がカレントミラー回路であってもよい。

電流増幅回路は、リーク電流を受ける第１のトランジスタと、リーク電流を増幅する１つ又は２つ以上の第２のトランジスタとを含み、第１のトランジスタ及び第２のトランジスタによりカレントミラー回路が構成されてもよい。

電流増幅回路がウィルソン形のカレントミラー回路であってもよい。

電流増幅回路は、リーク電流を受ける第１のトランジスタと、リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、第２のトランジスタと出力ノードとの間に接続される第３のトランジスタとを含み、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタによりウィルソン形のカレントミラー回路が構成されてもよい。

電流増幅回路がベース電流補償形のカレントミラー回路であってもよい。

電流増幅回路は、リーク電流を受ける第１のトランジスタと、リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、第２のトランジスタのゲートと第２の端子との間に接続される第３のトランジスタとを含み、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタによりベース電流補償形のカレントミラー回路が構成されてもよい。

電流増幅回路がカスコード形のカレントミラー回路であってもよい。

電流増幅回路は、リーク電流を受ける第１のトランジスタと、リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、第２のトランジスタと出力ノードとの間に接続される第３のトランジスタと、第１のトランジスタと入力ノードとの間に接続される第４のトランジスタとを含み、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタによりカスコード形のカレントミラー回路が構成されてもよい。

リーク素子及び負荷素子が同一チップ内に形成されてもよい。

本発明の回路装置は、本発明の温度検出回路を含み、駆動信号に応答して動作を停止してもよい。

本発明の回路装置は、本発明の温度検出回路を含み、駆動信号に応答して動作を停止するシリーズレギュレータであってもよい。

本発明の回路装置は、本発明の温度検出回路を含み、駆動信号に応答して動作を停止するシャントレギュレータであってもよい。

本発明の回路装置は、本発明の温度検出回路を含み、駆動信号に応答して動作を停止する降圧型同期整流方式ＤＣ／ＤＣコンバータであってもよい。

本発明によれば、ＩＣが高温になった場合に、保護回路を動作させることにより、自己発熱によるＩＣの劣化を防止し、低消費電力でありかつ比較的簡便な温度検出回路及びそれを用いた回路装置を提供することができる。

本発明に係る温度検出回路を含む回路装置の概念図である。 本発明の第１の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 本発明の温度検出回路のＭＯＳトランジスタのゲートＧ−ソースＳ間電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示す模式的特性図である。 本発明の温度検出回路のＭＯＳトランジスタの特性を示す模式的特性図である。 本発明の第２の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 本発明の第３の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 本発明の第４の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 図７の本発明の第４の実施の形態に係る温度検出回路を含むシリーズレギュレータの電流増幅回路１０ａ及び１０ｄのノードＮ２の電位Ｖｎ２と電流ミラー比との関係を示す模式的特性図である。 本発明の第５の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 本発明の第６の実施の形態に係る温度検出回路を含むシリーズレギュレータの回路図である。 本発明の第７の実施の形態に係る温度検出回路を含むシャントレギュレータの回路図である。 本発明の第８の実施の形態に係る温度検出回路を含む降圧型同期整流方式ＤＣ／ＤＣコンバータの回路図である。 従来の温度検出回路の回路図である。

（本発明の概念図）
図１は、本発明に係る温度検出回路を含む回路装置の概念図である。以下、本発明の回路装置２００の概念図について図面を参照しながら説明する。なお、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。

図１の本発明に係る回路装置２００は、温度検出回路１００、出力段３０及び負荷９０を含む。温度検出回路１００は、温度検出用のリーク素子１、負荷素子２、電流増幅回路１０及び検出回路２０を含む。

リーク素子１は、電源端子（高電位端子）ＶＣＣと電流増幅回路１０の入力ノードＮ１との間に接続される。リーク素子１は、電流増幅回路１０の電流源として用いられる。リーク素子１としては、例えば、ＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）、ＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）、等が用いられる。

負荷素子２は、電源端子（高電位端子）ＶＣＣと電流増幅回路１０の出力ノードＮ２との間に接続される。負荷素子２は、電流増幅回路１０の負荷として用いられる。負荷素子２としては、例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等が用いられる。

電流増幅回路１０は、リーク素子１によるリーク電流Ｉｌｅａｋを増幅し、リーク電流Ｉｌｅａｋ以上の電流Ｉ１を出力ノードＮ２に流す。電流増幅回路１０は、例えば、ウィルソン形のカレントミラー回路、ベース電流補償形のカレントミラー回路（３トランジスタ形のカレントミラー回路）、カスコード形のカレントミラー回路等で構成される。なお、ウィルソン形のカレントミラー回路、電流補償形のカレントミラー回路（３トランジスタ形のカレントミラー回路）、及びカスコード形のカレントミラー回路については後述する。また、本明細書において、リーク電流Ｉｌｅａｋは、サブスレッショルドリーク電流を指している。

検出回路２０は、出力ノードＮ２と温度検出回路１００の外部の出力段３０の制御端子との間に接続される。検出回路２０は、電流Ｉ１に基づいて動作し、駆動電圧Ｅ２０を出力する。検出回路２０としては、例えば、ＰＮＰトランジスタが用いられる。

出力段３０の入力端子には入力電圧Ｖｉｎが印加される。出力段３０の出力端子は、出力端子ＯＵＴに接続される。出力段３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。なお、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃと入力電圧Ｖｉｎとが異なる場合には、検出回路２０と出力段３０との間にレベルシフト回路が設けられる場合がある。例えば、入力電圧Ｖｉｎが電源端子（高電位端子）ＶＣＣの電位Ｖｃｃよりも高い場合には、出力段３０の動作を確実に停止させるためにレベルシフト回路が設けられる。出力段３０は、例えば、シリーズレギュレータ、シャントレギュレータ、降圧型同期整流方式ＤＣ／ＤＣコンバータ等で構成される。なお、検出回路２０と出力段３０との間に、検出回路２０による信号を受けて動作し、出力段３０の動作を停止させる図示しない停止回路が設けられても良い。停止回路としては、出力段３０の動作の停止後一定の温度まで低下すると停止動作を解除するヒステリシスタイプ、出力段３０の動作の停止後も停止動作を解除しないラッチオフタイプ、及び出力段３０の動作の停止後一定期間後に停止動作を解除するヒカップタイプ等が用いられる。なお、シリーズレギュレータ、シャントレギュレータ、降圧型同期整流方式ＤＣ／ＤＣコンバータについては後述する。

負荷９０は、出力端子ＯＵＴに接続される。負荷９０は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。

常温時には、リーク素子１から電流増幅回路１０にリーク電流Ｉｌｅａｋが流れない。そのため、電流増幅回路１０で電流Ｉ１が生成されず、出力ノードＮ２に電流Ｉ１が流れない。その結果、検出回路２０が駆動電圧Ｅ２０を出力しないため、出力段３０は、図示しない制御回路により正規状態で動作する。そのため、出力段３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに接続された負荷９０に供給する。

一方、高温時には、リーク素子１から電流増幅回路１０にリーク電流Ｉｌｅａｋが流れる。そのため、電流増幅回路１０でリーク電流Ｉｌｅａｋ以上の電流Ｉ１が生成され、出力ノードＮ２に電流Ｉ１が流れる。その結果、検出回路２０は、駆動電圧Ｅ２０を出力し、出力段３０の動作を停止させる。そのため、出力電圧Ｖｏｕｔが出力端子ＯＵＴに接続された負荷９０に供給されなくなり、負荷９０の劣化等、自己発熱によるＩＣの劣化等が防止される。

次に、図１の本発明に係る温度検出回路を含む回路装置２００の具体的な回路構成について説明する。

（第１の実施の形態）
図２は、本発明の第１の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第１の実施の形態に係るシリーズレギュレータ２００ａについて図面を参照しながら説明する。

図２の本発明の第１の実施の形態に係るシリーズレギュレータ２００ａは、温度検出回路１００ａ、出力段３０ａ、負荷９０を含む。温度検出回路１００ａは、温度検出用のリーク素子１ａ、負荷素子２ａ、カレンミラー回路からなる電流増幅回路１０ａ、及び検出回路２０ａを含む。

リーク素子１ａは、ＰＭＯＳトランジスタＱ１を含む。負荷素子２ａは、ＰＭＯＳトランジスタＱ２を含む。電流増幅回路１０ａは、ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａを含む。検出回路２０ａは、ＰＮＰトランジスタＱ２０を含む。出力段３０ａは、ＰＭＯＳトランジスタＱ３０を含む。

リーク素子１ａのＰＭＯＳトランジスタＱ１のゲートＧ、及びＰＭＯＳトランジスタＱ１のソースＳは、共通に接続され、電源端子（高電位端子）ＶＣＣに接続される。ＰＭＯＳトランジスタＱ１のドレインＤは、電流増幅回路１０ａの入力ノードＮ１に接続される。ＰＭＯＳトランジスタＱ１は、電流増幅回路１０ａの電流源を構成する。なお、ＰＭＯＳトランジスタＱ１の代わりに、例えば、ＮＭＯＳトランジスタが用いられてもよい。

負荷素子２ａのＰＭＯＳトランジスタＱ２のソースＳは、電源端子（高電位端子）ＶＣＣに接続される。ＰＭＯＳトランジスタＱ２のゲートＧは、接地端子（低電位端子）ＧＮＤに接続される。また、ＰＭＯＳトランジスタＱ２のドレインＤは、電流増幅回路１０ａの出力ノードＮ２に接続される。ＰＭＯＳトランジスタＱ２は、カレントミラー回路の能動負荷を構成する。負荷素子２ａのＰＭＯＳトランジスタＱ２の抵抗値は、例えば、１ｋΩから数十ｋΩである。なお、ＰＭＯＳトランジスタＱ２のゲートＧは、必ずしも接地端子ＧＮＤに接続される必要はなく、ＰＭＯＳトランジスタＱ２のゲートＧ−ソースＳ間電圧Ｖｇｓがしきい値電圧Ｖｔｈ以上になるように、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃよりも十分に低い電位の低電位端子に接続されればよい。

電流増幅回路１０ａのＮＭＯＳトランジスタＱ１１ａのドレインＤ、ＮＭＯＳトランジスタＱ１１ａのゲートＧ、及びＮＭＯＳトランジスタＱ１２ａのゲートＧは共通に接続され、電流増幅回路１０ａの入力ノードＮ１に接続される。ＮＭＯＳトランジスタＱ１２ａのドレインＤは、電流増幅回路１０ａの出力ノードＮ２に接続される。また、ＮＭＯＳトランジスタＱ１１ａのソースＳ、及びＮＭＯＳトランジスタＱ１２ａのソースＳは、共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａによりカレントミラー回路が構成される。

ＮＭＯＳトランジスタＱ１２ａには、ＮＭＯＳトランジスタＱ１１ａと物理的なサイズが同じ大きさのＮＭＯＳトランジスタが複数個用いられる。これにより、電流増幅回路１０ａは、電流増幅度がＮ倍になるように構成される。このように、電流増幅回路１０ａは、リーク電流Ｉｌｅａｋを電流増幅度Ｎ倍（Ｎ≧１）に増幅して、リーク電流Ｉｌｅａｋ以上の電流Ｉ１を出力ノードＮ２に流す。なお、ＮＭＯＳトランジスタＱ１２ａの物理的なサイズは、ＮＭＯＳトランジスタＱ１１ａの物理的なサイズ以上のＮＭＯＳトランジスタ１個で構成されてもよい。

ＮＭＯＳトランジスタＱ１２ａとしてＮＭＯＳトランジスタＱ１１ａと物理的なサイズが同じ大きさのＮＭＯＳトランジスタが複数個用いられる場合において、リーク電流をＩｌｅａｋ、電流増幅度をＮ、出力ノードＮ２に流れる電流をＩ１とすると、電流Ｉ１は、Ｉ１＝Ｉｌｅａｋ×Ｎにより求められる。

また、ＮＭＯＳトランジスタＱ１２ａの物理的なサイズをＮＭＯＳトランジスタＱ１１ａの物理的なサイズよりも大きくする場合において、ＮＭＯＳトランジスタＱ１１ａのチャネル幅Ｗ１１ａとチャネル長Ｌ１２ａとの比をａ１＝Ｌ１１ａ／Ｗ１１ａとし、ＮＭＯＳトランジスタＱ１２ａのチャネル幅Ｗ１２ａとチャネル長Ｌ１２ａとの比をａ２＝Ｌ１２ａ／Ｗ１２ａとすると、電流増幅回路１０ａの電流増幅度Ｎは、Ｎ＝ａ２／ａ１となる。したがって、ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａのチャネル幅及びチャネル長の比を適宜設定することにより電流増幅度Ｎを所望する値に設定することが可能である。

検出回路２０ａのＰＮＰトランジスタＱ２０のエミッタＥは、電源端子（高電位端子）ＶＣＣに接続される。検出回路２０ａのＰＮＰトランジスタＱ２０のベースＢは、電流増幅回路１０ａの出力ノードＮ２に接続される。ＰＮＰトランジスタＱ２０のコレクタＣは、温度検出回路１００ａの出力端子Ｔ１に接続される。検出回路２０ａは、電流Ｉ１に基づいて動作し、駆動電圧Ｅ２０を出力端子Ｔ１に出力する。

出力段３０ａのＰＭＯＳトランジスタＱ３０のゲートＧは、温度検出回路１００ａの出力端子Ｔ１に接続される。ＰＭＯＳトランジスタＱ３０のソースＳには、入力電圧Ｖｉｎが印加される。ＰＭＯＳトランジスタＱ３０のドレインＤは、出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＱ３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。なお、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃと入力電圧Ｖｉｎとが異なる場合には、検出回路２０ａと出力段３０ａとの間にレベルシフト回路が設けられる場合がある。例えば、入力電圧Ｖｉｎが電源端子（高電位端子）ＶＣＣの電位Ｖｃｃよりも高い場合には、出力段３０の動作を確実に停止させるためにレベルシフト回路が設けられる。

出力端子ＯＵＴには、負荷９０が接続される。負荷９０は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。

例えば、２５℃程度の常温時には、リーク素子１ａであるＰＭＯＳトランジスタＱ１から電流増幅回路１０ａにリーク電流Ｉｌｅａｋが流れない。そのため、電流増幅回路１０ａで電流Ｉ１が生成されず、出力ノードＮ２に電流Ｉ１が流れない。また、ＰＭＯＳトランジスタＱ２のゲートＧが接地端子（低電位端子）ＧＮＤに接続されているため、ＰＭＯＳトランジスタＱ２のソースＳ−ドレインＤ間にチャネルが形成されている。その結果、出力ノードＮ２の電位が電源端子（高電位端子）ＶＣＣの電位Ｖｃｃとなり、検出回路２０ａのＰＮＰトランジスタＱ２０のベースＢ及びエミッタＥがほぼ同じ電位となる。ＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間電圧ＶｅｂがＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間順方向電圧Ｖｆを下回っているため、検出回路２０ａであるＰＮＰトランジスタＱ２０はオフ状態となり、駆動電圧Ｅ２０を出力しないため、出力段３０ａのＰＭＯＳトランジスタＱ３０は、図示しない制御回路により正規状態で動作する。そのため、出力段３０ａのＰＭＯＳトランジスタＱ３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに接続された負荷９０に供給する。このように、通常動作時には、ＭＯＳトランジスタ、バイポーラトランジスタ等の能動素子が電流を流さないため、温度検出回路１００ａの消費電力はほぼ０になる。

一方、例えば、１２５℃〜１７５℃程度の高温時には、リーク素子１ａであるＰＭＯＳトランジスタＱ１から電流増幅回路１０ａにリーク電流Ｉｌｅａｋが流れる。そのため、電流増幅回路１０ａでリーク電流Ｉｌｅａｋ以上の電流Ｉ１（＝Ｉｌｅａｋ×Ｎ）（Ｎ≧１）が生成され、出力ノードＮ２に電流Ｉ１が流れる。電流Ｉ１とＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎにより、出力ノードＮ２の電位Ｖｎ２が低下し、検出回路２０ａのＰＮＰトランジスタＱ２０のベースＢの電位Ｖｎ２が低下する。ＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間電圧ＶｅｂがＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間順方向電圧Ｖｆを上回ると、ＰＮＰトランジスタＱ２０は、オン状態となり、駆動電圧Ｅ２０を出力し、出力段３０ａのＰＭＯＳトランジスタＱ３０の動作を停止させる。そのため、出力段３０ａのＰＭＯＳトランジスタＱ３０から出力端子ＯＵＴに接続された負荷９０に出力電圧Ｖｏｕｔが供給されなくなり、負荷９０の劣化等、自己発熱によるＩＣの劣化等が防止される。

ここで、ＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間順方向電圧をＶｆ、電流増幅回路１０ａの電流増幅度をＮ、リーク電流Ｉｌｅａｋの電流値をＩｌｅａｋ、ＰＭＯＳトランジスタＱ２のオン抵抗をＲｏｎとすると、ＰＮＰトランジスタＱ２０がオン状態になるための条件は、Ｖｆ＜Ｎ・Ｉｌｅａｋ・Ｒｏｎとなる。

例えば、１７５℃で温度検出回路１００ａを動作させる場合において、１７５℃におけるＰＭＯＳトランジスタＱ１のリーク電流Ｉｌｅａｋ＝１μＡ、ＰＮＰトランジスタＱ２０のエミッタＥ−ベースＢ間順方向電圧Ｖｆ＝０．４Ｖ、ＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎ＝１５ｋΩとすると、ＰＮＰトランジスタＱ２０をオンさせるために必要な電流Ｉ１は、Ｉ１＝２７μＡとなる。ここで、Ｉｌｅａｋ＝１μＡであり、Ｉ１＝２７μＡであるため、ＰＮＰトランジスタＱ２０をオンさせるために必要な電流増幅度Ｎは、Ｎ＝２７となる。したがって、ＰＭＯＳトランジスタＱ１２ａは、ＰＭＯＳトランジスタＱ１１ａの２７倍の電流増幅度Ｎが要求される。

本発明では、リーク素子１ａとしてＰＭＯＳトランジスタＱ１を用い、負荷素子２ａとしてＰＭＯＳトランジスタＱ２を用いている。ＩＣ毎のＭＯＳトランジスタのしきい値電圧Ｖｔｈは、製造上ばらつきが生じる。それにより、ＰＭＯＳトランジスタＱ１によるリーク電流Ｉｌｅａｋ及びＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎは、ＰＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２のしきい値電圧Ｖｔｈのばらつきに依存してばらつく。ＰＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２のしきい値電圧Ｖｔｈが低い場合には、ＰＭＯＳトランジスタＱ１によるリーク電流Ｉｌｅａｋは大きくなり、ＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎは低くなる。一方、ＰＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２のしきい値電圧Ｖｔｈが高い場合には、ＰＭＯＳトランジスタＱ１によるリーク電流Ｉｌｅａｋは小さくなり、ＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎは高くなる。そのため、ＰＭＯＳトランジスタＱ１によるリーク電流Ｉｌｅａｋを増幅した電流Ｉ１がＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎに流れることにより発生する電源端子（高電位端子）ＶＣＣ−ノードＮ２間の電圧（Ｉｌｅａｋ×Ｎ×Ｒｏｎ）のばらつきは抑えられる。そのため、所定の温度でのＩＣ毎のノードＮ２の電位Ｖｎ２のばらつきは抑えられる。これにより、リーク電流Ｉｌｅａｋがばらついても周囲温度毎のノードＮ２の電位Ｖｎ２の変動が抑えられるため、検出温度のばらつきを抑えることができる。

図３は、一般的なＭＯＳトランジスタのしきい値電圧Ｖｔｈとドレイン電流Ｉｄとの関係を定性的に示す模式的特性図である。以下、ＭＯＳトランジスタのしきい値電圧Ｖｔｈとドレイン電流Ｉｄとの関係について図面を参照しながら説明する。

横軸は、ＭＯＳトランジスタのゲートＧ−ソースＳ間電圧Ｖｇｓを示す。縦軸は、ＭＯＳトランジスタのドレイン電流Ｉｄを示す。縦軸に示す電流Ｉｄ１は、ＭＯＳトランジスタにドレイン電流Ｉｄが流れ始める点を示す。

図３に示すように、ＭＯＳトランジスタで構成された半導体集積回路（ＩＣ）においては、製造上各種パラメータにばらつきが生じる。各種パラメータの中１つにＭＯＳトランジスタのしきい値電圧Ｖｔｈがある。

サンプルＳａ１は、標準的なしきい値電圧Ｖｔｔｙｐを有する。そのため、サンプルＳａ１では、ゲートＧ−ソースＳ間電圧Ｖｇｓがしきい値電圧Ｖｔｔｙｐを上回るとドレイン電流Ｉｄ１が流れ始める。

サンプルＳａ２は、サンプルＳａ１の標準的なしきい値電圧Ｖｔｔｙｐよりも低い製造上許容されるしきい値電圧Ｖｔｍｉｎを有する。そのため、サンプルＳａ２では、ゲートＧ−ソースＳ間電圧Ｖｇｓがしきい値電圧Ｖｔｍｉｎを上回ると電流Ｉｄ１が流れ始める。

サンプルＳａ３は、サンプルＳａ１の標準的なしきい値電圧Ｖｔｔｙｐよりも高い製造上許容できるしきい値電圧Ｖｔｍａｘを有する。そのため、サンプルＳａ３では、しきい値電圧Ｖｔｍａｘで電流Ｉｄ１が流れ始める。

サブスレッショルドオフリーク電流（リーク電流）は、ＭＯＳトランジスタのゲートＧ−ソースＳ間電圧ＶｇｓがＶｇｓ＝０ＶのときにドレインＤとソースＳとの間に流れる電流である。したがって、サンプルＳａ１のリーク電流は電流値Ｉｌｅａｋ１となる。サンプルＳａ２のリーク電流は、サンプルＳａ１のリーク電流の電流値Ｉｌｅａｋ１よりも大きい電流値Ｉｌｅａｋ２となる。サンプルＳａ３のリーク電流は、サンプルＳａ１のリーク電流の電流値Ｉｌｅａｋ１よりも小さい電流値Ｉｌｅａｋ３となる。

以上のように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの高さとリーク電流Ｉｌｅａｋの大きさとは反比例の関係にある。

図４は、本発明の第１の実施の形態の温度検出回路１００ａのＰＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２の特性を示す模式的特性図である。しきい値電圧Ｖｔｈとリーク電流Ｉｌｅａｋとの関係、しきい値電圧Ｖｔｈとオン抵抗Ｒｏｎとの関係、及びリーク電流Ｉｌｅａｋとオン抵抗Ｒｏｎとの関係について図面を参照しながら説明する。

まず、本発明に関わらず一般的な、しきい値電圧Ｖｔｈとリーク電流Ｉｌｅａｋとの関係について説明する。ＭＯＳトランジスタＱ１のリーク電流Ｉｌｅａｋとしきい値電圧Ｖｔｈとの関係は、リーク流をＩｌｅａｋ、しきい値電圧をＶｔｈ、サブスレッショルド係数をＳとすると、以下の関係式で表される。
Ｉｌｅａｋ∝ｅｘｐ（−Ｖｔｈ（Ｓ／Ｉｎ１０））・・・・・・・・・・・・・・・・（１）
また、サブスレッショルド係数Ｓは、ゲートＧ−ソースＳ間電圧をＶｇｓ、ドレイン電流をＩｄとすると、以下の関係式で表される。
Ｓ＝ΔＶｇｓ／ΔｌｏｇＩｄ・・・・・・・・・・・・・・・・・・・・・・・・・（２）
なお、サブスレッショルド係数Ｓは、直線領域（サブスレッショルド領域）で、ドレイン電流Ｉｄを1桁変化させるのに必要なゲートＧ−ソースＳ間電圧Ｖｇｓの高さを表す。

例えば、サブスレッショルド係数Ｓ＝８０ｍｖ／ｄｅｃａｄｅとし、しきい値電圧Ｖｔｈが製造上のばらつきで±８０ｍＶ変動したとすると、標準値のリーク電流Ｉｌｅａｋよりも１桁大きい値のリーク電流Ｉｌｅａｋ、及び１桁小さい値のリーク電流Ｉｌｅａｋが存在する。そのため、例えば、標準のしきい値電圧Ｖｔｈでのリーク電流Ｉｌｅａｋが１ｎＡであるとすると、１桁大きい値のリーク電流Ｉｌｅａｋは１０ｎＡとなる。１桁小さい値のリーク電流Ｉｌｅａｋは０．１ｎＡとなる。

このように、しきい値電圧Ｖｔｈのばらつきとリーク電流Ｉｌｅａｋには、指数関数的な関係がある。したがって、しきい値電圧Ｖｔｈが高くなるにつれてリーク電流Ｉｌｅａｋは小さくなる。

次に、一般的な、しきい値電圧Ｖｔｈとオン抵抗Ｒｏｎとの関係について説明する。直線領域（サブスレッショルド領域）でドレイン電流Ｉｄは、ＭＯＳトランジスタのチャネル長をＬ、ＭＯＳトランジスタのチャネル幅をＷ、ＭＯＳトランジスタの表面移動度をμ、ＭＯＳトランジスタの単位面積あたりのゲート容量をＣｏｘとすると、
以下の関係式で表される。
Ｉｄ＝（Ｗ／Ｌ）μＣｏｘ[（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−（１／２）Ｖｄｓ^２]・・・・（３）
オン抵抗Ｒｏｎは、（２）式をドレインＤ−ソースＳ間電圧Ｖｄｓを微分することにより求められる。そのため、オン抵抗Ｒｏｎは、以下の関係式で表される。
Ｒｏｎ＝１／[（Ｗ／Ｌ）μＣｏｘ（Ｖｇｓ−Ｖｔｈ）]・・・・・・・・・・・・・（４）
ここで、（Ｗ／Ｌ）μＣｏｘをｋとおくと、オン抵抗Ｒｏｎは、以下の関係式で表される。
Ｒｏｎ＝１／[ｋ（Ｖｇｓ−Ｖｔｈ）]・・・・・・・・・・・・・・・・・・・・・（５）

このように、ＭＯＳトランジスタのオン抵抗Ｒｏｎの高さは、ゲートＧ−ソースＳ間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの差に反比例する。そのため、しきい値電圧Ｖｔｈが高くなるにつれてオン抵抗Ｒｏｎは低くなる。また、しきい値電圧Ｖｔｈが低くなるにつれてオン抵抗Ｒｏｎは高くなる。

以上のように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低い場合には、ＭＯＳトランジスタのリーク電流Ｉｌｅａｋは大きくなり、オン抵抗Ｒｏｎは低くなる。一方、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが高い場合には、ＭＯＳトランジスタのリーク電流Ｉｌｅａｋは小さくなり、オン抵抗Ｒｏｎは高くなる。そのため、本発明においては、所定の温度でのＩＣ毎のノードＮ２の電位Ｖｎ２のばらつきは抑えられる。これにより、リーク電流Ｉｌｅａｋがばらついても周囲温度毎のノードＮ２の電位Ｖｎ２の変動が抑えられるため、検出温度のばらつきを抑えることができる。なお、ゲートＧ−ソースＳ間電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも十分に高い場合、しきい値電圧Ｖｔｈのばらつきによるオン抵抗Ｒｏｎの変化はあまり期待できない。そのため、しきい値電圧Ｖｔｈのばらつきによるオン抵抗Ｒｏｎの変化を大きくしたい場合には、ゲートＧ−ソースＳ間電圧Ｖｇｓをしきい値電圧Ｖｔｈの近傍に設定する必要がある。

したがって、図２において、ＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎをしきい値電圧Ｖｔｈの変化に追随させるためには、ＰＭＯＳトランジスタＱ２のゲートＧを接地端子に接続せず、ＰＭＯＳトランジスタＱ２のゲートＧの電位を電源端子ＶＣＣの電位Ｖｃｃよりもしきい値電圧Ｖｔｈだけ低い電位に保持するとよい。以上のように、ＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎは、リーク電流Ｉｌｅａｋの大きさ、電流増幅回路１０ａの電流増幅度Ｎ、及び電流検出回路２０ａの回路構成に応じて設定される設計事項の１つである。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第２の実施の形態に係るシリーズレギュレータ２００ｂについて図面を参照しながら説明する。

図５の本発明の第２の実施の形態に係るシリーズレギュレータ２００ｂは、温度検出回路１００ｂ、出力段３０ａ、負荷９０を含む。温度検出回路１００ｂは、温度検出用のリーク素子１ｂ、負荷素子２ｂ、カレンミラー回路からなる電流増幅回路１０ｂ、及び検出回路２０ｂを含む。

リーク素子１ｂは、ＮＭＯＳトランジスタＱ３を含む。負荷素子２ｂは、ＮＭＯＳトランジスタＱ４を含む。電流増幅回路１０ｂは、ＰＭＯＳトランジスタＱ１１ｂ及びＰＭＯＳトランジスタＱ１２ｂを含む。検出回路２０ｂは、ＮＰＮトランジスタＱ２１、抵抗Ｒ１、及びＰＭＯＳトランジスタＱ２２を含む。出力段３０ａは、ＰＭＯＳトランジスタＱ３０を含む。

リーク素子１ｂのＮＭＯＳトランジスタＱ３のゲートＧ、及びＮＭＯＳトランジスタＱ３のソースＳは、共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ３のドレインＤは、電流増幅回路１０ｂの入力ノードＮ１に接続される。

負荷素子２ｂのＮＭＯＳトランジスタＱ４のソースＳは、接地端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ４のゲートＧは、例えば、電源端子（高電位端子）ＶＣＣに接続される。また、ＮＭＯＳトランジスタＱ４のドレインＤは、電流増幅回路１０ｂの出力ノードＮ２に接続される。ＮＭＯＳトランジスタＱ４は、カレントミラー回路の能動負荷を構成する。負荷素子２ｂのＮＭＯＳトランジスタＱ４のオン抵抗Ｒｏｎは、例えば、１ｋΩから数十ｋΩである。なお、ＮＭＯＳトランジスタＱ４のゲートＧは、必ずしも電源端子ＶＣＣに接続される必要はなく、ＮＭＯＳトランジスタＱ４のゲートＧ−ソースＳ間電圧Ｖｇｓがしきい値電圧Ｖｔｈ以上になるように、接地端子（低電位端子）ＧＮＤの電位よりも十分に高い電位の高電位端子に接続されればよい。

電流増幅回路１０ｂのＰＭＯＳトランジスタＱ１１ｂのドレインＤ、ＰＭＯＳトランジスタＱ１１ｂのゲートＧ、及びＰＭＯＳトランジスタＱ１２ｂのゲートＧは共通に接続され、電流増幅回路１０ｂの入力ノードＮ１に接続される。ＰＭＯＳトランジスタＱ１２ｂのドレインＤは、電流増幅回路１０ｂの出力ノードＮ２に接続される。また、ＰＭＯＳトランジスタＱ１１ｂのソースＳ、及びＰＭＯＳトランジスタＱ１２ｂのソースＳは、共通に接続され、電源端子（高電位端子）ＶＣＣに接続される。ＰＭＯＳトランジスタＱ１１ｂ及びＰＭＯＳトランジスタＱ１２ｂからカレントミラー回路が構成される。

ＰＭＯＳトランジスタＱ１２ｂには、ＰＭＯＳトランジスタＱ１１ｂと物理的なサイズが同じ大きさのＰＭＯＳトランジスタが複数個用いられる。これにより、電流増幅回路１０ｂは、電流増幅度がＮ倍（Ｎ≧１）になるように構成される。このように、電流増幅回路１０ｂは、リーク電流Ｉｌｅａｋを電流増幅度Ｎ倍に増幅して、リーク電流Ｉｌｅａｋ以上の電流Ｉ１を出力ノードＮ２に流す。なお、ＰＭＯＳトランジスタＱ１２ｂの物理的なサイズは、ＰＭＯＳトランジスタＱ１１ｂの物理的なサイズ以上のＰＭＯＳトランジスタ１個で構成されてもよい。また、電流増幅回路１０ｂのカレントミラー回路は、ウィルソン形のカレントミラー回路、ベース電流補償形のカレントミラー回路（３トランジスタ形のカレントミラー回路）、カスコード形のカレントミラー回路等でもよい。

ＰＭＯＳトランジスタＱ１２ｂとしてＰＭＯＳトランジスタＱ１１ｂと物理的なサイズが同じ大きさの複数個のＰＭＯＳトランジスタが用いられる場合において、リーク電流をＩｌｅａｋ、電流増幅度をＮ、出力ノードＮ２に流れる電流をＩ１とすると、電流Ｉ１は、Ｉ１＝Ｉｌｅａｋ×Ｎにより求められる。

また、ＰＭＯＳトランジスタＱ１２ｂの物理的なサイズをＰＭＯＳトランジスタＱ１１ｂの物理的なサイズよりも大きくする場合において、ＰＭＯＳトランジスタＱ１１ｂのチャネル幅Ｗ１１ｂとチャネル長Ｌ１２ｂとの比をｂ１＝Ｌ１１ｂ／Ｗ１１ｂとし、ＰＭＯＳトランジスタＱ１２ｂのチャネル幅Ｗ１２ｂとチャネル長Ｌ１２ｂとの比をｂ２＝Ｌ１２ｂ／Ｗ１２ｂとすると、電流増幅回路１０ｂの電流増幅度Ｎは、Ｎ＝ｂ２／ｂ１となる。したがって、ＰＭＯＳトランジスタＱ１１ｂ及びＰＭＯＳトランジスタＱ１２ｂのチャネル幅及びチャネル長の比を適宜設定することにより電流増幅度Ｎを所望する値に設定することが可能である。

検出回路２０ｂのＮＰＮトランジスタＱ２１のエミッタＥは、接地端子（低電位端子）ＧＮＤに接続される。検出回路２０ｂのＮＰＮトランジスタＱ２１のベースＢは、電流増幅回路１０ｂの出力ノードＮ２に接続される。ＮＰＮトランジスタＱ２１のコレクタＣは、抵抗Ｒ１を介して電源端子（高電位端子）ＶＣＣに接続される。ＰＭＯＳトランジスタＱ２２のゲートＧは、ＮＰＮトランジスタＱ２１のコレクタＣと抵抗Ｒ１との共通接続点に接続される。ＰＭＯＳトランジスタＱ２２のソースＳは、電源端子（高電位端子）ＶＣＣに接続される。ＰＭＯＳトランジスタＱ２２のドレインＤは、温度検出回路１００ｂの出力端子Ｔ２に接続される。検出回路２０ｂは、電流Ｉ１に基づいて動作し、駆動電圧Ｅ２０を出力端子Ｔ１に出力する。

出力段３０ａのＰＭＯＳトランジスタＱ３０のゲートＧは、温度検出回路１００ｂの出力端子Ｔ２に接続される。ＰＭＯＳトランジスタＱ３０のソースＳには、入力電圧Ｖｉｎが印加される。ＰＭＯＳトランジスタＱ３０のドレインＤは、出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＱ３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。なお、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃと入力電圧Ｖｉｎとが異なる場合には、検出回路２０ｂと出力段３０ａとの間にレベルシフト回路が設けられる場合がある。例えば、入力電圧Ｖｉｎが電源端子（高電位端子）ＶＣＣの電位Ｖｃｃよりも高い場合には、出力段３０の動作を確実に停止させるためにレベルシフト回路が設けられる。

出力端子ＯＵＴには、負荷９０が接続される。負荷９０は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。

例えば、２５℃程度の常温時には、電流増幅回路１０ｂからリーク素子１ｂであるＮＭＯＳトランジスタＱ３にリーク電流Ｉｌｅａｋが流れない。そのため、電流増幅回路１０ｂで電流Ｉ１が生成されず、出力ノードＮ２に電流Ｉ１が流れない。また、ＮＭＯＳトランジスタＱ３のゲートＧが電源端子（高電位端子）ＶＣＣに接続されているため、ＮＭＯＳトランジスタＱ３のドレインＤ−ソースＳ間にチャネルが形成されている。その結果、出力ノードＮ２の電位が接地端子（低電位端子）ＧＮＤの電位となり、検出回路２０ｂのＮＰＮトランジスタＱ２１のベースＢ及びエミッタＥがほぼ同じ電位となる。ＮＰＮトランジスタＱ２１のベースＢ−エミッタＥ間電圧ＶｂｅがＮＰＮトランジスタＱ２１のベースＢ−エミッタＥ間順方向電圧Ｖｆを下回っているため、検出回路２０ｂであるＮＰＮトランジスタＱ２１はオフ状態となる。そのため、抵抗Ｒ１に電流が流れず、ＰＭＯＳトランジスタＱ２２のゲートＧの電位が電源端子（高電位端子）ＶＣＣの電位Ｖｃｃとなる。そのため、ＰＭＯＳトランジスタＱ２２は、オフ状態となる。その結果、検出回路２０ｂは、駆動電圧Ｅ２０を出力しないため、出力段３０ａのＰＭＯＳトランジスタＱ３０は、図示しない制御回路により正規状態で動作する。そのため、出力段３０ａのＰＭＯＳトランジスタＱ３０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに接続された負荷９０に供給する。このように、通常動作時には、ＭＯＳトランジスタ、バイポーラトランジスタ等の能動素子が電流を流さないため、温度検出回路１００ｂの消費電力はほぼ０になる。

一方、例えば、１２５℃〜１７５℃程度の高温時には、電流増幅回路１０ｂからリーク素子１ｂであるＮＭＯＳトランジスタＱ３にリーク電流Ｉｌｅａｋが流れる。そのため、電流増幅回路１０ｂでリーク電流Ｉｌｅａｋ以上の電流Ｉ１（＝Ｉｌｅａｋ×Ｎ）（Ｎ≧１）が生成され、出力ノードＮ２に電流Ｉ１が流れる。電流Ｉ１とＮＭＯＳトランジスタＱ４のオン抵抗Ｒｏｎにより、出力ノードＮ２の電位が上昇し、検出回路２０ｂのＮＰＮトランジスタＱ２１のベースＢの電位が上昇する。ＮＰＮトランジスタＱ２１のベースＢ−エミッタＥ間電圧がＮＰＮトランジスタＱ２１のベースＢ−エミッタＥ間順方向電圧Ｖｆを上回ると、ＮＰＮトランジスタＱ２１はオン状態となる。そのため、抵抗Ｒ１に電流が流れ、ＰＭＯＳトランジスタＱ２２のゲートＧの電位が低下する。そのため、ＰＭＯＳトランジスタＱ２２は、オン状態となる。その結果、検出回路２０ｂは、駆動電圧Ｅ２０を出力し、出力段３０ａのＰＭＯＳトランジスタＱ３０の動作を停止させる。そのため、出力段３０ａのＰＭＯＳトランジスタＱ３０から出力端子ＯＵＴに接続された負荷９０に出力電圧Ｖｏｕｔが供給されなくなり、負荷９０の劣化等、自己発熱によるＩＣの劣化等が防止される。

ここで、ＮＰＮトランジスタＱ２１のベースＢ−エミッタＥ間順方向電圧をＶｆ、電流増幅回路１０ｂの電流増幅度をＮ、リーク電流Ｉｌｅａｋの電流値をＩｌｅａｋ、ＮＭＯＳトランジスタＱ４のオン抵抗をＲｏｎとすると、ＮＰＮトランジスタＱ２１がオン状態になるための条件は、Ｖｆ＜Ｎ・Ｉｌｅａｋ・Ｒｏｎとなる。

本発明では、リーク素子１ａとしてＮＭＯＳトランジスタＱ３を用い、負荷素子２ａとしてＮＭＯＳトランジスタＱ４を用いている。ＮＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈのばらつきに依存して、ＮＭＯＳトランジスタＱ３によるリーク電流Ｉｌｅａｋ及びＮＭＯＳトランジスタＱ４のオン抵抗Ｒｏｎはばらつく。ＮＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈが低い場合には、ＮＭＯＳトランジスタＱ３によるリーク電流Ｉｌｅａｋは大きくなり、ＮＭＯＳトランジスタＱ４のオン抵抗Ｒｏｎは低くなる。一方、ＮＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈが高い場合には、ＮＭＯＳトランジスタＱ３によるリーク電流Ｉｌｅａｋは小さくなり、ＮＭＯＳトランジスタＱ４のオン抵抗Ｒｏｎは高くなる。そのため、ＮＭＯＳトランジスタＱ４のオン抵抗ＲｏｎにＮＭＯＳトランジスタＱ３によるリーク電流Ｉｌｅａｋを増幅した電流Ｉ１が流れることにより発生する電源端子（高電位端子）ＶＣＣ−ノードＮ２間の電圧（Ｉｌｅａｋ×Ｎ×Ｒｏｎ）のばらつきは抑えられる。そのため、所定の温度でのチップ毎のノードＮ２の電位Ｖｎ２のばらつきが抑えられる。これにより、リーク電流Ｉｌｅａｋがばらついても周囲温度毎のノードＮ２の電位Ｖｎ２の変動が抑えられるため、検出温度のばらつきを抑えることができる。

（第３の実施の形態）
図６は、本発明の第３の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第３の実施の形態に係るシリーズレギュレータ２００ｃについて図面を参照しながら説明する。

図６のシリーズレギュレータ２００ｃは、以下の点で図２のシリーズレギュレータ２００ａと異なる。図６のシリーズレギュレータ２００ｃは、図２の電流増幅回路１０ａの代わりに電流増幅回路１０ｃを含む。図２の電流増幅回路１０ａは、ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａの２つのＭＯＳトランジスタで構成されており、基本形のカレントミラー回路と称される。一方、図６の電流増幅回路１０ｃは、ＮＭＯＳトランジスタＱ１１ｃ、ＮＭＯＳトランジスタＱ１２ｃ、及びＮＭＯＳトランジスタＱ１３ｃの３つのＭＯＳトランジスタで構成されており、ウィルソン形のカレントミラー回路と称される。

電流増幅回路１０ｃのＮＭＯＳトランジスタＱ１１ｃのドレインＤ、及びＮＭＯＳトランジスタＱ１３ｃのゲートＧは、電流増幅回路１０ｃの入力ノードＮ１に接続される。ＮＭＯＳトランジスタＱ１３ｃのドレインＤは、電流増幅回路１０ｃの出力ノードＮ２に接続される。ＮＭＯＳトランジスタＱ１１ｃのゲートＧ、及びＮＭＯＳトランジスタＱ１２ｃのゲートＧ、ＮＭＯＳトランジスタＱ１２ｃのドレインＤ、及びＮＭＯＳトランジスタＱ１３ｃのソースＳは共通に接続される。ＮＭＯＳトランジスタＱ１１ｃのソースＳ、及びＮＭＯＳトランジスタＱ１２ｃのソースＳは、共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。

ＮＭＯＳトランジスタＱ１２ｃには、ＮＭＯＳトランジスタＱ１１ｃと物理的なサイズが同じ大きさのＮＭＯＳトランジスタが複数個用いられる。これにより、電流増幅回路１０ｃは、電流増幅度がＮ倍になるように構成される。このように、電流増幅回路１０ｃは、リーク電流Ｉｌｅａｋを電流増幅度Ｎ倍（Ｎ≧１）に増幅して、リーク電流Ｉｌｅａｋよりも大きな電流Ｉ１を出力ノードＮ２に流す。なお、ＮＭＯＳトランジスタＱ１２ｃの物理的なサイズは、ＮＭＯＳトランジスタＱ１１ｃの物理的なサイズ以上のＮＭＯＳトランジスタ１個で構成されてもよい。

こうしたＭＯＳトランジスタで構成されたウィルソン形のカレントミラー回路は、出力側のトランジスタを２段に段積みしている。これによって、出力ノードＮ２の出力インピーダンスが高くなる。すなわち、図６の電流増幅回路１０ｃは、図２の電流増幅回路１０ａよりもチャネル長変調効果の影響を抑制することができるため、電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動が抑えられる。

出力インピーダンスを高くするためには、ＮＭＯＳトランジスタＱ１１ｃ〜ＮＭＯＳトランジスタＱ１３ｃの３つのＮＭＯＳトランジスタを飽和領域で動作させる必要ある。そのため、図６の電流増幅回路１０ｃを使用する場合の入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２は、図２に示した電流増幅回路１０ａを使用する場合の入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２よりも高くする必要がある。ここで、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃ＝５Ｖ、エミッタＥ−ベースＢ間順方向電圧Ｖｆｂ＝０．７Ｖとすると、出力ノードＮ２の電位Ｖｎ２＝４．３Ｖとなる。この電位Ｖｎ２の高さは、ＮＭＯＳトランジスタＱ１１ｃ〜ＮＭＯＳトランジスタＱ１３ｃを飽和領域で動作させるには十分である。そのため、検出回路２０ａは、電流増幅回路１０ｃが飽和領域で動作するように回路構成されている。

ウィルソン形のカレントミラー回路は、チャネル長変調効果による電流ミラー比ｍ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑制できるという特徴がある。ウィルソン形のカレントミラー回路は、電流増幅回路１０ｃ自体でチャネル長変調効果を抑制する。そのため、図６の電流増幅回路１０ｃは、図２の電流増幅回路１０ａよりもチャネル長変調効果を抑制することができるため、電流増幅度Ｎの変動が抑えられる。これにより、温度検出の精度を向上させることが可能となる。

（第４の実施の形態）
図７は、本発明の第４の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第４の実施の形態に係るシリーズレギュレータ２００ｄについて図面を参照しながら説明する。

図７のシリーズレギュレータ２００ｄは、以下の点で図２のシリーズレギュレータ２００ａと異なる。図７のシリーズレギュレータ２００ｄは、図２の電流増幅回路１０ａの代わりに電流増幅回路１０ｄを含む。図２の電流増幅回路１０ａは、ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａの２つのＭＯＳトランジスタで構成されており、基本形のカレントミラー回路と称される。一方、図７の電流増幅回路１０ｄは、ＮＭＯＳトランジスタＱ１１ｄ、ＮＭＯＳトランジスタＱ１２ｄ、ＮＭＯＳトランジスタＱ１３ｄ、及びＮＭＯＳトランジスタＱ１４ｄの４つのＭＯＳトランジスタで構成されており、カスコード形のカレントミラー回路と称される。カスコード形のカレントミラー回路は、図２に示した基本形のカレントミラー回路を２つ段積みした回路構成である。なお、カスコード形のカレントミラー回路は、ＭＯＳトランジスタ又はバイポーラトランジスタで構成される。

電流増幅回路１０ｄのＮＭＯＳトランジスタＱ１４ｄのドレインＤ、ＮＭＯＳトランジスタＱ１４ｄのゲートＧ、及びＮＭＯＳトランジスタＱ１３ｄのゲートＧは、電流増幅回路１０ｄの入力ノードＮ１に接続される。ＮＭＯＳトランジスタＱ１３ｄのドレインＤは、電流増幅回路１０ｄの出力ノードＮ２に接続される。ＮＭＯＳトランジスタＱ１４ｄのソースＳ、ＮＭＯＳトランジスタＱ１１ｄのドレインＤ、ＮＭＯＳトランジスタＱ１１ｄのゲートＧ、及びＮＭＯＳトランジスタＱ１２ｄのゲートＧは共通に接続される。ＮＭＯＳトランジスタＱ１３ｄのソースＳは、ＮＭＯＳトランジスタＱ１２ｄのドレインＤに接続される。ＮＭＯＳトランジスタＱ１１ｄのソースＳ、及びＮＭＯＳトランジスタＱ１２ｄのソースＳは共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。

ＮＭＯＳトランジスタＱ１２ｄには、ＮＭＯＳトランジスタＱ１１ｄと物理的なサイズが同じ大きさのＮＭＯＳトランジスタが複数個用いられる。これにより、電流増幅回路１０ｄは、電流増幅度がＮ倍（Ｎ≧１）になるように構成される。このように、電流増幅回路１０ｄは、リーク電流Ｉｌｅａｋを電流増幅度Ｎ倍に増幅してリーク電流Ｉｌｅａｋ以上の電流Ｉ１を出力ノードＮ２に流す。なお、ＮＭＯＳトランジスタＱ１２ｄの物理的なサイズは、ＮＭＯＳトランジスタＱ１１ｄの物理的なサイズ以上のＮＭＯＳトランジスタ１個で構成されてもよい。

こうしたＭＯＳトランジスタで構成されたカスコード形のカレントミラー回路は、入力側及び出力側のトランジスタを２段に段積みしている。これによって、出力ノードＮ２の出力インピーダンスが高くなる。すなわち、図７の電流増幅回路１０ｄは、図２の電流増幅回路１０ａよりもチャネル長変調効果の影響を抑制することができるため、電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動が抑えられる。

出力インピーダンスを高くするためには、ＮＭＯＳトランジスタＱ１１ｄ〜ＮＭＯＳトランジスタＱ１４ｄの４つのＮＭＯＳトランジスタを飽和領域で動作させる必要ある。そのため、図７の電流増幅回路１０ｄを使用する場合の入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２は、図２に示した電流増幅回路１０ａを使用する場合の入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２よりも高くする必要がある。ここで、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃ＝５Ｖ、エミッタＥ−ベースＢ間順方向電圧Ｖｆｂ＝０．７Ｖとすると、出力ノードＮ２の電位Ｖｎ２＝４．３Ｖとなる。この電位Ｖｎ２高さは、ＮＭＯＳトランジスタＱ１１ｃ〜ＮＭＯＳトランジスタＱ１４ｃを飽和領域で動作させるには十分である。そのため、検出回路２０ａは、電流増幅回路１０ｄが飽和領域で動作するように回路構成されている。

カスコード形のカレントミラー回路は、チャネル長変調効果による電流ミラー比ｍ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑制できるという特徴がある。カスコード形のカレントミラー回路は、電流増幅回路１０ｄ自体でチャネル長変調効果を抑制する。そのため、図７の電流増幅回路１０ｄは、図２の電流増幅回路１０ａ及び図６の電流増幅回路１０ｃよりもチャネル長変調効果を抑制することができるため、電流増幅度Ｎの変動が抑えられる。これにより、温度検出の精度をさらに向上させることが可能となる。

図８は、図７の本発明の第４の実施の形態に係るシリーズレギュレータ２００ｄの電流増幅回路１０ｄ、及び図２の本発明の第１の実施の形態に係るシリーズレギュレータ２００ａの電流増幅回路１０ａの電流ミラー比（Ｉ１／Ｉｌｅａｋ）と出力ノードＮ２の電位Ｖｎ２との特性を示す模式的特性図である。ＮＭＯＳトランジスタＱ１１ｂ〜ＮＭＯＳトランジスタＱ１４ｂが直線領域（非飽和領域）Ｙ１で動作する場合、及び飽和領域Ｙ２で動作する場合の両方の特性を示している。カスコード形（１０ｄ）と記した特性は、図７のカスコード形のカレントミラー回路を用いた電流増幅回路１０ｄの特性を示している。基本形（１０ａ）と記した特性は、図２の基本形のカレントミラー回路を用いた電流増幅回路１０ａの特性を示す。

動作領域が直線領域Ｙ１であるか飽和領域Ｙ２であるかは、入力ノードＮ１の電位及び出力ノードＮ２の電位Ｖｎ２の高さに依存する。入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２がＶｎ２ａより低い場合には、４つのＮＭＯＳトランジスタは直線領域（非飽和領域）Ｙ１で動作する。一方、入力ノードＮ１の電位、及び出力ノードＮ２の電位Ｖｎ２がＶｎ２ａ以上である場合は、４つのＮＭＯＳトランジスタは飽和領域で動作する。なお、ノードＮ２の電位Ｖｎ２の高さの最大値は、電源端子（高電位端子）ＶＣＣの電位Ｖｃｃである。そのため、検出回路２０ａが動作する際のノードＮ２の電位Ｖｎ２は、電位Ｖｎ２ａ〜電位Ｖｃｃの間であることが好ましい。

基本形（１０ａ）の場合、比較的低い出力ノードＮ２の電位Ｖｎ２で所定の電流ミラー比ｍ１ｋになる。所定の電流ミラー比ｍ１ｋは、例えば、ｍ１ｋ＝１である。基本形（１０ａ）が有する電流ミラー比ｍ１は、図２に示したＮＭＯＳトランジスタＱ１２ａのチャネル長変調効果により変動する。電流ミラー比ｍ１の変動は、出力ノードＮ２の電位Ｖｎ２の変動につながり、後段の検出回路２０ａの回路動作点の変動につながる。このような基本形のカレントミラー回路は、比較的低い電源電圧での動作には向いているが、電流ミラー比ｍ１の変動の抑制には向いていない。

一方、カスコード形（１０ｄ）は、基本形のカレントミラー回路を電源端子（高電位端子）ＶＣＣと接地端子（低電位端子）ＧＮＤとの間に２段に積み重ねた回路構成であるため、カスコード形（１０ｄ）において、所定の電流ミラー比ｍ１ｋにするためには、出力ノードＮ２の電位Ｖｎ２を基本形（１０ａ）より高くする必要がある。

基本形（１０ａ）の場合には、出力ノードＮ２の電位Ｖｎ２が高くなるにつれ、ＭＯＳトランジスタのチャネル長変調効果により電流増幅度Ｎも大きくなる。一方、カスコード形（１０ｄ）の場合には、出力ノードＮ２の電位Ｖｎ２が所定の電位Ｖｎ２ａよりも高くなっても電流ミラー比ｍ１は、所定の電流ミラー比ｍ１ｋを維持する。その結果、電流増幅度Ｎの電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑えることができる。これにより、温度検出の精度をさらに向上させることが可能となる。

（第５の実施の形態）
図９は、本発明の第５の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第５の実施の形態に係るシリーズレギュレータ２００ｅについて図面を参照しながら説明する。

また、図９のシリーズレギュレータ２００ｅは、以下の点で図２のシリーズレギュレータ２００ａと異なる。図９のシリーズレギュレータ２００ｅは、図２の電流増幅回路１０ａの代わりに電流増幅回路１０ｅを含む。図２の電流増幅回路１０ａは、ＮＭＯＳトランジスタＱ１１ａ及びＮＭＯＳトランジスタＱ１２ａの２つのＭＯＳトランジスタで構成されており、基本形のカレントミラー回路と称される。一方、図９の電流増幅回路１０ｅはＮＰＮトランジスタＱ１１ｅ、ＮＰＮトランジスタＱ１２ｅ、及びＮＰＮトランジスタＱ１３ｅの３つのバイポーラトランジスタで構成されており、ウィルソン形のカレントミラー回路と称される。これまで述べた図２の電流増幅回路１０ａ〜図７の電流増幅回路１０ｄは、ＭＯＳトランジスタで構成されているが、図９の電流増幅回路１０ｅは、すべてバイポーラトランジスタで構成される。

電流増幅回路１０ｅのＮＰＮトランジスタＱ１１ｅのコレクタＣ、及びＮＰＮトランジスタＱ１３ｅのベースＢは、電流増幅回路１０ｅの入力ノードＮ１に接続される。ＮＰＮトランジスタＱ１３ｅのコレクタＣは、電流増幅回路１０ｅの出力ノードＮ２に接続される。ＮＰＮトランジスタＱ１１ｅのベースＢ、ＮＰＮトランジスタＱ１２ｅのベースＢ、ＮＰＮトランジスタＱ１２ｅのコレクタＣ、及びＮＰＮトランジスタＱ１３ｅのエミッタＥは、共通に接続される。また、ＮＰＮトランジスタＱ１１ｅのエミッタＥ、及びＮＰＮトランジスタＱ１２ｅのエミッタＥは、共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。

ＮＰＮトランジスタＱ１２ｅには、ＮＰＮトランジスタＱ１１ｅと同じＮＰＮトランジスタが複数個用いられる。これにより、電流増幅回路１０ｅは、電流増幅度がＮ倍になるように構成される。このように、電流増幅回路１０ｅは、リーク電流Ｉｌｅａｋを電流増幅度Ｎ倍に増幅して、リーク電流Ｉｌｅａｋよりも大きな電流Ｉ１を出力ノードＮ２に流す。なお、ＮＰＮトランジスタＱ１２ｅのエミッタの面積をＮＰＮトランジスタＱ１１ｅのエミッタの面積よりも大きくすることにより、ＮＰＮトランジスタＱ１２ｅが１個でも所望の電流増幅度Ｎを得ることが可能である。

こうしたバイポーラトランジスタで構成されたウィルソン形のカレントミラー回路は、出力側のトランジスタを２段に段積みしている。これによって、出力ノードＮ２の出力インピーダンスが高くなる。すなわち、図９の電流増幅回路１０ｅは、アーリー効果の影響を抑制することができるため、電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑えることができる。

アーリー効果の影響について説明する。バイポーラトランジスタにおいて、コレクタＣ−エミッタＥ間電圧Ｖｃｅが高くなるほどベースＢ−コレクタＣ間の空乏層が大きくなり、ベースＢ側に空乏層が広がる。そのため、注入キャリアのベースＢを拡散する領域が短くなり、電流増幅率が増加し、コレクタ電流Ｉｃが増加する。この事象をアーリー効果という。アーリー効果は、電流増幅回路１０ｅの出力インピーダンスの影響を受ける。すなわち、アーリー効果は、出力ノードＮ２からみたＮＰＮトランジスタＱ１３ｅのコレクタ抵抗の高さの影響を受ける。出力インピーダンスが高ければ高いほどアーリー効果の影響は小さくなる。出力インピーダンスが無限大∞に近いほど、アーリー効果の影響を無視することができる。

図９に示した電流増幅回路１０ｅに用いられているウィルソン形のカレントミラー回路の出力インピーダンスＺは、基本形のカレントミラー回路の出力インピーダンスＺｏのｈＦＥ／２倍になる。すなわち、ウィルソン形のカレントミラー回路の出力インピーダンスＺは、Ｚ＝（ｈＦＥ／２）Ｚｏとして表すことができる。

カレントミラー回路を構成するＮＰＮトランジスタＱ１１ｅ〜ＮＰＮトランジスタＱ１３ｅの各電流増幅率ｈＦＥを、例えば、低く見積もり、ｈＦＥ＝５０とすると、ウィルソン形のカレントミラー回路の出力インピーダンスは、基本形のカレントミラー回路の出力インピーダンスの２５倍となる。また、カレントミラー回路を構成する各ＮＰＮトランジスタの電流増幅率ｈＦＥをｈＦＥ＝１００とすると、ウィルソン形のカレントミラー回路の出力インピーダンスは、基本形のカレントミラー回路の出力インピーダンスの５０倍となる。

このように、ウィルソン形のカレントミラー回路では、アーリー効果の影響をより抑止する効果が得られる。このように、電流増幅回路１０ｅは、電流増幅回路１０ｅ自体でアーリー効果の影響を抑制する。なお、電流増幅回路１０ｅにおける電流ミラー比Ｉ１／ＩｌｅａｋのノードＮ２の電位Ｖｎ２の依存性を抑制するにはＮＰＮトランジスタＱ１１ｅ、ＮＰＮトランジスタＱ１２ｅ、及びＮＰＮトランジスタＱ１３ｅを飽和領域ではない活性領域で動作させるとよい。

また、図９において、ノードＮ２に流れる電流の電流値をＩ１、リーク電流の電流値をＩｌｅａｋ、ＮＰＮトランジスタＱ１１ｅ〜ＮＰＮトランジスタＱ１３ｅの電流増幅率をｈＦＥ、電流増幅率ｈＦＥがすべて等しいとし、アーリー効果の影響を無視すると、電流ミラー比ｍＡは、ｍＡ＝Ｉ１／Ｉｌｅａｋ＝｛１＋（２／（ｈＦＥ））／{（１＋（２／ｈＦＥ）（１＋１／ｈＦＥ））}として表すことができる。例えば、電流増幅率ｈＦＥを低く見積もり、ｈＦＥ＝５０とすると、電流ミラー比ｍＡは、ｍＡ＝０．９９９２１６３となり、電流ミラー比の精度が９９．９２％となる。したがって、電流ミラー比の誤差は０．０８％となる。

なお、基本形の電流増幅回路、すなわち、ＮＰＮトランジスタＱ１３ｅを設けない場合の電流ミラー比ｍＢは、ｍＢ＝１／（１＋（２／ｈＦＥ））で表すことができる。例えば、電流増幅率ｈＦＥ＝５０のときの電流ミラー比ｍＢは、ｍＢ＝０．９６１５３８４となり、電流ミラー比の精度が９６．１５％となる。したがって、電流ミラー比の誤差は、３．８５％となる。

このように、ＮＰＮトランジスタＱ１３ｅを設けた場合の電流ミラー比ｍＢの精度は、ＮＰＮトランジスタＱ１３ｅを設けない場合より向上する。すなわち、ウィルソン形のカレントミラー回路の電流ミラー比の誤差は、基本形の電流ミラー回路の電流ミラー比の誤差のほぼ１／ｈＦＥまで低減される。なお、電流ミラー比の精度の差は、電流増幅率ｈＦＥが低くなるほど顕著に表れる。

以上のように、電流増幅回路１０ｅでは、アーリー効果の影響を抑制することができるため、電流ミラー比の誤差を小さく抑えることができる。その結果、電流増幅度Ｎの電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑えることができる。これにより、温度検出の精度をさらに向上させることが可能となる。

（第６の実施の形態）
図１０は、本発明の第６の実施の形態に係るシリーズレギュレータの回路図である。以下、本発明の第６の実施の形態に係るシリーズレギュレータ２００ｆについて図面を参照しながら説明する。

図１０のシリーズレギュレータ２００ｆは、以下の点で図９のシリーズレギュレータ２００ｅと異なる。図１０のシリーズレギュレータ２００ｆは、図９の電流増幅回路１０ｅの代わりに電流増幅回路１０ｆを含む。図９の電流増幅回路１０ｅは、ＮＰＮトランジスタＱ１１ｅ及びＮＰＮトランジスタＱ１２ｅ及びＮＰＮトランジスタＱ１３ｅの３つのバイポーラトランジスタで構成されており、ウィルソン形のカレントミラー回路と称される。一方、図１０の電流増幅回路１０ｆは、ＮＰＮトランジスタＱ１１ｆ、ＮＰＮトランジスタＱ１２ｆ、及びＮＰＮトランジスタＱ１３ｆの３つのバイポーラトランジスタで構成されており、ベース電流補償形のカレントミラー回路（３トランジスタ形のカレントミラー回路）と称される。図９の電流増幅回路１０ｅのバイポーラトランジスタの個数と図１０の電流増幅回路１０ｆのバイポーラトランジスタの個数は同じであるが、回路接続は異なる。

電流増幅回路１０ｆのＮＰＮトランジスタＱ１１ｆのコレクタＣ、及びＮＰＮトランジスタＱ１３ｆのベースＢは、電流増幅回路１０ｆの入力ノードＮ１に接続される。ＮＰＮトランジスタＱ１３ｆのコレクタＣは、電源端子（高電位端子）ＶＣＣに接続される。ＮＰＮトランジスタＱ１２ｆのコレクタＣは、電流増幅回路１０ｆの出力ノードＮ２に接続される。ＮＰＮトランジスタＱ１１ｆのベースＢ、ＮＰＮトランジスタＱ１２ｆのベースＢ、及びＮＰＮトランジスタＱ１３ｆのエミッタＥは、共通に接続される。また、ＮＰＮトランジスタＱ１１ｆのエミッタＥ、及びＮＰＮトランジスタＱ１２ｆのエミッタＥは、共通に接続され、接地端子（低電位端子）ＧＮＤに接続される。

こうしたバイポーラトランジスタで構成されたベース電流補償形のカレントミラー回路（３トランジスタ形のカレントミラー回路）は、アーリー効果の影響を抑制することができるため、電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑えることができる。

また、電流増幅回路１０ｆは、電流増幅回路１０ｆ自体でアーリー効果の影響を抑制する。なお、電流増幅回路１０ｆにおける電流ミラー比Ｉ１／ＩｌｅａｋのノードＮ２の電位Ｖｎ２の依存性を抑制するにはＮＰＮトランジスタＱ１１ｆ、ＮＰＮトランジスタＱ１２ｆ、及びＮＰＮトランジスタＱ１３ｆを飽和領域ではない活性領域で動作させるとよい。

図１０において、ノードＮ２に流れる電流の電流値をＩ１、リーク電流Ｉｌｅａｋの電流値をＩｌｅａｋ、ＮＰＮトランジスタＱ１１ｆ〜ＮＰＮトランジスタＱ１３ｆの電流増幅率をｈＦＥ、電流増幅率ｈＦＥがすべて等しいとし、アーリー効果の影響を無視すると、電流ミラー比ｍ１は、ｍ１＝Ｉ１／Ｉｌｅａｋ＝１／｛１＋２／（ｈＦＥ（１＋ｈＦＥ））｝として表すことができる。例えば、電流増幅率ｈＦＥを低く見積もり、ｈＦＥ＝５０とすると、電流ミラー比ｍ１は、ｍ１＝０．９９９２１６３となり、電流ミラー比の精度が９９．９２％となる。したがって、電流ミラー比ｍ１は、図９のウィルソン形のカレントミラー回路を採用した場合と同様に極めて高精度な電流ミラー比が実現できる。したがって、図１０に示した電流増幅回路１０ｆは、図９の電流増幅回路１０ｅと同様に、電流増幅率ｈＦＥのばらつきに対する電流ミラー比の変動を抑制する効果が奏される。

以上のように、電流増幅回路１０ｆでは、アーリー効果の影響を抑制することができるため、電流ミラー比の誤差を小さく抑えることができる。その結果、電流増幅度Ｎの電流増幅度Ｎ（＝Ｉ１／Ｉｌｅａｋ）の変動を抑えることができる。これにより、温度検出の精度をさらに向上させることが可能となる。

（第７の実施の形態）
図１１は、本発明の第７の実施の形態に係るシャントレギュレータの回路図である。以下、本発明の第７の実施の形態に係るシャントレギュレータ２００ｇについて図面を参照しながら説明する。

図１１のシャントレギュレータ２００ｇは、以下の点で図２のシリーズレギュレータ２００ａと異なる。図１１のシャントレギュレータ２００ｇは、図２の出力段３０ａの代わりに出力段３０ｂを含む。図２の出力段３０ａはＰＭＯＳトランジスタＱ３０で構成されているが、図１１の出力段３０ｂはＰＭＯＳトランジスタＱ３１、及びシャント抵抗Ｒｓｈで構成されている。なお、図１１のシャントレギュレータ２００ｇでは、図２のシリーズレギュレータ２００ａで用いられている温度検出回路１００ａが用いられている。

温度検出回路１００ａの出力端子Ｔ１は、出力段３０ｂのＰＭＯＳトランジスタＱ３１のゲートＧに接続される。ＰＭＯＳトランジスタＱ３１のドレインＤは、接地端子（低電位端子）ＧＮＤに接続される。ＰＭＯＳトランジスタＱ３１のソースＳには、シャント抵抗Ｒｓｈを介して入力電圧Ｖｉｎが印加される。また、ＰＭＯＳトランジスタＱ３１のソースＳは、出力端子ＯＵＴにも接続される。出力端子ＯＵＴには負荷９０が接続される。

このように、温度検出回路１００ａは、シャントレギュレータ２００ｇにも適用することができる。なお、シャントレギュレータ２００ｇの温度検出回路１００ａの代わりに、図５、図６、図７、図９、図１０にそれぞれ示す温度検出回路１００ｂ〜温度検出回路１００ｆが用いられてもよい。

（第８の実施の形態）
図１２は、本発明の第８の実施の形態に係る降圧型同期整流方式ＤＣ／ＤＣコンバータの回路図である。以下、本発明の第８の実施の形態に係る降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈについて図面を参照しながら説明する。

図１２の降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈは、以下の点で図２のシリーズレギュレータ２００ａと異なる。図１２の降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈは、図２の出力段３０ａの代わりに出力段３０ｃを含む。図２の出力段３０ａはＰＭＯＳトランジスタＱ３０で構成されているが、図１２の出力段３０ｃはＰＭＯＳトランジスタであるスイッチングトランジスタＱ３２、ＮＭＯＳトランジスタである同期整流トランジスタＱ３３、インダクタＬ、及びキャパシタＣ１で構成されている。なお、図１２の降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈでは、図２のシリーズレギュレータ２００ａで用いられている温度検出回路１００ａが用いられている。

温度検出回路１００ａの出力端子Ｔ１は、出力段３０ｃのスイッチングトランジスタＱ３２のゲートＧに接続される。スイッチングトランジスタＱ３２のソースＳには、入力電圧Ｖｉｎが印加される。スイッチングトランジスタＱ３２のドレインＤは、ノードＮ３に接続される。同期整流トランジスタＱ３３のドレインＤは、ノードＮ３に接続される。同期整流トランジスタＱ３３のゲートＧは、例えば、図示しない制御回路に接続される。同期整流トランジスタＱ３３のソースＳは、接地端子（低電位端子）ＧＮＤに接続される。すなわち、出力段３０ｃのスイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３は、入力端子（高電位端子）と接地端子（低電位端子）ＧＮＤとの間に直列に接続される。また、ノードＮ３とノードＮ４との間にインダクタＬが接続される。ノードＮ４と接地端子（低電位端子）ＧＮＤとの間にキャパシタＣ１が接続される。インダクタＬ及びキャパシタＣ１により平滑回路が構成される。ノードＮ２は、出力端子ＯＵＴに接続される。出力端子ＯＵＴには負荷９０が接続される。

スイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３は、図示しない制御回路により相補的に駆動され、入力電圧Ｖｉｎからスイッチング電圧ＶｓｗをノードＮ３に生成する。ノードＮ３のスイッチング電圧Ｖｓｗは、インダクタＬ及びキャパシタＣ１から構成される平滑回路により平滑され、出力電圧Ｖｏｕｔとして出力端子ＯＵＴに出力される。出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。

なお、相補的とは、スイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。

なお、スイッチングトランジスタＱ３２はＰＭＯＳトランジスタで構成され、同期整流トランジスタＱ３３はＮＭＯＳトランジスタで構成されているが、スイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３を共にＮＭＯＳトランジスタとしてもよい。この場合には、図示しないダイオード及び図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によってスイッチングトランジスタＱ３２が確実にオンする。さらに、スイッチングトランジスタＱ３２及び同期整流トランジスタＱ３３には、バイポーラトランジスタが用いられてもよい。

このように、温度検出回路１００ａは、降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈにも適用することができる。なお、降圧型同期整流方式ＤＣ／ＤＣコンバータ２００ｈの温度検出回路１００ａの代わりに、図５、図６、図７、図９、図１０にそれぞれ示す温度検出回路１００ｂ〜温度検出回路１００ｆが用いられてもよい。

なお、本発明の実施の形態に係る温度検出回路１００ａ〜温度検出回路１００ｆは、リニアレギュレータ、スイッチングレギュレータのどちらにも適用することができる。また、降圧型、昇圧型及び昇降圧型にも適用することができる。さらに、ロードスイッチＩＣ、モータドライバＩＣ等にも適用することができる。

本発明に係る温度検出回路１００の特徴を総括すると次のとおりである。第１に、温度検出回路１００のリーク素子１は、常温では実質的に電流が流れないが所定の高温になるとリーク電流Ｉｌｅａｋが流れるＭＯＳトランジスタが用いられる。第２に、電流増幅回路１０は、ＭＯＳトランジスタ又はバイポーラトランジスタで構成されたカレントミラー回路が用いられる。バイポーラトランジスタで構成されるカレントミラー回路においては活性領域で動作させ、ＭＯＳトランジスタで構成されるカレントミラー回路においては飽和領域で動作させる。カレントミラー回路は、ＭＯＳトランジスタ又はバイポーラトランジスタが用いられる。また、２つのトランジスタで構成される基本形、３つのトランジスタで構成されるウィルソン形及びベース電流補償形（３トランジスタ形）、及び４つのトランジスタで構成されるカスコード形が用いられる。第３に、リーク素子１及び負荷素子２に同じ導電型のＭＯＳトランジスタが用いられる。これにより、製造上、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきが生じても、ＰＭＯＳトランジスタＱ１によるリーク電流Ｉｌｅａｋを増幅した電流Ｉ１がＰＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎに流れることにより発生する電源端子（高電位端子）ＶＣＣ−ノードＮ２間の電圧（Ｉｌｅａｋ×Ｎ×Ｒｏｎ）のばらつきは抑えられる。これにより、リーク電流Ｉｌｅａｋがばらついても周囲温度毎のノードＮ２の電位Ｖｎ２の電位すなわち検出回路の入力側の電位の変動を抑制することができるため、検出温度のばらつきを抑えることができる。

（請求項の構成要素と実施の形態との対応関係）
実施の形態では、接地端子（低電位端子）ＧＮＤは、第１の端子に相当する。電源端子（高電位端子）ＶＣＣは、第２の端子に相当する。ＰＭＯＳトランジスタＱ１１ａ、ＮＭＯＳトランジスタＱ１１ｂ、ＰＭＯＳトランジスタＱ１１ｃ〜ＰＭＯＳトランジスタＱ１１ｆは、第１のトランジスタに相当する。ＰＭＯＳトランジスタＱ１２ａ、ＮＭＯＳトランジスタＱ１２ｂ、ＰＭＯＳトランジスタＱ１２ｃ〜ＰＭＯＳトランジスタＱ１２ｆは、第２のトランジスタに相当する。ＰＭＯＳトランジスタＱ１３ｃ〜ＰＭＯＳトランジスタＱ１３ｆは、第３のトランジスタに相当する。ＰＭＯＳトランジスタＱ１４ｄは、第４のトランジスタに相当する。

本発明は、デジタル家電、ポータブル機器、スマートフォン、デジタルカメラ、事務機器等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。

１，１ａ，１ｂ リーク素子
２，２ａ，２ｂ 負荷素子
１０，１０ａ〜１０ｆ 電流増幅回路
２０，２０ａ，２０ｂ 検出回路
３０，３０ａ〜３０ｃ 出力段
９０ 負荷
１００，１００ａ〜１００ｆ 温度検出回路
２００ 回路装置
２００ａ〜２００ｆ シリーズレギュレータ
２００ｇ シャントレギュレータ
２００ｈ 降圧型同期整流方式ＤＣ／ＤＣコンバータ
Ｂ ベース
Ｃ コレクタ
Ｃ１ キャパシタ
Ｄ ドレイン
Ｅ エミッタ
Ｅ２０ 駆動電圧
Ｇ ゲート
ＧＮＤ 接地端子（低電位端子）
Ｉ１ 電流
Ｉｌｅａｋ リーク電流
Ｌ インダクタ
Ｎ１ 入力ノード
Ｎ２ 出力ノード
Ｎ３，Ｎ４ ノード
ＯＵＴ，Ｔ１，Ｔ２ 出力端子
Ｑ１，Ｑ２，Ｑ１１ｂ，Ｑ１２ｂ，Ｑ２２，Ｑ３０〜Ｑ３２ ＰＭＯＳトランジスタ
Ｑ３，Ｑ４，Ｑ１１ａ，Ｑ１２ａ，Ｑ１１ｃ〜Ｑ１３ｃ，Ｑ１１ｄ〜Ｑ１４ｄ，Ｑ３３ ＮＭＯＳトランジスタ
Ｑ２０ ＰＮＰトランジスタ
Ｑ１１ｅ〜Ｑ１３ｅ，Ｑ１１ｆ〜Ｑ１３ｆ，Ｑ２１ ＮＰＮトランジスタ
Ｒ１ 抵抗
Ｒｓｈ シャント抵抗
Ｓ ソース
Ｖｃｃ，Ｖｎ２ 電位
ＶＣＣ 電源端子（高電位端子）
Ｖｆ ベース−エミッタ間順方向電圧（エミッタ−ベース間順方向電圧）
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｔｈ，Ｖｔｍｉｎ，Ｖｔｔｙｐ，Ｖｔｍａｘ しきい値電圧

Claims (21)

1. ＭＯＳトランジスタからなり、温度に応じたリーク電流が流れるリーク素子と、
   前記リーク素子に流れるリーク電流を増幅する電流増幅回路と、
   前記リーク素子と同じ導電型のＭＯＳトランジスタからなり、前記電流増幅回路により増幅された電流が流れることにより電圧降下を生じる負荷素子と、
   前記負荷素子に生じた電圧降下が一定値以上になると出力端子に所定電位を有する駆動信号を出力する検出回路とを備える、温度検出回路。
2. 前記検出回路は、前記負荷素子により生じる電圧降下が前記一定値以上になるとオン状態になることにより前記駆動信号を前記出力端子に出力する、請求項１に記載の温度検出回路。
3. 前記電流増幅回路は、入力ノード及び出力ノードを有し、所定の電位の第１の端子に接続され、
   前記リーク素子は、ＰＭＯＳトランジスタからなり、前記第１の端子の電位よりしきい値電圧以上高い電位の第２の端子と前記入力ノードとの間に接続され、
   前記負荷素子は、ＰＭＯＳトランジスタからなり、前記第２の端子と前記出力ノードとの間に接続された、請求項１又は２に記載の温度検出回路。
4. 前記リーク素子のＰＭＯＳトランジスタは、ゲート及びソースが前記第２の端子に接続され、ドレインが前記入力ノードに接続され、
   前記負荷素子のＰＭＯＳトランジスタは、ソースが前記第２の端子に接続され、ゲートが前記第１の端子に接続され、ドレインが前記出力ノードに接続される、請求項３に記載の温度検出回路。
5. 前記検出回路は、前記出力ノードに接続されるベースと、前記第２の端子に接続されるエミッタと、前記出力端子に接続されるコレクタとを有するＰＮＰトランジスタを含む、請求項３又は４に記載の温度検出回路。
6. 前記電流増幅回路は、入力ノード及び出力ノードを有し、所定の電位の第２の端子に接続され、
   前記リーク素子は、ＮＭＯＳトランジスタからなり、前記第２の端子の電位よりしきい値電圧以上低い電位の第１の端子と前記入力ノードとの間に接続され、
   前記負荷素子は、ＮＭＯＳトランジスタからなり、前記第１の端子と前記出力ノードとの間に接続される、請求項１又は２に記載の温度検出回路。
7. 前記リーク素子のＮＭＯＳトランジスタは、ゲート及びソースが前記第１の端子に接続され、ドレインが前記入力ノードに接続され、
   前記負荷素子のＮＭＯＳトランジスタは、ソースが前記第１の端子に接続され、ゲートが前記第２の端子に接続され、ドレインが前記出力ノードに接続される、請求項６に記載の温度検出回路。
8. 前記検出回路は、
   前記出力ノードに接続されるベースと、抵抗を介して前記第２の端子に接続されるコレクタと、前記第１の端子に接続されるエミッタとを有するＮＰＮトランジスタと、
   前記ＮＰＮトランジスタのコレクタに接続されるゲートと、前記第２の端子に接続されるソースと、前記出力端子に接続されるドレインとを有するＰＭＯＳトランジスタとを含む、請求項１、２、６又は７のいずれか一項に記載の温度検出回路。
9. 前記電流増幅回路がカレントミラー回路である、請求項１〜８のいずれか一項に記載の温度検出回路。
10. 前記電流増幅回路は、
    前記リーク電流を受ける第１のトランジスタと、
    前記リーク電流を増幅する１つ又は２つ以上の第２のトランジスタとを含み、
    前記第１のトランジスタ及び前記第２のトランジスタによりカレントミラー回路が構成される、請求項９に記載の温度検出回路。
11. 前記電流増幅回路がウィルソン形のカレントミラー回路である、請求項１〜８のいずれか一項に記載の温度検出回路。
12. 前記電流増幅回路は、
    前記リーク電流を受ける第１のトランジスタと、
    前記リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、
    前記第２のトランジスタと前記出力ノードとの間に接続される第３のトランジスタとを含み、
    前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタによりウィルソン形のカレントミラー回路が構成される、請求項１１に記載の温度検出回路。
13. 前記電流増幅回路がベース電流補償形のカレントミラー回路である、請求項１〜８のいずれか一項に記載の温度検出回路。
14. 前記電流増幅回路は、
    前記リーク電流を受ける第１のトランジスタと、
    前記リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、
    前記第２のトランジスタのゲートと前記第２の端子との間に接続される第３のトランジスタとを含み、
    前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタによりベース電流補償形のカレントミラー回路が構成される、請求項１３に記載の温度検出回路。
15. 前記電流増幅回路がカスコード形のカレントミラー回路である、請求項１〜８のいずれか一項に記載の温度検出回路。
16. 前記電流増幅回路は、
    前記リーク電流を受ける第１のトランジスタと、
    前記リーク電流を増幅する１つ又は２つ以上の第２のトランジスタと、
    前記第２のトランジスタと前記出力ノードとの間に接続される第３のトランジスタとを含み、
    前記第１のトランジスタと前記入力ノードとの間に接続される第４のトランジスタと、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタによりカスコード形のカレントミラー回路が構成される、請求項１５に記載の温度検出回路。
17. 前記リーク素子及び前記負荷素子が同一チップ内に形成される、請求項１〜１６のいずれか一項に記載の温度検出回路。
18. 請求項１〜１７のいずれか一項に記載の温度検出回路を含み、前記駆動信号に応答して動作を停止する、回路装置。
19. 請求項１〜１７のいずれか一項に記載の温度検出回路を含み、前記駆動信号に応答して動作を停止する、シリーズレギュレータ。
20. 請求項１〜１７のいずれか一項に記載の温度検出回路を含み、前記駆動信号に応答して動作を停止する、シャントレギュレータ。
21. 請求項１〜１７のいずれか一項に記載の温度検出回路を含み、前記駆動信号に応答して動作を停止する、降圧型同期整流方式ＤＣ／ＤＣコンバータ。

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