DE69304276T2

DE69304276T2 - Testen und Ausprobieren der Schaltungen auf einer Wafer vor dem Teilvorgang

Info

Publication number: DE69304276T2
Application number: DE69304276T
Authority: DE
Inventors: Carlos Dangelo; James Koford; Michael D Rostoker
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1992-07-02
Filing date: 1993-07-01
Publication date: 1997-03-20
Anticipated expiration: 2013-07-02
Also published as: US5442282A; ES2093325T3; JPH0677298A; DE69304276D1; US5838163A; US5539325A; EP0579993A1; EP0579993B1

Description

TECHNISCHES GEBIET DER ERFINDUNG

Diese Erfindung betrifft ein Verfahren zum Anlegen eines Testsignals von einer externen Quelle an einzelne, nicht abgetrennte Chips auf einem Halbleiterwafer.

DER ERFINDUNG ZUGRUNDELIEGENDER ALLGEMEINER STAND DER TECHNIK

Moderne, integrierte Schaltungen werden im allgemeinen durch Erzeugen mehrerer identischer, integrierter Schaltungschips (normalerweise quadratische oder rechteckige Flächen) auf einer Fläche eines einzelnen (normalerweise runden) Halbleiterwafers hergestellt, der dann geritzt und geteilt wird, um die Chips (Einzelschaltungen) voneinander zu trennen (abtrennen, vereinzeln) Ein orthogonales Gitter aus "Ritzlinien-" (Kerben-)Flächen erstreckt sich zwischen angrenzenden Chips und enthält manchmal Teststrukturen zum Bewerten des Herstellungsprozesses. Wenn die Chips vom Wafer getrennt werden, werden die Ritzlinienflächen und alles, was darin enthalten ist, zerstört. Die vereinzelten (abgetrennten) Chips werden dann einzeln gekapselt und können nach dem Einkapseln getestet werden.
Unter normalen Umständen schreibt der Druck zur Maximierung der nützlichen oder produktiven Fläche eines Wafers vor, daß die Ritzlinienfläche so klein wie möglich gehalten wird. Chips sind auf einem Wafer in einem Muster angeordnet, das so dicht wie möglich gepackt ist. Die Ritzlinien sind gerade breit genug, um sicherzustellen, daß die Chips ohne Schaden an der Fläche der Chips getrennt werden können.
Während die Chips noch auf dem Wafer zusammen (nicht abgetrennt) sind, werden die Schaltungen und aktiven Elemente auf den Chips durch Ionenabscheidung, Elektronenstrahllithographie, Plasmaätzen, mechanisches Polieren, Sputtern und viele andere Methoden erzeugt, die den in der Technik der Halbleiterherstellung Ausgebildeten gut bekannt sind. Diese Prozesse sind hoch entwickelt und in der Lage extrem komplizierte Schaltungen auf den Chips zu relativ geringen Kosten herzustellen.
Die Komplexität der integrierten Schaltungen ist teilweise begrenzt durch die Reinheit der verfügbaren Halbleiterwafer. Diese Wafer enthalten winzige Defekte, die zufallsmäßig im ganzen Wafer verteilt sein können, insbesondere auf der Oberfläche, auf der integrierte Schaltungselemente hergestellt werden. Je größer die integrierte Schaltung (z. B. je größer seine "Chipfläche", umso größer die Wahrscheinlichkeit, daß er durch einen solchen Defekt beeinflußt wird. Integrierte Schaltungen, die sich mit einem Defekt auf dem Halbleiterwafer überschneiden, erweisen sich im allgemeinen als nicht funktionsfähig und sind daher nutzlos. Verbesserungen beim Herstellungsprozeß für Wafer liefern reinere Wafer mit kleineren Defektgrößen und -dichten.
Durch das Reduzieren der Größe der einzelnen Schaltungselemente, z. B. Transistoren, ist es möglich geworden, mehr Schaltungsaufbauten auf der gleichen Fläche (z. B. Herstellfläche für Chips) unterzubringen, welche vorher durch größere Schaltungselemente geringerer Komplexität besetzt worden wäre. Die gleichen Größenreduzierungen, die eine größere Schaltungskomplexität ermöglichen, machen jedoch die resultierenden, kleineren Schaltungen auch empfindlicher gegenüber winzigeren Defekten im Halbleiterwafer.
Von den Herstellern integrierter Schaltungen werden, beruhend auf einer Anzahl von Faktoren, Kompromisse zwischen der Schaltungskomplexität (z. B. Anzahl der Transistoren und Schaltungsfläche) und der erwarteten Ausbeute (z. B. der Zahl der "gutent" Schaltungen pro Wafer) gemacht. Je größer die Ausbeute, desto weniger kostet es den Hersteller, eine Schaltung herzustellen, was einen niedrigeren Marktpreis ermöglicht.
Unter den Problemen, denen Hersteller integrierter Schaltungen gegenüberstehen, befinden sich verkapselte (Einzelschaltungen) Chips, die beim Abschlußtest versagen und, noch schlimmer, Chips, die den Abschlußtest bestehen, die aber, aufgrund des Unvermögens sie vollständig zu testen, unentdeckte Defekte aufweisen. Das Unvermögen, eine integrierte Schaltung vollständig zu testen, ergibt sich aus der Tatsache, daß die Schaltungsdichte und Komplexität drastisch zugenommen hat, während die Anzahl der Eingangs-/Ausgangs- (I/O-) Kontaktstellen, die auf geeignete Weise an einem Chip angeordnet werden können, nicht in entsprechendem Maße zugenommen hat. Im allgemeinen sind Kontaktstellen viel größer als einzelne Schaltungselemente. Dies erzeugt ernste Testprobleme, da eine ständig anwachsende Menge an Testinformationen unter Verwendung einer relativ beschränkten Anzahl an I/O- Kontaktstellen (Testpunkte) gewonnen werden muß.
Das "Voraltern" ist ein Prozeß, durch den ein Chip (Einzelschaltung) entweder einfach eingeschaltet ("statisches" Voraltern) wird, oder eingeschaltet wird und Signale in einem gewissen Umfang die Funktionsfähigkeit der Einzelschaltung testen lassen ("dynamisches" Voraltern). In beiden Fällen wird das Voraltern typischerweise bei einer erhöhten Temperatur durchgeführt - die Aufgabe ist defekte Chips zu entdecken. Das Voraltern wird gewöhnlich an einem Chip nach dem anderen durchgeführt, nachdem die Chips vom Wafer abgetrennt (vereinzelt) wurden.
Eine weitere Technik des Voralterns der Chips vor dem Vereinzeln (auf dem Wafer) ist das mechanische Plazieren von Prüfspitzen oder Bonddrähten auf jedem Chip oder auf Kontaktstellen, die mit jedem einzelnen Chip verbunden sind und sich in den Ritzlinien zwischen den Chips befinden.
Eine weitere Technik des Voralterns der Chips vor dem Abtrennen (auf dem Wafer) besteht darin, ein gemeinsames Netzwerk von Strom- und Masseleitern in den Ritzlinien vorzusehen, wobei die Strom- und Masseleiter mit allen Chips auf dem Wafer verbunden sind. Im allgemeinen schalten die Strom- und Masseleitungen das Bauteil zum statischen Voraltern einfach ein, aber eine eingebaute Selbsttest(selbststartende, signalerzeugende) Schaltung auf dem Chip kann auch beim Einschalten Signale liefern, um einen Teil der Funktionsfähigkeit des Chips zu testen.
Es sollte angemerkt werden, daß dort, wo im vorliegenden Text die Bezeichnungen "Strom- und Masselt verwendet werden, jede und alle Stromverbindungen eingeschlossen sind. Die neuesten Trends in der Technologie tendierten dahin, den Aufbau der Halbleiterbauteile in Richtung von Spannungsversorgungen mit nur einer Spannung zu drängen und diese Terminologie spiegelt diesen Trend wider. Im Vorliegenden bezieht sich der Ausdruck "Strom und Masse" jedoch auf alle erforderlichen Stromversorgungsspannungen.
Eine weitere Technik des Voralterns auf dem Wafer umfaßt das Bonden von Drähten an den Wafer entweder, um (1) Kontaktstellen an jeden Chip zu bonden oder um (2) Kontaktstellen für jeden Chip in den angrenzenden Ritzlinien zu bonden.
Im allgemeinen entstehen entweder für das Voraltern oder das Testen Schwierigkeiten in einigen Bereichen:
1) Herkömmliche Testverfahren bieten keine ausreichende Fehlererfassung, um zu gewährleisten, daß die Chips, die als funktionsfähig ("gut") identifiziert wurden, tatsächlich voll funktionsfähig sind;
2) Im allgemeinen ist eine große Anzahl von Testpunkten notwendig, was eine unhandliche, teure Ausstattung zum Verbinden des Wafers zum Testen erfordert; und
3) Leitwegkanäle für die Signalanschlußverbindungen können sehr viel Fläche der Oberfläche erfordern.
In den letzten Jahren ist eine Anzahl von Systemen entstanden, die sich den Problemen der Prüfbarkeit von großen, komplexen, integrierten Schaltungen widmen. Einige Beispiele dieser Techniken sind bekannt als SCAN oder "Testen über Abfrageleitungen" (vergleiche T.W. Williams and K. P. Parker, "Design for Testability- A survey" Proc. IEEE, Band 71, Seiten 98-112, Jan., 1983), BIST oder "eingebauter Selbsttest" (vergleiche E. B. Eichelberger and T. W. Williams, "A logic Design Structure for LSI Testing", Proc. 14th Design Automation Conf., Juni, 1977, 77CH1216-1C, Seiten 462-468; ebenfalls E. J. McClusky, "Built-In Self-Test Techniques" und "Built-In Self-Test Structures" IEEE Design and Test, Band 2, No. 2, Seiten 437-452, April, 1985). Diese Techniken befassen sich mit dem Testen von großen, integrierten Schaltungsstrukturen durch Einbauen von chipintegrierten Testeinrichtungen (Strukturen), die es erlauben Anregungen an Teile der Schaltung anzulegen und sogleich Reaktionen zurückzulesen und zu beobachten. Das Testen mit SCAN und BIST basiert auf dem Vorsehen einer Einrichtung zum Zugreifen auf die Speicherelemente einer Folgeschaltung (z. B. Flip-Flops) und sie zu nutzen, um verschiedene Teile der integrierten Schaltung, auf die sie angewendet wird, zu steuern und/oder zu beobachten.
US-A-3,806,891; US-A-4,293,919; und US-A-4,513,418 (übertragen auf die IBM Aktiengesellschaft) beschreiben Verfahren, durch die Flip-Flops einer Schaltung als Testpunkte genutzt werden können, durch Umkonfigurieren der Flip-Flops in eine Serienkette (Schieberegister), und zum Einschieben von Testdaten und zum Ausschieben von Testergebnissen genutzt werden können. US-A-4,340,857 (Fasang) beschreibt den Gebrauch von analogen, rückgekoppelten Schieberegistern (LFSRs) zur Erzeugen von Testmustern und zum Verdichten von Testergebnissen. US-A-4,423,509 (Feisel) beschreibt noch einen weiteren Gebrauch der Flip-Flops einer integrierten Schaltung als Testpunkte.
Eine weitere Technik, die auf einen breiteren Bereich von Testproblemen anwendbar ist, wird in US-A-4,749,947 (Gheewala) mit dem Titel "Grid-Based, 'Cross-Check' Test Structure for Testing Integrated Circuits" beschrieben. Das Patent zielt auf das Vorsehen eines Gitters aus Prüfleitungen und Abtastleitungen mit elektronischen Schaltern an den Kreuzungspunkten dieser Prüf- und Abtastleitungen ab, die sowohl extern als auch einzeln zugängig sind. Ein Ende jedes Schalters wird mit einem Testpunkt, von dem beabsichtigt ist, ihn während eines Probebetriebszustandes zu beobachten oder zu steuern, auf dem Chip verbunden und das andere Ende jedes Schalters ist mit einer zugehörigen Abtastleitung verbunden. Der EINoder AUS-Zustand jedes Schalters wird durch eine Steuereingabe aus einer Prüfleitung bestimmt. Die Prüf- und Abtastleitungen sind mit einer externen Testelektronik verbunden. Durch Anregen einer entsprechnenden Prüfleitung und Beobachten (oder Anregen) einer entsprechenden Abtastleitung, können Testsignale, die an irgendeinem der Testpunkte vorhanden sind, überwacht (oder gesteuert) werden. Im allgemeinen werden vier Leitungen pro Chip benötigt: Strom, Masse, eine Vielzahl von Prüfleitungen und eine Vielzahl von Abtastleitungen.
Im US-A-4,749,947 wird auch die Möglichkeit des kreuzweisen Testens mehrerer ICs auf einem Wafer vorgeschlagen. Dort zeigt die Figur 7 ein Gitter aus vielen Prüf- und Abtastleitungen, die sich mit vielen ICs kreuzen. Auch zeigen dort die Figuren 9a und 9b viele ICs, die auf einem Wafer kreuzweise getestet werden. Wie in Figur 9a gezeigt, wird die normalerweise ungenutzte "Kerbenfläche" (Ritzlinie), die zwischen angrenzenden ICs liegt, benutzt, um Prüfpunkte für die Prüf- und Abtastleitungen anzubringen. Wie in Figur 9b dargestellt, wird vorgeschlagen, daß die I/O-Kontaktstellen auf Itanderenit (typischerweise angrenzenden) ICs als Prüfpunkte zum kreuzweise Testen an einem speziellen IC benutzt werden können, wenn die "anderen" ICs nicht kreuzweise getestet werden.
Das US-A-4,937,826 (Gheewala, et al.) mit dem Titel "Method and Apparatus for Sensing Defects in Integrated Circuit Elements", beschreibt eine Verbesserung der Technik des zuvor genannten US-A-4,749,947, die das Voraufladen der Abtastleitungen einschließt, um die Erfassungspegel anzupassen. Das Patent offenbart auch ein Verfahren zum Zurückführen von Testmustern auf boolesche Ausdrücke, die eine "Leiterbahnsensibilisierung" verwenden.
Das US-A-4,975,640 (Lipp) mit dem Titel "Method for Operating a Linear Feedback Shift Register as a Serial Shift Register with a Crosscheck Grid Structure" beschreibt eine weitere Verbesserung des zuvor genannten US-A- 4,749,947, bei dem ein analoges, rückgekoppeltes Schieberegister (LFSR) in Verbindung mit der gitterbasierten Struktur für das kreuzweise Testen verwendet werden kann, um die Anzahl der zum seriellen Herausschieben der Daten notwendigen Logikstrukturen zu reduzieren und um eine erweiterte Kontrollierbarkeit der Strukturen für das kreuzweise Testen durch das Verdichten der Testergebnisdaten vorzusehen, während die Anzahl der I/O-Punkte, die zum Durchführen des Testens notwendig sind, dramatisch reduziert werden.
Das US-A-5,059,899 (Farnworth, et al.) mit dem Titel "Semiconductor dies and wafers and methods for making" offenbart, wie im Oberbegriff des Anspruchs 1 beschrieben, ein Verfahren zum Anlegen eines Testsignals von einer externen Quelle an einzelne, nicht abgetrennte Chips auf einem Halbleiterwafer. Das Testsignal wird über eine Test- Kontaktstelle an eine Testschaltung angelegt, die mit einigen einzelnen Chips verbunden ist. Die Test- Kontaktstelle und die Testschaltung sind innerhalb einer Ritzlinienfläche untergebracht.
Die oben beschriebenen Techniken des Testens, insbesondere des kreuzweise Testens, sind überwiegend so gestaltet, daß ein Chip nach dem anderen getestet wird, mit einer minimalen oder ohne Unterweisung in eine effiziente Realisierung auf Waferebene.
Auf ähnliche Weise weisen die oben beschriebenen Techniken des statischen oder dynamischen Voralterns keine effiziente Realisierung auf Waferebene auf.
Was benötigt wird, sind effiziente Techniken zum Realisieren des kreuzweise Testens (Prüfens) und dynamischen Voralterns auf Waferebene.
Was z. B. die Technik des kreuzweise Testens betrifft, wäre es wünschenswert, die Anzahl von Prüf- und Abtastleitungen dramatisch zu reduzieren, um zahlreiche Chips auf einem Wafer effizient zu testen. Eine Reduzierung in der Größenordnung von "n"/2:1, wobei "n" die Anzahl der Chips auf dem Wafer ist, ist diese Art einer "dramatischen" Reduzierung (Eine Reduzierung der Anzahl an Prüf- und Abtastleitungen um 50:1 bei einem Wafer mit 100 Chips darauf ist z. B. eine "dramatische" Reduzierung gegenüber bekannten Techniken des kreuzweise Testens)

OFFENBARUNGEN DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Technik zum elektrischen Zugreifen auf einzelne, nicht abgetrennte Chips auf einem Wafer vorzusehen, für das Vorhaben des Einschaltens, des Anlegens von Signalen aus einer externen Quelle und/oder Testens von einzelnen Chips oder von Chips in Gruppen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Technik zum Testen einzelner, nicht abgetrennter Halbleiterchips vorzusehen, bevor die Chips vom Wafer abgetrennt werden, wobei eine minimale Anzahl (relativ wenig verglichen mit der Anzahl der Chips) von "Testpunkten" (Prüf- und Abtastleitungen) auf dem Wafer erforderlich sind.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, im großen und ganzen eine hundertprozentige Fehlererfassung (Testen) für alle Chips auf dem Wafer vorzusehen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Technik zum Voraltern einzelner Chips mit einer minimalen Anzahl von Leitungen vorzusehen, bevor die Chips vom Wafer vereinzelt (abgetrennt) werden.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Technik zum Auswählen und Isolieren einzelner Chips auf einem Wafer vorzusehen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, das oben erwähnte Testen mit der gleichen physikalischen und/oder elektrischen Schnittstelle an allen Chips eines bestimmten Wafers durchzuführen, auch wenn die Chips verschiedene Abmessungen aufweisen und verschiedene Funktionen ausführen.
Diese Aufgaben werden durch die Maßnahmen des Anspruchs 1 gelöst. Besondere Ausführungsbeispiele der Erfindung sind in den Unteransprüchen 2 bis 10 dargelegt.
Insbesondere ist eine Technik zum elektronischen (anstelle des mechanischen) "Herumwandern" auf einem Wafer vorgesehen, um auf einer wählbaren Basis einzelne Chips mit Energie zu versorgen und/oder anzuregen und/oder zu kontrollieren (prüfen), entweder zum kreuzweise Testen oder einem ähnlichen Testen oder zum Voraltern, besonders zum dynamischen Voraltern. Für das Vorhaben der Erfindung bedeutet der Ausdruck "einzelne Chips" entweder: 1) ein einzelner Chip; oder 2) eine Anzahl von Chips, die deutlich unter der Gesamtzahl von Chips auf dem Wafer liegt. D. h., sowohl "elektronisches Auswählen einer kleinen Anzahl (relativ zur Gesamtzahl von Chips, z. B. einer Zeile, einer Spalte oder irgend einer anderen kleinen Gruppe von Chips) von Chips auf einem Wafer" als auch "elektronisches Auswählen eines einzelnen Chips auf einem Wafer" werden durch den Ausdruck "elektronisches Auswählen einzelner Chips auf einem Wafer" beschrieben. Die Erfindung macht weiterhin auch von "normalen" Chipplätzen, "unbrauchbaren" Chipplätzen und Ritzlinienflächen Gebrauch, wie nachstehend definiert.
Geeignete Ausführungen der Technik schließen einen oder mehrere der folgenden Punkte ein:
1. Das Anbringen einer geeigneten, minimalen Anzahl von Leitern auf Ritzlinienflächen auf einem Wafer, einschließlich:
a. Mindestens einer Stromleitung und mindestens einer Masseleitung zum Einschalten der Chips zum Testen und zum Voraltern.
b. Einer Vielzahl von Prüfleitungen und eine Vielzahl von Abtastleitungen zum Ausführen einer Methodenlehre des kreuzweise Testens.
c. Vorzugsweise werden redundante Strom- und Masseleitungen vorgesehen, zur Absicherung gegen das Auftreten einer unterbrochenen Leitung.
2. Das Vorsehen einer Einrichtung zum Isolieren von Kurzschlüssen, sei es, daß diese Kurzschlüsse an einem speziellen Chip (wahrscheinlich) oder in den Leitern (besonders Strom und Masse) in den Ritzlinien (weniger wahrscheinlich) auftreten. Das wird erreicht durch:
a. Das Herstellen von Dioden an der Schnittstelle der Strom- und Masseleitungen an den einzelnen Chips. Das hindert einen fehlerhaften (z. B. kurzgeschlossenen) Chip daran, das Einschalten der anderen (guten) Chips zu stören.
b. Das Herstellen von Dioden an strategischen Stellen entlang der Bahnen der Strom- und Masseleiter der Ritzlinie, wie z. B. ein Paar Dioden für jede Zeile und Spalte der Strom- und Masseleiter.
c. Alternativ (oder zusätzlich) das Vorsehen von schmelzbaren Verbindungen in den Strom- und Masseleiterlinien.
3. Das Vorsehen eines Mechanismus zum Ausführen einer Chipauswahl wie z. B.:
a. von Multiplexern (Muxes);
b. von Schieberegistern;
c. von Steppern; oder
d. einer separaten Elektronenstrahlsondenapparatur.
4. Das Vorsehen eines elektronischen Mechanismus auf einer Fläche des Wafers, zum Auswählen einzelner Chips zum Testen und/oder Voraltern durch entweder:
a. Das Verwenden unbrauchbarer Chipplätze für den Chipauswahlmechanismus (Multiplexer, Halbleiterschalter und dergleichen)
b. Das Verwenden eines oder mehrerer ansonsten "guter" Chipplätze für den Chipauswahlmechanismus (Multiplexer und dergleichen) statt der Herstellung von Bauteilen, die nach dem Teilvorgang verwendet werden.
c. Das Vorsehen mindestens eines Teils der Elektronik für das kreuzweise Testen auf dem Wafer, entweder in den Ritzlinienflächen oder auf speziellen Chipplätzen.
d. Durch Bilden einer überlagernden Einzelstruktur auf dem Wafer.
e. In jedem Fall vorzugsweise so, daß genügend Elektronik auf jedem Chip übrigbleibt, damit einzelne Chips nach dem Vereinzeln oder Einkapseln und ebenfalls auf dem Wafer getestet werden können.
5. Das Vorsehen einer einmaligen Adresse für jeden Chip auf dem Wafer durch entweder:
a. Das Vorsehen einer chipintegrierten Schaltung, die auf ein einmaliges, binäres, paralleles oder serielles Muster reagiert (was zum Zeitpunkt der Herstellung oder davor ein "Zusammenfügen" einer Chipplatz-unabhängigen Standardchipelektronik mit einer Chipplatz-abhängigen Schaltung erfordert)
b. Das Vorsehen einer Schaltung zum Erfassen der einmaligen Chipadressen auf der Ritzlinienfläche.
6. Anstelle des Anbringens der Strom- und Masseleitung und/oder der Prüf- und Abtastleitungen in den Ritzlinien oder durch oder auf angrenzenden Chips, das Vorsehen der Strom-, Masse-, Prüf- und Abtastleitungen in einem Gitter von darüberliegenden Metalleitungen, wodurch:
a. Kontaktlöcher bestehen zwischen den Leitungen des überlagernden Metallgitters und den einzelnen Chips;
b. Das überlagernde Gitter von Leitungen bietet ebenfalls eine elektromagnetische (EM) Abschirmung der Bauteile (Chips) auf dem Wafer;
c. Das überlagernde Gitter von Metalleitungen kann auch zum anschließenden Verbinden der Chips verwendet werden;
d. Das überlagernde Gitter von Metalleitungen kann auch anschließend wegpoliert und nachgearbeitet (falls defekt) oder in einer verschiedenen Anordnung neu gebildet werden, um "gute" Chips miteinander zu verbinden.
7. Das Integrieren von Testsignalschaltungen, Signalgeneratoren, Einschalt-Rücksetzschaltungen oder selbststartende Selbsttestschaltungen auf dem Wafer zum Erzeugen von Signalen zum dynamischen Voraltern, wodurch eine Vielzahl von Signalleitungen für das dynamische Voraltern vermieden wird, erlaubt die automatische Einschalt-Initialisierung der Chips und der Testschaltung und minimiert die Anzahl der physischen Prüfpunkte, die zum Steuern komplizierter Testfolgen erforderlich sind. Diese Schaltung kann auf unbrauchbaren Chipplätzen, auf normalen Chipplätzen, auf der Ritzlinienfläche oder irgendeiner Kombination von diesen angeordnet werden.
8. Das Verwenden eines separaten Elektronenstrahlwerkzeuges, um:
a. Signale zum Testen und/oder dynamischen Voraltern einzufügen, oder:
b. alternativ oder zusätzlich Verriegelungsund/oder Triggerschaltungen speziell zum Gebrauch in Verbindung mit einem solchen Elektronenstrahlwerkzeug vorzusehen, "Berührungsschalter" vorzusehen, damit ein Elektronenstrahlwerkzeug einmal "berühren" kann, um ein Signal zu erzeugen, das erhalten bleibt, nachdem sich das Elektronenstrahlwerkzeug zu einem anderen Punkt auf dem Wafer weiterbewegt hat.
9. Anbringen des Wafers, z. B. durch eine Vakuumspannvorrichtung auf einem Heizungspodest, um die Temperatur der Chips auf dem Wafer zum Voraltern zu erhöhen.
10. Das Vorsehen einer redundanten Auswahlschaltung für Chips in Verbindung mit einer passenden Isolierschaltung (z. B. schmelzbare Verbindungen), um die Wahrscheinlichkeit zu minimieren, daß eine defekte Auswahlschaltung ein Testen und Voraltern der Chips vor dem Vereinzeln verhindern würde.
Durch Testen und Voraltern nicht abgetrennter Chips vor dem Vereinzeln vom Wafer unter Verwendung von Chipauswahltechniken, wird die "Vorschub-"Zeit von Chip zu Chip stark reduziert gegenüber irgendeiner Art von Festverdrahtung an einzelnen Chips ("fliegende Drähte") mechanischem Prüfen oder einer Testmethode nach dem Vereinzeln.
Ein weiterer Vorteil des elektronischen (gegenüber dem mechanischen) Auswählen einzelner Chips auf einem Wafer zum Testen und/oder Voraltern ist, daß integrierte Eingangs/Ausgangs-(I/O)Kontaktstellen einer Schaltung so weit schrumpfen, bis es schwierig wird, sie einfach mechanisch zu Prüfen. Dadurch, daß es elektronisch möglich ist, auf dem Wafer "herumzuwandern", ist jegliche Kontaktstellengröße kein Problem.
Ein weiterer Vorteil der vorliegenden Erfindung, nämlich das Testen und besonders das Voraltern von Chips, die sich noch auf dem Wafer befinden, ist, daß Testfassungen und Leiterplatten zum Voraltern teures Zubehör sind, was die Gesamtkosten der Herstellung vergrößert und sich amortisieren muß.
Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden im Lichte der folgenden Beschreibung offensichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist ein Diagramm des Standes der Technik, das verschiedene Merkmale eines Wafers zeigt, einschließlich normaler Chips, unbrauchbarer Chips und Ritzlinien.
Fig. 1b ist ein Diagramm des Standes der Technik, das "Einschnürungspunkte" und die Fläche in der Peripherie eines Wafers darstellt.
Fig. 2a und 2b sind Abschnitte eines Wafers.
Fig. 3a-3c sind Diagramme eines Abschnitts eines Wafers, die einen Chipauswahlmechanismus des vorliegenden Mechanismus zeigen.
Fig. 4a-4b sind vereinfachte, schematische Darstellungen von Auswahlschaltern, die mit der vorliegenden Erfindung zusammenhängen.
Fig. 5a-5h sind schematische Darstellungen verschiedener Schaltungen für Auswahlschalter, geeignet zum Ausführen von Auswahlschaltern des Typs, wie er in Fig. 4a- 4b dargestellt ist.
Fig. 6a-6f sind Diagramme der Chipauswahl, die die Techniken der vorliegenden Erfindung anwendet.
Fig. 7a-7f zeigt verschiedene Verfahren zum Isolieren von Chipauswahlleitungen mittels Dioden und Sicherungen.
Fig. 8a-8c stellt Techniken zum Durchbrennen von Sicherungen an Sicherungs-isolierten Chipauswahlleitungen dar, wie sie mit der vorliegenden Erfindung zusammenhängen.
Fig. 9a und 9b zeigen eine Hilfsschaltung zum Einsatz beim Elektronenstrahlsondieren, der mit der vorliegenden Erfindung zusammenhängt.
Fig. 10a-10e stellen verschiedene Techniken zum Verringern der Anzahl von externen Schnittstellenpunkten dar, die zum Voraltern und Testen auf der Waferebene erforderlich sind.
Fig. 11 ist eine schematische Darstellung einer Technik nach dem Stand der Technik zum Realisiern des kreuzweise Testens auf einem Chip.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

In den Figuren, in denen eine schematische Darstellung verwendet wird, sind sich kreuzende Leiter (Linien, die Drähte oder Leiter darstellen, die sich in einem "+" oder in einer Pluszeichenanordnung kreuzen) nicht miteinander verbunden, während Leiter (Linien, die Drähte oder Stromleitungen darstellen), die sich in einer "TT"-Form kreuzen, miteinander verbunden sind.
Stromversorgungssignale sind hier als Spezialfall des allgemeineren Satzes von elektrischen (oder elektronischen) Signalen definiert. Eine Beschreibung einer Technik zum Schalten von elektrischen (oder elektronischen) Signalen gilt hier unvermeidbar ebenfalls für das Schalten von Stromversorgungssignalen.

Figuren 1a-1b, 2a-2b

Fig. 1a zeigt eine Vielzahl von Chipplätzen 102, die auf der Oberfläche eines Halbleiterwafers 104 erzeugt wurden. Der Wafer ist normalerweise rund, hat einen Durchmesser in der Größenordnung von 7,62 - 10,16 cm (3-4 Zoll), die Chips sind normalerweise quadratisch und haben eine Seitenlänge in der Größenordnung von 0,32 - 1,27 cm (einem achtel bis zu einem halben Zoll) oder mehr. Zur darstellerischen Verdeutlichung ist nur eine begrenzte Anzahl von Chips 102 auf dem Wafer 104 dargestellt. Es können hundert oder mehr Chips auf einem vorgegebenen Wafer sein.
Ein Gitter von horizontalen Ritzlinien 106 und vertikalen Ritzlinien 108 auf der Oberfläche des Wafers grenzt die Chips voneinander ab. Üblicherweise werden die Chips (Einzelschaltungen) vom Wafer vereinzelt, nachdem alle Prozeßschritte an den Chips, die sich noch auf dem Wafer befinden, vervollständigt wurden. In Bezug auf Bauteilabmessungen sind diese Ritzlinien normalerweise ziemlich "breit", was es ermöglicht, zahlreiche Halbleiterbauteile und Verbindungen auf dem Raum der Ritzlinien, zwischen den Chips, unterzubringen.
Typischerweise werden alle Chips auf die gleiche Weise hergestellt, um identische Halbleiterschaltungen zu erhalten. Typischerweise werden die einzelnen Chips (Einzelschaltungen) auf eine spezielle Weise gekapselt, um sie an externe (zur Einzelschaltung) Systeme oder Komponenten anzukoppeln.
Es ist leicht einzusehen, daß aus geometrischen Gründen um die Peripherie des runden Wafers 104 herum keine quadratischen Chips 102 erhalten werden. (Auf gleiche Weise gilt - quadratische Stifte passen einfach nicht bündig in runde Löcher hinein) . Im Gegenteil, im wesentlichen befinden sich vollständig um die Peripherie des Wafers herum "unbrauchbare" (unregelmäßige) Chipplätze 120 verschiedener Formen und Größen (gezeigt mit einem Punkt, um die unbrauchbaren Chipplätzen 120 von den regelmäßigen ("normalen", "guten") Chipplätzen 102 zu unterscheiden), auf denen quadratische Chips einfach nicht realisiert werden können.
Gemäß der vorliegenden Erfindung wird die "Liegenschaft" des Wafers (nämlich die Ansammlung von unbrauchbaren Chipplätzen), die andernfalls weggeworfen wird, vorteilhafterweise zum Ausführen eines Schemas zum wahlweisen Voraltern und wahlweisen, kreuzweisen Testen aller normalen Chips auf dem Wafer eingesetzt.
Bezugnehmend auf Fig. 1b, wird der Wafer 104 der Fig. 1a noch einmal dargestellt, aber diesmal wird die Fläche, die mit unbrauchbaren Chipplätzen (120 in Bezug auf Fig. 1a) bedeckt ist, als eine zusammenhängende, periphere Fläche 130 angesehen. In dieser Figur wurden die Ritzlinien an den Grenzen der peripheren Fläche 130 zur darstellerischen Verdeutlichung künstlich gelöscht. Diese periphere Fläche 130 bildet einen vollständigen "Ring" um die äußeren Abschnitte des Wafers herum und umgibt die Chips 102 vollständig. Gemäß der vorliegenden Erfindung kann diese periphere Fläche 130 genutzt werden, um Schaltungen aufzunehmen und/oder kann als Leitwegfläche für Signale genutzt werden, die Zugang zu den Ritzlinien als Leitwegkanäle benötigen, oder für eine weitere Verbindung an eine Schaltung, die innerhalb der Ritzlinien oder innerhalb irgendeinem der Chips 102 enthalten sein kann.
Falls, wie z.B. am Abschnürpunkt 140 ("Flaschenhals") in Fig. 1b, die Ecken von normalen Chips 102 so dicht an die Kante des Wafers 104 heranreichen, so daß die periphere Fläche 130 zu eng abgeschnürt wird, um für das Führen von Signalen um den Wafer 104 herum von Nutzen zu sein, so ist es möglich, die Layoutregeln zum Herstellen des Wafers 104 zu ändern oder den Raum von einem oder mehreren normalen Chips 102 beim Herstellungsprozeß zu opfern, wodurch die Anzahl der normalen Chips verkleinert wird, aber die verfügbare periphere Fläche 130 erweitert und solche "Flaschenhälse" 140 beseitigt werden. Gemäß der vorliegenden Erfindung ist es möglich, die Flächen irgendwelcher normalen Chipplätze 102 zu gebrauchen, die durch das Anbringen von Test- und Voralterungs-Schaltungen auf dieser Fläche (unten im Detail beschrieben) geopfert wurden.
Wie oben erwähnt, können physische Defekte oder Fehler im Wafer selbst eine Schaltung oder einen Teil einer Schaltung funktionsunfähig machen. Ebenso können Defekte beim Herstellungsprozeß selbst die Schaltung oder einen Teil einer Schaltung funktionsunfähig machen.
Es ist wichtig, in der Lage zu sein, zu entscheiden, welche der vielen Chips auf einem Wafer physische Defekte oder Herstellungsdefekte aufweisen, die die Schaltung auf dem Chip funktionsunfähig machen oder machen würden. Zu diesem Zweck sind zwei Techniken (unter anderen) gut bekannt, die verwendet werden: (1) Voraltern und (2) elektrisches Testen, typischerweise in dieser Reihenfolge.
Bezüglich des Voralterns gibt es zwei Betriebszustände von besonderem Interesse: (1) "statisches" Voraltern, bei dem ein Chip vorzugsweise bei einer erhöhten Temperatur einfach eingeschaltet wird und (2) "dynamisches" Voraltern, bei dem der Chip eingeschaltet wird (wieder vorzugsweise bei einer erhöhten Temperatur) und spezielle Eingänge/Ausgänge (I/Os) auf dem Chip mit geeigneten Signalen geprüft werden. Diese Signale können von externen Quellen angelegt werden oder können innerhalb einer Selbsttestschaltung auf dem Chip selbst entstehen.
Typischerweise wird das statische und/oder dynamische Voraltern durchgeführt, nachdem die Chips vom Wafer vereinzelt wurden. Dies erfordert eine Art Halterung für den Chip und eine Einrichtung zur Schaffung von Strom- Masse- und Signalverbindungen zum Chip. In manchen Fällen wird der Chip teilweise oder vollständig vor dem Voraltern gekapselt.
Es ist jedoch auch bekannt, Prüf-Bondkontaktstellen (Testplätze) auf einzelnen Chips vor ihrem Vereinzeln vom Wafer zu prüfen. In diesem Fall werden Strom, Masse und Signal über Prüfspitzen an einen speziellen Chip angelegt, der Chip wird vorgealtert und die Prüfspitzen werden mechanisch zu einem anderen Chip bewegt. Der Prozeß wird wiederholt, bis alle Chips auf dem Wafer getestet sind. Zu diesem Zeitpunkt kann eine "Karte" von (guten) Chips, die bestanden haben, und durchgefallenen (schlechten) Chips erstellt werden und die schlechten Chips können nach dem Abtrennen (Vereinzeln) ausgemustert werden.
Fig. 2a ist ein Ausschnitt 200 des Wafers 104 (Fig. 1a), der die Ecken von vier angrenzenden Chips 102a, 102b, 102c und 102d (ähnlich zu den normalen Chips 102) auf einem Abschnitt des Wafers 204 zeigt, wobei die Chips durch ein Gitter von horizontalen Ritzlinien 206 bzw. vertikalen Ritzlinien 208 voneinander abgegrenzt sind (ähnlich den horizontalen und vertikalen Ritzlinien 106 bzw. 108). Ein Leiterpaar 212 bzw. 214 für Strom bzw. Masse, kann in den Ritzlinien angeordnet werden, um alle Chips zum Voraltern einzuschalten. In der Figur sind die Leiter 212 und 214 gezeigt, wie sie überwiegend in einer horizontalen Ritzlinie entlang geführt werden und durch eine vertikale Ritzlinie in die Ecke eines speziellen Chips 102a abzweigen. Sobald sie einmal innerhalb der Chipfläche liegen, werden die Leiter durch irgendeine passende Einrichtung mit den entsprechenden Strom- und Masseleitungen innerhalb des Chips verbunden.
Der dargestellte Leiter 212 (leitfähige Leitung) kreuzt den Leiter 214 an zwei Stellen, was bedeutet, daß entweder:
a. zwei Metallisierungsebenen (Schichten) mit einer dazwischenliegenden Schicht eines isolierenden Materials erforderlich sind;
b. einer der Leiter 212 oder 214 in den Wafer als Mehrfachleitung oder ähnlicher Leiter integriert ist und der andere ein darüberliegender Metalleiter ist; oder
c. sowohl der Leiter 212 als auch der Leiter 214 in den Wafer als Mehrfachleiter oder ähnliche Leiter integriert werden und die Kreuzungspunkte mit darüberliegenden Leitern aus Metall (oder ähnlichem) mit einer dazwischenliegenden Schicht eines isolierenden Materials (typischerweise SiO&sub2;) ausgeführt werden.
Mindestens ein solcher Kreuzungspunkt würde als erforderlich erscheinen.
Die Leiter 212 und 214 würden ähnlich in die zugehörigen Ecken der anderen Chips auf dem Wafer abzweigen. Auf diese Weise können mehrere Chips (z. B. in einer speziellen horizontalen Reihe auf dem Wafer) mit einem einzigen Leiterpaar, das durch eine horizontale Ritzlinie verläuft, eingeschaltet werden.
Fig. 2a zeigt auch Bond-Kontaktstellen 220 auf jedem Chip, typischerweise entlang der Umgrenzung eines jeden Chips.
Fig. 2a offenbart auch das Verbinden einzelner, externer Drähte 230 ("fliegender Drähte") mit bestimmten Bond- Kontaktstellen 220 auf dem Chip. Diese einzelnen Drähte können vorzugsweise Signale zum dynamischen Voraltern übertragen, und die speziellen Kontaktstellen, mit denen die Drähte verbunden sind, können für das dynamische Voraltern bestimmt sein (z. B. sind sie nicht notwendigerweise "normale" I/O-Kontaktstellen im funktionsmäßigen Sinne).
Fig. 2b stellt einen Ausschnitt 200' eines Wafers dar, ähnlich dem Ausschnitt 200 (Fig. 2a) und veranschaulicht eine Variation des in Fig. 2a dargelegten Themas, bei dem die externen Drähte 230 (zwei sind dargestellt), anstelle mit Bond-Kontaktstellen auf dem Chip, mit Bond- Kontaktstellen 240 verbunden sind, die in den Ritzlinien angeordnet sind, die wiederum an einen speziellen Chip angrenzen. Diese Kontaktstellen 240 werden ähnlich angeordnet, wie die Kontaktstellen 220, außer daß sie sich anstelle auf dem Chip auf der Ritzlinie befinden. Eine leitfähige Spur 242 wird zwischen der externen Kontaktstelle 240 zum Voraltern und dem zugehörigen Ort der Schaltung auf dem Chip angeordnet. Bei diesem Ausführungsbeispiel können die Kontaktstellen 240 geopfert werden, in dem Sinne, daß sie während des Vereinzelns herausgeschnitten werden.
Wie oben erwähnt, zeigt US-A-4,749,947 in der dortigen Fig. 9a, die Plazierung von Prüfpunkten 74 und 76 in der "Kerbenfläche" (Ritzlinien) zwischen den Chips. In diesem Fall kann ein Prüfpunktsatz benutzt werden, um zwei angrenzende Chips zu prüfen. In der dortigen Fig. 9b wird gezeigt, daß normalerweise unbenutzte I/O-Kontaktstellen auf den Chips selbst auch als Prüfpunkte für andere Chips genutzt werden können. Diese Techniken betreffen alle das kreuzweise Testen von Chips auf einem Wafer und verringern ein wenig die Notwendigkeit eines separaten und vollständigen Prüfpunktsatzes für jeden Chip auf einem Wafer.
Was benötigt wird, ist eine Technik, um die Anzahl von Testpunkten und Stromleitungen (z. B. Strom und Masse) beträchtlich zu verringern, die zum Voraltern einer Vielzahl von Chips auf einem Wafer benötigt werden, und auf ähnliche Weise, um die Anzahl der benötigten Prüfpunkte zum kreuzweise Testen einer Vielzahl von Chips auf einem Wafer beträchtlich zu verringern.
Gemäß der vorliegenden Erfindung wird die Aufgabe im allgemeinen gelöst durch:
(a) das Vorsehen einer begrenzten, drastisch reduzierten Anzahl von Kontaktstellen zum Verbinden des Wafers mit externen Strom-, Masse- oder Signalquellen, entweder:
(i) in den Ritzlinien;
(ii) auffest zugeordneten Chipplätzen auf dem Wafer; und/oder
(iii) auf einer Schicht, die den Wafer überzieht.
(b) das Vorsehen einer Einrichtung zum wahlweisen Verbinden der beschränkten Anzahl von Kontaktstellen mit den einzelnen Chips;
(c) vorzugsweise das Verwenden der gleichen beschränkten Anzahl von Kontaktstellen, sowohl zum Voraltern als auch zum kreuzweise Testen; und
(d) das Vorsehen redundanter Leitungen von den Kontaktstellen an die einzelnen Chips, um zu verhindern, daß offene Stromkreise in den Leitungen die Betriebszustände des Voralterns und/oder des kreuzweise Testens funktionsunfähig machen.
(e) das Vorsehen einer Absicherung gegen die Möglichkeit von auf dem Chip oder in den Ritzlinien vorhandenen Kurzschlüssen, die die Betriebszustände des Voralterns und/oder des kreuzweise Testens funktionsunfähig machen.

Figuren 3a-3b

Fig. 3a zeigt einen Abschnitt 300 eines Wafers (Fig. 1a), der einen Teil 304 (Fläche) der Waferoberfläche darstellt, die eine Vielzahl von "normalen" quadratischen Chipplätzen 102 (identisch mit den gleichnumerierten Chipplätzen der Fig. 1a) im Innern des Wafers und eine Vielzahl von "unbrauchbaren" Chipplätzen 330 auf einer anderen Fläche um die Peripherie des Wafers herum aufweist. Die verschiedenen Chipplätze 102 und 330 werden durch eine Reihe von horizontalen Ritzlinien 306 und vertikalen Ritzlinien 308 voneinander abgegrenzt. Zur darstellerischen Verdeutlichung sind die Chipplätze in ihren Abmessungen künstlich verkleinert dargestellt und die Ritzlinien sind in ihren Abmessungen künstlich vergrößert dargestellt.
Eine Vielzahl von Sätzen 310 aus leitfähigen Leitungen, wobei jeder Satz mindestens zwei leitfähige Leitungen 312 und 314 (Ritzlinienleiter) aufweist, sind entlang fast aller paralleler Ritzlinien 308 in eine spezielle Richtung (vertikal dargestellt) angeordnet. Diese Leitungen erstrecken sich im wesentlichen vollständig (sehnenartig) über den Wafer und enden zwischen nebeneinanderliegenden, unbrauchbaren Chipplätzen, die sich entlang einer Hälfte (der linken Hälfte, wie dargestellt) der Peripherie des Wafers befinden. Während sie durch Ritzlinien voneinander abgegrenzt werden, sind diese speziellen, unbrauchbaren Chipplätze diesbezüglich zusammenhängend und bilden eine ununterbrochene, (wenn auch) unregelmäßige Bahn 320 (periphere Fläche) um die Peripherie des Wafers 304 herum. (Das gleiche könnte von irgendeinem Satz von nebeneinanderliegenden, unbrauchbaren Chipplätzen gesagt werden).
Während Fig. 3a Sätze von Ritzlinienleitern 310 zeigt, die in parallelen, vertikalen Ritzlinien 308 entlang hinunterlaufen, könnte die Orientierung der Figur stattdessen ganz einfach horizontal sein mit Sätzen von Ritzlinienleitern 310, die über horizontale Ritzlinien 306 laufen.
Wie in Fig. 3a dargestellt, ist ein Ende eines jeden Leitungspaares mit der unteren rechten Ecke des "regelmäßigen" (normalgeformten), Schaltung-enthaltenden Chips oberhalb der Leitung verbunden, auf eine Weise, die die in Fig. 2a dargestellte nachahmt Diese Leitungen können mit den Chips auf irgendeine geeignete Weise verbunden werden und werden geeigneterweise als Strom- und Masseleitungen zum Einschalten des Chips zum Voraltern oder Testen verwendet.
An ihren oberen Endpunkten (wie dargestellt) werden die Leitungssätze 310 auf einer "gemeinsamen Fläche" des Wafers zusammengeführt, die eine Schaltung 350 zum "Multiplexen" der Sätze von Ritzlinienleitern 310 an externe Leitungen 360 enthält. Wie in Fig. 3a dargestellt, ist die gemeinsame Fläche eine spezielle Fläche der vielen unbrauchbaren Chipplätze 330. Bedenkt man jedoch, daß beabsichtigt ist, die unbrauchbaren Chipplätze nach dem Abtrennen zu opfern, so kann sich die gemeinsame Fläche in die Ritzlinienfläche zwischen nebeneinanderliegenden, unbrauchbaren Chipplätzen und darüber hinaus erstrecken, wo die gemeinsame Fläche so groß wie die gesamte periphere Fläche 320 sein kann. Wie unten anhand der Fig. 4a-4c ausführlicher erläutert, wird die Vielzahl der Leitungssätze, die auf der gemeinsamen Fläche enden, auf ein einziges Paar von "Prüf-"-Kontaktstellen gemultiplext, um einen vorgegebenen Leitungssatz über eine mechanische Sonde und einen Draht wahlweise mit einer externen Strom-/Massequelle zu verbinden.
Fig. 3b zeigt ein alternatives Ausführungsbeispiel der Erfindung, einen Abschnitt 300' veranschaulichend, ähnlich dem 300, bei dem die gemeinsame Fläche, auf der die Leiterpaare enden, nicht auf einem peripheren, unbrauchbaren Chipplatz oder auf einer Ritzlinie angeordnet ist, sondern anstelle hiervon auf einem ansonsten normalen (quadratischen), "fest zugewiesenen" Chipplatz 335, der zentraler auf dem Wafer gelegen ist, wobei der fest zugewiesene Chipplatz 335 die Multiplexer-Schaltung (350) und Kontaktstellen enthält, die zum Durchführen der Chipauswahl auf dem Wafer erforderlich sind. Dieser fest zugewiesene Chipplatz enthält nicht die "normale" Schaltung, die diesen "normalen" Chipplätzen beigeordnet ist.
Im Ausführungsbeispiel entweder der Fig. 3a oder 3b ist die gemeinsame Fläche, auf der die Leitungen enden, versehen mit einer geeigneten Schaltung zum Auswählen bestimmter Leitungen aus der Vielzahl von Sätzen aus Ritzlinienleitern 310, die auf der gemeinsamen Fläche enden. Zum Einschalten der Chips und/oder zur Signalverteilung werden, entweder zum Voraltern oder zum kreuzweise Testen, Stromsignale und/oder elektrische Signale wahlweise an ein oder mehrere ausgewählte Leitungspaare angelegt. Der Mechanismus zum wahlweise Anlegen von Strom, Masse und/oder Signalen an die ausgewählten Leitungen wird unten diskutiert. Auch wird bei jedem Ausführungsbeispiel eine geeignete Anzahl von zusätzlichen Kontaktstellen auf oder in der Nähe der gemeinsamen Fläche vorgesehen, um einer externen Ausrüstung zu ermöglichen, daß sie die Auswahl eines bestimmten Leitungspaares bewirkt, d.h. die Chipauswahl auf dem Wafer durchführt.
Sowohl Fig. 3a als auch 3b zeigen Leitersätze 310, die jede Ritzlinie hinunterlaufen. (Natürlich können auch einzelne Leiter die Ritzlinien hinunterlaufen). Dies wird so gemacht, daß jede Zeile (oder Spalte, abhängig von der Richtung, in der die interessierende Ritzlinie verläuft), mit Chips, Zeile für Zeile, mit den Leitern in der Ritzlinie verbunden sein kann.
Fig. 3c zeigt ein weiteres, alternatives Ausführungsbeispiel, bei dem die Ritzlinienleiter in jeder zweiten vertikalen Ritzlinie 308 angeordnet sind. Auf diese Weise kann jede Zeile (oder Spalte) aus Chips Zugriff auf die Leiter in angrenzenden Ritzlinien haben, aber alternierende Zeilen (oder Spalten) aus Chips haben Zugriff auf diese Leiter auf alternierenden Seiten des Chips, anstelle auf sie alle von der gleichen Seite zuzugreifen. D. h., anstelle einen Leitersatz 310 in jeder Ritzlinie hinunterzuführen (oder darüber), werden Paare 355 von Leitersätzen 310a und 310b alternierende Ritzlinien hinuntergeführt, in denen ein Leitersatz 310a mit den Chips 302a auf einer Seite der Ritzlinie verbunden wird und der andere Leitersatz 310b mit den Chips 302b auf der anderen Seite der Ritzlinie verbunden wird.
Es sollte angemerkt werden, daß die Linien-(Spur-) Verbindungen an die Chips, die an die Ritzlinien (z.B. 360a und 360b) angrenzen, durch eine orthogonale (zur Ecke des Chips und zur Ritzlinie, in der der Ritzlinienleiter entlang läuft, mit dem verbunden werden soll) Ritzlinie hergestellt werden können, wie für die Spurverbindung 360a gezeigt, oder direkt in den Chip hinein, wie für die Spurverbindung 360b gezeigt.

Figuren 4a-4b

Die Fig. 4a-4b zeigen zwei Ausführungsbeispiele eines elektronischen Mechanismus zum "Multiplexen" einer Vielzahl von Sätzen von "n" Leitungen (n=1, Fig. 4a; n=2, Fig. 4b) an eine zugehörige Anzahl von "Prüf-"Kontaktstellen auf dem Wafer. Wie hier verwendet, bezieht sich der Ausdruck "Multiplexen" auf irgendeine geeignete (elektronische) Einrichung zum Durchführen der gewünschten Wählbarkeit.
Fig. 4a zeigt ein reduziertes (zur darstellerischen Verdeutlichung) Beispiel eines Multiplexens von vier Ritzlinienleitern 420a, 420b, 420c und 420d, (n=1) die ihren Ursprung an diskreten, einzelnen Chips auf dem Wafer haben und auf einer besonderen gemeinsamen Fläche 430a (z. B. 330 Fig. 3a; 335 Fig. 3b) auf dem Wafer enden. Eine Kontaktstelle 440 zur Verbindung mit einer Ausrüstung außerhalb des Wafers über einen Bonddraht 460 und Endpunktanschlüsse für steuersignale 445, die ihren Ursprung irgendwo auf dem Wafer haben, liegen ebenfalls auf der gemeinsamen Fläche 430a. Die Aufgabe bei diesem Beispiel ist, eine Verbindung zu den Chips herzustellen, wahlweise zu einem nach dem andern oder Zeile für Zeile. Bei diesem Ausführungsbeispiel eines Multiplexer- Schaltungsaufbaus wird ein Halbleiterschrittschalter 450 auf der gemeinsamen Fläche 430a gebildet und empfängt an seinem Eingang ein elektrisches Signal (welches ein Logiksignal oder eine Stromversorgungsverbindung sein kann) über die Kontaktstelle 440 von einem externen Bonddraht 460. Die Verbindung an die Kontaktstelle 440 kann ebenfalls über eine mechanische Sonde anstelle eines Bonddrahts hergestellt werden. Der Schrittschalter weist drei Ausgänge 454a, 454b und 454c auf, wobei jeder Ausgang mit einem zugehörigen Ritzlinienleiter (420a..d) verbunden ist, der wiederum einem besonderen, einzelnen Chip zugeordnet ist. Um Kontrolle darüber auszuüben, welcher Chip eingeschaltet wird, werden Steuersignale 454 an den Schalter 450 angelegt. Ein geeignetes Kontrollsignal, von irgendwoher auf dem Wafer zugeführt, bestimmt, welche Chips eingeschaltet werden.
Es sollte angemerkt werden, daß der Halbleiterschrittschalter 450 verwendet werden kann, um irgendein elektrisches Signal, einschließlich einer Stromversorgung, an die nicht abgetrennten Chips anzulegen. Wenn solche Signale, wie unten beschrieben, paarweise angelegt werden, ist es möglich die Chips auf dem Wafer wahlweise einzuschalten, wobei die zwei Ritzlinienleiter Strom und Masse übertragen (eine größere Anzahl von Ritzlinienleitern ist für Mehrfachstromversorgungs- Anwendungen erforderlich), wobei eine minimale Anzahl von Steuersignalen erforderlich ist.
Es sollte auch angemerkt werden, daß, während, wie in Fig. 4a dargestellt, Steuersignale 445 ihren Ursprung irgendwo auf dem Wafer haben, ebenso Bonddrahtverbindungen über Bondkontaktstellen an externe Steuersignale hergestellt werden können.
Fig. 4b zeigt ein reduziertes (zur darstellerischen Verdeutlichung) Beispiel eines Multiplexens von vier Leitungspaaren 420a und 422a; 420b und 422b; 420c und 422c sowie 420d und 422d; (n=2) die auf einer speziellen, gemeinsamen Fläche 430b auf dem Wafer enden. Kontaktstellen 440a und 440b zur Verbindung mit einer Ausrüstung außerhalb des Wafers über Bonddrähte 460a und 460b sowie Endpunktanschlüsse von Steuersignalen 445, die ihren Ursprung irgendwo auf dem Wafer haben, liegen ebenfalls auf der gemeinsamen Fläche 430b. Anhand des Beispiels können die Chips auf diese Weise wahlweise (einer nach dem andern) eingeschaltet werden, z. B. für das statische Voraltern. Bei diesem Ausführungsbeispiel eines Multiplexer- Schaltungsaufbaus wird ein Halbleiterschrittschalter 450 auf der gemeinsamen Fläche gebildet und empfängt an seinen Eingängen 452a und 452b Strom und Masse, die von einer externen Quelle an die zwei Kontaktstellen 440a und 440b angelegt werden. Der Schrittschalter weist vier Ausgangspaare 454a und 456a; 454b und 456b; 454c und 456c sowie 454d und 456d auf; wobei jeder Ausgang mit einem Leitungspaar verbunden ist, das einem speziellen Chip zugeordnet ist. Um Kontrolle darüber auszuüben, welcher Chip eingeschaltet wird, sind die Steuersignale 445 mit dem Schalter 450 verbunden. Geeignete Signale, die den Steuersignalen 445 zugeführt werden, legen fest, welcher Chip eingeschaltet wird.

Figuren 5a-5g

Fig. 5a-5h stellen verschiedene Ausführungen eines Auswahlschalter- (Stepper-) Schaltungsaufbaus dar, der zum Erfüllen der Aufgabe der vorliegenden Erfindung geeignet ist, und zum Ausführen der Schalteranordnungen geeignet ist, ähnlich denen und detaillierter als diejenigen in Fig. 4a und 4b. Bei all diesen Figuren werden die Signale über Leitungen übertragen, die ihren Ursprung an einem "Endpunktanschluß" haben. Diese Endpunktanschlüsse (Signalursprungspunkte) können eines des folgenden sein: Bondkontaktstellen, ein mechanischer Prüfpunkt auf dem Wafer, eine Signalquelle, die ihren Ursprung bei einer Schaltung hat, die in einer Ritzlinie liegt, eine Signalguelle, die ihren Ursprung bei einer Schaltung auf einem der unbrauchbaren Chipplätze hat, eine Signalquelle, die ihren Ursprung auf einem der "normalen" Chipplätze hat, ein Signal, das durch eine Elektronenstrahlsonde erzeugt wird, oder irgendeine andere geeignete Signalquelle.
Fig. 5a zeigt eine Ausführung einer Anordnung 500a eines Halbleiterschrittschalters, der dem in Fig. 4b gezeigten funktionsmäßig gleichwertig ist. In diesem Fall sind die zu "multiplexenden", (wahlweise mit den Chips zu verbindenden) elektrischen Signale Stromversorgungssignale Strom (PWR) und Masse (GND), die über Leitungen mit den Endpunktanschlüssen 540 bzw. 542 verbunden sind. Ein digitaler Zähler 505 wird vorgesehen, der einen positiven Versorgungsverbindungspunkt (V+), einen negativen Versorgungsverbindungspunkt (V-), einen Takteingang (bezeichnet mit "> ")1 einen Rücksetzeingang (R) und zwei Ausgangsbits QA und QB aufweist. Ein Rücksetzsignal liegt über einen Endpunktanschluß 546 am Rücksetzeingang des Zählers 505 an. Eine Schritt-(Zählimpuls- oder Takt-) Eingabe wird über den Endpunktanschluß 544 an den Takteingang des Zählers 505 angelegt.
Stromversorgungsverbindungen an den Zähler 505 werden über Verbindungen an die Endpunktanschlüsse 540 (PWR) und 542 (GND) vorgesehen. Wenn Strom über die Endpunktanschlüsse 540 und 542 angelegt ist, wird ein Rücksetzsignal an den Endpunktanschluß 546 angelegt, wodurch die zwei Zählerausgänge auf bekannte Zustände gesetzt werden. Nach dem Rücksetzen des Zählers wird jeder Impuls, der über den Endpunktanschluß 544 ("SCHRITT") an den Takteingang angelegt wird, die Zählerausgänge in einen neuen Zustand weiterschalten.
Ein Dekodierer 510, der eine Stromversorgungsverbindung (V+ und V-), zwei Auswahleingänge (A und B), vier Dekodiererausgänge (QA, QB, QC und QD) und einen Freischalteingang (G), der über eine Leitung mit dem Endpunktanschluß 548 verbunden ist, aufweist, entschlüsselt die binären Zustände, die an den Auswahleingängen A und B anliegen, und aktiviert einen der vier Dokodiererausgänge, falls ein Freischaltsignal am Freischalteingang G anliegt. Die Stromversorgungsverbindungen V+ bzw. V- am Dekodierer 510 sind über Leitungen mit den Endpunktanschlüssen 540 bzw. 542 verbunden. Der Auswahleingang A ist über eine Leitung mit dem Zählerausgang QA und der Auswahleingang B ist über eine Leitung mit dem Zählerausgang QB verbunden. Nachdem der Zähler zurückgesetzt wurde und wenn eine Freischalteingabe anliegt, die über einen Endpunktanschluß 548 ("EN ") eintrifft, wird jeder Impuls, der am Endpunktanschluß 544 ("SCHRITT") angelegt wird, einen der Dekodiererausgänge des Dekodierers (510) aktivieren. Mit jedem nachfolgenden Impuls, der über den Endpunktanschluß 544 ("SCHRITT") empfangen wird, wird ein anderer Dekodiererausgang aktiviert und der zuvor aktivierte Dekodiererausgang wird deaktiviert. Der Prozeß setzt sich fort, bis alle Dekodiererausgänge einmal aktiviert waren, woraufhin die Reihe sich selbst wiederholt. Die Reihe kann zu irgendeinem Zeitpunkt durch Anlegen eines Rücksetzsignales am Endpunktanschluß 546 erneut gestartet werden. Die Signale auf den Leitungen, die mit den Endpunktanschlüssen 544, 546 und 548 verbunden sind, entsprechen den Steuersignalen 445 in Bezug auf Fig. 4b. (Ein gestrichelter Kasten 517a umrahmt eine Konstruktion, die als Steuerschaltung eines Auswahlschalters bezeichnet wird, wie er in Fig. 5h dargestellt ist)
Acht SPST (einpolige Kipp-)Halbleiterschalter (520a, 520b, 520c, 520d, 530a, 530b, 530c und 530d) werden vorgesehen, wobei jeder zwei Schaltverbindungen 521 und 522 und einen Steuereingang 523 aufweist. Jeder solcher Schalter stellt effektiv eine elektrische Verbindung über seine Schalterverbindungen (521 und 522) her, wenn ein Freischaltsignal an seinen Steuereingang 523 angelegt ist, und stellt effektiv einen offenen Stromkreiszustand über seine Schalterverbindung (521 und 522) dar, wenn ein solches Freischaltsignal nicht vorhanden ist (die Schalterverbindungen 521, 522 und der Steuereingang 523 sind nur beim Schalter 520a zur darstellerischen Verdeutlichung angedeutet, sind aber typisch für die zugehörigen Verbindungen an die restlichen Schalter) Schalter dieser Art sind nach dem Stand der Technik gut bekannt und können mit irgendeiner aus einer Anzahl von Herstellungstechniken und Verfahren hergestellt werden. Solche Schalter werden oft als "Analogschalter" bezeichnet.
Schalter, die verschiedene Kennwerte aufweisen, können hergestellt werden, wobei z. B. ein Stromfluß in eine bestimmte Richtung, ein Kleinsignalschalten oder ein Stromversorgungsschalten bevorzugt werden. Die Schalter 520a und 530a empfangen ein Freischalteingangssignal über eine verbundene Leitung an ihren zugehörigen Steuereingängen 523, um den Ausgang Q&sub0; des Dekodierers 510 zu entschlüsseln. Die Schalter 520b und 530b empfangen ein Freischalteingangssignal über eine verbundene Leitung an ihren zugehörigen Steuereingängen, um den Ausgang Q&sub1; des Dekodierers 510 zu entschlüsseln. Die Schalter 520c und 530c empfangen über eine verbundene Leitung ein Freischalteingangssignal an ihren zugehörigen Steuereingängen, um den Ausgang Q&sub2; des Dekodierers 510 zu entschlüsseln. Die Schalter 520d und 530d empfangen über eine verbundene Leitung ein Freischalteingangssignal an ihren zugehörigen Steuereingängen, um den Ausgang Q&sub3; des Dekodierers 510 zu entschlüsseln. Der Aufbau des Dekodierers 510 sowie der Schalter 520a-d und 530a-d ist derart, daß eine aktivierte Dekodiererausgabe am Dekodierer 510 von dem Schalter empfangen wird, mit dem sie als ein Freischaltsteuer-Eingangssignal verbunden sind. Über eine Leitung sind jeweils eine Schalterverbindung 521 der Schalter 520a, 520b, 520c und 520d gemeinsam mit einem ersten elektrischen Signal verbunden. Bei diesem Beispiel liegt das erste elektrische Signal an einer positiven Spannungsversorgungsverbindung ("PWR") an einem Endpunktanschluß 540 an. Über eine Leitung sind jeweils eine Schalterverbindung 521 der Schalter 530a, 530b, 530c und 530d gemeinsam mit einem zweiten elektrischen Signal verbunden. Bei diesem Beispiel liegt das zweite elektrische Signal an einer Masse-Stromversorgungsverbindung ("GND") am Endpunktanschluß 542 an. Die übrigen Schalterverbindungen 522 an den Schaltern 520a, 520b, 520c und 520d sind nach einem Eins-zu-Eins-Schema mit den vier Verteilungsleitungen (P1, P2, P3 und P4) verbunden. Die übrigen Schalterverbindungen 522 an den Schaltern 530a, 530b, 530c und 530d sind nach einem Eins-zu-Eins-Schema mit den vier anderen Verteilungsleitungen (G1, G2, G3 und G4) verbunden.
Wenn am Takteingang des Zählers 505 Impulse empfangen werden und einzelne Dekodiererausgänge am Dekodierer 510 aktiviert werden, werden Schalter paarweise geschlossen, wobei eines der Paare mit dem ersten elektrischen Signaleingang ("PWR") verbunden wird, und das andere Paar mit dem zweiten elektrischen Signaleingang ("GND") verbunden wird. Der Schalter 520a ist mit dem Schalter 530a mittels ihrer gemeinsamen Steuereingangsverbindung gepaart, um den Ausgang QA des Dekodierers 510 zu entschlüsseln; der Schalter 520b ist mit dem Schalter 530b mittels ihrer gemeinsamen Steuereingangsverbindung gepaart, um den Ausgang QB des Dekodierers 510 zu entschlüsseln; der Schalter 520c ist mit dem Schalter 530c mittels ihrer gemeinsamen Steuereingangsverbindung gepaart, um den Ausgang QC des Dekodierers 510 zu entschlüsseln, und der Schalter 520d ist mit dem Schalter 530d mittels ihrer gemeinsamen Verbindung gepaart, um den Ausgang QD des Dekodierers 510 zu entschlüsseln.
Das Freischaltsignal am Endpunktanschluß 548 aktiviert effektiv denjenigen Dekodiererausgang am Dekodierer 510, der durch die Zustände der Zählerausgänge am Zähler 505 ausgewählt ist, wodurch die Schalterpaare 530'x' und 520'x', deren Steuereingänge mit dem aktivierten Dekodiererausgang verbunden sind, angeschaltet (geschlossen) werden. Wenn das Freischaltsignal weggenommen wird, werden alle Dekodiererausgänge deaktiviert, wobei sich alle Schalter 520'x' und 530'x' öffnen. Auf diese Weise wird ein zweipoliger Halbleiterschrittschalter mit vier Stellungen (DP4T) gebildet, der eine Funktion, vergleichbar zu einem mechanischen Schrittschalter, ausführt. Beliebig große Halbleiterschrittschalter können hergestellt werden, indem Zähler bzw. Dekodierer vorgesehen werden, die eine größere Anzahl von Zählerausgängen bzw. Auswahleingängen aufweisen, und eine entsprechend große Anzahl (exponentiell proportional) von Dekodiererausgängen, sowie durch das Vorsehen einer entsprechend größeren Anzahl von Schaltern.
Im folgenden wird eine Form der Schreibweise verwendet, bei der die Bezugszeichen der Figuren so verwendet werden, daß 'x' in einem Bezugszeichen bedeutet, daß auf irgendeines und alle Bezugszeichen Bezug genommen wird, bei denen 'x' durch einen Buchstaben ersetzt werden kann. D. h., auf (beliebig ausgewählt für dieses Beispiel) die Bezugszeichen 520a, 520b, 520c und 520d kann gemeinsam Bezug genommen werden durch die Angabe 520'x'.
15 Fig. Sb stellt eine Schalteranordnung 500b, ähnlich der SODA, dar, bei der die Schalter 520'x' und 530'x' unabhängig voneinander geschaltet werden können. (Ein gestrichelter Kasten 517b umrahmt einen Aufbau, der als Auswahlschalter-Steuerschaltung bezeichnet wird, auf den in 20 Fig. 5h Bezug genommen wird) . Das wird durch das Vorsehen von getrennten Zählern 505a und 505b (dem Zähler 505 ähnlich), sowie von getrennten Dekodierern 510a und 510b (dem Dekodierer 510 ähnlich) erreicht, wobei der Zähler 505a und der Dekodierer 510a die Schalter 520'x' steuern sowieder Zähler 505b und der Dekodierer 510b die Schalter 530'x' steuern. Der Zähler 505a weist ein Signal "SCHRITT1" an seinem Takteingang auf, der über eine Leitung mit einem Endpunktanschluß 544a verbunden ist. Der Zähler 505b weist ein Signal "SCHRITT2" an seinem Takteingang auf, der über eine Leitung mit einem Endpunktanschluß 544b verbunden ist. Ein Rücksetzsignal "RÜCKSETZ " ist an die Rücksetzeingänge der Zähler 505a und 505b gemeinsam angelegt, die über eine Leitung mit dem Endpunktanschluß 546 verbunden sind. Die Freischalteingänge der Dekodierer 510a und 510b empfangen 35 gemeinsam ein Freischaltsignal "EN " über eine Leitung, die mit dem Endpunktanschluß 548 verbunden ist. Die Verbindungen der positiven Stromversorgung an die Zähler 505'x' und Dekodierer 510'x' werden gemeinsam über eine Leitung hergestellt, die mit dem Endpunktanschluß 540 verbunden ist. Die Verbindungen der negativen Stromversorgung an die Zähler 505'x' und 510'x' werden gemeinsam über eine Leitung hergestellt, die mit dem Endpunktanschluß 542 verbunden ist. Die Zählerausgänge QA bzw. QB des Zählers 505a sind mit den Auswahleingängen A bzw. B des Dekodierers 510a verbunden. Die Zählerausgänge QA bzw. QB des Zählers 505b sind mit den Auswahleingängen A bzw. B des Dekodierers 510b verbunden. Der Q&sub0;-Ausgang des Dekodierers 510a ist über eine Leitung mit dem Steuereingang des Schalters 520a verbunden, der Q&sub1;-Ausgang des Dekodierers 510a ist über eine Leitung mit dem Steuereingang des Schalters 520b verbunden, der Q&sub2;-Ausgang des Dekodierers 510a ist über eine Leitung mit dem Steuereingang des Schalters 520c verbunden und der Q&sub3;- Ausgang des Dekodierers 510a ist über eine Leitung mit dem Steuereingang des Schalters 520d verbunden. Der Q&sub0;-Ausgang des Dekodierers 510b ist über eine Leitung mit dem Steuereingang des Schalters 530a verbunden, der Q&sub1;-Ausgang des Dekodierers 510b ist über eine Leitung mit dem Steuereingang des Schalters 530b verbunden, der Q&sub2;-Ausgang des Dekodierers 510b ist über eine Leitung mit dem Steuereingang des Schalters 530c verbunden und der Q&sub3;- Ausgang des Dekodierers 510b ist über eine Leitung mit dem Steuereingang des Schalters 530d verbunden.
Die Schalterverriegelungen für diese Schalteranordnung sind genauso ausgewählt, wie diejenigen in Fig. 5a, außer daß nach dem Rücksetzen die Anzahl der Impulse, die am Takteingang des Zählers 505a ("SCHRITT1"-Signal") empfangen werden, steuert, welcher Schalter 520'x' geschlossen wird, während die Anzahl der Impulse, die am Takteingang des Zählers 505b ("SCHRITT2"-Signal") empfangen werden, steuert, welcher Schalter 530'x' geschlossen wird.
Fig. 5c stellt eine Schalteranordnung 500c dar, die der 500a (Fig. 5a) ähnlich und dazu in jeder Hinsicht identisch ist, mit der Ausnahme, daß das Rücksetzsignal des Zählers 505 mit einem Einschalt-Rücksetzmodul 550 (POR) verbunden ist. Das POR-Modul 550 enthält eine Schaltung, die jedesmal, wenn Strom angelegt wird, einen Rücksetzimpuls erzeugt. (Ein gestrichelter Kasten 517c umrahmt einen Aufbau, der als Auswahlschalter-Steuerschaltung bezeichnet wird und in Fig. 5h dargestellt ist). Schaltungen für diese Art von Modul sind nach dem Stand der Technik gut bekannt und werden oft verwendet. Falls es wünschenswert ist, daß der Rücksetzimpuls vom Modul 550 unabhängig von den Stromsignalen an den Endpunktanschlüssen 540 und 542 erzeugt wird, kann er stattdessen durch eine andere Stromquelle eingeschaltet werden.
Fig. 5d stellt eine Schalteranordnung 500d dar, die der 500b (Fig. 5B) ähnlich und dazu in jeder Hinsicht identisch ist, mit der Ausnahme, daß die Rücksetzsignale an die Zähler 505a und 505b mit einem Einschalt-Rücksetzmodul (POR) 550 verbunden sind, auf ähnliche Weise wie bei der Schalteranordnung 500c. (Ein gestrichelter Kasten 517d umrahmt einen Aufbau, die als Auswahlschalter- Steuerschaltung bezeichnet wird und in Fig. 5h dargestellt ist)
Fig. 5e stellt eine alternative Auswahlschalteranordnung 500e dar, bei der die Schalter 520'x' und 530'x' in festgelegten Paaren geschlossen sein können, bei der aber kein Zähler vorgesehen ist. (Ein gestrichelter Kasten 517e umrahmt einen Aufbau, die als Auswahlschalter- Steuerschaltung bezeichnet wird und in Fig. 5h dargestellt ist). Die Auswahleingänge A und B des Zählers 510 sind direkt über Leitungen mit den externen Steuersignalen DS0 und DSL an den Endpunktanschlüssen 549a und 549b verbunden. Durch Anlegen geeigneter Steuersignale DS0 und DS1 an diese Schaltung, können vorher festgelegte Schalterpaare wahlfrei Paar um Paar geschlossen werden.
Fig. 5f stellt eine alternative Auswahlschalteranordnung 500c, ähnlich der 500e, dar, bei der einzelne Verriegelungen der Schalter 520'x' und 530'x' unabhängig und wahlfrei ausgewählt werden können. (Ein gestrichelter Kasten 517f umrahmt einen Aufbau, der als Auswahlschalter- Steuerschaltung bezeichnet wird und in Fig. 5h dargestellt ist). Die Verbindungen zwischen dem Dekodierer 510a und den Schaltern 520'x' sowie zwischen dem Dekodierer 510b und den Schaltern 530'x' sind identisch mit den entsprechenden Verbindungen in Fig. 5b und 5d. Der Auswahleingang A bzw. B des Dekodierers 510a empfängt ein Steuersignal "DS0A" bzw. "DS1A" über eine Leitung am Endpunktanschluß 549a bzw. 549b. Der Auswahleingang A bzw. B des Dekodierers 510b empfängt ein Steuersignal "DS0B" und "DS1B" über eine Leitung vom Endpunktanschluß 549c bzw. 549d. In diesem Falle wird jedoch an den Freischalteingang des Dekodierers 510a bzw. 510b ein getrenntes Freischaltsignal "ENA " bzw. "ENB " über eine Leitung angelegt, die am Endpunktanschluß 548a bzw. 548b endet.
Bei Vorhandensein eines Freischaltsignals am Freischalteingang (G) des Dekodierers 510a, bestimmen geeignete Steuersignale "DS0A" und "DS1A" an den Auswahleingängen A und B des Dekodierers 510a, welcher der Schalter 520'x' geschlossen wird. Bei Vorhandensein eines Freischaltsignales am Freischalteingang (G) des Dekodierers 510b, bestimmen geeignete Steuersignale "DS0B" und "DS1B" an den Auswahleingängen A und B des Dekodierers 510b, welcher der Schalter 530'x' geschlossen wird.
Falls das Freischaltsignal ("ENA" ) am Freischalteingang (G) des Dekodierers 510a weggenommen wird, werden alle geschaltete Schalter 520'x' geöffnet. Auf ähnliche Weise werden alle geschaltete Schalter 530'x' geöffnet, falls das Freischaltsignal ("ENB ") am Freischalteingang (G) des Dekodierers 510b weggenommen wird.
Fig. 5g stellt eine weitere, veränderte Schalteranordnung 500g, ähnlich der 500e, dar, bei der anstelle eines Dekodierers ein Schieberegister 515 zum Schließen (Aktivieren) ausgewählter Schalter 520'x' und 530'x' eingesetzt wird. (Ein gestrichelter Kasten 5179 umrahmt einen Aufbau, der als Auswahlschalter-Steuerschaltung bezeichnet wird und in Fig. 5h dargestellt ist) . Zusätzlich werden vier logische UND-Gatter 525a, 525b, 525c und 525d vorgesehen, von denen jedes zwei Eingänge und einen Ausgang aufweist. Das Schieberegister 515 hat einen Dateneingang (D), einen Rücksetzeingang (R), einen Takteingang (> ), eine Verbindung (V+) für die positive Stromversorgung, eine Verbindung (V-) für die negative Stromversorgung und vier Ausgänge (Q&sub0;, Q&sub1;, Q&sub2;, Q&sub3;). Der Dateneingang des Schieberegisters 515 empfängt ein Datensignal DI über eine Leitung, die mit dem Endpunktanschluß 541 verbunden ist. Der Takteingang empfängt ein Schiebeeingangssignal ("SCHIEBEN") über eine Leitung, die mit dem Endpunktanschluß 543 verbunden ist. Der Rücksetzeingang (R) empfängt ein Rücksetzsignal ("RES ") über eine Leitung, die mit einem Endpunktanschluß 548 verbunden ist. Die positive Stromversorgung (V+) bzw. negative Stromversorgung (V-) für das Schieberegister 515 liegen über Leitungen an, die mit den Endpunktanschlüssen 540 bzw. 542 verbunden sind.
Der Q&sub0;-Ausgang des Schieberegisters 515 ist mit einem Eingang des UND-Gatters 525a verbunden, der Q&sub1;-Ausgang des Schieberegisters 515 ist mit einem Eingang des UND-Gatters 525b verbunden, der Q&sub2;-Ausgang des Schieberegisters 515 ist mit einem Eingang des UND-Gatters 525c verbunden und der Q&sub3;-Ausgang des Schieberegisters 515 ist mit einem Eingang des UND-Gatters 525d verbunden. Die restlichen Eingänge der UND-Gatter 525'x' sind gemeinsam mit einem Freischaltsignal ("EN") über eine Leitung an den Endpunktanschluß 546a verbunden. Der Ausgang des UND-Gatters 525a ist mit dem Steuereingang der Gatter 520a und 530a so verbunden, daß die Schalter 520a und 530a eingeschaltet (geschlossen) werden, wenn der Ausgang des Gatters 525a angesteuert wird. Der Ausgang des UND-Gatters 525b ist mit dem Steuereingang der Gatter 520b und 530b so verbunden, daß die Schalter 520b und 530b eingeschaltet (geschlossen) werden, wenn der Ausgang des Gatters 525b angesteuert wird. Der Ausgang des UND-Gatters 525c ist mit dem Steuereingang der Gatter 520c und 530c so verbunden, daß die Schalter 520c und 530c eingeschaltet (geschlossen) werden, wenn der Ausgang des Gatters 525c angesteuert wird. Der Ausgang des UND-Gatters 525d ist mit dem Steuereingang der Gatter 520d und 530d so verbunden, daß die Schalter 520d und 530d eingeschaltet (geschlossen) werden, wenn der Ausgang des Gatters 525d angesteuert wird.
Der Q&sub0;-, Q&sub1;-, Q&sub2;- und Q&sub3;-Ausgang des Schieberegisters 515 wird durch serielles Eintakten von Datensignalen gesteuert, die am Dateneingang (D) des Schieberegisters 515 empfangen werden, durch Anlegen eines geeigneten Taktsignales am Takteingang (> ) des Schieberegisters 515. Auf diese Weise kann irgendeine Kombination der Schieberegisterausgänge angesteuert werden.
Durch diese Auswahlschalteranordnung 500g ist es möglich, ausgewählte, vorher festgelegte Schalterpaare 520'x' und 530'x' zu schließen (einzuschalten), entweder nur ein Paar auf einmal oder Kombinationen mehrerer Paare zusammen. Wenn ein Freischalteingang am Endpunktanschluß 546a anliegt, werden die Schalter 520'x' und 530'x' wie folgt geschlossen: Die Schalter 520a und 530a werden geschlossen, falls der Q&sub0;-Ausgang des Schieberegisters 515 angesteuert wird (aktiv, an, WAHR); die Schalter 520b und 530b werden geschlossen, falls der Q&sub1;-Ausgang des Schieberegisters 515 angesteuert wird; die Schalter 520c und 530c werden geschlossen, falls der Q&sub2;-Ausgang des Schieberegisters 515
angesteuert wird und die Schalter 520d und 530d werden geschlossen, falls der Q&sub3;,-Ausgang des Schieberegisters 515 angesteuert wird. Falls die Freischalteingabe nicht am Endpunktanschluß 546 anliegt, sind alle Schalter 520'x' und 530'x' geöffnet (ausgeschaltet)
Die Fig. 5a-5g zeigen alle eine gemeinsame Verbindung zwischen einem Schalterkontakt der Schalter 520'x' und den Verbindungen (V+) der positiven Spannungsversorgung eines oder mehrerer Schaltungsblöcke sowie eine weitere gemeinsame Verbindung zwischen einem Schalterkontakt der Schalter 530'x' und den Verbindungen der negativen Stromversorgung dieser gleichen Schaltungsblöcke. Diese Verbindung ist besonders praktisch, wenn die dargestellten Schalteranordnungen verwendet werden, um einzelne Chips oder Sätze von Chips einzuschalten. Falls jedoch, gemäß der Erfindung, die Schaltungsblöcke, die gemeinsam mit den gemeinsamen verbundenen Seiten der Schalter 520'x' und 530'x' verbunden sind, von diesen Punkten abgetrennt und unabhängig eingeschaltet werden, dann können die offenbarten Schalteranordnungen verwendet werden, um irgendwelche geeigneten, elektrischen Signale zu schalten, indem sie einfach mit den Endpunktanschlüssen 540 bzw. 542 verbunden werden, statt mit PWR bzw. GND. Auf diese Weise können die Schalteranordnungen so verallgemeinert werden, daß sie verwendet werden können, um irgendeine steuerbare Verbindung herzustellen, wie: Verbindungen von externen Signalequellen an die Chips, Chip zu Chip- Signalverbindungen oder Verbindungen an signalerzeugende Schaltungen.
Fig. 5h stellt diese Verallgemeinerung dar. Eine geeignete Auswahlschalter-Steuerschaltung 517h, ähnlich denen 517a-517g, weist einen Eingang für die positive Stromversorgung, einen Eingang für die negative Stromversorgung und eine ausreichende Anzahl von Ausgängen auf, um die Steuereingänge der Schalter 520'x' und 530'x' nach einem Eins-zu-Eins-Schema (acht in diesem Fall, wie dargestellt) zu verbinden. Obgleich nicht dargestellt, können einige dieser Ausgänge innerhalb einer Auswahlschalter- Steuerschaltung 517h untereinander verbunden sein (was der Fall ist, falls ein solcher Auswahlschalter durch Stromversorgungssignale PWR bzw. GND, die über Leitungen an die Endpunktanschlüsse 540 bzw. 542 übertragen werden, unabhängig eingeschaltet wird). Die Ausgänge (Q&sub0;-Q&sub7;) der Auswahlschalter-Steuerschaltung 517h werden nach einem Eins-zu-Eins-Schema mit den Steuereingängen der Schalter 520'x' und 530'x' verbunden, gemäß einem vorher festgelegten Verbindungsschema (falls z. B. die Schaltung von 517a für 517h verwendet wird, dann werden Verbindungen von 517h an die Steuereingänge der Schalter 520'x' und 530'x' hergestellt gemäß der Verbindungsstrategie für 517a, wie in Fig. 5a dargestellt ist). Eine Seite der Schalter 520'x' wird gemeinsam mit einem Endpunktanschluß 541 verbunden, von dem ein Signal "SIG1" ausgeht. Eine Seite der Schalter 530'x' wird gemeinsam mit einem Endpunktanschluß 543 verbunden, bei dem ein Signal "SIG2" seinen Ursprung hat. Die restlichen Verbindungen an die Schalter 520'x' und 530'x' sind die gleichen, wie die in den Fig. 5a-5g. Auf diese Weise verteilen die Schalter 520'x' wahlweise das Signal "SIG1" und die Schalter 530'x' verteilen wahlweise "SIG2".

Figuren 6a-6f

Nachdem ein Mechanismus zum Erstellen von Auswahlschalteranordnungen begründet wurde, durch den bestimmte Kombinationen von Leitungen wahlweise mit ausgewählten Signalen verbunden werden können, besteht noch ein Bedarf, diese Art von Schalteranordnungen vorteilhaft für das Vorhaben des Auswählens und/oder wahlweisen Verteilens von Signalen an einzelne Chips und/oder Gruppen von Chips zu verwenden. Die Fig. 6a-6c zeigen, wie dies erreicht wird.
Fig. 6a stellt eine Vorrichtung 600a zum Realisieren eines Ausführungsbeispiels der vorliegenden Erfindung dar&sub1; die eine Chipauswahl auf einem Wafer betrifft. Ein Auswahlschalter 610a wird vorgesehen, der eine Vielzahl von Schalterausgängen (8 dargestellt) G1, G2, G3 bzw. G4, die mit den Leitungen 630a, 630b, 630c bzw. 630d verbunden sind, und Schalterausgänge P1, P2, P3 bzw. P4 aufweist, die mit den Leitungen 620a, 620b, 620c bzw. 620d verbunden sind. Während nur 8 Schalter und Schalterausgänge (Signalverteilungsleitungen) dargestellt sind, kann die Technik für eine beliebig große Anzahl von Schaltern und Leitungen verwendet werden. Der Auswahlschalter 610a kann intern als irgendeine geeignete, schaltende Schaltung konfiguriert werden, bei der zwei Ausgänge gleichzeitig aktiviert werden können - einer der zwei Schalterausgänge, die so aktiviert werden, ist einer aus der Gruppe G1, G2, G3 und G4; der andere der zwei Schalterausgänge, die so aktiviert werden, ist einer aus der Gruppe P1, P2, P3 und P4 - und bei dem die spezielle Auswahl der Ausgänge, die in jeder Gruppe aktiviert werden sollen, unabhängig erfolgen kann (d.h. keine spezielle Paarbildung der Ausgänge). Beispiele solcher geeigneten Schaltungen 610a sind in den Fig. 5b, 5d und 5f dargestellt.
Eine Vielzahl von Chips 605a-p (16 dargestellt) wird in einem logischen Muster von Zeilen und Spalten angeordnet. (Man beachte, daß ein "logisches Muster" ein Muster ist, welches zur Vereinfachung der Bezeichnung und zur Erleichterung des Verständnisses entwickelt wurde, im Gegensatz zu einem "physischen Muster", das eine physische Ausrichtung andeutet). Mit Fig. 6a sollen die Verhältnisse des Auswahlschalters 610a und der Chips 605a-p schematisch dargestellt werden. Zur darstellerischen Verdeutlichung sind die Chips 605a-p in Zeilen und Spalten physisch angeordnet dargestellt, aber ihre physische Anordnung muß nicht notwendigerweise ihrem logischen Muster, das in der Figur dargestellt ist, entsprechen.
Die Leitung 630a ist mit allen Chips (605a, 605e, 605i und 605m) in einer Spalte verbunden; die Leitung 630b ist mit allen Chips (605b, 605f, 605j und 605n) in einer weiteren Spalte verbunden; die Leitung 630c ist mit allen Chips (605c, 605g, 605k und 605o) in einer weiteren Spalte verbunden; und die Leitung 630d ist mit allen Chips (605d, 605h, 605l und 605p) in einer weiteren Spalte verbunden.
Die Leitung 620a ist mit allen Chips (605a, 605b, 605c und 605d) in einer Zeile verbunden; die Leitung 620b ist mit allen Chips (605e, 605f, 605g und 605h) in einer weiteren Zeile verbunden; die Leitung 620c ist mit allen Chips (605i, 605j, 605k und 605l) in einer weiteren Zeile verbunden; und die Leitung 620d ist mit allen Chips (605m, 605n, 605o und 605p) in einer weiteren Zeile verbunden.
Für jedes Leitungspaar, bei dem eine Leitung des Paares eine der Leitungen 620a, 620b, 620c und 620d ist, sowie die andere Leitung des Paares eine der Leitungen 630a, 630b, 630c und 630d ist, gibt es nur einen Chip 605'x' (wobei 'x' a, b, c, d, e, f, g, h, i, j, k, l, m, n, o oder p sein kann), der mit beiden Leitungen des Paares verbunden ist. Falls z. B. die Leitung 620'x' bzw. 630'x' zum Übertragen eines elektrischen Strom- bzw. Massesignals an eine zugehörige Strom- bzw. Masseleitung auf den Chips 605'x' konzipiert wurde und wenn ein solches Leitungspaar aktiviert ist, dann wird über diese Leitungen nur an einen der Chips 605'x' Strom übertragen. Auf diese Weise können Chips durch Anlegen geeigneter Steuersignale an den Auswahlschalter 610a wahlweise eingeschaltet werden, wie zuvor unter Bezugnahme auf Fig. 5a-f beschrieben.
Alternativ können statt der Strom- und Massesignale logische Chipauswahlsignale auf den Leitungen 620'x' und 630'x' übertragen werden. Mit irgendeinem Leitungspaar 620'x' und 630'x', das aktiviert (angesteuert, "ein"geschaltet, ausgewählt usw.) ist, wird in diesem Fall nur ein Chip mit den beiden so aktivierten Leitungen verbunden. Ein Chip kann eine spezielle Test- Gatterschaltungsaufbau beinhalten, so daß er sich selbst nur dann als "ausgewählt" erkennt, wenn beide seiner mit den Leitungen 630'x' und 620'x' verbundenen Eingänge aktiviert sind.
Fig. 6b stellt ein alternatives Ausführungsbeispiel 600b einer Chipauswahl auf einem Wafer dar, bei dem ein Auswahlschalter 610b vorgesehen ist, der in der Lage ist, diskrete Paare von Ausgangsleitungen freizuschalten. Eine geeignete Schaltung für solch einen Auswahlschalter 610b ist in den Fig. 5a, 5c, 5e und 5g dargestellt. Der Auswahlschalter 610b ist so angeordnet, daß nur ein Ausgangspaar auf einmal aktiviert werden kann und die Paarung der aktivierten Ausgänge festgelegt ist. D. h., Ausgänge G1 und P1 können zusammen aktiviert werden, Ausgänge G2 und P2 können zusammen aktiviert werden, Ausgänge G3 und P3 können zusammen aktiviert werden und Ausgänge G4 und P4 können zusammen aktiviert werden. Nur diese Ausgangspaare können aktiviert werden. Jedes solches Ausgangspaar ist mit einem oder mehreren Chips verbunden (zur darstellerischen Verdeutlichung ist nur einer in Fig. 6b dargestellt), aber an jedem Chip ist nur ein Ausgangspaar angeschlossen. Zu diesem Zweck ist dargestellt, wie der Ausgang P1 bzw. G1 über eine Leitung 620a bzw. 630a mit einem Chip 605a verbunden ist; der Ausgang P2 bzw. G2 über eine Leitung 620b bzw. 630b mit einem Chip 605b verbunden ist, der Ausgang P3 bzw. G3 über eine Leitung 620c bzw. 630c mit einem Chip 605c verbunden ist und der Ausgang P4 bzw. G4 über eine Leitung 620d bzw. 630d mit einem Chip 605d verbunden ist. Falls z. B. interne Verbindungen an den Auswahlschalter 610b angeordnet sind, um elektrische Strom- und Masseverbindungen zu bilden (für die die Schaltung in Fig. Sb beispielhaft ist), dann wird mit jedem Paar von Leitungen 630'x''x' und 620'x', das durch den Auswahlschalter 610b aktiviert wurde, ein ausgewählter Satz von Chips aktiviert (in Fig. 6b ist für jedes Paar nur einer dargestellt).
Fig. 6c stellt eine Chipauswahl in Gruppen von Chips dar. "Gruppen" können Zeilen, Spalten oder eine andere Auswahl einer kleinen Anzahl von Chips sein. Ein Auswahlschalter 610b (identisch mit dem in Fig. 6b, aber zur darstellerischen Verdeutlichung umgeordnet) wird so angeordnet, daß ein Ausgang P1 bzw. G1 des Auswahlschalters 610b über eine Leitung 620a bzw. 630a mit jedem Chip 605a, 605e, 605i und 605m verbunden ist; ein Ausgang P2 bzw. G2 des Auswahlschalters 610b über eine Leitung 620b bzw. 630b mit jedem Chip 605b, 605f, 605j und 605n verbunden ist; ein Ausgang P3 bzw. G3 des Auswahlschalters 610b über eine Leitung 620c bzw. 63dc mit jedem Chip 605c, 605g, 605k und 605o verbunden ist und ein Ausgang P4 bzw. G4 des Auswahlschalters 610b über eine Leitung 620d bzw. 630d mit jedem Chip 605d, 605h, 605l und 605p verbunden ist. Diese Figur stellt einen Fall der Chipauswahl dar, bei dem Gruppen von "n" Leitungen verwendet werden, wobei n=2. Jede Gruppe von Chips wird mit einem Paar von Leitungen (n=2) ausgewählt. Andere Ausführungsbeispiele können eine andere Anzahl von Leitungen verwenden. Wenn die Leitungen 620a (P1) und 63da (G1) angesteuert werden, werden die Chips 605a, 605e, 605i und 605m ausgewählt. Wenn die Leitungen 620b (P2) und 630b (G2) angesteuert werden, werden die Chips 605b, 605f, 605j und 605n ausgewählt. Wenn die Leitungen 620c (P3) und 630c (G3) angesteuert werden, werden die Chips 605c, 605g, 605k und 605o ausgewählt. Wenn die Leitungen 620d (P4) und 620d (G4) angesteuert werden, werden die Chips 605d, 605h, 605l und 605p ausgewählt.
Die in Fig.6a-6c dargestellten Chipauswahlanordnungen sind besonders gut geeignet, um Chips wahlweise einzuschalten. Falls die Signale 620'x' bzw. 630'x', die geschaltet werden, Strom bzw. Masse sind, so erfolgt die Chipauswahl durch Einschalten der Chips.
In den Fällen jedoch, in denen das Stromanlegen nicht der primäre Mechanismus zum Chipauswählen ist, ist ein anderer Lösungsweg möglich. Alle vorherigen Mechanismen zum Chipauswählen haben Halbleiterschalter zum "Durchschalten" von Signalen auf die ausgewählten Leitungen eingesetzt. Falls alle Chips auf einmal eingeschaltet werden sollen und die Chipauswahl unter Verwendung eines logischen Auswahlschemas erfolgen soll, dann ist es möglich, eine einfachere Schaltung zu verwenden, um dies zu erreichen.
Fig. 6d stellt ein solches Schema dar. Ein Mechanismus 600d zum Auswählen irgendeines einzelnen Chips 605a', 605b', 605c', 605d', 605e', 605f', 605g', 605h', 605i', 605j', 605k', 605l', 605m', 605n', 605o' oder 605p' wird unter Verwendung eines Dekodierers 660a erreicht. Jeder solcher Chip ist den Chips 605'x' in Fig. 6a-6c ähnlich, ist jedoch aufgebaut, um Auswahlsignale zu empfangen. Alle Chips werden mittels gemeinsamer Strom- und Masseverbindungen an "PWR" (Leitung 620e) und "GND" (Leitung 630e) parallel eingeschaltet. Ein Dekodierer 660a aktiviert einen seiner Ausgänge (Q0-Q15) an der damit verbundenen Ausgangsleitung 650'x' als Antwort auf die Kombination der Chipadreßeingänge 640a-d (SEL0-3), die an seinem I0-, I1-, I2- und I3-Auswahleingang empfangen werden. In der Figur sind die Q'x' Ausgänge des Dekodierers 660a wie folgt verbunden: Ausgang Q0 ist über eine Chipauswahlleitung 650d mit dem Chip 605d' verbunden, Ausgang Q1 ist über eine Chipauswahlleitung 650c mit dem Chip 605c' verbunden, Ausgang Q2 ist über eine Chipauswahlleitung 650b mit dem Chip 605b' verbunden, Ausgang Q3 ist über eine Chipauswahlleitung 650a mit dem Chip 605a' verbunden, Ausgang Q4 ist über eine Chipauswahlleitung 650h mit dem Chip 605h' verbunden, Ausgang Q5 ist über eine Chipauswahlleitung 650g mit dem Chip 605g' verbunden, Ausgang Q6 ist über eine Chipauswahlleitung 650c mit dem Chip 605f' verbunden, Ausgang Q7 ist über eine Chipauswahlleitung 650e mit dem Chip 605e' verbunden, Ausgang Q8 ist über eine Chipauswahlleitung 6501 mit dem Chip 605l' verbunden, Ausgang Q9 ist über eine Chipauswahlleitung 650c mit dem Chip 605k' verbunden, Ausgang QA ist über eine Chipauswahlleitung 650j mit dem Chip 605j' verbunden, Ausgang QB ist über eine Chipauswahlleitung 650i mit dem Chip 605i' verbunden, Ausgang QC ist über eine Chipauswahlleitung 650p mit dem Chip 605p' verbunden, Ausgang QD ist über eine Chipauswahlleitung 650o mit dem Chip 605o' verbunden, Ausgang QE ist über eine Chipauswahlleitung 650n mit dem Chip 605n' verbunden und Ausgang QF ist über eine Chipauswahlleitung 650m mit dem Chip 605m' verbunden. Auf diese Weise können einzelne Chips über die Chipadreßsignale "SEL0", "SEL1", "SEL2" und "SEL3" "adressiert" werden.
Das Dekodieren in Fig. 6a wird erreicht, indem jeder Chip einen diskreten Draht aufweist, der mit ihm verbunden ist. Jeder Draht wird nur bei einer bestimmten Kombination der SEL'x' Chip-Adreßsignale aktiviert.
Fig. 6e stellt einen alternativen Lösungsweg zum Lösen der gleichen Aufgabe dar, verwendet aber Leitungen. Ein Lösungsweg mit einer "Zeilen-Spalten"-Matrix wird anstelle einer Auswahlleitung für jeden Chip vorgesehen. Zwei Dekodierer 660b und 660c werden vorgesehen, jeder dem 660a (Fig. 6d) ähnlich, aber zum Entschlüsseln von weniger Eingängen konzipiert. Jeder Chip ist ähnlich zu den Chips 605'x' in Fig. 6a-6c, ist aber zur Aufnahme von zwei Auswahleingängen konzipiert und antwortet nur wenn beide aktiviert sind. Der Dekodierer 660b empfängt ein Adreßsignal "SEL0" auf einer Leitung 640a und ein Adreßsignal "SEL1" auf einer Leitung 640b. Er entschlüsselt die logischen Zustände dieser Auswahleingänge in vier Ausgänge: Einen Ausgang Q0, der über eine Chipauswahlleitung 652a mit jeweils einem Auswahleingang der Chips 605a", 605b", 605c" und 605d" verbunden ist; einen Ausgang Q1, der über eine Chipauswahlleitung 652b mit jeweils einem Auswahleingang der Chips 605e", 605f", 605g" und 605h" verbunden ist; einen Ausgang Q2, der über eine Chipauswahlleitung 652c mit jeweils einem Auswahleingang der Chips 605i", 605", 605k" und 605l" verbunden ist, und einen Ausgang Q3, der über eine Chipauswahlleitung 652d mit jeweils einem Auswahleingang der Chips 605m", 605n", 605o" und 605p" verbunden ist. Der Dekodierer 660c empfängt ein Adreßsignal "SEL2" auf einer Leitung 640c, und ein Adreßsignal "SEL3" auf einer Leitung 640d. Er entschlüsselt die logischen Zustände dieser Auswahleingänge in vier Ausgänge: Einen Ausgang Q0, der über die Chipauswahlleitung 650h mit jeweils dem anderen Auswahleingang der Chips 605d", 605h", 605l" und 605p" verbunden ist; einen Ausgang Q1, der über eine Chipauswahlleitung 650g mit jeweils dem anderen Auswahleingang der Chips 605c", 605g", 605k" und 605o" verbunden ist; einen Ausgang Q2, der über eine Chipauswahlleitung 650f mit jeweils dem anderen Auswahleingang der Chips 605b", 605f", 605j" und 605n" verbunden ist; und einen Ausgang Q3, der über eine Chipauswahlleitung 650e mit jeweils dem anderen Auswahleingang der Chips 605a", 605e", 605i" und 605m" verbunden ist.
Dieses Schema verwendet weniger Auswahlleitungen als der Mechanismus in Fig. 6d (acht gegenüber 16). Natürlich können für eine größere Anzahl von Chips größere Dekodierer verwendet werden. Im allgemeinen gilt, je größer die Anzahl einzelner Chips ist, die angewählt werden sollen, umso größer ist die Reduzierung in der Anzahl der erforderlichen Chipauswahlleitungen, wenn das Schema von Fig. 6e verwendet wird, statt dem von Fig. 6d.
Ein anderes Schema, welches einzelne Adreßdekodierer für jeden Chip verwendet, benötigt noch weniger Chipauswahlleitungen.
Fig. 6f stellt eine Anordnung dar, bei der jeder einzelne Chip ausgerüstet ist, um eine einmalige Adresse von den Adreßeingängen "SEL0", "SEL1", "SEL2" und "SEL3" durch je einen Adreßdekodierer pro Chip direkt zu entschlüsseln. Jeder Chip 606'x' ist den Chips 605'x' in den Fig. 6a-6c ähnlich, ist aber ausgestattet mit einem Dekodierer (dargestellt als schattierte Fläche in der Darstellung des Chips in Fig. 6f), der eine einmalige Adresse entschlüsselt. Alle Chips sind gemeinsam verbunden mit Chipadreßsignalen "SEL0" (auf Leitung 640a), "SEL1" (auf Leitung 640b), "SEL2" (auf Leitung 640c) und "SEL3" (auf Leitung 640d). Die Figur zeigt eine schwarze Leitung 640e, in der die Leitungen 640a, 640b, 640c und 640d vereint sind. Diese Leitung stellt eine "Bus-"Signalleitung dar, die eine logische Gruppierung aller in ihr vereinten Leitungen ist. Die Leitungen verlieren im Bus nicht ihre Identität und der Bus ist somit keine "physische" Struktur. Es ist einfach eine Vereinfachung der Bezeichnung, die es erlaubt, die Adreßsignale in der Figur als Gruppe zu behandeln. Tatsächlich ist "SEL0" parallel mit jedem Chipadreßdekodierer verbunden, der einem Chip 606'x' zugeordnet ist. Dasselbe gilt für jedes der anderen Adreßsignale.
Die Dekodierer sind als schattierte Fläche auf dem Chip dargestellt. Diese Dekodierer können in den Chip eingebaut sein, können in der zum Chip angrenzenden Ritzlinie angeordnet sein oder an irgendeinem geeigneten Ort auf irgendeiner geeigneten Fläche des Wafers angeordnet sein.
Unter Verwendung der hier gezeigten Techniken ist es möglich, redundante Signale an Chips anzulegen. Die Motivation für das Vorsehen redundanter Signale ist, die Verwendung eines alternativen Signalweges zu ermöglichen, falls ein "normaler" oder ein primärer Signalweg beschädigt oder sonstwie funktionsunfähig gemacht wurde. Dies wird durch eine der zwei Einrichtungen erreicht: 1) das Verdoppeln (oder Verdreifachen, oder Vervierfachen...) der Anzahl der zum Verbinden der Chips verwendeten Ritzlinienleiter; oder 2) das Vorsehen zusätzlicher, separat geschalteter Leitungssätze an die Chips. In Verbindung mit dieser Technik ist es auch möglich, eine Schaltung zur redundanten Auswahl oder zum Testen vorzusehen, die über redundante Ritzlinienleiter mit Chips verbunden sind, um den Einfluß eines Fehlers in einer solchen Schaltung auf die Fähigkeit einen Wafer zu testen und/oder vorzualtern zu minimieren. Damit diese redundanten Ritzlinienleiter jedoch nützlich sind, muß ein Mechanismus zum Isolieren dieser Leitungen untereinander und gegen die Fehler, die ihn notwendig machen, vorhanden sein. Dies wird nachstehend, unter Bezugnahme auf die Fig. 7'x', diskutiert.

Figuren 7a-7f

Im Vorherigen wurde gezeigt, daß eine Chipauswahl durch eine Kombination von Halbleiterschaltern und Leitern erreicht werden kann, die auf normalerweise unbenutzten Flächen eines Wafers strategisch angeordnet sind. Chips können wahlweise eingeschaltet werden und/oder an die Chips können wahlweise Signale angelegt werden. Jedoch bleibt noch das Problem bestehen, daß "normale" Chipplätze nicht die einzigen Plätze auf dem Wafer sind, die durch Herstellungsfehler beeinflußt werden können. Es ist möglich, daß genau die Flächen, die diese Auswahlschalter und strategisch angeordneten Leiter (Ritzlinienflächen, unbrauchbare Chipplätze, fest zugewiesene Chipplätze, usw.) enthalten, Fehler aufweisen, die die Funktionen genau der Strukturen beeinflussen, von denen Unterstützung beim Entdecken solcher, irgendwo auf dem Wafer befindlichen Fehler erwartet wurde. Weiterhin ist es bei bestimmten Arten von Fehlern (im allgemeinen Kurzschlüsse) möglich, daß sie durch einen fehlerhaften Chip das Aufladen der Auswahlschaltung verursachen, so daß eine Auswahl anderer, unbeschädigter Chips nicht möglich ist. Was benötigt wird, ist ein Verfahren zum Isolieren solcher Fehler von der restlichen Auswahlschaltung und das Vorsehen von redundanten Signalverteilungswegen, so daß die Wahrscheinlichkeit stark eingeschränkt wird, daß ein einziger Punktfehler das Testen eines vollständigen Wafers verhindert.
Fig. 7a-7f stellen verschiedene Formen von Dioden und/oder Sicherungsisolierungen von Signalverteilungsleitungen dar, die zu diesem Zweck eingesetzt werden. Es wird angenommen (außer da, wo es anders angegeben ist), daß sich dort, wo die "Richtung" oder Polarität der Signale, die verteilt werden, derart ist, daß ein aktiver (angesteuerter, EIN, WAHR) Zustand auf einer höheren Spannung (Potential) als ein nicht aktiver (nicht angesteuerter, AUS, FALSCH) Zustand (oft als ein "active HIGH" Signal oder als "positives Logik"-Signal bezeichnet) liegt, innerhalb des Chips oder auf einer an einen Chip angrenzenden Ritzlinienfläche ein Belastungswiderstand oder ein Arbeitsstrom verbunden mit einer Spannung (Potential) befindet, die zumindest niedrig genug ist, um als nicht aktiver Zustand (nur in Fig. 7a und 7b dargestellt) nachgewiesen zu werden. Es wird weiterhin angenommen, daß sich dort, wo die Richtung der Polarität der Signale, die verteilt werden, derart ist, daß der nicht aktive Zustand des Signals, das verteilt wird, auf einer höheren Spannung liegt, als der aktive Zustand (oft als ein "active LOW" Signal oder "negatives Logik" Signal bezeichnet), innerhalb des Chips oder auf einer an den Chip angrenzenden Ritzlinienfläche ein Belastungswiderstand oder ein Arbeitsstrom verbunden mit einer Spannung befindet, die zumindest hoch genug ist, um als ein nichtaktiver Zustand nachgewiesen zu werden.
Es sollte angemerkt werden, daß die Fig. 7a-7f schematische Darstellungen sein sollen, keine physischen Darstellungen. Daher wird die physische Lage einer Diode oder einer Sicherung nicht durch ihre Anordnung in den Figuren repräsentiert. Solche Dioden und/oder Sicherungen können physisch auf einem Chipplatz, auf einer Ritzlinienfläche oder auf einer Fläche in der Peripherie des Chips vorhanden sein.
Fig. 7a stellt eine Diodenisolierung von signalübertragenden Leitungen (Leitern) eines Chips dar. ("Signal übertragen" bedeutet, Übertragen irgendeiner Art eines elektrischen Signals, einschließlich Stromsignale) Ein Chip 705a, der eine Bondkontaktstelle 710a bzw. 710b aufweist, die mit einem internen Leiter 760a bzw. 760b sowie mit weiteren internen Leitern und mit einer Schaltung verbunden ist, empfängt auf dem internen Leiter 760a bzw. 760b über eine Diode 740 bzw. 750 elektrische Signale von der Leitung 720 bzw. 730. Die Anode der Diode 740 ist mit der signalübertragenden Leitung 720 und die Kathode der Diode 740 ist direkt mit dem internen Leiter 760a des Chips 705a verbunden, wodurch die Bondkontaktstelle 710a umgangen wird (dies stellt eine Art einer Verbindung an einen Chip dar -- direkte Verbindung mit einem Signal, das einer Bondkontaktstelle zugeordnet ist, wodurch die Bondkontaktstelle umgangen wird) . Die Anode der Diode 750 ist mit dem internen Leiter 760b des Chips 705a verbunden, wobei die Bondkontaktstelle 710b umgangen wird, und die Kathode der Diode 750 ist mit der signalübertragenden Leitung 730 verbunden.
Bei der dargestellten Polarität der Dioden geht man davon aus, daß die signalübertragende Leitung 720 entweder ein aktives H-Signal überträgt oder eine positive Stromversorgungsleitung ist und daß die signalübertragende Leitung 730 entweder ein aktives L-Signal überträgt oder eine negative Stromversorgungsleitung ist. Diese Diode 740 bzw. 750 isoliert die Leitung 720 bzw. 730 von Leckströmen des Chips 705a, wodurch verhindert wird, daß durch solche Leckströme weder auf der signalübertragenden Leitung 720 noch auf der signalübertragenden Leitung 730 unbeabsichtigt ein Übergang vom nicht angesteuerten auf den angesteuerten Signalpegel verursacht wird. Im speziellen Fall, in dem Stromversorgungssignale über die Leitungen 720 und 730 übertragen werden, verhindern diese Dioden, daß durch Leckströme auf dem Chip 705a irgendwelche anderen Chips oder eine andere Schaltung, die ebenfalls mit den Leitungen 720 und/oder 730 verbunden sein können, unbeabsichtigt eingeschaltet werden.
Fig. 7b stellt eine Diodenisolierung mit redundanten Verbindungen an einem Chip dar. Bei einem Halbleiterwafer besteht immer die Möglichkeit, daß ein Fehler im Wafer einen Teil des Wafers zerstören wird oder funktionsunfähig macht. Da dies auch für Leiter zutrifft, ist es vorteilhaft, redundante Leiter vorzusehen, als Absicherung gegen den Fall, daß ein Leiter beschädigt ist. Ein Chip 705b und vier Dioden 740a, 740b, 750a und 750b sind dargestellt. Zwei redundante Paare signalübertragender Leiter werden vorgesehen: ein erstes Paar 720a und 720b sowie ein zweites Paar 730a und 730b. Jeder der Leiter 720a und 720b überträgt ähnliche Signale. Jeder der Leiter 730a und 730b überträgt ähnliche Signale. Die Signale auf den Leitern 720'x' können aktive H-Signale oder positive Stromversorgungssignale sein. Die Signale auf den Leitern
730'x' können aktive L-Signale oder negative Stromversorgungssignale sein. Der Chip 705b weist zwei Bondkontaktstellen 710a und 710b auf, wobei jeder mit verschiedenen Schaltungen irgendwo auf dem Chip 705b verbunden ist. Der signalübertragende Leiter 720a ist mit der Anode der Diode 740a verbunden. Der signalübertragende Leiter 720b ist mit der Anode der Diode 740b verbunden. Die Kathoden der Dioden 740a und 740b sind gemeinsam (über einen Leiter 760c) mit der Bondkontaktstelle 7lda verbunden (dies stellt ein anderes Verfahren des Verbindens mit einem Chip dar: direkte Verbindung mit einer Bondkontaktstelle) Der signalübertragende Leiter 730a ist mit der Kathode der Diode 750a verbunden. Der signalübertragende Leiter 730b ist mit der Kathode der Diode 750b verbunden. Die Kathoden der Dioden 75da und 750b sind gemeinsam (über einen Leiter 760d) mit der Bondkontaktstelle 710b verbunden.
Falls entweder der Leiter 720a oder 720b zerstört ist (offen) oder gegenüber einer niedrigen Spannung kurzgeschlossen ist (gegenüber den aktiven, "angesteuerten" H-Spannungspegeln oder gegenüber der positiven Stromversorgungsspannung, abhängig vom Typ des übertragenen Signals), ist es immer noch möglich, elektrische Signale an die Kontaktstelle 710a des Chips 705b über den anderen (redundanten) Leiter (720b bzw. 720a) zu senden und zwar aufgrund der Isolierung, die durch die Dioden 740a und 740b geboten wird. Falls einer der Leiter 730a oder 730b zerstört ist (offen) oder gegenüber einer hohen Spannung kurzgeschlossen ist (gegenüber den aktiven, "angesteuerten" L-Spannungspegeln oder gegenüber negativen Stromversorgungsspannungen, abhängig vom Typ des übertragenen Signals), ist es immer noch möglich, elektrische Signale zur Kontaktstelle 710b des Chips 705b über den anderen (redundanten) Leiter (730b bzw. 730a) zu senden und zwar aufgrund der Isolierung, die durch die Dioden 750a und 750b geboten wird.
Fig. 7c stellt eine Sicherungsisolierung der Leiter von einem Chip dar. Ein Chip 705c weist Bondkontaktstellen 710a und 710b, sowie interne Leiter 760e und 760c auf, die mit keiner Bondkontaktstelle verbunden sind. Der interne Leiter 760e ist mit einer Seite einer Sicherung 770a verbunden, bei der die andere Seite mit einem signalübertragenden Leiter 720 verbunden ist (dies stellt noch ein Verfahren des Verbindens mit einem Chip dar: direkte Verbindung an interne Signale auf Leitern, die nicht (verbunden mit) an Bondkontaktstellen verfügbar sind). Der interne Leiter 760f ist mit einer Seite einer Sicherung 770b verbunden, bei der die andere Seite mit einem signalübertragenden Leiter 730 verbunden ist.
Falls ein Waferfehler oder ein anderer Defekt im Chip 705c auftreten sollte, so daß er eine unerwünschte Last oder Spannung (Kurzschluß) verursacht, die am signalübertragenden Leiter 720 anliegen, dann kann der Chip 705c vom signalübertragenden Leiter 720 durch Durchbrennen der Sicherung 770a isoliert werden. Falls aus irgendeinem Grund ein Fehler oder ein Defekt den internen Leiter 760c auf ähnliche Weise ähnlich beeinflussen sollte, dann kann der Chip 705c vom signalübertragenden Leiter 730 durch Durchbrennen der Sicherung 770b isoliert werden.
Diesicherungen 770da und 770b können entweder passive oder aktive Sicherungen sein. Eine passive Sicherung ist einfach ein relativ dünner Leiter, der verdampft oder sonstwie zerstört (geöffnet) werden kann, indem eine ausreichende Menge Energie in ihn hineingeleitet wird. Dies kann erreicht werden, indem ein höherer Strom als normalerweise über die Sicherung geleitet wird, wodurch ein Widerstandsheizen innerhalb der Sicherung verursacht wird, das sie schmelzen, verdampfen, brechen oder auf andere Weise nichtleitend werden läßt. Alternativ kann ein externer, fokussierter Energiestrahl (wie z. B. ein Laser) mit ähnlichen Ergebnissen (unten diskutiert) auf sie fokussiert werden. Eine aktive Sicherung ist eine elektronische Schaltung, die konzipiert ist, um elektrische Ströme bis zu einem bestimmten Pegel zu leiten. Die aktive Sicherung ist so konzipiert, daß, falls dieser bestimmte Pegel überschritten wird, das Leiten der elektrischen Ströme gestoppt wird, wodurch das Verhalten einer passiven Sicherung bei Vorhandensein eines überhöhten Stromes (höher als normaler Strom) nachgeahmt wird. Beide Typen von Sicherungen sind denjenigen, die in der Technik der Herstellung von Halbleiterbauteilen ausgebildet sind, gut bekannt und wurden bei der Herstellung solcher Bauteile als PROM's (programmierbare Festwertspeicher) mit schmelzbaren Verbindungen umfassend verwendet. Verfahren zum Durchbrennen von Sicherungen, die die vorliegende Erfindung betreffen, werden unten unter Bezugnahme auf die Fig. 8a-8d diskutiert.
Fig. 7d stellt eine Sicherungsisolierung von redundanten Verbindungen an einen Chip dar. Diese Anordnung ist derjenigen in Fig. 7b sehr ähnlich, aber die Dioden in Fig. 7b werden in Fig. 7d durch Sicherungen ersetzt. Ein Paar redundanter Signalübertragungsleiter 720a und 720b (redundant bedeutet, daß sie in der Lage sind, den gleichen Signalinhalt zu übertragen) sind zur Verbindung mit dem Chip 705d vorgesehen. Ein ähnliches zweites Paar redundanter Signalübertragungsleiter 730a und 730b sind ebenfalls zur Verbindung mit einem Chip 705d vorgesehen. Je eine Seite von Sicherungen 770d und 770e ist gemeinsam mit einem internen (zum Chip 705d) Leiter 760a verbunden. Die andere Seite der Sicherung 770c ist mit dem signalübertragenden Leiter 720a verbunden und die andere Seite der Sicherung 770d ist mit dem signalübertragenden Leiter 720b verbunden. Auf ähnliche Weise ist je eine Seite von Sicherungen 770e und 770f gemeinsam mit einem internen (zum Chip 705d) Leiter 760b verbunden. Die andere Seite der Sicherung 770e ist mit dem signalübertragenden Leiter 730a verbunden und die andere Seite der Sicherung 770c ist mit dem signalübertragenden Leiter 730b verbunden.
Bei Normalbetrieb würde nur auf einem der signalübertragenden Leiter 720a und 720b ein Signal liegen (würde "betrieben"), während auf die andere Leitung kein Signal gelegt würde (würde nicht betrieben). (Tatsächlich würde die nicht betriebene Leitung aufgrund des leitenden Weges über die Sicherungen im wesentlichen den gleichen Signalpegel wie der betriebene Leiter übertragen). Falls ein Waferfehler oder ein anderer Defekt bewirken sollte, daß einer der zwei signalübertragenden Leiter mit einem anderen Signal kurzgeschlossen würde oder auf irgendeine Weise nicht funktionieren sollte, dann können alle Sicherungen, die mit dem kurzgeschlossenen oder nicht funktionierenden signalübertragenden Leiter verbunden sind, durchgebrannt werden, um ihn vom anderen signalübertragenden Leiter zu isolieren. Falls z. B. ein Waferfehler oder ein anderer Defekt den signalübertragenden Leiter 720a beeinflußt, kann die Sicherung 770a durchgebrannt werden, um ihn vom signalübertragenden Leiter 720b zu isolieren, während die Verbindung an den internen Leiter 760a für den signalübertragenden Leiter 720b (über Sicherung 770b) intakt bleibt. Falls auf ähnliche Weise ein Waferfehler oder ein anderer Defekt den signalübertragenden Leiter 720b beeinflußt, kann die Sicherung 770b durchgebrannt werden, um ihn vom signalübertragenden Leiter 720a zu isolieren, während die Verbindung an den internen Leiter 760a für den signalübertragenden Leiter 720a (über Sicherung 770a) intakt bleibt. Die Isolierung der signalübertragenden Leiter 730a und 730b voneinander wird auf ziemlich die gleiche Weise durch die Sicherungen 770e und 770c erreicht.
Falls ein Waferfehler oder ein anderer Defekt des Chips 705d (wie z. B. ein Kurzschluß) bewirken sollte, daß der interne Leiter 760a auf irgendeine Weise die normalen Kennwerte der Signalübertragung der signalübertragenden Leiter 720a oder 720b stört, dann können sowohl die Sicherung 770c als auch die Sicherung 770d durchgebrannt werden, um die Leitungen 720a und 720b vom Fehler, vom internen Leiter 760a und vom Chip 705d zu isolieren. Falls auf ähnliche Weise ein Waferfehler oder ein anderer Defekt des Chips 705d (wie z. B. ein Kurzschluß) bewirken sollte, daß der interne Leiter 760b auf irgendeine Weise die normalen Kennwerte der Signalübertragung der signalübertragenden Leiter 730a oder 730b stört, dann können sowohl die Sicherung 770e als auch die Sicherung 770f durchgebrannt werden, um die Leitungen 730a und 730b vom Fehler, vom internen Leiter 760b und vom Chip 705d zu isolieren.
Fig. 7e stellt eine kombinierte Dioden- und Sicherungsisolierung von signalübertragenden Leitern gegen Fehler in einem Chip dar. In Fig. 7e sind zwei signalübertragende Leiter 720 und 730 dargestellt. Der signalübertragende Leiter 720 ist mit der Anode einer Diode 740 verbunden. Die Kathode der Diode 740 ist mit einer Seite einer Sicherung 770a verbunden. Die andere Seite der Sicherung 770a ist mit einem internen Leiter 760a an einem Chip 705e verbunden. Der signalübertragende Leiter 730 ist mit der Kathode einer Diode 750 verbunden. Die Anode der Diode 750 ist mit einer Seite einer Sicherung 770b verbunden. Die andere Seite der Sicherung 770b ist mit einem anderen internen Leiter 760b auf einem Chip 705e verbunden. Die Isolierung hinsichtlich der Dioden 740 und 750 ist identisch mit der in Fig. 7a beschriebenen. Die Sicherungen 770a und 770b sorgen für eine zusätzliche Isolierung, im Falle eines Kurzschlusses im Chip 705e. Die Reihenfolge der Reihenschaltung der Sicherung 770a und der Diode 740 sowie die der Sicherung 770b und der Diode 750 ist unwichtig. Solange die Diodenpolarität beibehalten wird, kann die Reihenfolge der Reihenschaltung von Sicherungen und Dioden ohne Auswirkungen umgekehrt werden.
Fig. 7f stellt eine kombinierte Dioden- und Sicherungsisolierung von signalübertragenden Leitern untereinander und gegen Fehler auf einem Chip dar. Ein signalübertragender Leiter 720a ist mit einer Seite einer Sicherung 770c verbunden. Die andere Seite der Sicherung 770c ist mit der Anode einer Diode 740a verbunden. Ein signalübertragender Leiter 720b ist mit einer Seite einer Sicherung 770d verbunden. Die andere Seite der Sicherung 770d ist mit der Anode einer Diode 740b verbunden. Die Kathoden der Dioden 740a und 740b sind gemeinsam mit einem internen Leiter 760a auf einem Chip 705f verbunden. Auf ähnliche Weise ist ein signalübertragender Leiter 730a mit einer Seite einer Sicherung 770e verbunden. Die andere Seite der Sicherung 770e ist mit der Kathode einer Diode 750a verbunden. Ein signalübertragender Leiter 730b ist mit einer Seite einer Sicherung 770f verbunden. Die andere Seite der Sicherung 770f ist mit der Kathode einer Diode 750b verbunden. Die Anoden der Dioden 750a und 750b sind gemeinsam mit einem internen Leiter 760b auf dem Chip 705f verbunden.
Die Funktionen der Dioden 740a, 740b, 740c und 740d sind identisch mit ihren entsprechenden Funktionen, die im Zusammenhang mit Fig. 7b beschrieben wurden. Zusätzlich sehen die Sicherungen 770c und 770d eine Isolierung der signalübertragenden Leiter 720a und 720b gegen einen Kurzschluß auf dem internen Leiter 760a oder gegen einen ähnlichen Fehler am Chip 705f vor; und die Sicherungen 770e und 770c sehen eine Isolierung der signalübertragenden Leiter 730a und 730b gegen einen Kurzschluß auf dem internen Leiter 760b oder gegen einen ähnlichen Fehler am Chip 705f vor.

Figuren 8a-8c

Die oben diskutierten Schemata der Sicherungsisolierung erfordern Verfahren zum Durchbrennen von Sicherungen, um Verbindungen an beschädigte, überflüssige oder unnötige Schaltungen zu isolieren. Die folgende Diskussion unter Bezugnahme auf die Fig. 8a-8c zeigt Verfahren auf, um dieses durchzuführen.
Fig. 8a stellt ein Verfahren und eine Vorrichtung zum Durchbrennen von Sicherungen dar, bei der eine kombinierte Sicherungs- und Diodenisolierung verwendet wird. Demzufolge sind zwei Leiter 810 und 820 vorhanden. Der Leiter 810 soll mit einer Anzahl von verschiedenen Punkten über ein Sicherungs- und Diodenisolierschema verbunden werden. Zwei solche Isolierstrukturen sind dargestellt. Der Leiter 810 ist mit den Anoden von Dioden 830a und 830b verbunden. Die Kathode der Diode 830a ist mit einer Seite einer Sicherung 835a verbunden. Die andere Seite der Sicherung 835a ist mit einer Seite eines Halbleiterschalters 845a und mit einem Leiter 840a verbunden, der eine Verbindung nach irgendwohin herstellt. Die Kathode der Diode 830b ist mit einer Seite einer Sicherung 835b verbunden. Die andere Seite der Sicherung 835b ist mit einer Seite eines Halbleiterschalters 845b und mit einem Leiter 840b verbunden, der eine Verbindung nach irgendwohin herstellt. Die anderen Seiten der Halbleiterschalter 845a und 845b sind mit dem Leiter 820 verbunden.
Falls ein Fehler die Isolierung des Leiters 810 vom Leiter 840a erforderlich macht, kann die Sicherung 835a durchgebrannt werden durch.
a) das Anlegen von Spannungen an die Leiter 810 und 820, so daß sich der Leiter 820 auf einer niedrigeren Spannung befindet als der Leiter 810 und
b) das Schließen des Schalters 845a, wodurch die Sicherung 835a durchgebrannt wird.
Falls auf ähnliche Weise ein Fehler die Isolierung des Leiters 810 vom Leiter 840b erforderlich macht, kann die Sicherung 835b durchgebrannt werden durch:
a) das Anlegen von Spannungen an die Leiter 810 und 820, so daß sich der Leiter 820 auf einer niedrigeren Spannung befindet als der Leiter 810 und
b) das Schließen des Schalters 845b, wodurch die Sicherung 835b durchgebrannt wird.
Es wird dort eine Mindestspannungsdifferenz und eine Mindeststromleitfähigkeit über die Leiter 810 und 820 vorhanden sein. Diese Differenz und die Stromleitfähigkeit sind zum Teil durch die Kennwerte der Sicherungen 835a und 835b bestimmt. Zusätzlich muß diese Spannungsdifferenz irgendeinen Betrag mit einschließen, der erforderlich ist, um den Diodenabfall (Spannungsabfall über) der Dioden 830a oder 830b sowie die Sättigungsspannung (Spannungsabfall über) der Schalter 845a oder 845b zu überwinden.
Fig. 8b stellt ein Verfahren zum Durchbrennen der Sicherungen dar, bei dem nur eine Sicherungsisolierung verwendet wird. Alle Verbindungen sind denjenigen in Fig. 8a ähnlich, mit der Ausnahme, daß die Dioden 830a und 830b der Fig. 8a in der Fig. 8b durch Sicherungen 835a und 835b ersetzt werden, bei denen eine Seite direkt mit einer leitfähigen Leitung 810 verbunden ist. Der Betrieb dieser Anordnung, um eine Sicherung durchzubrennen, ist identisch mit demjenigen von Fig. 8a, mit der Ausnahme, daß ohne die Dioden kein Diodenabfall überwunden werden muß und die Polarität der Spannungsdifferenz, die zwischen den Leitern 810 und 820 angelegt ist, nicht weiter relevant ist.
Fig. 8c stellt ein Verfahren zum Sicherungsdurchbrennen mit einem gerichteten Energiestrahl für Sicherungsisolierungsschemata dar. Ein Sicherungs- und Diodenisolierungsschema ist dargestellt, bei dem ein Leiter mit den Anoden von zwei Dioden 830a und 830b verbunden ist. Die Kathode der Diode 830a ist mit einer Seite einer Sicherung 835a verbunden. Die andere Seite der Sicherung 835a ist mit einem Leiter 840a verbunden, der eine weitere Verbindung nach irgendwohin herstellt. Die Kathode der Diode 830b ist mit einer Seite einer Sicherung 835b verbunden. Die andere Seite der Sicherung 835b ist mit einem Leiter 840b verbunden, der eine weitere Verbindung nach irgendwohin herstellt. Um die Sicherung 835a durchzubrennen, wird ein eng fokussierter Energiestrahl 850, wie z. B. ein Laser, auf die Sicherung 835a gerichtet, wodurch ausreichend Energie auf die Sicherung 835a übertragen wird, um sie zu verdampfen, zu schmelzen, zu brechen oder sonstwie zu öffnen.

Figuren 9a, 9b

Das Elektronenstrahlprüfen, bei dem ein Elektronenstrahl verwendet werden kann, um elektrische Signale auf eine Struktur auf einem Wafer zu übertragen und/oder elektrische Signalpegel auszulesen, ist gut bekannt. Diese kontaktfreie, strahlbasierte Technik hat gegenüber einem mechanischen Prüfen eine Anzahl von Vorteilen, insbesondere darin, daß keine großen Kontaktflächen erforderlich sind. Ein Elektronenstrahl kann extrem eng fokussiert und auf irgendeinen geeigneten Punkt auf dem Wafer gerichtet werden. Jedoch ermöglichen Elektronenstrahlen, als fokussierte Strahlen, keine massive, parallele Anregung von elektrischen Signalen auf einem Wafer. An sich sind mit Elektronenstrahlen keine komplexen Auswahl- und Prüfschemata möglich, ohne irgendeine Art von Hilfselektronik.
Fig. 9a stellt eine Hilfsschaltung dar, die auf einem Chip angeordnet werden kann, um ein Elektronenstrahlprüfen und - abtasten zu erleichtern. Zwei Zugriffspunkte 905a und 905b, so etwas ähnliches wie "Berührungs-Kontaktstellen" für eine Elektronenstrahlsonde sind auf einer zugängigen (für den Elektronenstrahl) Fläche des Wafers angeordnet. Ein S-R- Flip-Flop 920 ist mit diesen Berührungs-Kontaktstellen verbunden, wobei der Setz-Eingang "S" des Flip-Flops 920 über eine Leitung 910a mit einer Berührungs-Kontaktstelle 905a verbunden ist und der Rücksetz-Eingang "R" des Flip- Flops 920 über eine Leitung 910b mit einer Berührungs- Kontaktstelle 905b verbunden ist. Der Ausgang "Q" des Flip- Flops 920 erzeugt ein Ausgangssignal auf einer Leitung 930, das anderswo verwendet werden kann. Der Elektronenstrahl kann den Setz- bzw. Rücksetzeingang des Flip-Flops 920 über die Kontaktstelle 905a bzw. 905b zu jeder Zeit aktivieren. (Er kann auch direkt ein Signal auf die Leitungen 910a oder 910b anlegen, falls diese zugängig sind). Falls der Setz- Eingang des Flip-Flops aktiviert ist, wird der Ausgang Q das Ausgangssignal auf Leitung 930 aktivieren (oder setzen) und wird es aktiviert lassen, bis ein Rücksetzsignal am Rücksetz-Eingang des Flip-Flops 920 empfangen wird. Falls der Rücksetz-Eingang des Flip-Flops 920 aktiviert ist, dann wird der Ausgang W das Ausgangssignal auf Leitung 930 deaktivieren (oder rücksetzen) und wird es deaktiviert lassen, bis ein Setzsignal am Setz-Eingang des Flip-Flops 920 empfangen wird.
Falls eine Vielzahl dieser Schaltungen auf dem Wafer angeordnet ist, vorzugsweise in den Ritzlinien oder auf der peripheren Fläche, dann steht ein Mechanismus zur Verfügung, mit dem ein Elektronenstrahl komplexe Kombinationen von Signalen des Wafer für Testvorhaben einstellen kann. Falls z. B. ein Wafer 100 Chips enthält, dann könnten 7 solcher Schaltungen von einer Elektronenstrahlsonde verwendet werden, um eine Adresse zum Auswählen von Chips einzustellen.
Fig. 9b stellt ein ähnliches Schema dar, welches nur eine "Berührungs-Kontaktstelle" 905c verwendet. Das Signal an der Berührungs-Kontaktstelle 905cC wird an den Triggereingang (T) eines Trigger-Flip-Flops 925 über eine Leitung 910c übertragen. Der Ausgang (Q) des Trigger-Flip- Flops ist an einer Leitung 930 angeordnet, die anderswo verwendet werden kann (es gilt das Gleiche wie für Fig. 9a). Die Schaltung in Fig. 9b funktioniert ähnlich wie diejenige in Fig. 9a, mit der Ausnahme, daß jedesmal, wenn die Berührungs-Kontaktstelle 905c (oder die Leitung 905c) durch den Elektronenstrahl "berührt" wird, der Ausgang Q (und daher das Signal auf der Leitung 930) seinen Zustand ändert (vom aktivierten zum nichtaktivierten, oder umgekehrt).

Figuren 10a-10e

Die Methodenlehre des Multiplexens einer Vielzahl von Leitungssätzen (z. B. Strom und Masse), die entweder in einer der horizontalen oder in einer der vertikalen Ritzlinien angeordnet sind, kann auf das Multiplexen zusätzlicher Leitungen, sowohl in den horizontalen als auch in den vertikalen Ritzlinien, ausgedehnt werden und wird unten bezüglich Fig. 10a-10e diskutiert.
Wie in Fig. 4 des zuvor genannten U. S. Patent No. 4,749,947 dargestellt (hier in Fig. 11 wiedergegeben), ist es möglich, die Anzahl der Verbindungen pro Chip zum kreuzweise Testen gegenüber der tatsächlichen Anzahl von Leitungen zum kreuzweise Testen, die den Chip durchqueren, zu reduzieren. Wie dort angemerkt ist, kann ein Schieberegister (27) verwendet werden, um eine Vielzahl von Prüfleitungen zu steuern und ist so konzipiert, daß während des Testens nur eine Prüfleitung auf einmal aktiviert ist.
Ein weiteres Schieberegister (28) ist mit den Abtastleitungen verbunden. Das Aktivieren einer Prüfleitung bewirkt das Aufprägen von Signalen auf alle Abtastleitungen - daher wird das Schieberegister (28) der Abtastleitungen in einem parallelen Modus betrieben, um Informationen von diesen Abtastleitungen zu holen und zu speichern und wird dann in einem seriellen Taktmodus betrieben, um die Signale der Abtastleitungen seriell an einen einzigen Prüfpunkt (32) heraus zu übertragen. Dieses ganze Schema des Reduzierens der Prüfpunkte von einer Eins-zu-Eins- Überstimmung auf die Anzahl der Prüf- und Abtastleitungen erfordert im wesentlichen nur eine Verbindung für alle Prüfleitungen, eine Verbindung für alle Abtastleitungen und ein Paar Takt- und Steuerverbindungen, so daß diese Anzahl nicht mit der Anzahl an Prüf- und Abtastleitungen zusammenhängt.
Das Patent (4,749,947) schlägt auch eine weitere Reduzierung der Anzahl von Prüfpunkten vor, die zum Durchführen der Technik des kreuzweise Testens notwendig sind, indem das Schieberegister (27), das die Prüfleitungen steuert, durch eine On-Chip-Schaltung ersetzt wird, wie z. B. ein Zähler, der während des Testens auf geordnete Weise nur eine Prüfleitung auf einmal aktivieren würde, ohne die Notwendigkeit eines externen Dateneingangs (siehe Spalte 8, Zeilen 55-63).
Das Patent (4,749,947) erörtert ebenso, daß die Verwendung eines On-Chip-Schieberegisters die Geschwindigkeit des Testens verringern wird, da die Ausgabedaten nur bitweise gemessen werden können, im Vergleich zur Möglichkeit alle Abtastleitungsausgaben auf einmal zu messen. Daher wird im Patent vorgeschlagen, daß "sowohl die Abtastleitung als auch die Schieberegisterausgänge an Prüfpunkte herausgeführt werden können, um ein direktes Prüfen der Abtastleitungen auf der Waferebene zu ermöglichen und das Schieberegisterprüfen nur bei einem späteren Testen, wenn der IC verkapselt ist" (Spalte 9, Zeilen 10-14).
Während dies durch das Patent 4,749,947 nicht vorgeschlagen oder gelehrt wird, kann diese allgemeine Methodenlehre des Reduzierens der Anzahl von Testpunkten, die erforderlich sind, um eine viel größere Anzahl von einzelnen Leitungen zum kreuzweise Testen anzusteuern, auf der Waferebene verwendet werden.
Fig. 10a zeigt ein Beispiel, wie Schieberegister zum wahlweise Verbinden einer begrenzten Anzahl von Signalen mit einer relativ großen Anzahl von Chips auf einem Wafer verwendet werden können. Bei diesem Beispiel sind eine künstlich kleine Anzahl von Chips (vier sind dargestellt: 1002a, 1002b, 1002c und 1002d) und eine künstlich kleine Anzahl von Prüf- und Abtastleitungen pro Chip dargestellt (vier Prüfleitungen P'x' pro Chip, die in Sätzen von vier 1010'x' zusammengefaßt sind und vier Abtastleitungen S'x' pro Chip, die in Sätzen von vier 1020'x' zusammengefaßt sind), die zur darstellerischen Verdeutlichung gezeigt sind. Auf einem typischen Wafer würde eine beträchtliche Anzahl von Chips, Prüfleitungen und Abtastleitungen verwendet werden. Eine Vielzahl von Prüfleitungssätzen (1010da und 1010b sind dargestellt), wobei jeder Satz zum Prüfen irgendeines festgelegten Chips (einer der 1002a, 1002b, 1002c oder 1002d) auf dem Wafer ausreicht, ist in den Ritzlinien angeordnet und eine weitere Vielzahl von Abtastleitungssätzen 1020, wobei wiederum jeder Satz zum Zugreifen auf die Abtastleitungen irgendeines einzelnen Chips ausreichend ist, ist ebenfalls in den Ritzlinien angeordnet.
Ein Prüfschieberegister 1030 ist vorgesehen, wobei die Ausgangssignale des Schieberegisters 1030 die Prüfleitungen ansteuern. Das Schieberegister 1030 ist vom SIPO-Typ (Seriell Ein-Parallel Aus-Typ), durch das die Daten, die auf einer "DATENEINGABE"-Leitung 1032 an den DI-Eingang (Daten Ein-Eingang) des Schieberegisters 1030 angelegt sind, in das Schieberegister 1030 eingetaktet werden, durch ein "EINSCHIEBE"-Taktsignal, das über eine Leitung 1034 am Takteingang (> -Eingang) des Schieberegisters 1030 anliegt.
Wenn das "DATEN EIN"-Signal eingetaktet wird, werden seine Datenwerte seriell an den Schieberegisterausgängen Q&sub0;&submin;&sub7; vorbeigeschoben und an damit verbundene Prüfleitungssätze 1010 angelegt.
Ein Abtastschieberegister 1040 ist vorgesehen, wobei die Eingänge D&sub0;&submin;&sub7; des Schieberegisters 1040 die Signalwerte auf den Abtastleitungssätzen 1020 empfangen. Das Schieberegister 1040 ist vom PISO-Typ (Parallel Ein-Seriell Aus-Typ), durch das die Daten, die an den Eingängen des Schieberegisters 1040 auf den Abtastleitungen 1020'x' anliegen, mit einem "ZWISCHENSPEICHER"-Signal gespeichert werden, das über eine Leitung 1046 am Ladeeingang des Schieberegisters 1040 anliegt, und auf eine Datenausgangsleitung 1042 ausgeschoben werden, jeweils ein Datenwert auf einmal, durch ein "AUSSCHIEBE"-Taktsignal, das über eine Leitung 1044 am Takteingang des Schieberegisters 1040 anliegt.
Auf diese Weise wird die Anzahl der Schnittstellensignale (Prüf- und Abtastsignale) auf fünf reduziert, für praktisch jede Anzahl von Chips. Für mehr Chips, Abtastleitungen und Prüfleitungen werden längere Schieberegister 1030 und 1040 verwendet.
Die Fig. 10b fügt dem Schema der Fig. 10a eine Chipauswahl bei. In vielen Fällen würde mehr als ein antwortender Chip Signalkollisionen auf den Prüf und Abtastleitungen verursachen, daher wird die Chipauswahl als eine Möglichkeit zum Eliminieren dieser Kollisionen hinzugefügt und um einzelne Chips zu isolieren. Fig. 10b ist in jeder Hinsicht mit der Fig. 10a identisch, außer daß ein Chipauswahlschalter 1050 irgendeiner oben diskutierten Art vorgesehen wird, so daß einzelne Chips 1002a, 1002b, 1002c und 1002d ausgewählt werden können. Das dargestellte Schema ist ein Zeilen-Spaltenauswahlschema, das besonders gut für die Chipauswahl durch Einschalten der Chips geeignet ist. Jedoch kann jedes der oben diskutierten Chipauswahlschemen ersetzt werden. Weiterhin kann auch jede der Techniken mit redundanten Leitungen angewendet werden, wie das Diodenisolierungs- oder Sicherungsisolierungsschema.
Fig. 10c zeigt eine weitere Effizienzsteigerung bei diesem Verfahren des Reduzierens von Testverbindungen unter Verwendung von Schieberegistern. Die Anzahl der Chips wurde zur darstellerischen Verdeutlichung künstlich reduziert. Eine typische Anwendung würde eine große Anzahl von Chips aufweisen. Vier Chips (1002a', 1002b', 1002c' und 1002d') sind dargestellt, ähnlich den Chips 1002'x' in den Fig. 10a und 10b, mit der Ausnahme, daß diese Chips das Schieberegisterschema zum kreuzweise Testen verwenden, wie im U.S. Patent Nr. 4,749,947 erwähnt wird, wodurch die Anzahl an Prüf- und Abtastleitungen pro Chip beträchtlich reduziert wird. In der Figur sind drei Prüfleitungen und drei Abtastleitungen pro Chip dargestellt (nicht wesentlich verschieden von der tatsächlichen Anzahl, die für eine solche Anwendung wahrscheinlich ist, im Gegensatz zu einer beträchtlich größeren Anzahl, wenn das Chipprüf/Chipabtastgitter einfach über den Chip ausgedehnt wird) Als Typisch für die übrigen der Chips (1002b', 1002c' und 1002d') ist der Chip 1002a' dargestellt, der drei Prüfpunkte 1003 und drei Abtastpunkte 1004 aufweist. In der Figur sind die Prüfpunkte 1003, deren Abtastpunkte 1004 zeilenweise zusammengeführt sind (über Leitungen 1020'), spaltenweise zusammengeführt (über Leitungen 1010'). Auf ähnliche Weise zu der in den Fig. 10a und 10b dargestellten, werden die Prüfleitungen 1010 durch ein SIPO-Schieberegister 1030a angesteuert, das ein Dateneingangssignal auf einer Leitung 1032 und ein Einschiebetaktsignal auf einer Leitung 1034 aufweist. Ähnlich dem in den Fig. 10a und 10b dargestellten Schema, sind die Abtastleitungen 1020' ebenso mit den Dateneingängen eines PISO-Schieberegisters 1040a verbunden, welches einen Ladeeingang an einer Leitung 1046, ein Schiebetakteingang an einer Leitung 1044 und einen Datenausgang an einer Leitung 1042 aufweist. Man beachte, daß die externe Schnittstelle (Verbindungen an das Schieberegister, die weder Prüf- noch Abtastverbindungen sind) identisch mit demjenigen in den Fig. 10a und 10b dargestellten ist, auch wenn die Schnittstellen an die Chips verschieden sind. Die physische Schnittstelle ist identisch, auch wenn hier zwischen der Fig. 10c und der Fig. 10a sowie 10b Unterschiede in der Bedeutung der bei "DATEN EIN" angelegten Daten und den bei "DATEN AUS" ausgegebenen Daten vorhanden sind.
Dieses Schema ändert die Anzahl der erforderlichen Schnittstellenpunkte nicht, aber es reduziert die Anzahl der Prüf- und Abtastleitungen, die um den Wafer herumgeleitet sind. Diese Leitungen können durch irgendwelche geeigneten Mittel auf irgendeinem geeigneten Platz des Wafers angeordnet werden, wie z. B. in den Ritzlinien, die an die Chips angrenzen mit denen sie verbunden werden sollen, oder in einem Gitter darüberliegenden Metalls.
Fig. 10dd stellt eine Technik dar, die identisch mit der in Fig. 10c ist, außer daß ein Chipauswahlschalter 1050b zum Auswählen einzelner Chips hinzugefügt ist. In diesem Fall sind die Leitungen 1080a, 1080b, 1080c bzw. 1080d auf eine Weise direkt mit den Chips 1002a', 1002b', 1002c' bzw. 1002d' verbunden, die besonders gut für eine logische Chipauswahl durch ein Signal geeignet ist. Dieses Schema kann auch für eine stromversorgungsbasierte Auswahl von Chips verwendet werden, bei der eine Versorgungsleitung (z. B. Masse) gemeinsam an alle Chips angelegt ist und die andere Versorgungsleitung (z. B. Strom) geschaltet wird. Jedes andere Chipauswahlschema kann ersetzt werden und/oder ein Schema mit redundanten Leitungen, ein Sicherungsisolierschema oder ein Diodenisolierschema angewendet werden.
Fig. 10e stellt eine weitere Reduzierung der Anzahl der benötigten Prüf- und Abtastleitungen dar. Ein mit dem in Fig. 10d identisches Auswahlschema ist dargestellt. Statt jedoch die Prüf- und Abtastleitungen in zeilen- und spaltenbasierten Sätzen zu verbinden, werden die Sätze parallel mit einem einzigen, gemeinsamen Prüfleitungssatz 1090a und einem einzigen, gemeinsamen Abtastleitungssatz 1090b verbunden, die irgendwo auf dem Wafer durch irgendwelche, geeigneten Mittel verarbeitet werden können oder die direkt an externe Schnittstellenpunkte herausgeführt werden können.
Die Fig. 10a-d zeigten den Einsatz von Schieberegistern als einen Mechanismus zum Reduzieren der Anzahl von Schnittstellenpunkten auf einem Wafer, aber aufgrund des Prozesses der Ein- und Ausschiebeanregungen, wird die Bearbeitungsgeschwindigkeit ungünstig beeinflußt. Ein weiterer Lösungsweg ist durch den Einsatz von Multiplexer (z. B. Auswahlschalter der in Fig. 4'x' und 5'x' dargestellten Art) statt Schieberegister möglich, um auf Prüf- und Abtastleitungssätze zuzugreifen. Durch diesen Mechanismus ist das Testen mit voller Geschwindigkeit möglich.
Jede derartige Schaltung (z. B. Schieberegister und/oder Multiplexer) kann an irgendeinem geeigneten Ort auf dem Wafer angeordnet werden, vorzugsweise in den Ritzlinien, auf einem festgelegten, "normalen" Chipplatz, auf einem unbrauchbaren Chipplatz oder auf der peripheren Fläche des Wafers.
Es sollte angemerkt werden, daß für viele der hier dargestellten Techniken zwei Vorsichtsmaßnahmen (im allgemeinen ebenso anwendbar auf das Testen von ICs) gelten:
a) Das zum Versorgen des Wafers mit Strom verwendete Stromversorgungssystem sollte sehr konstant und relativ rauschfrei sein.
b) Nicht verwendete Eingänge (insbesondere CMOS- Eingänge) sollten abgeschlossen (belastet) werden, so daß sie kein zusätzliches Rauschen erzeugen.
Durch das Verwenden der hier dargestellten Verfahren und Techniken, können Chips einzeln oder in Gruppen zum Zwecke des wafergebundenen, statischen Voralterns eingeschaltet werden. Genauso können, durch das Verwenden der Chipauswahlschemata in Verbindung mit den in den Fig. 10a-e dargestellten Testschnittstellen nicht abgetrennte Chips getestet werden, während sie eingeschaltet (dynamisches Voraltern) oder auf Funktion getestet werden, wodurch eine nahezu hundertprozentige Fehlererkennung gewährleistet wird.

Claims

1. Ein Verfahren zum Anlegen eines Testsignals von einer externen Quelle an einzelne, nicht abgetrennte Chips (102) auf einem Halbleiterwafer (300), gekennzeichnet durch die Schritte:

(a) das Vorsehen einer Multiplexer-Schaltung (350; 450) auf einer Fläche des Wafers (300), die sich außerhalb der chips (102) befindet, zum wahlweisen Schalten des Testsignals an die Chips (102);

(b) das Vorsehen einer Vielzahl von leitfähigen Leitungen (310; 420) zwischen der Multiplexer-Schaltung (350; 450) bzw. den Chips (102); (c) das Anlegen des Testsignals an die Multiplexer- Schaltung (350; 450); und

(d) das Anlegen von Steuersignalen (445) an die Multiplexer-Schaltung (350; 450) zum Schalten des Testsignals an einen ausgewählten Chip (102) und zum ausüben der Kontrolle darüber, welcher Chip (102) eingeschaltet wird.

2. Ein Verfahren gemäß Anspruch 1, weiter die Schritte aufweisend:

(e) das Vorsehen einer Kontaktstelle (440) auf einer Fläche des Wafers außerhalb der Chips (102);

(f) das Verbinden der Kontaktstelle (440) mit einem Eingang der Multiplexer-Schaltung (450) durch eine zweite leitfähige Leitung auf dem Wafer; und

(g) das Anlegen des Testsignals an die Kontaktstelle (440).

3. Ein Verfahren gemäß Anspruch 2, bei dem der Schritt (g) das Anlegen des Testsignals an die Kontaktstelle (440) mittels einer Meßspitze aufweist.

4. Ein Verfahren gemäß Anspruch 2, bei dem der Schritt (g) das Anlegen des Testsignals an die Kontaktstelle (440) mittels eines Bonddrahtes (460) aufweist.

5. Ein Verfahren gemäß Anspruch 1, bei dem der Schritt (d) das Anlegen des Steuersignals (445) an die Multiplexer-Schaltung (450) unter Verwendung einer Elektronenstrahlsonde aufweist.

6. Ein Verfahren gemäß Anspruch 1, weiter den Schritt aufweisend:

(e) das Vorsehen redundanter, elektronischer Mechanismen auf dem Wafer, zum Anlegen des Testsignals an die Chips (102).

7. Ein Verfahren gemäß Anspruch 1, bei dem:

der Schritt (a) das Vorsehen der Multiplexer-Schaltung (350; 450) auf einer Fläche des Wafers (300) aufweist, die in der Peripherie außerhalb der Chips (102) liegt; und der Schritt (b) das Vorsehen der leitfähigen Leitungen (310; 420) auf Flächen des Wafers (300) zwischen den Chips (102) aufweist.

8. Ein Verfahren gemäß Anspruch 1, bei dem:

der Schritt (a) das Vorsehen der Multiplexer- Schaltung (350; 450) auf einer unbenutzten Chipfläche des Wafers (300) aufweist; und

der Schritt (b) das Vorsehen der leitfähigen Leitungen (310; 420) auf Flächen des Wafers (300) zwischen den Chips (102) aufweist.

9. Ein Verfahren gemäß Anspruch 1, bei dem:

der Schritt (a) das Vorsehen der Multiplexer - Schaltung (600) aufweist, die einen Adreßdekodierer (660) zum Entschlüsseln von Adressen beinhaltet, die den jeweiligen Chips (605) zugeordnet sind; und

der Schritt (d) das Anlegen der Steuersignale, die eine Adresse des ausgewählten Chips (605) beinhalten, an die Multiplexer-Schaltung (600) aufweist.

10. Ein Verfahren gemäß Anspruch 1, bei dem:

der Schritt (a) das Vorsehen der Multiplexer- Schaltung (500) aufweist, die einen Zähler (505) und einen Adreßdekodierer (510) zum Entschlüsseln von Zählimpulsen des Zählers (505), als Adressen, die den jeweiligen Chips (102) zugeordnet sind; und

der Schritt (d) das Anlegen der Steuersignale an die Multiplexer-Schaltung (500) aufweist, als eine Zählimpulseingabe in den Zähler (505), um dessen Zählerstand zu ändern, damit dieser einer Adresse des ausgewählten Chips (102) entspricht.