DE19831563C2 - Anordnungen zum Testen von Chips - Google Patents

Description

Die vorliegende Erfindung betrifft Anordnungen zum Testen von aus einem Wafer hergestellten Chips nach dem Oberbegriff des Patentanspruches 1.

Chips müssen bekanntlich vor ihrer Auslieferung an Anwender zahlreichen Tests unterworfen werden, in denen festgestellt wird, ob der jeweilige Chip bzw. genauer die in dem jeweili­ gen Chip realisierte integrierte Schaltung, beispielsweise eine Speicherschaltung, vorbestimmten Anforderungen genügt. Durch die immer größer werdenden Integrations- bzw. Speicher­ dichten wird die für die Tests benötigte Zeit (Testzeit) im­ mer länger, was auch die Testkosten in einem unverträglichen Maß ansteigen läßt.

Um hier Abhilfe zu schaffen, wurde bereits daran gedacht, die Chips nicht mehr einzeln, sondern mehrere Chips parallel zu testen und dabei zusätzlich eine Datenkompression einzuset­ zen. Damit könnte die Testzeit nicht unerheblich vermindert werden. Nachteilhaft wäre aber, daß ein solches paralleles Testen eine entsprechend große Anzahl von Testerkanälen, die von den jeweiligen parallel zueinander liegenden Chips zu dem Testkopf führen, erfordern würde, was dieses Vorgehen aufwen­ dig macht, so daß es bisher nicht in die Praxis eingeführt wurde.

Eine Anordnung der eingangs genannten Art ist aus US 5 239 191 bekannt. Außerdem ist es aus EP 427 328 A2 bekannt, mehrere Chips parallel zueinander mit Testsignalen zu beauf­ schlagen.

Es ist Aufgabe der vorliegenden Erfindung, Anordnungen zum Testen von Chips zu schaffen, mit denen die Testzeit für die Chips ohne großen zusätzlichen Aufwand erheblich vermindert werden kann und die ein Testen auf Waferebene erlauben.

Diese Aufgabe wird bei einer Anordnung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die im kenn­ zeichnenden Teil des Patentanspruches 1 bzw. 2 angegebenen Merkmale gelöst.

Bei den erfindungsgemäßen Anordnungen wird also zunächst das Testen der noch nicht vereinzelnten Chips bereits auf Wa­ ferebene vorgenommen, wobei die Testleitungen im Sägerand (Kerf) verlegt sind, wo sie nach Abschluß des Testes beim Sä­ gen der Chips aus dem Wafer zerstört werden.

In einer ersten Alternative können die Chips nacheinander mit den Testsignalen beaufschlagbar sein, wobei der jeweils gera­ de zu testende Chip durch eine eigene Chip-Select-Leitung (Chip-Auswahl-Leitung) auswählbar ist. Für diese Chip-Select- Leitung kann jeweils eine der im Sägerand verlegten Testlei­ tungen herangezogen werden, wobei jedem Chip eine Chip- Select-Leitung zugeordnet ist.

In einer zweiten Alternative ist es aber auch möglich, mehre­ re Chips parallel zueinander mit Testsignalen zu beaufschla­ gen, wobei sich diese wie ein Modul verhalten. Hierbei sind an Dateneingängen/Datenausgängen der Chips im Sägerand Logi­ keinheiten zur Datenkompression vorgesehen.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht auf eine erfindungsgemäße Anord­ nung zur Erläuterung eines ersten bzw. zweiten Ausführungsbeispiels der Erfindung und

Fig. 2 eine Draufsicht auf mehrere Chips mit Sägerand gemäß dem ersten bzw. zweiten Ausführungsbeispiel der Erfindung.

Fig. 1 zeigt eine Draufsicht auf einen beispielsweise aus Si­ lizium bestehenden Halbleiterwafer 1, in welchem eine Viel­ zahl von Chips 2 vorgesehen sind. Diese Chips 2 sind mit Testleitungen 3 verbunden, die jeweils an Kontakten 7 enden, die mit Nadeln 5 eines Testkopfes 4 kontaktiert werden kön­ nen. In Fig. 1 sind lediglich vier Testleitungen 3 darge­ stellt. Tatsächlich handelt es sich aber um eine Vielzahl solcher Testleitungen 3, wobei gemäß einem ersten Ausfüh­ rungsbeispiel auch jedem dieser Chips 2 von den Testleitungen 3 eine nicht gesondert dargestellte Chip-Select-Leitung zuge­ ordnet ist.

Bei diesem ersten Ausführungsbeispiel werden die Chips 2 nacheinander getestet, wobei mit den Chip-Select-Leitungen der jeweils zu testende Chip angesteuert wird. Wesentlich an diesem ersten Ausführungsbeispiel ist, daß das Testen der Chips 2 auf dem Wafer 1 erfolgt, wobei - wie in Fig. 2 mit etwas anderer Anordnung der Kontakte 7 gezeigt ist - die Testleitungen 3 im Sägerand (Kerf) 9 mit einer Mitten-Trenn­ linie 8 geführt sind. Nach dem Zerlegen des Wafers 1 in die einzelnen Chips 2 werden so die Testleitungen 3, die ja dann nicht mehr benötigt werden, abgetrennt.

Bei dem zweiten Ausführungsbeispiel der Erfindung werden meh­ rere Chips 2, beispielsweise vier Chips 2, wie dies in Fig. 2 gezeigt ist, parallel geschaltet und mit den Nadeln 5, auch parallel kontaktiert.

Diese parallel geschalteten Chips 2 verhalten sich daher wie ein Modul, von dem festgestellt wird, ob er den gestellten Anforderungen genügt oder nicht. Für ein paralleles Testen wird zur weiteren Reduktion der Testzeit noch eine Datenkom­ pression mit Hilfe von den jeweiligen Chips 2 zugeordneten Logikeinheiten 6 vorgenommen. Auch diese Logikeinheiten 6 sind im Sägerand 9 vorgesehen (in Fig. 2 nicht dargestellt).

Die Erfindung ermöglicht speziell mit dem zweiten Ausfüh­ rungsbeispiel eine erhebliche Reduktion der Testzeit und da­ mit auch der Testkosten; das Testen auf Waferebene, das auch beim ersten Ausführungsbeispiel vorgenommen wird, ist beson­ ders vorteilhaft, da der zusätzliche Aufwand für die Testlei­ tungen 3 (einschließlich Chip-Select-Leitungen) relativ ge­ ring ist und vor allem ein Testen der vereinzelten Chips, das wesentlich umständlicher ist, entfallen kann.

Claims (2)

1. Anordnung zum Testen von aus einem Wafer (1) hergestell­ ten Chips (2), bei der den Chips (2) mittels eines Test­ kopfes (4) Testsignale zugeführt sind, durch deren Aus­ wertung feststellbar ist, ob der jeweilige Chip (2) vor­ bestimmten Anforderungen genügt, und bei der die Chips (2) in dem Wafer (1) durch in einem Sägerand (9) der Chips (2) vorgesehene Testleitungen (3) mit den Testsi­ gnalen beaufschlagbar sind, dadurch gekennzeichnet, daß die Chips (2) nacheinander mit den Testsignalen beauf­ schlagbar sind, wobei der gerade zu testende Chip (2) durch eine Chip-Select-Leitung auswählbar ist.

2. Anordnung nach dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, daß mehrere Chips (2) parallel zueinander mit den Testsigna­ len beaufschlagbar sind, und daß an Dateneingängen/Daten­ ausgängen der Chips (2) im Sägerand (9) Logikeinheiten (6) zur Datenkompression vorgesehen sind.