DE10146177A1

DE10146177A1 - Verfahren zum Testen einer integrierten Schaltung mit einem zusätzlichen Schaltungsteil sowie integrierte Schaltung

Info

Publication number: DE10146177A1
Application number: DE10146177A
Authority: DE
Inventors: Alan Morgan; Helmut Fischer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2003-04-10
Anticipated expiration: 2021-09-20
Also published as: US6787801B2; DE10146177C2; US20030067002A1

Abstract

Erfindungsgemäß wird ein Verfahren zum Wafer-Testen einer integrierten Schaltung (1) mit einem zusätzlichen Schaltungsteil (3) sowie eine integrierte Schaltung (1) vorgeschlagen, bei dem der zusätzliche Schaltungsteil (3) wenigstens eine Verbindungsleitung (6) aufweist, mit der er mit einer zugeordneten integrierten Schaltung (1) elektrisch verbunden ist. Der zusätzliche Schaltungsteil (3) wird dabei in einem Zwischenraum (4) zwischen zwei integrierten Schaltungen (1) des Wafers (2) integriert und ist über wenigstens eine Verbindungsleitung (6) mit der integrierten Schaltung (1) verbunden. Über die Verbindungsleitung (6) besteht die Möglichkeit, Funktionen der integrierten Schaltung (1) zu steuern. Beispielsweise können bei einem Speicherbaustein wie einem DRAM interne Spannungen und/oder Ströme der integrierten Schaltung (1) auch an sonst nur schwer zugänglichen internen Leitungen vorteilhaft gemessen werden. Nach dem Wafer-Testen und Vereinzeln der integrierten Schaltungen (1) wird der zusätzliche Schaltungsteil (3) unbrauchbar.

Description

Die Erfindung geht aus von einem Verfahren zum Testen einer integrierten Schaltung, wobei mehrere integrierte Schaltungen (Chips) auf einem Wafer in Reihen und Spalten derart angeordnet sind, dass Zwischenräume entstehen, in denen wenigstens ein zusätzlicher Schaltungsteil integriert ist, beziehungsweise von einer integrierten Schaltung nach der Gattung der nebengeordneten Ansprüche 1 und 10. Heutige integrierte Schaltungen können sehr komplex und umfangreich aufgebaut sein, so dass Zwischenmessungen zur Überprüfung von Funktionen oder Parametern aufwendig und sehr schwierig sein können. Insbesondere im Waferstadium, wenn die in Reihen und Spalten angeordneten integrierten Schaltungen noch nicht vereinzelt wurden, ist eine Kontaktierung mit einer sogenannten Nadelkarte zum Testen der integrierten Schaltung nur begrenzt möglich, da auf Grund der kompakten Geometrien und den engen Leiterbahnabständen oftmals der Zugang zu bestimmten Schaltungsteilen sehr schwierig ist.

Diese Problematik tritt beispielsweise bei Speicherschaltungen wie DRAM's (Dynamic Random Access Memory) oder ähnlichen Schaltungen auf. Hier müssen unter anderem die Speicherzellen z. B. auf Kurzschlüsse oder Unterbrechungen, die Stromaufnahme, interne Spannungsgeneratoren usw. überprüft werden. Insbesondere ist die Prüfung der Stromaufnahme sehr schwierig, da die Leiterbahnen der integrierten Schaltung (IC) für eine direkte Strommessung kurzzeitig nicht unterbrochen werden können.

Da die integrierte Schaltung in der Regel auch viele Steuerfunktionen aufweist, sind die entsprechenden Testmodi von dem externen Testsystem entsprechend zu generieren und im richtigen Zeittakt an die integrierte Schaltung zu senden.

Um die Problematik zu lösen, wurden bisher beispielsweise auf dem Chip spezielle sogenannte Monitorpads integriert, die durch einen entsprechenden Testmodus aktiviert oder deaktiviert werden können. Diese Monitorpads sind chipintern mit der integrierten Schaltung verbunden und erlauben u. a. die Einspeisung einer Spannung, die von einem Testsystem für die gewünschte Testfunktion geliefert wird. Die Kontaktierung der Monitorpads erfolgt über eine an die integrierte Schaltung angepasste Nadelkarte, so dass über deren Kontaktnadel alle notwendigen Spannungen, Ströme oder auch Datenworte an die integrierte Schaltung übertragen oder von dieser ausgelesen werden können. In manchen Fällen müssen die Kontaktnadeln auch direkt auf die sehr schmalen Leiterbahnen aufgesetzt werden, um die gewünschten Tests durchführen zu können.

Abgesehen davon, dass die empfindlichen Leiterbahnen beschädigt werden können, können sich auch Messfehler einschleichen, da durch Strom- oder Spannungseinprägung auch der Ground-Level angehoben werden kann und Spannungsabfälle entlang der Kontakte auftreten können.

Hinzu kommt, dass beispielsweise bei einem oder mehreren Kurzschlüssen auf einem Wafer die Strombelastung ernorm ansteigen kann, so dass dieser Test erschwert wird, denn die Kontaktnadeln und auch die Leiterbahnen können nur einen bestimmten Maximalstrom verkraften, ohne Schaden zu nehmen.

Nachteilig ist weiter, dass in einem solchen Fall sich der Wafer lokal stark erwärmen kann, was je nach Schaltungsteil zu unerwünschten thermischen Auswirkungen wie mechanischen Verspannungen, elektrischen Piezoeffekten usw. mit entsprechendem Fehlverhalten führen kann.

Es ist auch bekannt geworden, dass in dem Zwischenraum zwischen zwei Chips, dem sogenannten Kerf, Testschaltungen integriert werden. Diese Testschaltungen weisen entsprechende Mess- oder Kontaktlands auf, die von besonderen Messeinrichtungen ebenfalls kontaktiert werden können, so dass das Testsystem diese Hilfsschaltungen zum Testen der integrierten Schaltungen ebenfalls verwenden kann.

Das erfindungsgemäße Verfahren zum Testen einer integrierten Schaltung mit den kennzeichnenden Merkmalen der nebengeordneten Ansprüche 1 und 10 hat demgegenüber der Vorteil, dass im Kerf integrierte Schaltungen zum Testen der einzelnen Chips auf dem Wafer mitverwendet werden. Als besonders vorteilhaft wird dabei angesehen, dass über diese wenigstens eine Verbindungsleitung Funktionen der integrierten Schaltung wie das Aktivieren oder Deaktivieren eines Spannungsgenerators oder ähnliches gesteuert werden können.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 10 angegebenen Verfahrens möglich. Als besonders vorteilhaft wird angesehen, dass der zusätzliche Schaltungsteil einen Zwischentreiber aufweist, mit dem eine Trennung der vom Testsystem gelieferten Spannung von der einer internen Spannung der integrierten Schaltung erzielt wird. Dadurch kann beispielsweise ein interner Generator ausgeschaltet und eine Testspannung von außen an eine vorgesehen Stelle der integrierten Schaltung gelegt werden. Mit diesem Verfahren lassen sich in vorteilhafter Weise bereits wichtige Funktionen wie die Funktionsfähigkeit, das Strom- und Spannungsverhalten, Kurzschlüsse usw. beurteilen.

Als günstig wird auch angesehen, wenn der zusätzliche Schaltungsteil eine Messeinrichtung aufweist, mit der eine bestimmte Spannung der integrierten Schaltung direkt gemessen werden kann. Spannungsabfälle, bedingt durch lange Leitungen zum Testsystem oder hohe Übergangswiderstände an den Kontaktlands werden wirkungsvoll vermieden.

Eine weitere vorteilhafte Lösung wird auch in einer Strommessung angesehen, die ebenfalls mit einer entsprechenden Messeinrichtung des zusätzlichen Schaltungsteils durchgeführt werden kann. Dadurch kann zum Beispiel leicht beurteilt werden, ob ein bestimmter Schaltungsteil der integrierten Schaltung die gewünschte Funktion erfüllt, eine Unterbrechung oder einen Kurzschluss aufweist oder einen sonstigen Fehler verursacht.

Vorteilhaft ist auch, wenn der zusätzliche Schaltungsteil einen Konverter aufweist, mit dem beispielsweise ein der Messung entsprechendes digitales Datenwort generiert und an das Testsystem gesendet wird. Die Übertragung von digitalen Datenworten insbesondere über lange Leitungen ist in der Regel weniger störanfällig als die Übertragung eines Analogwertes.

Durch entsprechende Kontaktlands auf dem zusätzlichen Schaltungsteil lässt sich leicht eine Verbindung zum Testsystem herstellen, so dass Messwerte, Datenworte oder Testkonfigurationen zwischen dem zusätzlichen Schaltungsteil und dem Testsystem leicht ausgetauscht werden können.

Eine besonders günstige Lösung wird auch darin gesehen, wenn der zusätzliche Schaltungsteil bei einem gefundenen Kurzschluss ein Signal an das Testsystem sendet. Dadurch können auf einfache Weise Schutzmaßnahmen gegen zu hohe Strombelastungen des Testsystems ergriffen werden und auch fehlerhafte Chips einfach markiert werden.

Die Anwendung des erfindungsgemäßen Verfahrens beispielsweise bei einer Speicherschaltung wie einem DRAM ergibt den Vorteil, dass durch Aktivieren oder Deaktivieren der internen Generatoren einzelne Schaltungsteile leicht überprüft werden können. Dies kann beispielsweise in einem sogenannten Generator Off-Modus durchgeführt werden, bei die chipinternen Generatoren vorübergehend deaktiviert werden, um eine externe Spannung oder einen externen Strom einspeisen zu können.

Der Erfindung liegt die Aufgabe zugrunde, das Wafer-Testen von integrierten Schaltungen zu verbessern. Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 10 gelöst.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.

Fig. 1 zeigt in schematischer Darstellung einen Ausschnitt aus einem Wafer mit der Anordnung von zusätzlichen Schaltungsteilen in den Zwischenräumen und
Fig. 2 zeigt beispielhaft einen Stromlaufplan eines zusätzlichen Schaltungsteils.
Das Ausführungsbeispiel der Erfindung gemäß der Fig. 1 zeigt zunächst in schematischer Darstellung einen Ausschnitt aus einem Wafer 2 (Halbleiterwafer), bei dem integrierte Schaltungen 1 in Reihen und Spalten angeordnet sind. In Fig. 1 sind ausschnittsweise acht integrierte Schaltungen 1, die allgemein auch als Chips bezeichnet werden, in vier Reihen und zwei Spalten angeordnet. Zwischen zwei benachbarten integrierten Schaltungen 1 ist jeweils ein Zwischenraum 4 vorgesehen, an dem später bei der Vereinzelung die einzelnen Chips beispielsweise durch Sägen getrennt werden. Dieser Zwischenraum 4 wird auch Kerf genannt und enthält wenigstens einen zusätzlichen Schaltungsteil 3, der insbesondere für Messzwecke aber auch für Einstell- und Abgleichaufgaben ausgebildet sein kann.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung ist vorgesehen, dass die integrierten Schaltungen 1 als Speicherbausteine ausgebildet sind. Diese können DRAM's oder dergleichen sein. Bei den Speicherbausteinen stellt sich das Problem, dass sehr viele Speicherzelle auf engstem Raum angeordnet sind und daher das Testen dieser einzelnen Speicherzellen sehr zeitaufwendig und damit kostenträchtig ist.
Erfindungsgemäß wird daher als zusätzlicher Schaltungsteil 3 ein Zwischentreiber vorgeschlagen, mit dem jetzt eine oder mehrere Funktionen der integrierten Schaltung 1 gesteuert werden können. Beispielsweise kann über den zusätzlichen Schaltungsteil 3 ein interner Generator der integrierten Schaltung 1 ersetzt werden. Für diesen Test ist der auf dem Chip integrierte Generator abzuschalten.
Der zusätzliche Schaltungsteil ist an vorgesehenen Stellen über Verbindungsleitungen 6 direkt mit der integrierten Schaltung 3 verbunden. Diese Verbindungsleitungen 6 führen auf der integrierten Schaltung 3 zu entsprechende Anschlusslands 9. Des weiteren sind auf dem zusätzlichen Schaltungsteil 3 Kontaktlands 8 vorgesehen, auf die mittels einer entsprechend ausgebildeten Nadelkarte eine zugeordnete Kontaktnadel aufgesetzt werden kann. Diese Kontaktnadel ist über eine Testsystemverbindung 5 mit einem externen Testsystem 7 verbunden. Auf diese Weise kann das Testsystem 7 beispielsweise Ströme, Spannungen oder Datenwörter direkt auf den zusätzlichen Schaltungsteil einspeisen oder auch von diesem abfragen.
Natürlich sind auch auf den einzelnen integrierten Schaltungen 1 entsprechend ausgebildete Kontakt- und Messlands vorgesehen, auf die entsprechende Nadeln der Nadelkarte für die Messung oder Steuerung der integrierten Schaltung 3 aufgesetzt werden können. Diese Kontakt- und Messlands sowie die Nadelkarte mit den einzelnen Kontaktnadeln ist aus Übersichtsgründen nicht dargestellt.
Die Ausbildung des zusätzlichen Schaltungsteils 3 kann beliebig gestaltet werden und ist im wesentlichen von der zu lösenden Aufgabe und den vorhandenen Platzverhältnissen im Kerf 4 abhängig. So kann der zusätzliche Schaltungsteil 3beispielsweise Treiberstufen, Operationsverstärker, Messschaltungen, Dekoder, Konverter zur Umwandlung von digitalen Daten oder analogen Messwerten, Schutzschaltungen usw. enthalten. Auch können repräsentative Signale für einen Kurzschluss oder eine Unterbrechung einzelner Speicherzellen der integrierten Schaltung 1 an das externe Testsystem 7 gesendet werden.
Fig. 2 zeigt einen Stromlaufplan für einen zusätzlichen Schaltungsteil 3 in schematischer Darstellung. Sie zeigt einen Operationsverstärker 11, der als Spannungsfolger geschaltet ist. Der Operationsverstärker 11 wird von der notwendigen Spannung UB+, UB- gespeist. Sein Eingang 16 ist beispielsweise mit dem Kontaktland 8 gemäß der Fig. 1 verbunden, so dass das externe Testsystem 7 über die Testsystemverbindung 5 eine gewünschte Testspannung einspeisen kann. Ein Ausgang 17 des Spannungsfolgers 11 ist im einfachsten Fall mit der integrierten Schaltung 3 verbunden, so dass beispielsweise im Generator Off-Modus die Generatorspannung deaktiviert und über den zusätzlichen Schaltungsteil eingespeist werden kann. Der Generator der integrierten Schaltung 3 wird zu diesem Zweck durch die Testkonfiguration des Testsystems über nicht dargestellte Kontaktlands deaktiviert.
Möchte man nun beispielsweise die Stromaufnahme eines entsprechenden Bereiches der integrierten Schaltung 1 messen, dann kann - wie in Fig. 2 weiter dargestellt ist - eine Messeinrichtung 12 zur Strommessung dem Spannungsfolger 11 nachgeschaltet sein. Diese Messeinrichtung 12 ist zwischen dem Ausgang 17 des Spannungsfolgers 11 und einem der Anschlusslands 9 (Fig. 1) geschaltet. Auf diese Weise kann auf einfache Weise der in die integrierte Schaltung 1 fließende Strom gemessen werden.
In alternativer Ausgestaltung der Erfindung ist auch vorgesehen, dass die Messeinrichtung 12 als Spannungsmesser ausgebildet ist, so dass die an der zugeordneten Stelle der integrierten Schaltung 1 anstehende Spannung erfasst werden kann.
Die oben beschriebenen Verfahren zur Erfassung von Strom-, Spannungswerten, Unterbrechungen und Kurzschlüssen können beispielsweise über ein Ausgangsland 14 direkt an das externe Testsystem 7 ausgegeben werden. In weiterer alternativer Ausgestaltung der Erfindung ist auch vorgesehen, dass zwischen dem Ausgang der Messeinrichtung 12 und dem Ausgangsland 14 ein Konverter 13 geschaltet ist. Der Konverter 13 kann beispielsweise die Messwerte der Messeinrichtung 12 digitalisieren und in entsprechende digitale Datenwörter umwandeln, die dann über die Testsystemverbindung 5 an das externe Testsystem 7 übertragen werden.
Natürlich lassen sich bei entsprechender Ausgestaltung des Konverters 13 und dem zusätzlichen Schaltungsteil 3 auch digitale Datenworte des externen Testsystems 7 in entsprechende Steuerbefehle für die integrierte Schaltung 1 umwandeln.
Durch das Vereinzeln der integrierten Schaltungen wird der zusätzliche Schaltungsteil 3 unbrauchbar. Bezugszeichenliste 1 integrierte Schaltung
2 Wafer
3 zusätzlicher Schaltungsteil
4 Zwischenraum/Kerf
5 Testsystemverbindung
6 Verbindungsleitung
7 externes Testsystem
8 Kontaktland
9 Anschlussland
11 Spannungsfolger/Operationsverstärker
12 Messeinrichtung
13 Konverter
14 Ausgangsland
15 Anschlussland
16 Eingang
17 Ausgang
UB+ Versorgungsspannung
UB- Versorgungsspannung

Claims

1. Verfahren zum Testen einer integrierten Schaltung (1), wobei mehrere integrierte Schaltungen (1) auf einem Wafer (2) in Reihen und Spalten derart angeordnet sind, dass Zwischenräume (4) entstehen, an denen die einzelnen integrierten Schaltungen (1) nach dem Testen mit einem externen Testsystem (7) getrennt werden, und wobei in wenigstens einem Zwischenraum (4) ein zusätzlicher Schaltungsteil (3) integriert ist, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) wenigstens eine Verbindungsleitung (6) aufweist, die mit einer zugeordneten integrierten Schaltung (1) direkt verbunden ist, und dass über die wenigstens eine Verbindungsleitung (6) eine Funktion der integrierten Schaltung (1) gesteuert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) einen Zwischentreiber aufweist, mit dem eine Trennung der vom Testsystem (7) gelieferten Spannung von der eines internen Spannungsgenerators der integrierten Schaltung (1) durchgeführt wird.

3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) eine Messeinrichtung (12) aufweist, mit der eine Spannung der integrierten Schaltung (1) gemessen wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) eine Messeinrichtung (12) aufweist, mit der ein interner Strom der integrierten Schaltung (1) gemessen wird.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) einen Konverter (13) aufweist, mit dem ein Datenwort erzeugt wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (3) ein Kontaktland (8) aufweist, über den ein Messwert und/oder ein Datenwort an das Testsystem (7) gesendet wird.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusätzliche Schaltungsteil (1) ein Signal an das externe Testsystem (7) ausgibt, wenn ein Kurzschluss auf der integrierten Schaltung (1) erkannt wurde.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei einer als Speicherschaltung ausgebildeten integrierten Schaltung (1) der zusätzliche Schaltungsteil (3) genutzt wird, eine externe Spannung für die integrierte Schaltung (1) vorzugeben.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die zusätzliche Spannung in einem Generator Off-Modus eingespeist wird.

10. Integrierte Schaltung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, mit wenigstens einem zusätzlichen Schaltungsteil (3), das in einem Zwischenraum (4) zwischen zwei integrierten Schaltungen (1) eines Wafers (2) angeordnet ist, dadurch gekennzeichnet, dass zwischen der integrierten Schaltung (1) und dem zusätzlichen Schaltungsteil (3) wenigstens eine Verbindungsleitung (6) ausgebildet ist.

11. Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass in dem Zwischenraum (4) wenigstens ein Kontaktland (8) zum Anschluss des Testsystems (7) vorgesehen ist.

12. Integrierte Schaltung nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die integrierte Schaltung (1) als Speicherschaltung, vorzugsweise als DRAM ausgebildet ist.