DE10146177C2 - Wafer mit zusätzlichen Schaltungsteilen im Kerfbereich zum Testen von integrierten Schaltungen auf dem Wafer - Google Patents

Wafer mit zusätzlichen Schaltungsteilen im Kerfbereich zum Testen von integrierten Schaltungen auf dem Wafer

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Description

Die Erfindung betrifft einen Wafer mit mehreren integrierten Schaltungen, die in Reihen und Spalten derart angeordnet sind, dass sich Zwischenräume ergeben, wobei die einzelnen integrierten Schaltungen nach dem Testen mit einem externen Testsystem im Bereich der Zwischenräume voneinander getrennt werden können und wobei in den Zwischenräumen zusätzliche Schaltungsteile integriert sind, die jeweils wenigstens eine Verbindungsleitung mit einer zugeordneten integrierten Schal­ tung aufweisen, über die eine Funktion der integrierten Schaltung steuerbar ist, und auf denen jeweils wenigstens ein Kontaktland vorgesehen ist, mit dem eine Verbindung mit dem externen Testsystem hergestellt werden kann. Ein derartiger Wafer ist beispielsweise aus der US 5 929 650 bekannt.
Heutige integrierte Schaltungen können sehr komplex und um­ fangreich aufgebaut sein, so dass Zwischenmessungen zur Über­ prüfung von Funktionen oder Parametern aufwendig und sehr schwierig sein können. Insbesondere im Waferstadium, wenn die in Reihen und Spalten angeordneten integrierten Schaltungen noch nicht vereinzelt wurden, ist eine Kontaktierung mit ei­ ner sogenannten Nadelkarte zum Testen der integrierten Schal­ tung nur begrenzt möglich, da auf Grund der kompakten Geomet­ rien und den engen Leiterbahnabständen oftmals der Zugang zu bestimmten Schaltungsteilen sehr schwierig ist.
Diese Problematik tritt beispielsweise bei Speicherschaltun­ gen wie DRAMs (Dynamic Random Access Memory) oder ähnlichen Schaltungen auf. Hier müssen unter anderem die Speicherzellen z. B. auf Kurzschlüsse oder Unterbrechungen, die Stromauf­ nahme, interne Spannungsgeneratoren usw. überprüft werden. Insbesondere ist die Prüfung der Stromaufnahme sehr schwie­ rig, da die Leiterbahnen der integrierten Schaltung (IC) für eine direkte Strommessung kurzzeitig nicht unterbrochen wer­ den können.
Da die integrierte Schaltung in der Regel auch viele Steuer­ funktionen aufweist, sind die entsprechenden Testmodi von dem externen Testsystem entsprechend zu generieren und im richti­ gen Zeittakt an die integrierte Schaltung zu senden.
Um die Problematik zu lösen, wurden bisher beispielsweise auf dem Chip spezielle sogenannte Monitorpads integriert, die durch einen entsprechenden Testmodus aktiviert oder deakti­ viert werden können. Diese Monitorpads sind chipintern mit der integrierten Schaltung verbunden und erlauben u. a. die Einspeisung einer Spannung, die von einem Testsystem für die gewünschte Testfunktion geliefert wird. Die Kontaktierung der Monitorpads erfolgt über eine an die integrierte Schaltung angepasste Nadelkarte, so dass über deren Kontaktnadel alle notwendigen Spannungen, Ströme oder auch Datenworte an die integrierte Schaltung übertragen oder von dieser ausgelesen werden können. In manchen Fällen müssen die Kontaktnadeln auch direkt auf die sehr schmalen Leiterbahnen aufgesetzt werden, um die gewünschten Tests durchführen zu können.
Abgesehen davon, dass die empfindlichen Leiterbahnen beschä­ digt werden können, können sich auch Messfehler einschlei­ chen, da durch Strom- oder Spannungseinprägung auch der Ground-Level angehoben werden kann und Spannungsabfälle ent­ lang der Kontakte auftreten können.
Hinzu kommt, dass beispielsweise bei einem oder mehreren Kurzschlüssen auf einem Wafer die Strombelastung enorm an­ steigen kann, so dass dieser Test erschwert wird, denn die Kontaktnadeln und auch die Leiterbahnen können nur einen be­ stimmten Maximalstrom verkraften, ohne Schaden zu nehmen.
Nachteilig ist weiter, dass in einem solchen Fall sich der Wafer lokal stark erwärmen kann, was je nach Schaltungsteil zu unerwünschten thermischen Auswirkungen wie mechanischen Verspannungen, elektrischen Piezoeffekten usw. mit entspre­ chendem Fehlverhalten führen kann.
Es ist auch bekannt geworden, dass in dem Zwischenraum zwi­ schen zwei Chips, dem sogenannten Kerf, Testschaltungen in­ tegriert werden. Diese Testschaltungen weisen entsprechende Mess- oder Kontaktlands auf, die von besonderen Messeinrich­ tungen ebenfalls kontaktiert werden können, so dass das Test­ system diese Hilfsschaltungen zum Testen der integrierten Schaltungen ebenfalls verwenden kann.
Ein Wafer mit den Merkmalen des Oberbegriffs des Anspruchs 1 ist aus der US 5 929 650 bekannt. Bei diesem bekannten Wafer ist ein zusätzliches Schaltungsteil im Kerfbereich zur Funk­ tionssteuerung der integrierten Schaltungen in den einzelnen Waferchips zum Testen vorgesehen. Aus der US 5 059 899 ist weiterhin ein Wafer mit einer spannungsblockierenden Schal­ tung bekannt, die auch dazu dient, einzelne Chips beim Test auf Waferebene individuell abzuschalten. In der US 5 899 703 ist weiterhin ein Wafer mit einem Zwischentreiber im Kerfbe­ reich dargestellt.
Aus der DE 197 07 312 A1 ist ein Wafer mit einer elektroni­ schen Schaltung bekannt, bei dem bei Auftreten von lokalen Kurzschlüssen das lokale Netz automatisch vom globalen Netz abgekoppelt wird.
Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Waferauslegung zum Testen von integrierten Schaltungen auf dem Wafer bereitzustellen.
Diese Aufgabe wird mit einem Wafer gemäß Anspruch 1 gelöst. Den abhängigen Ansprüchen sind vorteilhafte Weiterbildungen und Verbesserungen der im Anspruche 1 angegebenen Waferausle­ gung zu entnehmen.
Bei der erfindungsgemäßen Waferauslegung werden zusätzliche Schaltungsteile, die im Kerfbereich ausgebildet sind, zum Testen der integrierten Schaltungen auf dem Wafer verwendet werden, wobei über wenigstens eine Verbindungsleitung Funktionen einer zugehörigen integrierten Schaltung wie das Akti­ vieren oder Deaktivieren eines Spannungsgenerators oder ähn­ liches gesteuert werden können. Das zusätzliche Schaltungs­ teil umfasst dabei einen Zwischentreiber in Form eines als Spannungsfolger geschalteten Operationsverstärkers, mit dem eine Tren­ nung der vom Testsystem gelieferten Spannung von einer inter­ nen Spannung der integrierten Schaltung erzielt wird. Dadurch kann ein interner Generator ausgeschaltet und eine Testspan­ nung von außen an eine vorgesehene Stelle der integrierten Schaltung angelegt werden. Hierdurch lassen sich in vorteil­ hafter Weise wichtige Funktionen wie die Funktionsfähigkeit, das Strom- und Spannungsverhalten, Kurzschlüsse usw. beurtei­ len.
Als günstig wird auch angesehen, wenn der zusätzliche Schal­ tungsteil eine Messeinrichtung aufweist, mit der eine be­ stimmte Spannung der integrierten Schaltung direkt gemessen werden kann. Spannungsabfälle, bedingt durch lange Leitungen zum Testsystem oder hohe Übergangswiderstände an den Kontakt­ lands werden wirkungsvoll vermieden.
Eine weitere vorteilhafte Lösung wird auch in einer Strommes­ sung angesehen, die ebenfalls mit einer entsprechenden Mess­ einrichtung des zusätzlichen Schaltungsteils durchgeführt werden kann. Dadurch kann zum Beispiel leicht beurteilt wer­ den, ob ein bestimmter Schaltungsteil der integrierten Schal­ tung die gewünschte Funktion erfüllt, eine Unterbrechung oder einen Kurzschluss aufweist oder einen sonstigen Fehler verur­ sacht.
Vorteilhaft ist auch, wenn das zusätzliche Schaltungsteil ei­ nen Konverter aufweist, mit dem beispielsweise ein der Mes­ sung entsprechendes digitales Datenwort generiert und an das Testsystem gesendet wird. Die Übertragung von digitalen Da­ tenworten insbesondere über lange Leitungen ist in der Regel weniger störanfällig als die Übertragung eines Analogwertes.
Durch entsprechende Kontaktlands auf dem zusätzlichen Schal­ tungsteil lässt sich leicht eine Verbindung zum Testsystem herstellen, so dass Messwerte, Datenworte oder Testkonfigura­ tionen zwischen dem zusätzlichen Schaltungsteil und dem Test­ system leicht ausgetauscht werden können.
Eine besonders günstige Lösung wird auch gesehen, wenn das zusätzliche Schaltungsteil bei einem gefundenen Kurzschluss ein Signal an das Testsystem sendet. Dadurch können auf ein­ fache Weise Schutzmaßnahmen gegen zu hohe Strombelastungen des Testsystems ergriffen werden und auch fehlerhafte Chips einfach markiert werden.
Die Anwendung der erfindungsgemäßen Waferauslegung beispiels­ weise bei einer Speicherschaltung wie einem DRAM ergibt den Vorteil, dass durch Aktivieren oder Deaktivieren der internen Generatoren einzelne Schaltungsteile leicht überprüft werden können. Dies kann beispielsweise in einem sogenannten Genera­ tor Off-Modus durchgeführt werden, bei dem die chipinternen Gene­ ratoren vorübergehend deaktiviert werden, um eine externe Spannung oder einen externen Strom einspeisen zu können.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.
Fig. 1 zeigt in schematischer Darstellung einen Ausschnitt aus einem Wafer mit der Anordnung von zusätzlichen Schal­ tungsteilen in den Zwischenräumen und
Fig. 2 zeigt beispielhaft einen Stromlaufplan eines zusätz­ lichen Schaltungsteils.
Das Ausführungsbeispiel der Erfindung gemäß der Fig. 1 zeigt zunächst in schematischer Darstellung einen Ausschnitt aus einem Wafer 2 (Halbleiterwafer), bei dem integrierte Schal­ tungen 1 in Reihen und Spalten angeordnet sind. In Fig. 1 sind ausschnittsweise acht integrierte Schaltungen 1, die allgemein auch als Chips bezeichnet werden, in vier Reihen und zwei Spalten angeordnet. Zwischen zwei benachbarten in­ tegrierten Schaltungen 1 ist jeweils ein Zwischenraum 4 vor­ gesehen, an dem später bei der Vereinzelung die einzelnen Chips beispielsweise durch Sägen getrennt werden. Dieser Zwi­ schenraum 4 wird auch Kerf genannt und enthält wenigstens ei­ nen zusätzlichen Schaltungsteil 3, der insbesondere für Mess­ zwecke aber auch für Einstell- und Abgleichaufgaben ausgebil­ det sein kann.
Bei einem Ausführungsbeispiel der Erfindung ist vorgesehen, dass die integrierten Schaltungen 1 als Speicher­ bausteine ausgebildet sind. Diese können DRAMs oder derglei­ chen sein. Bei den Speicherbausteinen stellt sich das Prob­ lem, dass sehr viele Speicherzellen auf engstem Raum angeordnet sind und daher das Testen dieser einzelnen Speicherzellen sehr zeitaufwendig und damit kostenträchtig ist.
Erfindungsgemäß wird daher als zusätzlicher Schaltungsteil 3 ein Zwischentreiber vorgeschlagen, mit dem jetzt eine oder mehrere Funktionen der integrierten Schaltung 1 gesteuert werden können. Beispielsweise kann über den zusätzlichen Schaltungsteil 3 ein interner Generator der integrierten Schaltung 1 ersetzt werden. Für diesen Test ist der auf dem Chip integrierte Generator abzuschalten.
Der zusätzliche Schaltungsteil 3 ist an vorgesehenen Stellen über Verbindungsleitungen 6 direkt mit der integrierten Schaltung 1 verbunden. Diese Verbindungsleitungen 6 führen auf der integrierten Schaltung 1 zu entsprechende Anschluss­ lands 9. Des weiteren sind auf dem zusätzlichen Schaltungs­ teil 3 Kontaktlands 8 vorgesehen, auf die mittels einer ent­ sprechend ausgebildeten Nadelkarte eine zugeordnete Kontakt­ nadel aufgesetzt werden kann. Diese Kontaktnadel ist über eine Testsystemverbindung 5 mit einem externen Testsystem 7 verbunden. Auf diese Weise kann das Testsystem 7 beispiels­ weise Ströme, Spannungen oder Datenwörter direkt auf den zu­ sätzlichen Schaltungsteil einspeisen oder auch von diesem ab­ fragen.
Natürlich sind auch auf den einzelnen integrierten Schaltun­ gen 1 entsprechend ausgebildete Kontakt- und Messlands vorge­ sehen, auf die entsprechende Nadeln der Nadelkarte für die Messung oder Steuerung der integrierten Schaltung 1 aufge­ setzt werden können. Diese Kontakt- und Messlands sowie die Nadelkarte mit den einzelnen Kontaktnadeln ist aus Über­ sichtsgründen nicht dargestellt.
Die Ausbildung des zusätzlichen Schaltungsteils 3, der einen Zwischentreiber in Form eines als Spannungsfolger geschalteten Operationsverstärkers aufweist, ist im wesentlichen von der zu lö­ senden Aufgabe und den vorhandenen Platzverhältnisse im Kerf 4 abhängig. So kann der zusätzliche Schaltungsteil 3 ferner beispielsweise Treiberstufen, Messschal­ tungen, Dekoder, Konverter zur Umwandlung von digitalen Daten oder analogen Messwerten, Schutzschaltungen usw. enthalten. Auch können repräsentative Signale für einen Kurzschluss oder eine Unterbrechung einzelner Speicherzellen der integrierten Schaltung 1 an das externe Testsystem 7 gesendet werden.
Fig. 2 zeigt einen Stromlaufplan für einen zusätzlichen Schaltungsteil 3 in schematischer Darstellung. Sie zeigt ei­ nen Operationsverstärker 11, der als Spannungsfolger geschal­ tet ist. Der Operationsverstärker 11 wird von der notwendigen Spannung UB+, UB- gespeist. Sein Eingang 16 ist beispiels­ weise mit dem Kontaktland 8 gemäß der Fig. 1 verbunden, so dass das externe Testsystem 7 über die Testsystemverbindung 5 eine gewünschte Testspannung einspeisen kann. Ein Ausgang 17 des Spannungsfolgers 11 ist im einfachsten Fall mit der in­ tegrierten Schaltung 1 verbunden, so dass beispielsweise im Generator Off-Modus die Generatorspannung deaktiviert und über den zusätzlichen Schaltungsteil 3 eingespeist werden kann. Der Generator der integrierten Schaltung 1 wird zu diesem Zweck durch die Testkonfiguration des Testsystems 7 über nicht dargestellte Kontaktlands deaktiviert.
Möchte man nun beispielsweise die Stromaufnahme eines ent­ sprechenden Bereiches der integrierten Schaltung 1 messen, dann kann - wie in Fig. 2 weiter dargestellt ist - eine Messeinrichtung 12 zur Strommessung dem Spannungsfolger 11 nachgeschaltet sein. Diese Messeinrichtung 12 ist zwischen dem Ausgang 17 des Spannungsfolgers 11 und einem der An­ schlusslands 9 (Fig. 1) geschaltet. Auf diese Weise kann auf einfache Weise der in die integrierte Schaltung 1 fließende Strom gemessen werden.
In alternativer Ausgestaltung der Erfindung ist auch vorgese­ hen, dass die Messeinrichtung 12 als Spannungsmesser ausge­ bildet ist, so dass die an der zugeordneten Stelle der integ­ rierten Schaltung 1 anstehende Spannung erfasst werden kann.
Die oben beschriebenen Verfahren zur Erfassung von Strom-, Spannungswerten, Unterbrechungen und Kurzschlüssen können beispielsweise über ein Ausgangsland 14 direkt an das externe Testsystem 7 ausgegeben werden. In weiterer alternativer Aus­ gestaltung der Erfindung ist auch vorgesehen, dass zwischen dem Ausgang der Messeinrichtung 12 und dem Ausgangsland 14 ein Konverter 13 geschaltet ist. Der Konverter 13 kann bei­ spielsweise die Messwerte der Messeinrichtung 12 digitalisie­ ren und in entsprechende digitale Datenwörter umwandeln, die dann über die Testsystemverbindung 5 an das externe Testsys­ tem 7 übertragen werden.
Natürlich lassen sich bei entsprechender Ausgestaltung des Konverters 13 und dem zusätzlichen Schaltungsteil 3 auch di­ gitale Datenworte des externen Testsystems 7 in entsprechende Steuerbefehle für die integrierte Schaltung 1 umwandeln.
Durch das Vereinzeln der integrierten Schaltungen wird der zusätzliche Schaltungsteil 3 unbrauchbar.
Bezugszeichenliste
1
integrierte Schaltung
2
Wafer
3
zusätzlicher Schaltungsteil
4
Zwischenraum/Kerf
5
Testsystemverbindung
6
Verbindungsleitung
7
externes Testsystem
8
Kontaktland
9
Anschlussland
11
Spannungsfolger/Operationsverstärker
12
Messeinrichtung
13
Konverter
14
Ausgangsland
16
Eingang
17
Ausgang
UB+ Versorgungsspannung
UB- Versorgungsspannung

Claims (5)

1. Wafer (2) mit mehreren integrierten Schaltungen (1), die in Reihen und Spalten derart angeordnet sind, dass sich Zwi­ schenräume (4) ergeben, wobei die einzelnen integrierten Schaltungen (1) nach dem Testen mit einem externen Testsystem (7) im Bereich der Zwischenräume (4) voneinander getrennt werden können und wobei in den Zwischenräumen (4) zusätzliche Schaltungsteile (3) integriert sind, die jeweils wenigstens eine Verbindungsleitung (6) mit einer zugeordneten integrier­ ten Schaltung (1) aufweisen, über die eine Funktion der in­ tegrierten Schaltung (1) steuerbar ist, und auf denen jeweils wenigstens ein Kontaktland (8) vorgesehen ist, mit dem eine Verbindung (5) mit dem externen Testsystem (7) hergestellt werden kann, dadurch gekennzeichnet, dass jedes Schaltungsteil (3) einen Zwischentreiber (11) in Form eines als Spannungsfolger geschalteten Operationsverstärkers aufweist, um die vom Testsystem (7) über das Schaltungsteil 3 an die zugehörige integrierte Schaltung (1) gelieferte Span­ nung von einer internen Spannung der integrierten Schaltung (1) zu trennen.
2. Wafer nach Anspruch 1, dadurch gekennzeichnet, dass das Schaltungsteil (3) ausgelegt ist, ein Signal an das externe Testsystem (7) auszugeben, wenn ein Kurzschluss auf der in­ tegrierten Schaltung (1) vorliegt.
3. Wafer nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Schaltungsteil (3) eine Messeinrichtung (12) auf­ weist, um eine in der integrierten Schaltung (1) vorliegende Spannung zu messen.
4. Wafer nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Schaltungsteil (3) eine Messeinrichtung (12) auf­ weist, um einen in der integrierten Schaltung (1) fließenden Strom zu messen.
5. Wafer nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das Schaltungsteil (3) einen Konverter (13) aufweist, der der Messeinrichtung (12) nachgeschaltet ist, um Messwerte der Messeinrichtung (12) zu digitalisieren und über die Ver­ bindung (5) an das externe Testsystem (7) zu übertragen.
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