DE69824226T2

DE69824226T2 - Kontaktlose Prüfung von Anschlusspuffern auf einem Wafer

Info

Publication number: DE69824226T2
Application number: DE69824226T
Authority: DE
Inventors: Lee D. Whetsel
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-03-27
Filing date: 1998-03-26
Publication date: 2005-07-07
Anticipated expiration: 2018-03-27
Also published as: TW421845B; DE69824226D1; DE69840425D1; JP4154027B2; EP0867727B1; KR19980080795A; EP0867727A2; EP0867727A3; JPH1130652A; KR100566844B1

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein das Testen eines Einzelchips einer integrierten Schaltung auf einem Wafer ohne physikalisches Prüfen seiner Bondkontaktstellen und insbesondere das Testen der Kontaktstellenpuffer, der Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und der Kontaktstellen-Bushalter des Einzelchips ohne physikalisches Prüfen der Bondkontaktstellen.
HINTERGRUND DER ERFINDUNG
Das Abtast-Testen von Schaltungen ist wohlbekannt. Beim Abtast-Testen wird die Schaltung in Abtastzellen und Kombinationslogik konfiguriert. Sobald sie so konfiguriert wurde, werden die Abtastzellen gesteuert, um Testantwortdaten von der Kombinationslogik zu erfassen, und sie werden dann verschoben, um die erfaßten Testantwortdaten von der Kombinationslogik zu entladen und die nächsten Teststimulationsdaten zum Anwenden auf die Kombinationslogik zu laden.
In diesem Zusammenhang beschreiben US-A-4 875 003 und US-A-5 115 190 das Grenz-Abtasten einer integrierten Schaltung mit gepufferten Eingängen und Ausgängen.
KURZBESCHREIBUNG DER ZEICHNUNG
Die vorliegende Erfindung wird nun beispielhaft mit Bezug auf die anliegende Zeichnung beschrieben, in der:
1 eine elektrische Schaltung mit drei Speichern (M) A, B, C und einer Kombinationslogik (CL) zeigt,
2 ein Beispiel der Speicher aus 1 zeigt, die als D-Flipflops (FF) implementiert sind, wobei jeder Speicher einen Dateneingang, einen Datenausgang und Takt- und Rücksetzsteuersignale aufweist,
3 ein Beispiel davon zeigt, wie die Schaltung aus 1 abtast-testbar gemacht werden kann, indem die Speicher in Abtastzellen umgewandelt werden und die Ausgänge (D, E, F) der Kombinationslogik mit den Erfassungseingängen der Abtastzellen verbunden werden,
4A ein Beispiel davon zeigt, wie ein auf D-Flipflops basierender Speicher in eine Abtastzelle umgewandelt wird,
5 drei der Schaltungen aus 3 zeigt, die in Reihe mit einem Testgerät verbunden sind,
6 das Konzept des herkömmlichen Abtasttestens zeigt,
7 das Warping-Abtasttestkonzept gemäß der vorliegenden Erfindung zeigt,
8 einen Konzeptablauf des vorstehend beschriebenen Warping-Abtasttestvorgangs beim Fortschreiten durch die Schaltungen C1–CN zeigt,
9 eine Schaltung ähnlich der Schaltung aus 3 zeigt, wobei sie jedoch nur einen 2-Bit-Abtastweg aufweist,
10 eine Schaltung ähnlich der vorstehend beschriebenen Schaltung aus 3 zeigt, wobei sie jedoch eine größere Anzahl von Ausgängen (3) als von Eingängen (2) aufweist,
11 die Struktur der zum F-Ausgang der Kombinationslogik hinzugefügten und daran angeschlossenen Abtastzelle (C) aus dem Stand der Technik zeigt
12 zeigt, wie die Schaltung aus 10 modifiziert wird, um das Warping-Abtasttestkonzept zu unterstützen,
13 die Modifikation zum Ersetzen der an F angeschlossenen Abtastzelle (C) aus dem Stand der Technik durch eine Datensummierzelle (DSC) zeigt,
14 eine abtast-testbare Schaltung mit 3 Eingängen und 2 Ausgängen zeigt,
15 eine Schaltung C1 entsprechend derjenigen aus 3 und eine Schaltung C2 entsprechend derjenigen aus 14 mit einer Datenhalte-Abtastzelle C zeigt,
die 16 bis 18 ein Beispiel davon zeigen, wie das Warping-Abtasttestkonzept bei Schaltungen implementiert werden könnte, die an den primären Eingängen und Ausgängen (Grenze) der Schaltungen abtastbare Grenzzellen (BC) aufweisen,
die 19 und 20 jeweils beispielhafte Entwürfe für DCBC und DRBC zeigen,
21 zeigt, wie DCBC, DRBC und DSBC verwirklicht werden,
22 zeigt, wie das Warping-Abtasttestkonzept verwendet werden könnte, um mehrere Schaltungen C1–CN innerhalb eines ICs oder Einzelchips zu testen,
23 zeigt, wie das Warping-Abtasttestkonzept auf mehrere ICs 1–N auf einer Platine oder ähnlich mehrere Einzelchips 1–N auf einem Mehrchipmodul-Substrat (MCM-Substrat) angewendet werden könnte,
24 zeigt, wie das Warping-Abtasttestkonzept zum Testen mehrerer Platinen (BD) in einem Kasten verwendet werden könnte,
25 zeigt, wie das Warping-Abtasttestkonzept zum Testen eines Einzelchips auf einem Wafer verwendet werden könnte,
26 zeigt, daß alle Einzelchips über ihre TDI- und TDO-Kontaktstellen in Reihe zwischen den TDI-Eingang und den TDO-Ausgang des Wafers geschaltet sind,
27 zeigt, daß jeder Einzelchip auf dem Wafer eine IEEE-1149.1-Testdateneingangs-(TDI)-, Testdatenausgangs-(TDO)-, Testtakt-(TCK)-, Testmodusauswahl-(TMS)- und Testrücksetz-(TRST)-Kontaktstellenverbindung aufweist,
28 zeigt, wie das Warping-Abtasttestkonzept zum Testen mehrerer Wafer in einer Charge verwendet werden könnte,
29 zeigt, wie das Warping-Abtasttestkonzept zum Testen mehrerer Chargen 1–N verwendet werden könnte,
30 einen Weg zum Ausschließen der Möglichkeit eines Aliasings zeigt, wie vorstehend in bezug auf die Datensummierzelle aus den 12 und 13 erwähnt wurde, indem herkömmliche Signalanalysatoren (SARs) am seriellen Eingang und am seriellen Ausgang eines Schaltungs-Abtastwegs verwendet werden,
31 einen Wafer ähnlich demjenigen in 26 zeigt, welcher jedoch Busse 310, 311 und Testkontaktstellen bei 315 für neue Testsignale TSA, TSB und TSC aufweist,
32 einen Einzelchip ähnlich demjenigen in 27 zeigt, der jedoch bei 312 Einzelchip-Kontaktstellen aufweist, die mit den TSA-, TSB- und TSC-Wafer-Busleitern 311 verbunden sind,
33 eine herkömmliche IEEE-STD-1149.1-Abtastzelle mit Erfassangsschiebespeichern (CS-Speichern) und Aktualisierungsspeichern (U-Speichern) zeigt,
34 eine Anordnung 341 zeigt, die einen digitalen 2-Zustands-Ausgabepuffer 340, eine Schaltung zum Schutz vor elektrostatischen Entladungen (ESD-Schaltung), eine herkömmliche Grenz-Abtastschaltung und vier der abtastbaren Schalter (S) aus 33 aufweist, die in einen Abtastweg geschaltet sind,
35 34 ähnelt und eine Anordnung 351 zeigt, die einen 3-Zustands-Puffer 350 mit einem Ausschaltzustand, in dem sein Ausgang daran gehindert ist, die Kontaktstelle anzusteuern, und eine herkömmliche Bushalteschaltung (BH-Schaltung) zum Halten der Kontaktstelle beim letzten angesteuerten Logikzustand vor dem Sperren des Puffers aufweist,
36 den 34 und 35 ähnelt, jedoch einen Eingabepuffer betrifft,
37 eine bidirektionale (beispielsweise E/A-)Kontaktstelle betrifft, die sowohl Ein- als auch Ausgabepuffer aufweist,
38 zeigt, wie alle TSA-Schaltungspunkte aus den 34–37 auf einem Einzelchip durch Busse miteinander verbunden werden können und bei 312 durch einen Schalter aus 33 mit einer TSA-Kontaktstelle auf dem Wafer verbunden werden können,
39A ein Beispiel davon zeigt, wie ein sondenloses Testen eines 3-Zustands-Ausgabepuffers unter Verwendung der vorliegenden Erfindung geschieht,
39B eine herkömmliche Form der ESD-Schaltung aus 39A zeigt, die aus zwei Dioden besteht, welche beide mit dem Kontaktstellendraht verbunden sind und jeweils mit der positiven Spannungsversorgung (V+) und der negativen Spannungsversorgung (V–) des Einzelchips verbunden sind,
39C eine andere herkömmliche Ausgangs-ESD-Schutzschaltung zeigt,
40A zeigt, wie die Tests an einem Eingabepuffer ausgeführt werden können,
40B eine herkömmliche Eingangs-ESD-Schutzschaltung zeigt,
41 zeigt, wie die vorliegende Erfindung einen analogen Ausgabepuffer 413 und eine dem analogen Ausgabepuffer zugeordnete Analogschaltung testen kann, wobei die Analogschaltung und der Puffer aus Klarheitsgründen auf demselben Einzelchip und Abtastweg wie der digitale Kern aus den 39A und 40A dargestellt sind, und
42 41 ähnelt und zeigt, wie die vorliegende Erfindung einen analogen Eingabepuffer 423 und eine dem analogen Eingabepuffer zugeordnete Analogschaltung testen kann.
DETAILLIERTE BESCHREIBUNG DER ZEICHNUNG
Zunächst sei mit Bezug auf 3 bemerkt, daß die Abtastzellen einen 3:1-Multiplexereingang zum Flipflop aufweisen. Der Multiplexer empfängt eine Auswahlsteuerung (S), um (1) die Ausgabe der Kombinationslogik in den Flipflop einzugeben (Eingang 1, der Erfassungseingang) und (2) die externe Eingabe in den Flipflop einzugeben (S1, der Schiebeeingang). Der Flipflop empfängt einen Takt (C) und eine Rücksetz-(R)-Steuereingabe. Die Abtastzellen sind über ihren seriellen Eingang (SI) und ihren seriellen Ausgang (SO) zusammengeschaltet, so daß sie einen 3-Bit-Abtastweg durch die Schaltung aus 3 bilden. Die drei Abtastzellen arbeiten während der Funktionsoperation als die Zustandsspeicher. Während des Testvorgangs arbeiten die Abtastzellen als Abtastzellen, um die Eingabe von Test-Stimulationsimpulsen in die Kombinationslogik und das Erfassen der von der Kombinationslogik ausgegebenen Antwort zu ermöglichen. Wenngleich in dieser Offenbarung kantenempfindliche D-Flipflopspeicher verwendet werden, könnten ebensogut auch pegelempfindliche Speicher verwendet werden. Das Umwandeln pegelempfindlicher Speicher in Abtastspeicher ist wohlbekannt.
In dem Beispiel aus 3 führen die Abtastzellen sowohl die Eingabe von Stimulationsimpulsen in die Kombinationslogik als auch das Erfassen der Antwort von der Kombinationslogik aus. In anderen Beispielen davon, wie die Schaltung durch Abtasten testbar gemacht werden kann, könnten Abtastzellen zur Schaltung und zum Abtastweg hinzugefügt werden und mit den Ausgängen der Kombinationslogik gekoppelt werden, wie in den gepunkteten Kästchen in 3 dargestellt ist. Dies würde es erlauben, die Eingangs-Stimulationsimpulse durch die umgewandelten Abtastzellen (A, B, C) zuzuführen und die ausgegebene Antwort von den hinzugefügten Abtastzellen zu erfassen. Durch das Hinzufügen von Abtastzellen für den Zweck des Erfassens von Antwortdaten werden Schaltungsbestandteile hinzugefügt. Falls weiterhin Abtastzellen hinzugefügt werden, um die Antwort der Kombinationslogik zu erfassen, benötigen die umgewandelten Abtastzellen A, B, C nicht den Eingang 1 und die Rückkopplungsverbindungen von den Ausgängen der Kombinationslogik.
Weiterhin ist in 3 ein Umgehungsspeicher (BM) dargestellt, der dazu dient, einen Einzelbit-Umgehungs-Abtastweg durch die Schaltung von SI zu SO zuzulassen. Die Verwendung von Abtast-Umgehungsspeichern ist wohlbekannt. Ein Beispiel des Umgehungsspeichers ist in 4B dargestellt. Zusätzlich zum Bereitstellen eines herkömmlichen Umgehens der Schaltung muß der Umgehungsspeicher seinen gegenwärtigen Zustand während Erfassungsvorgängen beibehalten und unabhängig davon, ob er zwischen SI und SO ausgewählt ist oder nicht, stets Daten von SI laden. Der Multiplexer des Umgehungsspeichers und die Auswahlsteuerung (S), die er empfängt, ermöglichen das Erfüllen dieser beiden Anforderungen.
5 zeigt drei der Schaltungen aus 3, die mit einem Testgerät in Reihe geschaltet sind. In 5 gibt das Testgerät Daten an den seriellen Eingang der ersten Schaltung (C1) aus und empfängt Daten vom seriellen Ausgang der letzten Schaltung (C3). Das Testgerät gibt Steuerausgaben an alle drei Schaltungen aus, um die Erfassungs- und Schiebevorgänge ihrer Abtastzellen während jedes Abtastzellenzyklus zu regeln.
6 zeigt das Konzept des herkömmlichen Abtasttestens. In 6 sind N Schaltungen auf einem Abtastweg verbunden. Ein Testgerät steuert alle Schaltungen C1–N, die zurückzusetzen sind. Nach dem Rücksetzen steuert das Testgerät alle Schaltungen C1–N, um die ersten Antwortdaten auf die vorhergehenden Stimulationsdaten zu erfassen. Als nächstes steuert das Testgerät alle Schaltungen C1–N, um die ersten erfaßten Antwortdaten herauszuschieben und die zweiten Stimulationsdaten hereinzuschieben. Dieser Prozeß des Erfassens von Antwortdaten und des Herausschiebens der Antwortdaten, während neue Stimulationsdaten hereingeschoben werden, wird für die Anzahl der Muster (P) wiederholt, die zum Testen jeder der Schaltungen 1–N erforderlich sind. Wenn die Anzahl der in Reihe geschalteten Schaltungen (N) zunimmt, nimmt auch die Länge (L) des Abtastwegs zu, den das Testgerät während jedes Erfassungs/Schiebezyklus durchlaufen muß. Die Testzeit in Takten unter Verwendung eines herkömmlichen Abtasttestens gleicht der Summe der Abtastweglängen (L) jeder Schaltung (N) in dem Abtastweg, multipliziert mit der Anzahl der anzuwendenden Muster (P).
Beispiel 1 zeigt, wie drei Schaltungen (C1, C2 und C3) herkömmlich mit einem Testgerät, wie es in 5 dargestellt ist, einem Abtasttest unterzogen werden. Die Decodierungen der Kombinationslogik für jede der Schaltungen C1, C2 und C3 sind in den Tabellen des Beispiels 1 dargestellt. Die Tabellen zeigen die Ausgabe des gegenwärtigen Zustands (PS) (d. h. des Stimulationsimpulses) der Abtastzellen (ABC) an die Kombinationslogik und die Eingabe des nächsten Zustands (NS) (d. h. die Antwort) in die Abtastzellen (ABC) von der Kombinationslogik. Zu Beginn des Tests gibt das Testgerät Steuerungen aus, um alle Abtastzellen in einen ersten gegenwärtigen Zustand (PS1) zurückzusetzen. Als nächstes gibt das Testgerät Steuerungen an alle Abtastzellen aus, um eine erste Erfassung (CP1) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS1-Stimulationsimpuls vorzunehmen. Als nächstes gibt das Testgerät eine Steuerung aus, um einen ersten 9-Bit-Schiebevorgang (SH1) auszuführen, um die ersten erfaßten Antwortdaten von den Abtastzellen jeder Schaltung zu entladen und die Stimulationsdaten des zweiten gegenwärtigen Zustands (PS2) für die Abtastzellen jeder Schaltung zu laden. Als nächstes führt das Testgerät eine zweite Erfassung (CP2) aus, um die Abtastzellen mit den Antwortdaten von den Stimulationsdaten des zweiten gegenwärtigen Zustands (PS2) zu laden und führt dann eine zweite 9-Bit-Verschiebung (SH2) aus, um die zweiten erfaßten Antwortdaten zu entladen und die dritten Stimulationsdaten zu laden. Als nächstes führt das Testgerät eine dritte Erfassung (CP3) aus, um die Abtastzellen mit den Antwortdaten von den Stimulationsdaten des dritten gegenwärtigen Zustands (PS3) zu laden und führt dann eine dritte 9-Bit- Verschiebung (SH3) aus, um die dritten erfaßten Antwortdaten zu entladen und die vierten Stimulationsdaten (11) zu laden. Dieser Prozeß wird bis zu einer achten Erfassung (CP8) fortgesetzt, um die Abtastzellen mit den Antwortdaten von den Stimulationsdaten des achten gegenwärtigen Zustands (PS8) zu laden, und es wird dann eine achte 9-Bit-Verschiebung (SH8) ausgeführt, um die zuletzt erfaßten Antwortdaten zu entladen. Die während der achten Verschiebung (SH8) in die Abtastzellen eingegebenen Daten können belanglose Daten (x) sein, weil das Testen nach der achten Verschiebung abgeschlossen ist. Falls alle Schaltungen gut sind, stimmt die für jeden PS1-8-Stimulationsimpuls herausgeschobene Antwort mit der erwarteten Antwort überein, wie in den Tabellen für C1, C2 und C3 dargestellt ist. Die Anzahl der herkömmlichen Abtasttests der Schaltungen in dem Beispiel 1 ist die Summe der Erfassungstakte (CP1–8) und der Schiebetakte (SH1–8) oder 8 + (8 × 9) = 80.
Es ist wünschenswert, ein Abtasttest elektrischer Schaltungen in weniger Zeit als bei einem herkömmlichen Verfahren auszuführen.
Das Abtasttesten wird durch Wiederverwenden der Abtasttest-Antwortdaten einer Schaltung als Abtasttest-Stimulationsdaten für eine andere Schaltung beschleunigt.
7 zeigt das Warping-Abtasttestkonzept gemäß der vorliegenden Erfindung. Mit Bezug auf 7 sei bemerkt, daß der Begriff "Warping" verwendet wird, um die nicht herkömmliche Art anzugeben, in der serielle Daten während des Abtasttests durch Schaltungen übertragen werden. N Schaltungen sind auf einem Abtastweg verbunden. Ein Testgerät steuert alle Schaltungen C1–N, um die ersten Antwortdaten auf die gegenwärtigen Stimulationsdaten zu erfassen. Als nächstes steuert das Testgerät alle Schaltungen C1–N, um Daten zu verschieben, jedoch nur um die Länge des Abtastwegs der ersten Schaltung (C1). Nach dem ersten Schiebevorgang werden in den Abtastweg von C1 die Antwortdaten von C1–CN – 1 geladen. Während des nächsten Erfassungs- und Schiebevorgangs gibt C1 Antwortdaten an stromabwärts gelegene Schaltungen aus und empfängt die nächsten Stimulationsdaten vom Testgerät. Nach dem zweiten Erfassungs- und Schiebevorgang enthält C1 ihr zweites Stimulationsdatenmuster vom Testgerät, und C2–CN enthalten ihre zweiten Stimulationsmuster, die von der Antwort abgeleitet wurden, die von den vorhergehenden Schaltungen C1–CN – 1 ausgegeben wurden. Dieser Prozeß wird fortgesetzt, bis C1 getestet wurde. Nach dem Testen von C1 wird sie umgangen, so daß das Testgerät einen verbleibenden Stimulationsimpuls direkt in C2 eingeben kann und zulassen kann, daß die Antwort von C2 als Stimulationsimpuls für die nachfolgenden Schaltungen C3–CN stromabwärts weitergeleitet wird. Ähnlich wird C2, nachdem sie getestet wurde, umgangen, um eine direkte Eingabe verbleibender Stimulationsimpulse in die folgenden Schaltungen C4–CN zu ermöglichen. Das gesamte Testen der Schaltungen C1–CN in 7 ist vollständig, wenn alle Schaltungen ihre erforderlichen Stimulationseingaben, entweder indirekt infolge einer ausgegebenen Antwort von vorhergehenden Schaltungen oder durch direkte Eingabe vom Testgerät empfangen haben und ihre Antwort an das Testgerät ausgegeben haben.
8 zeigt einen schematischen Ablauf des vorstehend beschriebenen Warp-Abtasttestvorgangs beim Fortschreiten über die Schaltungen C1–CN. Die Testsitzungen aus 8 geben Zeiten an, zu denen ein Testgerät Stimulationsimpulse in einen gegebenen Schaltungs-Abtastweg, entweder direkt zu C1 oder über getestete und umgangene Schaltungen (C1–CN – 1), eingibt. Der schraffierte Bereich in jeder Schaltung C1–CN gibt eine Reduktion in eine Schaltung, die einer gegebenen Testsitzung folgt, eingegebener restlicher Stimulationsimpulse an. Wenn eine Schaltung vollständig getestet wurde, wird sie als zu umgehen dargestellt und vollständig schraffiert. Das Fortschreiten der schraffierten Bereiche jeder Schaltung gibt die angenommene Testbeschleunigung an. Beispielsweise hat die während der Testsitzung 1 für die stromabwärts gelegenen Schaltungen C2–CN erzeugte Antwort nach der Testsitzung 1 (C1 getestet) den Bedarf an zusätzlichen Stimulationsmustern vom Testgerät um 50% verringert. Die während der Testsitzung 2 (C2 getestet) von den stromabwärts gelegenen Schaltungen C3–CN erzeugte Antwort hat ihren Bedarf an zusätzlichen Stimulationsmustern vom Testgerät um weitere 50% verringert, usw. Es wird gezeigt werden, daß die Abtasttestzeit durch Verwenden der Ausgangsantwort von vorhergehenden Schaltungen als Stimulationseingabe in spätere Schaltungen drastisch verringert werden kann, wodurch der Bedarf an einer Stimulationseingabe vom Testgerät verringert oder sogar beseitigt werden kann.
Beispiel 2 zeigt, wie die gleichen drei Schaltungen (C1, C2, C3) aus dem Beispiel 1 unter Verwendung des Warping-Abtasttestkonzepts getestet werden, wobei Antwortdaten von vorhergehenden Schaltungen als Stimulationsdaten in späteren Schaltungen verwendet werden. Zu Beginn des Tests gibt das Testgerät Steuersignale aus, um die Abtastwege durch ein Rücksetzsteuersignal (wie in 4A dargestellt) zurückzusetzen oder zu initialisieren. Das Testgerät könnte die nicht rücksetzbaren Abtastzellen auch durch einen Abtastvorgang initialisieren. Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine erste Erfassung (CP1) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den Stimulationsimpuls des ersten gegenwärtigen Zustands (PS1) auszugeben. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C1 bis C3 zu veranlassen, einen ersten 3-Bit-Schiebevorgang (SH1) auszuführen. Der erste 3-Bit-Schiebevorgang entlädt die ersten erfaßten 3-Bit-Antwortdaten von C3, bewegt die ersten erfaßten 3-Bit-Antwortdaten von C1 nach C und von C nach C3 und lädt die zweiten 3-Bit-Stimulationsdaten in C1.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine zweite Erfassung (CP2) der von der Kombinationslogik (CL) ausgegebenen Antwort auf die PS2-Stimulation vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C1 bis C3 zu veranlassen, einen zweiten 3-Bit-Schiebevorgang (SH2) auszuführen. Der zweite 3-Bit-Schiebevorgang entlädt die zweiten erfaßten 3-Bit-Antwortdaten von C3, bewegt die zweiten erfaßten 3-Bit-Antwortdaten von C1 zu C und von C2 zu C3 und lädt die dritten 3-Bit-Stimulationsdaten in C1.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine dritte Erfassung (CP3) der von der Kombinationslogik (CL) ausgegebenen Antwort auf die PS3-Stimulation vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C1 bis C3 zu veranlassen, einen dritten 3-Bit-Schiebevorgang (SH3) auszuführen. Der dritte 3-Bit-Schiebevorgang entlädt die dritten erfaßten 3-Bit-Antwortdaten von C3, bewegt die dritten erfaßten 3-Bit-Antwortdaten von C1 zu C2 und von C2 zu C3 und lädt die vierten 3-Bit-Stimulationsdaten in C1.
Dieser Erfassungs- und Schiebeprozeß wird bis zum siebten Schiebevorgang (SH7) wiederholt. Während SH7 entlädt das Testgerät die siebte erfaßte 3-Bit-Antwort von C3, bewegt die siebten erfaßten 3-Bit-Antwortdaten von C1 zu C2 und von C2 zu C3 und lädt die achten und letzten 3-Bit-Stimulationsdaten in C1.
Als nächstes gibt das Testgerät Steuerungen an alle Abtastzellen aus, um eine achte Erfassung (CP8) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS8-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C1 bis C3 zu veranlassen, einen achten 3-Bit-Schiebevorgang (SH8) auszuführen. Der achte 3-Bit-Schiebevorgang entlädt die achten erfaßten 3-Bit-Antwortdaten von C3, bewegt die achten erfaßten 3-Bit-Antwortdaten von C1 zu C2 und von C2 zu C3 und gibt das erste Bit des ersten 3-Bit-C2-Stimulationsmusters in den Umgehungsspeicher (BM) von C1 ein. Es sei bemerkt, daß die serielle Eingabe während SH8 1xx ist, weil die ersten zwei Bits (xx) nicht verwendet werden, während das letzte Bit (1) im Umgehungsspeicher von C1 gespeichert wird und das erste Bit des ersten 3-Bit-Stimulationsmusters ist, das während SH9 in C2 eingegeben wird. Wie zuvor in bezug auf 3 erwähnt wurde, entlädt der Umgehungsspeicher immer die Daten von S1 während Schiebevorgängen und hält die Daten von S1 während Erfassungsvorgängen fest. Dies ermöglicht die Verwendung von Umgehungsspeichern als Datenpipeline-Bits zwischen dem Testgerät und der Schaltung, die eine Stimulationseingabe vom Testgerät empfängt.
Nach SH8 ist C1 vollständig getestet, und das Testgerät gibt Steuersignale aus, um zu bewirken, daß der Umgehungsspeicher von C1 zwischen SI und SO von C1 ausgewählt wird. Weiterhin gibt das Testgerät Steuersignale aus, um die Abtastzellen von C1 zu veranlassen, ihren gegenwärtigen Zustand für den Rest des Tests zu halten (H). An diesem Punkt dient C1 nur als ein Datenpipeline-Bit zwischen dem Testgerät und dem Abtastweg von C2. Wenngleich Abtastzellen von C1 weiter während der restlichen Tests arbeiten könnten, würde dies bewirken, daß C1 nicht verwendbare Energie verbraucht und Wärme erzeugt. Der Vorteil, der darin besteht, den Abtastweg einer Schaltung statisch zu halten, um das Aufbauen von Wärme zu verhindern, nachdem die Schaltung getestet worden ist, wird in näheren Einzelheiten in bezug auf das Beschleunigen des Wafertestens erörtert (26–29).
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine neunte Erfassung (CP9) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS10-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C2 und C3 zu veranlassen, einen zehnten 3-Bit-Schiebevorgang (SH10) auszuführen. Der zehnte 3-Bit-Schiebevorgang entlädt die zehnten erfaßten 3-Bit-Antwortdaten von C3, bewegt die zehnten erfaßten 3-Bit-Antwortdaten von C2 zu C3 und lädt C2 mit dem zweiten 3-Bit-Stimulationsmuster (100) vom Testgerät (10) und mit dem Umgehungsbit von C1 (0). Wiederum ist das Laden des Stimulationsmusters 100 in C2 während SH10 in dem gepunkteten Kreis um die eingegebenen Bits des Testgeräts 10 und dem gepunkteten Kreis um das 0-Bit im C1-Umgehungsspeicher dargestellt. Das letzte Bit (1) der 3-Bit-Testeingabe (110) während SH10 wird im Umgehungsspeicher von C1 gespeichert und ist das erste Bit des dritten 3-Bit-Stimulationsmusters (111) für C2 während SH11.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine elfte Erfassung (CP11) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS11-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C2 und C3 zu veranlassen, einen elften 3-Bit-Schiebevorgang (SH11) vorzunehmen. Der elfte 3-Bit-Schiebevorgang entlädt die elften erfaßten 3-Bit-Antwortdaten von C3 und bewegt die elften erfaßten 3-Bit-Antwortdaten von C2 zu C3. Wiederum ist das Laden des Stimulationsmusters 111 in C2 während SH11 in dem gepunkteten Kreis um die eingegebenen Bits des Testgeräts 11 und dem gepunkteten Kreis um das Bit 1 im C1-Umgehungsspeicher dargestellt. Das letzte Bit (x) der 3-Bit-Testeingabe (x11) während SH11 wird im Umgehungsspeicher von C1 gespeichert, wird jedoch nicht zum Testen verwendet, weil der C2-Abtastweg, in den es während SH12 geschoben wird, nach dem SH12-Vorgang umgangen wird.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine zwölfte Erfassung (CP12) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS12-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen der Schaltungen C2 und C3 zu veranlassen, einen zwölften 3-Bit-Schiebevorgang (SH12) vorzunehmen. Der zwölfte 3-Bit-Schiebevorgang entlädt die zwölften erfaßten 3-Bit-Antwortdaten von C3 und bewegt die zwölften erfaßten 3-Bit-Antwortdaten von C2 zu C3. Wiederum ist das Laden des 0xx-Stimulationsmusters in den Abtastweg von C2 während SH12 durch den gepunkteten Kreis um die eingegebenen Bits des Testgeräts 0x und den gepunkteten Kreis um das x-Bit im C1-Umgehungsspeicher dargestellt. Wie im vorstehenden Absatz erwähnt wurde, werden die in den C2-Abtastweg geladenen Daten (0xx) nicht verwendet, weil der Abtastweg nach SH12 umgangen wird. Die letzten zwei Bits der 3-Bit-Eingabe (10x) des Testgeräts SH12 werden jedoch in die Umgehungsspeicher von C1 (1) und C2 (0) geladen und als die ersten zwei Bits der letzten verbleibenden 3-Bit-Stimulationsmustereingabe (010) für C3 während SH13 verwendet.
Nach SH12 ist C2 vollständig getestet, und das Testgerät gibt Steuersignale aus, um zu veranlassen, daß der Umgehungsspeicher von C2 zwischen SI und SO von C2 ausgewählt wird. Weiterhin gibt das Testgerät Steuersignale aus, um die Abtastzellen von C2 zu veranlassen, ihren gegenwärtigen Zustand für den Rest des Tests zu halten (H). An diesem Punkt dient C2 nur als ein Datenpipeline-Bit zwischen dem Umgehungsbit von C1 und dem Abtastweg von C3.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine dreizehnte Erfassung (CP13) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS13-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen von C3 zu veranlassen, einen dreizehnten 3-Bit-Schiebevorgang (SH13) auszuführen. Der dreizehnte 3-Bit-Schiebevorgang entlädt die dreizehnten erfaßten 3-Bit-Antwortdaten von C3 und bewegt die letzte verbleibende 3-Bit-Stimulationseingabe (010) vom Testgerät und die C1- und C2-Umgehungsbits in den Abtastweg von C3. Wiederum ist das Laden des Stimulationsmusters 010 in den Abtastweg von C3 während SH13 durch den gepunkteten Kreis um das eingegebene 0-Bit des Testgeräts und gepunktete Kreise um die 1- und 0-Bits in den C1- und C2-Umgehungsspeichern dargestellt. Weil dies das letzte erforderliche Stimulationsmuster vom Testgerät ist, gibt das Testgerät nach dem während SH13 eingegebenen 0-Bit x Bits ein.
Als nächstes gibt das Testgerät Steuersignale an alle Abtastzellen aus, um eine vierzehnte Erfassung (CP14) der von der Kombinationslogik (CL) ausgegebenen Antwort auf den PS14-Stimulationsimpuls vorzunehmen. Das Testgerät gibt dann Steuersignale aus, um alle Abtastzellen von C3 zu veranlassen, einen vierzehnten 3-Bit-Schiebevorgang (SH14) auszuführen, um die letzte von C3 ausgegebene Antwort zu entladen. Nach SH14 ist der Test von C3 vollständig.
Die Anzahl der zum Testen der Schaltungen C1, C2 und C3 unter Verwendung des Warping-Abtasttestkonzepts erforderlichen Testtakte ist die Summe der Erfassungstakte (CP1–14) und der Schiebetakte (SH1–14), oder 14 + (14 × 3) = 56 Takte. Dies ist mit 80 Takten zu vergleichen, die zum Testen der gleichen Schaltungen unter Verwendung des herkömmlichen Abtasttestverfahrens im Beispiel 1 verwendet werden.
Während des Testens von C1 wurde C2 mit 000-, 010-, 011-, 110- und 101-Stimulationseingaben von der C1-Antwort versorgt, so daß C2 5 ihrer 8 Stimulationseingaben empfing, während C1 getestet wurde. Weiterhin wurde während des Testens von C1 C3 mit ihren 000-, 001-, 011-, 100-, 111- und 110-Stimulationseingaben von der C2-Antwort versorgt, so daß C3 6 ihrer 8 Stimulationseingaben empfing, während C1 getestet wurde. Es sei bemerkt, daß die 001- Stimulationseingabe von C3 bei PS2 unter Verwendung von C2 als eine Antwort auf die anfängliche 000-(Rücksetz)-Stimulationseingabe von C2 bei PS1 erzeugt wurde, so daß der 001-Stimulationsimpuls von C3 unabhängig von einem vom Testgerät aufgenommenen Stimulationsimpuls erzeugt wurde. In ähnlicher Weise entstand der 011-Stimulationsimpuls von C3 bei PS3 als Antwort von C1 auf ihren 000-(Rücksetz)-Stimulationsimpuls bei PS1, so daß der 001-Stimulationsimpuls von C3 ebenfalls unabhängig von einem vom Testgerät aufgenommenen Stimulationsimpuls war. Nach der Umgehung von C1 empfing C2 ihre restlichen 001-, 100- und 111-Stimulationseingaben vom Testgerät. Während des Testens von C2 wurde C3 mit ihrer 101-Stimulationseingabe von der C2-Antwort versorgt, so daß C3 1 ihrer 3 restlichen Stimulationseingaben empfing, während C2 getestet wurde. Nach dem Umgehen von C2 empfing C3 ihre restliche 010-Stimulationseingabe. Es ist hierdurch ersichtlich, daß C2 zu 62,5% (5 von 8) getestet wurde und C3 zu 75% getestet wurde (6 von 8), nachdem C1 getestet wurde. Weiterhin ist ersichtlich, daß C3 zu 87,5% (7 von 8) getestet wurde, nachdem C2 getestet wurde.
Wenngleich das Testgerät offensichtlich nicht alle Antwortbits von allen Schaltungen empfängt, empfängt es einen Bitstrom, der (1) auf der Grundlage der getesteten Schaltungen und der Abtastwegstruktur eindeutig vorhersehbar ist und (2) für alle Antworten von allen getesteten Schaltungen repräsentativ ist. Ähnlich führt das Testgerät nicht alle Stimulationsbits allen Schaltungen zu, sondern der vom Testgerät benötigte Stimulationsimpuls wird auf der Grundlage der getesteten Schaltungen und der Abtastwegstruktur unmittelbar bestimmt.
Ein Diagramm, in dem der Inhalt des Abtastwegs zu Schlüsselzeiten während des Tests dargestellt ist, beispielsweise das in Beispiel 2 dargestellte Diagramm, läßt sich leicht folgendermaßen erzeugen. Zuerst werden alle Bitdaten von PS 1 durch CP8 erzeugt, indem zunächst alle abgetasteten Zellen bei PS1 zu 0 gelöscht werden und dann die restlichen Bits auf der Grundlage der C1-, C2- und C3-Tabellen und der sieben Stimulationsmuster, die bei SH1–SH7 hereingeschoben werden müssen, um das Testen von C1 abzuschließen, aufgefüllt werden. Das letzte Antwortmuster von C1 wird bei CP8 erfaßt.
Es wird als nächstes bestimmt, welche C2-Stimulationsmuster noch vom Testgerät eingeschoben werden müssen, um das Testen von C2 abzuschließen. Dies erfolgt durch einfaches Untersuchen der Bitmuster bei PS1–PS8 der C2-Spalte und bei CP8 der C1-Spalte und anschließendes Vergleichen der untersuchten Bitmuster mit dem bekannten erforderlichen Satz von C2-Stimulationsmustern. Alle C2-Stimulationsmuster, die auf der Grundlage der untersuchten Muster fehlen, müssen vom Testgerät in C2 geschoben werden. Als nächstes werden alle Bitdaten von SH8 durch CP12 auf der Grundlage (1) der C2- und C3-Tabellen, (2) der restlichen C2-Stimulationsmuster, die vom Testgerät eingeschoben werden müssen, und (3) der Tatsache, daß die restlichen C2-Stimulationsmuster vom Testgerät über das C1-Umgehungsbit in C2 geschoben werden, eingefüllt. Das abschließende Antwortmuster von C2 wird bei CP12 erfaßt.
Es wird als nächstes bestimmt, welche C2-Stimulationsmuster noch vom Testgerät eingeschoben werden müssen, um das Testen von C3 abzuschließen. Dies erfolgt durch einfaches Untersuchen der Bitmuster bei PS1–PS12 der C3-Spalte und bei CP12 der C2-Spalte und anschließendes Vergleichen der untersuchten Bitmuster mit dem bekannten erforderlichen Satz von C3-Stimulationsmustern. Alle C3-Stimulationsmuster, die auf der Grundlage der untersuchten Bitmuster fehlen, müssen vom Testgerät in C3 geschoben werden. Als nächstes werden alle Bitdaten von SH12 durch CP14 auf der Grundlage (1) der C3-Tabelle, (2) des restlichen C3-Stimulationsmusters und (3) der Tatsache, daß das restliche C3-Stimulationsmuster vom Testgerät über die C1- und C2-Umgehungsbits in C3 geschoben werden, eingefüllt. Das abschließende Antwortmuster von C3 wird bei CP14 erfaßt.
Sobald das Abtastweg-Inhaltsdiagramm unter Verwendung der vorstehend beschriebenen Prozedur abgeschlossen worden ist, lassen sich sowohl der Stimulationsbitstrom, der vom Testgerät auszugeben ist, als auch der Antwortbitstrom, dessen Empfang am Testgerät erwartet wird, leicht durch Untersuchen des vollständigen Diagramms bestimmen. Insbesondere ist der vom Testgerät benötigte Stimulationsbitstrom in der S1-Spalte des fertigen Diagramms dargestellt und der Antwortbitstrom, dessen Empfang am Testgerät erwartet wird, in der SO-Spalte des fertigen Diagramms dargestellt.
Das Abtastweg-Inhaltsdiagramm für einen gewünschten Satz getesteter Schaltungen kann tatsächlich von Hand unter Verwendung von Bleistift und Papier und nach der vorstehend beschriebenen Prozedur vervollständigt werden. Natürlich kann auch leicht ein Computerprogramm geschrieben werden, um das Diagramm automatisch fertigzustellen.
In Beispiel 2 hat die Antwort von C1 den Bedarf an Stimulationsimpulsen in C2 und C3 verringert. Weiterhin ermöglicht das Umgehungskonzept, daß Schaltungen stromabwärts bereits getesteter Schaltungen Stimulationsdaten vom Testgerät über einen Pipeline-Datenweg empfangen, der die Stimulationsdaten vom Testgerät während Erfassungsvorgängen festhält. Wenngleich die Erfindung Daten durch die Abtastwege bereits zuvor getesteter Schaltungen schieben kann, statt den Umgehungsspeicher zu verwenden, nimmt die Abtastweglänge zwischen dem Testgerät und getesteten stromabwärts gelegenen Schaltungen zu, weil nach jedem Erfassungsvorgang das Testgerät Daten durch alle vorhergehenden Testschaltungen schieben muß, um die Daten in gerade getestete Schaltungen einzugeben. Demgemäß ermöglicht die Verwendung des Umgehungsmerkmals, daß die Abtastwege getesteter Schaltungen während des Ablaufs des Testens in stromabwärts gelegenen Schaltungen statisch gehalten werden. Durch das Statischhalten der Abtastwege wird der Energieverbrauch innerhalb der getesteten Schaltungen mit Ausnahme des Umgehungs-Abtastwegs beseitigt und dadurch die Wärmeansammlung in zuvor getesteten Schaltungen ausgeschlossen. Das Ausschließen einer Wärmeansammlung in Schaltungen ist, insbesondere beim Testen auf der Waferebene unter Verwendung des Warping-Abtasttestkonzepts, wichtig, wie in bezug auf die 26–29 beschrieben wird.
Ein weiterer Vorteil des Abtastmerkmals besteht darin, daß es ermöglicht, daß das Testgerät direkt über Zwischen-Umgehungsspeicher alle restlichen Stimulationsmuster auf die stromabwärts getestete Schaltung anwendet. Falls die Abtastwege vorhergehender Testschaltungen in dem Abtastweg zwischen dem Testgerät und der getesteten Schaltung verbleiben würden, ergäbe sich die Möglichkeit, daß die getestete Schaltung möglicherweise nicht in der Lage ist, alle restlichen Stimulationsmuster zu empfangen. Dies liegt daran, daß die Abtastwege zwischen dem Testgerät und der getesteten Schaltung möglicherweise nicht in der Lage sind, die erforderlichen Stimulationsmuster durch den Erfassungs- und Schiebeprozeß zu erzeugen. Einfach ausgedrückt, weisen die Zwischen-Abtastwege zwischen dem Testgerät und der getesteten Schaltung möglicherweise kein Antwortmuster für ein angewendetes Stimulationsmuster auf, das das erforderliche restliche Stimulationsmuster (die erforderlichen restlichen Stimulationsmuster) für die getestete Schaltung liefert.
9 zeigt eine Schaltung ähnlich der Schaltung aus 3, wobei sie jedoch nur einen 2-Bit-Abtastweg aufweist. Die Schaltung aus 9 wird in den Beispielen 3 und 4 verwendet, um die Arbeitsweise der vorliegenden Erfindung bei Schaltungen darzustellen, die ungleiche Abtastweglängen aufweisen.
Beispiel 3 zeigt drei Schaltungen C, C2 und C3, die wiederum mit einem Testgerät verbunden sind, wie in 5 dargestellt ist. C1 weist einen 2-Bit-Abtastweg auf, C2 weist einen 3-Bit-Abtastweg auf und C3 weist einen 2-Bit-Abtastweg auf. Die Tabellen für C1, C2 und C3 zeigen den Stimulationsimpuls und die Antwortreaktion der Kombinationslogik jeder Schaltung während des Abtasttestens. Zu Beginn des Tests gibt das Testgerät Steuersignale aus, um alle Abtastwege der Schaltung auf einen ersten anfänglichen gegenwärtigen Zustand zurückzusetzen, wie vorstehend in Beispiel 2 beschrieben wurde. Anschließend führt das Testgerät vier Erfassungs- und 2-Bit-Schiebevorgänge (CP1–4 und SH1–4) aus, um C1 zu testen, wie zuvor in Beispiel 2 beschrieben wurde. Am Ende von SH4 wurde C2 in bezug auf 4 seiner 8 3-Bit-Stimulationsmuster (000, 010, 100, 111) getestet und C3 in bezug auf 3 seiner 4 2-Bit-Stimulationsmuster (00, 01, 11) getestet.
Nach dem vierten Schiebevorgang (SH4) wurde C1 vollständig getestet und wird wie vorstehend in Beispiel 2 beschrieben umgangen. Weiterhin nimmt das Testgerät nach SH4 eine Anpassung von 2-Bit-Schiebevorgängen zu 3-Bit-Schiebevorgängen vor, um C2 zu testen, weil sie einen 3-Bit-Abtastweg aufweist. Zum Abschließen des Testens von C2 führt das Testgerät vier Erfassungs- und 3-Bit-Schiebevorgänge (CP5–8 und SH5–8) aus. CPS und SH5 testen C2 und C3 anhand zuvor getesteter 000- und 00-Stimulationsmuster, die am Ende von SH4 im Abtastweg von C2 bzw. C3 vorhanden sind. SH5 lädt auch das erste der restlichen vier C2-Stimulationsmuster (001) in den 3-Bit-Abtastweg von C2, und seine Antwort wird bei CP6 erfaßt. CP7–9 und SH6–9 testen C2 anhand der restlichen drei C2-Stimulationsmuster (011, 101, 110). Während CP8 und SH8 wird C3 durch Ausgeben der Antwort von C2 während C7 und SH7 anhand des restlichen 2-Bit-Stimulationsmusters (10) getestet, so daß C3 durch das Testen von C1 und C2 vollständig getestet wurde. CP9 lädt die letzte Antwort von C2 auf sein letztes verbleibendes Stimulationsmuster (110). Weil C3 getestet worden ist, muß das Testgerät C2 nicht umgehen. Folglich stellt das Testgerät während SH9 den Abtastvorgang auf eine Länge von 5 Bits ein, so daß die endgültige Antwort von C2 während des SH9-Vorgangs herausgeschoben werden kann. Es sei hier bemerkt, daß der 2-Bit-Inhalt des Abtastwegs von C3 während des SH9-Vorgangs wichtig ist, weil er den Antwortrest von C2 auf das während des CP8- und des SH8-Vorgangs erfaßte und herausgeschobene 101-Stimulationsmuster von C2 enthält.
Während der ersten vier Erfassungs- und 2-Bit-Schiebevorgänge wird der 3-Bit-Abtastweg von C2 nur teilweise von C1 (2 Bits) gefüllt und nur teilweise zu C2 geleert (2 Bits). Dies bedeutet, daß ein Bit des 3-Bit-Antwortmusters von C2 von einem vorhergehenden Erfassungs- und Schiebevorgang im Abtastweg von C2 bleibt und selbst als Teil des Stimulationsmusters für den nächsten Erfassungs- und Schiebevorgang von C2 wiederverwendet wird. Die anderen zwei Bits, die für das nächste 3-Bit-Stimulationsmuster von C2 verwendet werden, werden durch die eingeschobene 2-Bit-Antwortausgabe von C1 bereitgestellt.
Im allgemeinen erhöht eine vorhergehende Schaltung mit einem kürzeren Abtastweg die Anzahl der in die folgende Schaltung mit einem längeren Abtastweg eingegebenen Stimulationsmuster. Dies liegt daran, daß die Frequenz von Erfassungs- und Schiebevorgängen für beide Schaltungen durch die Zeit festgelegt ist, die erforderlich ist, um Daten in den vorhergehenden kürzeren Abtastweg hereinzuschieben und aus diesem herauszuschieben. Beispielsweise ist zu Beginn des Tests des Beispiels 3 die Frequenz der Erfassungs- und Schiebevorgänge für alle Schaltungen durch die ersten vier (SH1–4) 2-Bit-Schiebevorgänge festgelegt, welche Stimulationsmuster vom Testgerät in C1 laden. Die gleiche Erfassungs- und Schiebefrequenz wie für die ersten vier 2-Bit-Schiebevorgänge wird zum Laden von Stimulationsmustern von C1 in C2 und von C2 in C3 verwendet. Auf diese Weise empfängt C2 tatsächlich seine ersten vier Stimulationsmuster, welche bei Verwendung des herkömmlichen Abtasttestens vier 3-Bit-Schiebevorgänge in Anspruch nehmen würden, bei Verwendung des Warping-Abtasttestkonzepts in nur vier 2-Bit-Schiebevorgängen. Für die ersten vier Schiebevorgänge weist das in C2 eingegebene Stimulationsmuster zwei Antwortbits von C1 zuzüglich einem Bit der festgehaltenen Antwort von C2 auf. Dies zeigt sich beispielsweise bei der Erzeugung des Stimulationsmusters 100 des dritten gegenwärtigen Zustands (PS3) von C2. PS3 100 wird dadurch erzeugt, daß CP2 die Abtastwege von C1 bzw. C2 mit 10 bzw. 011 lädt und dann die Abtastwege während SH2 zweimal verschiebt, um 100 im Abtastweg von C2 zu erhalten.
Die Anzahl der Testtakte, die zum Testen der Schaltungen C1, C2 und C3 unter Verwendung des in Beispiel 3 dargestellten Warping-Abtasttestkonzepts erforderlich ist, ist 34. Das Testen der Schaltungen aus dem Beispiel 3 unter Verwendung des herkömmlichen Abtasttestens, wie es in Beispiel 1 beschrieben ist, würde 64 Abtasttakte erfordern.
Beispiel 4 zeigt drei Schaltungen C1, C2 und C3, die wiederum mit einem Testgerät verbunden sind, wie in 5 dargestellt ist. C1 weist einen 3-Bit-Abtastweg auf, und C2 und C3 weisen beide 2-Bit-Abtastwege auf. Die Tabellen für C1, C2 und C3 zeigen den Stimulationsimpuls und die Antwortreaktion der Kombinationslogik jeder Schaltung während des Abtasttestens. Zu Beginn des Tests gibt das Testgerät Steuersignale aus, um alle Schaltungs-Abtastwege auf einen ersten anfänglichen gegenwärtigen Zustand zurückzusetzen, wie vorstehend in Beispiel 2 beschrieben wurde. Anschließend führt das Testgerät sieben Erfassungs- und 3-Bit-Schiebevorgänge (CP1–7 und SH1–78) und einen Erfassungs- und 7-Bit-Schiebevorgang (CP8 und SH8) aus, um C1 zu testen, wie vorstehend in Beispiel 2 beschrieben wurde. Während des Testens von C1 empfangen C2 und C3 alle ihre erforderlichen Stimulationsmuster durch die von C1 ausgegebene Antwort. Wenn demgemäß C1 getestet wird, werden auch C2 und C3 getestet. Weil C2 und C3 während C1-Tests getestet werden, sind keine Umgehungsschritte erforderlich. Nach CP8 wird während SH8 ein Sieben-Bit-Schiebevorgang ausgeführt, um es dem Testgerät zu ermöglichen, alle Antwortreste von den Abtastwegen von C1, C2 und C3 zu entladen, um den Test abzuschließen.
Die Anzahl der zum Testen der Schaltungen C1, C2 und C3 unter Verwendung des in Beispiel 4 dargestellten Warping-Abtasttestkonzepts erforderlichen Testtakte ist 36 und nicht 64, wie bei Verwendung des herkömmlichen Abtasttestens, wie in Beispiel 1 beschrieben ist.
10 zeigt eine Schaltung, die der vorstehend beschriebenen Schaltung aus 3 ähnelt, wobei sie jedoch eine größere Anzahl von Ausgängen (3) als von Eingängen (2) aufweist. Mit Bezug auf 10 sei bemerkt, daß weil die Anzahl der Ausgänge größer als die Anzahl der Eingänge ist, eine Abtastzelle zu dem zusätzlichen Ausgang hinzugefügt ist, so daß seine Antwort während des Abtasttestens erfaßt und herausgeschoben werden kann. Die Struktur der zum F-Ausgang der Kombinationslogik hinzugefügten und damit verbundenen Abtastzelle (C) ist Stand der Technik und in 11 dargestellt. Während des herkömmlichen Abtasttestens dient die Abtastzelle C dazu, die F-Ausgabe zu erfassen und die Daten herauszuschieben. Es ist wichtig zu bemerken, daß beim herkömmlichen Abtasttesten der Schaltung aus 10 die in die Abtastzelle (C) geschobenen Daten belanglose Daten sind, weil die Daten der Kombinationslogik keine Stimulationseingabe bereitstellen.
12 zeigt, wie die Schaltung aus 10 modifiziert wird, um das Warping-Abtasttestkonzept zu unterstützen. Die Modifikation besteht darin, die mit F verbundene Abtastzelle (C) aus dem Stand der Technik durch eine Datensummierzelle (DSC) zu ersetzen, wie in 13 dargestellt ist. Das Warping-Abtasttestkonzept fordert, daß Abtastzellen, die ausschließlich für das Erfassen von Antwortdaten hinzugefügt werden, wie bei der Abtastzelle C aus 12 dargestellt ist, während Erfassungsvorgängen mit der Summe ihrer gegenwärtigen Zustandsdaten und der Daten, die sie erfassen, geladen werden. Auf diese Weise gehen in die Abtastzelle geschobene Antwortdaten während des Erfassungsvorgangs nicht verloren.
In 13 weist die Datensummierzelle einen Multiplexer mit 3 Eingängen, ein EXKLUSIV-ODER-Gatter (XOR-Gatter) und einen FF auf. Der Multiplexer wird durch ein Auswahlsignal (S) gesteuert, um zu ermöglichen, daß entweder der Ausgang des EXKLUSIV-ODER-Gatters, der normale Erfassungseingang (Eingang) oder der serielle Eingang (SI) mit dem FF gekoppelt wird. Während des herkömmlichen Abtasttestens koppelt der Multiplexer, ebenso wie bei der Abtastzelle aus 11, den Eingang während Erfassungsvorgängen mit dem FF und während Schiebevorgängen den SI mit dem FF. Während Warping-Abtasttests koppelt der Multiplexer den EXKLUSIV-ODER-Ausgang mit dem FF statt mit dem herkömmlichen Eingang. Der Ausgang des EXKLUSIV-ODER-Gatters stellt die Summe der Eingangsdaten und der gegenwärtigen Zustandsdaten vom FF dar. Der Grund für das Summieren der Eingangsdaten und der gegenwärtigen Zustandsdaten des FF besteht darin, daß der FF möglicherweise von einer vorhergehenden Schaltung eingeschobene Antwortdaten enthält, die in 12 nicht als Stimulation verwendet werden. Das Antwortdatenbit im FF kann durch den Erfassungsvorgang nicht verlorengehen, wie es bei der herkömmlichen Abtastzelle aus 11 der Fall ist. Falls die Antwortdaten durch den Erfassungsvorgang verlorengehen (überschrieben werden), wird dieses Antwortdatenbit oder seine Wirkung als Stimulationsimpuls für stromabwärts gelegene Schaltungen vom Testgerät nicht gesehen. Um daher zu ermöglichen, daß die Antwortdaten im FF während des Erfassungsvorgangs beibehalten werden, werden sie mit den Eingangsdaten summiert, und diese Summendaten werden während der Erfassung in FF gespeichert. Weil die FF-Daten nicht verlorengehen, erfüllen sie die vorstehend erwähnte Anforderung für das Warping-Abtasttestkonzept.
Beispiel 5 zeigt zwei Schaltungen C1 und C2, die unter Verwendung des Warping-Abtasttestkonzepts getestet werden. C1 ist eine in 3 dargestellte Schaltung mit einem 3-Bit-Abtastweg. C2 ist eine in 12 dargestellte Schaltung mit einer Datensummierzelle (DSC), die mit dem F-Ausgang der Kombinationslogik gekoppelt ist. Die Tabelle des gegenwärtigen Zustands und des nächsten Zustands für C2 gibt das Summieren der F-Ausgabe der Kombinationslogik und des gegenwärtigen Zustands der Abtastzelle C (DSC) an. Es ist beim Betrachten von 12 ersichtlich, daß die Kombinationslogik nur auf Stimulationsimpulse von den Abtastzellen A und B reagiert. Es ist bei Betrachtung der C2-Tabelle ersichtlich, daß (1) für eine PS-ABC von 00x die DEF-Ausgaben 010 sind, (2) für eine PS-ABC von 01x die DEF-Ausgaben 100 sind, (3) für eine PS-ABC von 10x die DEF-Ausgaben 110 sind und (4) für eine PS-ABC von 11x die DEF-Ausgaben 000 sind. Bei erneuter Betrachtung der C2-Tabelle ist ersichtlich, daß wenn F = 0 ist und PS C = 0 ist, NS C = 0 ist, und wenn F = 0 und PS C = 1 ist, NS C = 1 ist. Dies zeigt die EXKLUSIV-ODER-Verknüpfung der Ausgabe F mit PS-Daten in der Abtastzelle C.
Der Warping-Abtasttest von C1 und C2 in Beispiel 5 läuft wie vorstehend beschrieben ab. Es ist in bezug auf Beispiel 5 wichtig zu verstehen, daß die in die Abtastzelle C von C2 geschobenen Antwortdaten von C1 während der Erfassungsvorgänge nicht verlorengehen. Während jedes Abtastvorgangs werden die Antwortdaten von C1 in der Abtastzelle C und die Antwortausgabe F von der C2-Kombinationslogik summiert, und dieses summierte Signal wird zur Untersuchung aus dem Testgerät herausgeschoben. Falls C1 oder C2 auf diese Weise ein fehlerhaftes Antwortbit aufweist, ist es vom Testgerät erkennbar. Es ist möglich, daß ein Doppelfehler in C1 und in C2 auftritt, so daß die Summe der beiden Fehler eine richtige Antwort zu sein scheint. Falls beispielsweise eine gute Antwort 1 von C1 mit einer guten Antwort 0 von C2 summiert wird, ist das Ergebnis eine Ausgabe von 1 an das Testgerät. Falls eine schlechte Antwort 1 von C1 gleichzeitig mit einer schlechten Antwort 1 von C2 auftritt, ist das Ergebnis auch eine Ausgabe 1 an das Testgerät. Dies wird als Aliasing bezeichnet, und dies ist für Fachleute auf dem Gebiet des Testens, insbesondere des Testens unter Verwendung von Signalanalyseverfahren, bekannt. Die Wahrscheinlichkeit des Aliasings ist gering, es kann jedoch auftreten.
14 zeigt eine durch Abtasten testbare Schaltung mit 3 Eingängen und 2 Ausgängen. Mit Bezug auf 14 sei bemerkt, daß die Ausgaben D und E den Abtastzellen A bzw. B zurückgeführt wird. Die Abtastzellen A und B liefern der Kombinationslogik der Schaltung Stimulationsimpulse und erfassen die Antwort von der Kombinationslogik. Die Abtastzelle C liefert nur der Kombinationslogik der Schaltung Stimulationsimpulse. Es ist vorteilhaft, wenn die Abtastzelle C die Daten behält, die während Erfassungsvorgängen in sie geschoben werden. Falls die Daten festgehalten werden, können sie an das Testgerät ausgegeben werden oder als Stimulationsdaten in stromabwärts gelegenen Schaltungen wiederverwendet werden. Es ist bei herkömmlichen Abtastzellen üblich, Daten von der Eingabe der Schaltung in die Abtastzelle C von 14 zu erfassen, wobei es sich um unbekannte Daten handeln kann. Eine als eine Datenhaltezelle (DRC) bezeichnete bevorzugte Abtastzelle ist in 14 dargestellt und in 15 schematisch dargestellt. Die Datenhaltezelle erfaßt einfach den gegenwärtigen Datenzustand des FF während Erfassungsvorgängen, wodurch ermöglicht wird, daß die Daten dem Testgerät zugeführt werden oder als Stimulationsdaten in stromabwärts gelegenen Schaltungen wiederverwendet werden.
Beispiel 6 zeigt einfach eine Schaltung C1 in der Art von 3 und eine Schaltung C2 in der Art von 14 mit einer Datenhalte-Abtastzelle C, wie in 15 dargestellt ist. Die Schaltungen werden unter Verwendung des vorstehend beschriebenen Warping-Abtasttestkonzepts getestet. Es ist in Beispiel 6 wichtig zu verstehen, daß die in die Abtastzelle C von C2 geschobenen C1-Antwortdaten während des Erfassungsvorgangs festgehalten werden, um sie zum Testgerät herauszuschieben. Durch Festhalten der Daten in der Abtastzelle C ist das Testgerät in der Lage, Fehler besser zu diagnostizieren. Falls beispielsweise von C2 eine fehlerhafte Antwort ausgegeben wurde, kann dieser Fehler entweder durch (1) eine schlechte Kombinationslogik von C2, (2) eine inkorrekte Stimulationseingabe von C1 an die Abtastzelle C von C2 oder (3) sowohl eine schlechte Kombinationslogik in C2 als auch ein schlechter eingegebener Stimulationsimpuls von C1 in die Abtastzelle C von C2 sein. Falls die Daten in der Abtastzelle C festgehalten werden, kann das Testgerät diese Situation diagnostizieren, um zu bestimmen, was schlecht war.
Beispiel 7 zeigt den Idealfall für das Warping-Abtasttestkonzept. In Beispiel 7 sind N Schaltungen, wie sie in 3 dargestellt sind, in Reihe auf einem von einem Testgerät, wie es in 5 dargestellt ist, betriebenen Abtastweg geschaltet. Jede vorhergehende Schaltung erzeugt in diesem Idealfall eine Antwortausgabe, die den Stimulationseingabebedarf einer späteren Schaltung erfüllt. In diesem Beispiel sind alle Schaltungen identisch, wie in dem gegenwärtigen Zustand und der Tabelle des nächsten Zustands dargestellt ist. Sie brauchen jedoch nicht identisch zu sein, sondern sie sollten vielmehr für den Idealfall die vorstehend angegebene Aussage erfüllen, die, neu formuliert, besagt, daß "eine vorhergehende Schaltung eine ausgegebene Antwort erzeugen muß, die den Stimulationsbedarf einer späteren Schaltung erfüllt". Eine vorhergehende Schaltung kann mehr ausgegebene Antworten erzeugen als für die Stimulation in einer späteren Schaltung erforderlich ist und dennoch das vorstehend angegebene Kriterium erfüllen, sie kann jedoch nicht weniger erzeugen. Weiterhin können vorhergehende Schaltungen und spätere Schaltungen Abtastweglängendifferenzen aufweisen und noch die vorstehend angegebene Aussage erfüllen.
Es ist in Beispiel 7 ersichtlich, daß zu der Zeit, zu der die erste C1 getestet wird, alle späteren C1 getestet worden sind. Der letzte Schiebevorgang (SH8) wird verwendet, um alle Antwortreste des C1-Abtastwegs in das Testgerät zu entladen. Dies ist eine bemerkenswerte Verringerung der Testzeit, insbesondere für IC- und Systemhersteller, weil N Schaltungen in der Zeit, die zum Testen einer Schaltung erforderlich ist, zuzüglich der Zeit, die erforderlich ist, um den Antwortrest von den N Schaltungen herauszuschieben, getestet werden könnten. Die N Schaltungen könnten Einzelchips, Wafer, ICs, Platinen usw. sein. Beispiele verschiedener Arten, auf die das Warping-Abtasttestkonzept verwendet werden könnte, um die Testzeit zu verringern, werden später in bezug auf die 22–29 beschrieben.
Wenngleich in Beispiel 7 dargestellt ist, daß die Schaltungen 3-Bit-Abtastweglängen und einen Stimulationsmusterbedarf von acht aufweisen, könnten die Schaltungen eine beliebige Abtastweglänge oder eine beliebige Anzahl von Stimulationsmustern aufweisen. Falls die Schaltungen identisch sind und ihre Abtastweglängen L betragen, ihre Stimulationsmusteranzahl P ist und der Erfassungsschritt C ist, ist eine Gleichung für die Anzahl der zum Testen von N identischen Schaltungen unter Verwendung des Warping-Abtastkonzepts erforderlichen Testtakte P(C + L) + NL – L, wobei P(C + L) die Anzahl der zum Testen der ersten Schaltung (und der anderen N – 1 Schaltungen) erforderlichen Testtakte ist und NL – L die Anzahl der zum Entladen der Abtastwege der restlichen N – 1 Schaltungen erforderlichen Testtakte ist. Im Vergleich ist eine Gleichung für die Anzahl der zum Testen N identischer Schaltungen unter Verwendung des herkömmlichen Abtastverfahrens erforderlichen Testtakte P(C + NL). Für große Werte von L und P lassen sich die Gleichungen zu (Warping-Abtasttesttakte = L(P + (N – 1))) und (herkömmliche Abtasttesttakte = LPN) vereinfachen.
Fall 1: Für L = 2000, P = 1000, N = 1 Warping-Abtasttesttakte = L(P + (N – 1)) = 1000(1000 + (1 – 1)) = 2000000 Herkömmliche Abtasttesttakte = LPN = 2000 × 1000 × 1 = 2000000
Fall 2: Für L = 2000, P = 1000, N = 100 Warping-Abtasttesttakte = L(P + (N – 1)) = 2000(1000 + (100 – 1)) = 2198000 Herkömmliche Abtasttesttakte = LPN = 2000 × 1000 × 100 = 200000000
Fall 3: Für L = 2000, P = 1000, N = 1000 Warping-Abtasttesttakte = L(P + (N – 1)) = 2000(1000 + (1000 – 1)) = 3998000 Herkömmliche Abtasttesttakte = LPN = 2000 × 1000 × 1000 = 2000000000
Für eine Testtaktfrequenz von 100 Megahertz (Periode = 1000 Nanosekunden) betragen im Fall 1 die Warping-Abtasttestzeit und die herkömmliche Abtasttestzeit 200 Millisekunden, beträgt im Fall 2 die Warping-Abtasttestzeit 219,8 Millisekunden und die herkömmliche Abtasttestzeit 20 Sekunden und im Fall 3 die Warping-Abtasttestzeit 399,8 Millisekunden und die herkömmliche Abtasttestzeit 200 Sekunden.
Für nicht ideale Schaltungen 1–N, bei denen die von einer getesteten vorhergehenden Schaltung ausgegebene Antwort den Stimulationsbedarf aller späteren Schaltungen nur um einen prozentualen Reduktionsfaktor (R) verringert, können die vom Warping-Abtasttestkonzept benötigten Testtakte folgendermaßen genähert werden: Testtakte = P1(C + L1) + RP2(C + L2) + RP3(C + L3) ... RPN(C + LN)
Für große P₁__N und L_1–N läßt sich die Gleichung vereinfachen zu: Testtakte = P1L2 + RP2L2 + RP3L3 ... RPNLN
Falls der prozentuale Reduktionsfaktor (R) für jede Schaltung konstant ist, wird beispielsweise am Ende jedes Tests einer vorhergehenden Schaltung der Bedarf an zusätzlichen Stimulationsimpulsen in allen späteren Schaltungen um einen R-Wert von 50% verringert, und es gilt dann: Testtakte = P1L1 + 1/2(P2L2) + 1/4(P3L3) + 1/8(P3L3)] ... 1/2N(PNLN)
Falls alle Schaltungen die gleichen P- und L-Werte aufweisen, gilt: Testtakte = P1–NL1–N (1 + 1/2 + 1/4 + 1/8 + ... 1/2N–1)
Fall 4: Für L = 2000, P = 1000, N = 2 gilt: Warping-Abtasttesttakte = PL(1 = 1/2) = 3000000 Herkömmliche Abtasttesttakte = PL(2) = 4000000
Fall 5: Für L = 2000, P = 1000, N = 5 gilt: Warping-Abtasttesttakte = PL(1 + 1/2 + 1/4 + 1/8 + 1/16) = 3875000 Herkömmliche Abtasttesttakte = LP(5) = 2000 × 1000 × 5 = 10000000
Fall 6: Für L = 2000, P = 1000, N = 100 gilt: Warping-Abtasttesttakte = PL(1 + 1/2 + 1/4 + 1/8 + ... 1/2111–1) = < 4000000 Herkömmliche Abtasttesttakte = LP(5) = 2000 × 1000 × 100 = 200000000
Fall 7: Für L = 2000, P = 1000, N = 1000 gilt: Warping-Abtasttesttakte = PL(1 + 1/2 + 1/4 + 1/8 + ... 1/21000–1) = < 4000000 Herkömmliche Abtasttesttakte = LP(5) = 2000 × 1000 × 1000 = 2000000000
Beim Vergleichen von Fall 2 mit Fall 6 (N = 100) und Fall 3 mit Fall 7 (N = 1000) ist ersichtlich, daß es nur eine geringe Differenz in der Anzahl der Testtakte zwischen den idealen und den nicht idealen Warping-Abtasttestfällen gibt, solange der prozentuale Reduktionsfaktor R in den nicht idealen Fällen bei 50% gehalten wird.
Die 16 bis 18 zeigen ein Beispiel davon, wie das Warping-Abtasttestkonzept bei Schaltungen implementiert werden könnte, die abtastbare Grenzzellen (BC) an den primären Eingängen und Ausgängen (Grenze) der Schaltungen aufweisen. Grenz-Abtastzellen sind auf dem Gebiet des Testens wohlbekannt. 16 betrifft die zuvor beschriebene 3. 17 betrifft die zuvor beschriebene 12. 18 betrifft die zuvor beschriebene 14.
Die Verwendung des Warping-Abtasttestkonzepts mit Grenzzellen erfordert andere Entwürfe von Grenzzellen als die heute verwendeten herkömmlichen Entwürfe von Grenzzellen. Die Datenerfassungs-Grenzzellen (DCBC) aus den 16, 17 und 18 betreffen die zuvor beschriebene Datenerfassungszelle aus den 3 und 4A. Die Datensummier-Grenzzelle (DSBC) aus 17 betrifft die zuvor beschriebene Datensummierzelle DSC aus den 12 und 13. Die Datenhalte-Grenzzelle (DRBC) aus 18 betrifft die zuvor beschriebene Datenhaltezelle DRC aus den 14 und 15.
Als Beispiel dienende Entwürfe für DCBC und DRBC sind in den 19 bzw. 20 dargestellt. Ein als Beispiel dienender Entwurf für DSBC ist in 21 dargestellt. 21A zeigt, wie DCBC, DRBC und DSBC verwirklicht werden. Die Schaltungspunkte 191, 193, 195, 197 und 199 sind wie in den 19–21A dargestellt verbunden. Die in unterbrochenen Linien dargestellte BC-Struktur ist herkömmlich, die dargestellten Schaltungspunktverbindungen zum Verwirklichen von DCBC, DRBC und DSBC sind jedoch Teil der vorliegenden Erfindung.
22 zeigt, wie das Warping-Abtasttestkonzept zum Testen mehrerer Schaltungen C1–CN innerhalb eines ICs oder Einzelchips verwendet werden könnte. Jede Schaltung 1–N in 22 könnte Schaltungen ähneln, die zuvor in bezug auf die 3, 12, 14 und 16–18 beschrieben wurden. In 22 ist auch die Tatsache dargestellt, daß die Schaltungen während des Warping-Abtasttests Steuersignale von einem herkömmlichen IEEE-1149.1-Standard-Testzugangsport (TAP), der außerhalb des ICs bzw. des Einzelchips mit einem Testgerät verbunden ist, empfangen können. Alternativ könnte der IC bzw. der Einzelchip Steuersignale direkt vom Testgerät oder über einen anderen Testport als den IEEE-1149.1-TAP empfangen.
23 zeigt, wie das Warping-Abtasttestkonzept auf mehrere ICs 1–N auf einer Platine oder ähnlich mehrere Einzelchips 1–N auf einem Mehrchipmodul-(MCM)-Substrat angewendet werden könnte. Jeder IC bzw. Einzelchip 1–N in 23 könnte dem vorstehend in bezug auf 22 beschriebenen IC bzw. Einzelchip ähneln. Jeder IC bzw. Einzelchip der Platine bzw. des MCM ist wie dargestellt mit einem externen Testgerät verbunden, das mit der Platine bzw. dem MCM verbunden ist.
24 zeigt, wie das Warping-Abtasttestkonzept zum Testen mehrerer Platinen (BD) in einem Kasten verwendet werden könnte. Jede Platine 1–N in 24 könnte der vorstehend in bezug auf 23 beschriebenen Platine ähneln. Jede Platine des Kastens ist wie dargestellt mit einem externen Testgerät verbunden, das mit dem Kasten bzw. der Platine verbunden ist.
25 zeigt, wie das Warping-Abtasttestkonzept zum Testen von Einzelchips auf einem Wafer verwendet werden könnte. In 25 könnte jeder Einzelchip dem vorstehend in bezug auf 22 beschriebenen Einzelchip ähneln. Wie in 27 dargestellt ist, weist jeder Einzelchip auf dem Wafer eine IEEE-1149.1-Testdateneingangs-(TDI)-, eine Testdatenausgangs-(TDO)-, Testtakt-(TCK)-, eine Testmodusauswahl-(TMS)- und eine Testrücksetz-(TRST)-Anschlußstellenverbindung auf. Wie ebenfalls in 26 dargestellt ist, sind alle Einzelchips in Reihe über ihre TDI- und TDO-Anschlußstellen zwischen den TDI-Eingang und den TDO-Ausgang des Wafers geschaltet. Weiterhin sind alle TMS-, TCK- und TRST-Anschlußstellen parallel zu den TMS-, TCK- und TRST-Eingängen des Wafers geschaltet. Durch Zuführen von Leistung zu dem Wafer und Ausführen der Warping-Abtasttests an allen Einzelchips durch Prüfen der TDI-, TDO-, TCK-, TMS- und TRST-Wafertestpunkte mit einem Testgerät kann ein sehr schnelles Testen aller Einzelchips auf dem Wafer erreicht werden. Weil der Warping-Abtasttest weiterhin getestete Schaltungen umgeht und ihre Abtastwege statisch hält, wird auf dem Wafer während des Warp-Testens sehr wenig Wärme erzeugt. Beispielsweise sind zu Beginn eines Warp-Abtasttests die Abtastwege aller Einzelchips aktiv und beginnen, Wärme zu erzeugen. Wenn der erste Einzelchip getestet wird, wird sein Abtastweg abgekühlt, und seine Temperatur beginnt sich zu verringern. Ähnlich werden die Abtastwege anderer Schaltungen abgekühlt, und ihre Temperatur beginnt sich zu verringern, wenn sie getestet worden sind. Weiterhin verhindert die Geschwindigkeit des Warp-Abtasttests, daß die Schaltungen eine ausreichend lange Zeit aktiv sind, um schädliche Wärme zu erzeugen.
28 zeigt, wie das Warping-Abtasttestkonzept verwendet werden könnte, um mehrere Wafer in einer Charge zu testen. Jeder Wafer 1–N in 28 könnte dem vorstehend in bezug auf die 26 und 27 beschriebenen Wafer ähneln. Jeder Wafer in der Charge ist wie dargestellt mit einem externen Testgerät verbunden.
29 zeigt, wie das Warping-Abtasttestkonzept verwendet werden könnte, um mehrere Chargen 1–N zu testen. Jede Charge 1–N in 29 könnte der vorstehend in bezug auf 28 beschriebenen Charge ähneln. Jede Charge ist wie dargestellt mit einem externen Testgerät verbunden.
30 zeigt einen Weg zum Ausschließen der Möglichkeit eines Aliasings, wie vorstehend in bezug auf die Datensummierzelle aus den 12 und 13 erwähnt wurde, wobei herkömmliche Signaturanalysatoren (SARs) am seriellen Eingang und seriellen Ausgang eines Schaltungs-Abtastwegs verwendet werden. Wie früher erwähnt wurde, kann das Aliasing unter Verwendung der vorliegenden Erfindung auftreten, falls ein erstes fehlerhaftes Antwortbit in eine Datensummierzelle geschoben wird und ein zweites fehlerhaftes Antwortbit und das erste fehlerhafte Bit während eines Erfassungsvorgangs summiert werden. EXKLUSIV-ODER-Gatter, die beim Testen unter Verwendung einer Signaturanalyse weitverbreitet verwendet werden, weisen die Unterscheidung auf, daß sie eine 1 ausgeben, falls die Eingaben 10 oder 01 sind, oder eine 0 ausgeben, falls die Eingaben bei 11–00 liegen, wobei es sich um die Wurzel des Aliasing-Problems handelt. Durch Anordnen eines Eingangs-Signaturanalysators am seriellen Eingang in die erste Zelle des Schaltungs-Abtastwegs und Anordnen eines Ausgangs-Signaturanalysators am seriellen Ausgang von der letzten Zelle des Schaltungs-Abtastwegs kann ein Aliasing während der Verwendung von DSC und DSBC erfaßt werden.
In 30 ist ersichtlich, daß die Eingangs- und Ausgangs-Signaturanalysatoren während jedes Schiebetakts eine Signatur aufnehmen. Falls während des Warping-Abtasttests ein fehlerhaftes Bit in die Schaltung geschoben wird, ist die eingegebene Signatur von der erwarteten Signatur verschieden. Falls während des Warping-Abtasttests ein fehlerhaftes Bit aus der Schaltung geschoben wird, ist die ausgegebene Signatur von der erwarteten Signatur verschieden. Durch Herausschieben der eingegebenen und der ausgegebenen Signaturen von jeder Schaltung am Ende des Warping-Abtasttests kann das Testgerät die eingegebenen und ausgegebenen Signaturen jeder Schaltung vergleichen, um festzustellen, ob ein Aliasing an den Antwortdaten aufgetreten ist, die er von den Schaltungen empfangen hat. Falls das Testgerät herausfindet, daß die Antwortdaten korrekt sind und die Signaturen korrekt sind, ist der Test gültig. Falls das Testgerät herausfindet, daß die Antwortdaten korrekt sind, die Signaturen jedoch inkorrekt sind, wird der Test ungültig gemacht.
Die Signaturen dienen auch einem sehr nützlichen Zweck, indem sie dem Testgerät dabei helfen, zu identifizieren, welche Schaltung zuerst einen Fehler herbeigeführt hat. Falls beispielsweise 100 Schaltungen getestet werden und ein Fehler von der 50. Schaltung ausgegeben wird, kann das Testgerät identifizieren, daß die ausgegebene Signatur der 50. Schaltung fehlerhaft war, und direkt zu der Schaltung gehen, die bewirkt hat, daß die anderen 50 Schaltungen ausgefallen sind. Nach dem Reparieren der 50. Schaltung wird der Test wiederholt, um herauszufinden, ob irgendwelche der späteren 50 Schaltungen ausfallen, weil ihre Tests in dem vorhergehenden Test durch das Ausfallen der 50. Schaltung ungültig gemacht wurden.
Das Warping-Abtasttestkonzept wird beim Verringern der Testzeiten immer wirksamer, wenn weitere Schaltungen in Reihe auf dem Abtastweg hinzugefügt werden. Das Gegenteil gilt beim herkömmlichen Abtasttesten, welches immer weniger wirksam wird, wenn weitere Schaltungen in Reihe hinzugefügt werden. Die Beispiele in den 23–29 der Verwendung des Warping-Abtastens zum Testen von Platinen, Kästen, Systemen, Wafern, Chargen und Chargengruppen geben an, wie eine Firma, die diese Typen elektrischer Produkte herstellt, den Vorteil dieser Erfindung ausnutzen könnte und seine Verwendung auf jeder Herstellungsebene standardisieren könnte. Ein weiterer Vorteil der Erfindung besteht darin, daß ein einfaches Testgerät auf jeder Herstellungsebene innerhalb einer Firma, vom Testen von Einzelchips bis zum Testen von Raketen, verwendet werden könnte.
Wenngleich diese Offenbarung Schaltungen als sich alle auf demselben Abtastweg befindend behandelt hat, ist zu bemerken, daß zusätzliche Verringerungen der Testzeit auftreten werden, wenn parallele Abtastwege zum Testen von Schaltungen unter Verwendung des Warping-Abtasttestkonzepts verwendet werden.
In den 26–29 wurde das Abtasttesten als ein Weg zum Testen der internen Schaltung von Einzelchips auf Wafern beschrieben. Ein vollständiger Wafertest muß jedoch auch die Chipeingabe- und -ausgabe-Pufferschaltungsanordnung testen.
Beim herkömmlichen Wafertesten werden mechanische Sonden verwendet, welche Chip-Anschlußstellen kontaktieren, um es einem Testgerät zu erlauben, Testmuster ein- und auszugeben. Weil beim herkömmlichen Wafertesten Testmuster über die Funktions-Anschlußstellen ein- und ausgegeben werden, werden die Ein- und Ausgabepuffer getestet, während die interne Schaltungsanordnung getestet wird. Bei der Verwendung des Abtastens zum Testen von Einzelchips werden die Testmuster jedoch über die TDI- und TDO-Testanschlußstellen in die interne Schaltungsanordnung eingegeben und von dieser ausgegeben. Wenn daher ein Abtasten zum Testen von Einzelchips auf einem Wafer verwendet wird, werden die Funktions-Anschlußstellen und die zugeordneten Ein-/Ausgabepuffer nicht getestet. Es ist ein Verfahren erforderlich, um das Testen von Ein-/Ausgabepuffern, sowohl parametrisch als auch funktionell, zu ermöglichen, ohne daß die Anschlußstellen unter Verwendung von Sonden kontaktiert werden müßten.
Die vorliegende Erfindung ermöglicht ein solches Puffertesten sowie das Testen von Schaltungsanordnungen zum Schutz vor elektrostatischen Entladungen und von Kontaktstellen-Bushaltern, ohne daß die Anschlußstellen kontaktiert werden müßten.
31 zeigt einen Wafer ähnlich demjenigen in 26, welcher jedoch Busse 310, 311 und Testanschlußstellen bei 315 für neue Testsignale TSA, TSB und TSC aufweist. Das Beispiel aus 32 zeigt einen Einzelchip ähnlich demjenigen in 27, der jedoch Einzelchip-Anschlußstellen bei 312 aufweist, die mit den TSA-, TSB- und TSC-Wafer-Busleitern 311 verbunden sind. Bei der in den 31 und 32 dargestellten Anordnung sind alle Chip-Anschlußstellen 312 von den gemeinsamen TSA-C-Wafer-Testanschlußstellen bei 315 über die Wafer-Busleiter 311 zugänglich. Es könnten auch andere Zugangsanordnungen verwendet werden.
Beispielsweise könnte jede Zeile des Einzelchips ihre eigene Gruppe von TMS-, TCK-, TDI-, TDO-, TRST-, TSA-, TSB- und TSC-Testanschlußstellensignalen sowie Leistung und Masse aufweisen, wie bei 313 durch die als Beispiel dienenden gepunkteten, in Kästchen eingefaßten Bereiche angegeben ist. Das Unterteilen der Wafer-Einzelchips in getrennte Gruppen (in diesem Fall Zeilen) ermöglicht das gleichzeitige und parallele Abtast- und Puffertesten jedes Einzelchips in der Gruppe, wodurch die Gesamttestzeit reduziert werden kann.
33 zeigt eine herkömmliche IEEE-STD-1149.1-Abtastzelle mit Erfassungsschiebe-(CS)- und Aktualisierungs-(U)-Speichern. Die Ausgabe des Aktualisierungsspeichers wird üblicherweise zum Steuern eines Schalters 330 mit zwei Anschlüssen in der An eines Übertragungsgatters verwendet, um eine Verbindung zwischen den Anschlüssen (1 & 2) herzustellen oder eine Verbindung zwischen den Anschlüssen zu unterbrechen.
34 zeigt eine Anordnung 341, die einen digitalen 2-Zustands-Ausgabepuffer 340, eine Schaltung (ESD) zum Schutz vor elektrostatischen Entladungen, eine herkömmliche Grenz-Abtastschaltung und vier der abtastbaren Schalter (S) aus 33 aufweist, die in einen Abtastweg geschaltet sind. Ein erster Schalter ist zwischen die Grenz-Abtastschaltung und den Eingang des Ausgabepuffers geschaltet, ein zweiter Schalter ist zwischen den Eingang des Ausgabepuffers und einen TSA-Schaltungspunkt geschaltet, und ein dritter und ein vierter Schalter sind zwischen den Ausgang des Ausgabepuffers und den TSB- bzw. TSC-Schaltungspunkt geschaltet. Beim Betrieb empfängt der Puffer ein Datensignal von der Kernschaltungsanordnung über die Grenz-Abtastschaltung und gibt eine verstärkte Version des Datensignals an die Chip-Kontaktstelle aus. Der Puffer ist mit einer Hochpegel-Spannungsschiene (Vh) und einer Niederpegel-Spannungsschiene (Vl) verbunden, welche den Ausgangsspannungs-Schaltungsbereich des Puffers festlegen. Ein unbelasteter Ausgabepuffer kann die vollen Vh- und Vl-Pegel ausgeben. Ein belasteter Ausgabepuffer gibt jedoch Pegel aus, die infolge der internen hohen und niedrigen Ansteuertransistorwiderstände kleiner als Vh und größer als Vl sind. Die ESD-Schaltung ist zwischen dem Ausgabepuffer und den zwei parallelen Schaltern angeordnet.
Der Ausgabepuffer kann durch Ausgeben von Testdaten von der Grenz-Abtastschaltung an den Eingang des Ausgabepuffers und anschließendes Erfassen der vom Ausgang des Puffers ausgegebenen Daten in der Grenz-Abtastschaltung herkömmlich getestet werden. Wenngleich durch das Grenz-Abtasten der logische Betrieb des Puffers getestet werden kann, können dadurch nicht andere elektrische Eigenschaften getestet werden, die dem Ausgabepuffer zugeordnet sind, wie (1) die hohen und niedrigen Ansteuerstärken des Puffers, (2) eine Spannungspegelumsetzung, die in dem Puffer auftreten könnte (d. h. 5 V zu 3 V oder 3 V zu 5 V), (3) Laufzeitverzögerungen durch den Puffer und (4) die ESD-Schaltung.
35 ähnelt 34 und zeigt eine Anordnung 351 mit einem 3-Zustands-Puffer 350, der einen Ausschaltzustand aufweist, in dem sein Ausgang daran gehindert ist, die Kontaktstelle anzusteuern, und der eine herkömmliche Bushalteschaltung (BH-Schaltung) zum Halten der Kontaktstelle auf dem letzten angesteuerten Logikzustand vor dem Sperren des Puffers aufweist. Ein Freigabesteuersignal (Ena-Steuersignal) läuft vom Kern durch die Grenz-Abtastschaltung, um den Ausgang des Puffers freizugeben oder zu sperren. Das Testen des Puffers ähnelt demjenigen, das in 34 beschrieben wurde, und es wird dadurch erreicht, daß die Grenz-Abtastschaltungsanordnung den Puffer freigibt und Testdaten an den Puffereingang ausgibt und die Ergebnisse am Pufferausgang erfaßt. Wenngleich durch das Grenz-Abtasten die logische Korrektheit eines freigegebenen Puffers beim Durchlassen von Einsen und Nullen getestet werden kann, ist das Grenz-Abtasten nicht in der Lage zu testen, daß sich der Ausgang des Puffers tatsächlich in einem Sperrzustand befindet, insbesondere falls der Bushalter implementiert ist. Die in 35 dargestellten Schalter und TSA-C-Verbindungen ermöglichen die vorstehend in bezug auf 34 aufgelisteten Tests (1)–(4), und sie ermöglichen zusätzlich (5) einen Test, der feststellt, ob der Ausgang des Puffers tatsächlich gesperrt ist, und (6) einen Test, der den Betrieb des Bushalters testet.
36 ähnelt den 34 und 35, bezieht sich jedoch auf einen Eingabepuffer. Die Anordnung 361 weist einen Schalter S auf, der zwischen den TSA-Schaltungspunkt und den Ausgang des Eingabepuffers 360 geschaltet ist, und zwei an den Eingang des Eingabepuffers angeschlossene Schalter sind zwischen die ESD-Schaltung und die Kontaktstelle geschaltet. Die Schalter ermöglichen die folgenden Tests des Eingabepuffers: (1) das Testen des Logikbetriebs des Eingabepuffers, (2) das Testen von Puffereingabebereichen, (3) das Testen der Pufferhysterese, falls so eingerichtet, (4) das Testen der Eingangsspannungsumsetzung (d. h. 3 V zu 5 V oder 5 V zu 3 V), (5) das Testen des Betriebs des Bushalters und (6) das Testen der ESD-Schaltung.
37 betrifft eine bidirektionale Kontaktstelle (beispielsweise E/A), die sowohl Ein- als auch Ausgabepuffer aufweist. Die Anordnung 371 aus 37 enthält einen ersten Schalter, der zwischen den Ausgang des Eingabepuffers 360 und den TSA-Schaltungspunkt geschaltet ist, einen zweiten Schalter, der zwischen den Eingang des Ausgabepuffers 350 und den TSA-Schaltungspunkt geschaltet ist, einen dritten Schalter, der zwischen den Ausgang der Grenz-Abtastschaltung und den Eingang des Ausgabepuffers geschaltet ist, und einen vierten und einen fünften Schalter, die zwischen den Kontaktstellendraht 370 und den TSB- bzw. den TSC-Schaltungspunkt geschaltet sind. Der vierte und der fünfte Schalter sind zwischen die ESD-Schaltung und die Kontaktstelle geschaltet. Der Funktionsbetrieb des bidirektionalen Puffers kann unter Verwendung des Grenz-Abtastens getestet werden, indem (1) der Ausgabepuffer freigegeben wird, (2) Testsignale an den Eingang des Ausgabepuffers ausgegeben werden und (3) die Testsignale wieder vom Ausgang des Eingabepuffers eingelesen werden. Die Schalter S ermöglichen alle zuvor in bezug auf die Ausgabepuffer aus den 34 und 35 und den Eingabepuffer aus 36 erwähnten Tests. Die mit dem Kontaktstellendraht verbundenen Schalter werden zum Testen sowohl der Eingabe- als auch der Ausgabepuffer geteilt verwendet.
Im normalen Funktionsmodus sind die in den 34–37 dargestellten TSA-C-Schalter offen, und der Schalter zwischen der Grenz-Abtastschaltung und den Ausgabepuffern ist geschlossen. Wenn ein Ausgabepuffer getestet wird, werden die TSA-C-Schalter geschlossen und der Schalter am Eingang des Ausgabepuffers geöffnet. Ebenso werden die TSA-C-Schalter geschlossen, wenn ein Eingabepuffer getestet wird. Die Verwendung von Schaltern in der Art der in 33 dargestellten ermöglicht eine individuelle Auswahl davon, ob ein Schalter geschlossen oder geöffnet wird. Es ist beispielsweise möglich, einen beliebigen oder mehrere der TSA-C-Schalter während des normalen Funktionsmodus zu schließen, um ein Funktions-Eingangs- oder Ausgangssignal bzw. Funktions-Eingangs- oder Ausgangssignale zu überwachen. Bei einem anderen Beispiel ist es möglich, den Schalter zwischen der Grenz-Abtastschaltung und dem Ausgabepuffer zu öffnen und den Schalter TSA zu schließen, um das Injizieren eines Signals zu ermöglichen, das während des Normalbetriebs des Chips von dem Ausgabepuffer auszugeben ist.
Falls eine solche Flexibilität der Schaltersteuerung nicht erforderlich ist, könnte der Aktualisierungsausgang einer einzigen Erfassungsverschiebungsaktualisierungs-Abtastzelle, wie in 33 dargestellt ist, mit allen Schaltern 330 in jeder der 34–36 gekoppelt werden, um die Schalter als eine Gruppe so zu steuern, daß sie ihren geschlossenen oder offenen Zustand annehmen. Falls eine einzige Erfassungsverschiebungsaktualisierungs-Abtastzelle in dem Eingabepuffer aus 36 verwendet wird, wird ihre Aktualisierungsausgabe verwendet, um (1) alle TSA-C-Schalter zu öffnen und (2) alle TSA-C-Schalter zu schließen. Falls eine einzige Erfassungsverschiebungsaktualisierungs-Abtastzelle in den Ausgabepuffern aus den 34 und 35 verwendet wird, wird ihre Aktualisierungsausgabe verwendet, um (1) alle TSA-C-Schalter zu öffnen und den Schalter zwischen der Grenz-Abtastschaltung und dem Puffer zu schließen und (2) alle TSA-C-Schalter zu schließen und den Schalter zwischen der Grenz-Abtastschaltung und dem Puffer zu öffnen. In dem bidirektionalen Puffer aus 37 könnte eine erste Erfassungsverschiebungsaktualisierungs-Abtastzelle verwendet werden, um den TSA-Schalter 372 und die TSB- und TSC-Schalter zu schließen oder zu öffnen, während eine zweite Erfassungsverschiebungsaktualisierungs-Abtastzelle verwendet werden könnte, um den Schalter zwischen der Grenz-Abtastschaltung und dem Ausgabepuffer zu öffnen und in geeigneter Weise den TSA-Schalter 373 und die TSB- und TSC-Schalter zu schließen oder zu öffnen. Die Aktualisierungsausgaben der ersten und zweiten Erfassungsverschiebungsaktualisierungszellen würden durch ein logisches ODER verknüpft werden, um das Steuersignal zu erzeugen, das die TSB- und TSC-Schalter öffnet bzw. schließt.
38 zeigt, wie alle TSA-Schaltungspunkte aus den 34–37 auf einem Einzelchip durch Busse verbunden werden können und bei 312 durch einen Schalter in 33 mit einer TSA-Kontaktstelle auf dem Einzelchip verbunden werden können. Ebenso können alle TSB- und TSC-Schaltungspunkte aus den 34–37 durch Busse auf einem Einzelchip verbunden werden und bei 312 durch jeweilige Schalter mit TSB- und TSC-Kontaktstellen verbunden werden. Die gepunkteten Linien geben zusätzliche Puffer an, die mit den TSA-, TSB- und TSC-Buswegen verbunden sind. Ein serieller Abtastweg 391 ist durch die Schalter jedes Puffers, die TSA-C-Kontaktstellenschalter und die Grenz-Abtastschaltung geführt, um eine Steuerung zum Schließen oder Öffnen der Schalter jedes Puffers während des Tests bereitzustellen. Beispielsweise kann ein erster Abtastvorgang ausgeführt werden, um die (oberen) Schalter des Eingabepuffers und die TSA-C-Kontaktstellenschalter zu schließen, um es einem mit den TSA-C-Kontaktstellen verbundenen Testgerät zu ermöglichen, den Eingabepuffer über seine zugeordneten TSA-C-Schaltungspunkte anzusteuern und zu testen. Nachdem der Eingabepuffer getestet wurde, wird ein zweiter Abtastvorgang ausgeführt, um die Eingabepufferschalter zu öffnen, die TSA-C-Kontaktstellenschalter geschlossen zu halten und die Ausgabepufferschalter (in der Nähe der oberen) zu konfigurieren, um den Zugang und das Testen des Ausgabepuffers durch das Testgerät zu ermöglichen. Ähnlich können anschließende Abtastvorgänge verwendet werden, um auf die restlichen Puffer auf dem Einzelchip zuzugreifen und sie zu testen. Im Fall der 3-Zustands- und bidirektionalen Puffer wird die Grenz-Abtastschaltung durch Abtasten gesteuert, um die erforderliche Freigabesteuerung an die Puffer auszugeben, um das Testen der Puffer in ihren freigegebenen und gesperrten Zuständen zu ermöglichen.
Eine vorgeschlagene IEEE-Norm 1149.4 fordert die TSB- und TSC-Schalter aus den 34–37 sowie die TSB- und TSC-Kontaktstellen, Kontaktstellenschalter und Buswege aus 38. Diese Teile der Architektur von 1149.4 können demgemäß zum Implementieren der vorliegenden Erfindung wiederverwendet werden. Falls die Architektur der IEEE-Norm 1149.4 für die vorliegende Erfindung wiederverwendet wird, wird der Testschaltungszusatz auf lediglich die zwei Schalter (wobei einer für TSA vorgesehen ist), die mit dem Eingang eines Ausgabepuffers verbunden sind, den Schalter (für TSA), der mit dem Ausgang eines Eingabepuffers verbunden ist, und die TSA-Kontaktstelle, den Kontaktstellenschalter und die Buswege verringert.
39A zeigt, wie ein Beispiel eines sondenlosen Testens eines 3-Zustands-Ausgabepuffers unter Verwendung der vorliegenden Erfindung geschieht. Wenngleich in diesem Beispiel ein 3-Zustands-Ausgabepuffer verwendet wird, wird es klar sein, daß 2-Zustands-Ausgabepuffer ähnlich getestet werden, wobei 2-Zustands-Ausgabepuffer jedoch keinen Ausgangssperrtest (mit einer hohen Impedanz) benötigen. Ein Testzugriff auf den Einzelchip wird durch ein Testgerät bereitgestellt, das den Einzelchip über die TSA-C-Kontaktstellen des Einzelchips und die IEEE-STD-1149.1-Abtastschnittstellenanschlüsse (TCK, TMS, TDI, TDO) kontaktiert. Aus Klarheitsgründen zeigt die serielle Schnittstelle des Testgeräts nur die Abtasttestdaten-Eingangsanschlüsse (TDI-Anschlüsse) und die Abtasttestdaten-Ausgangsanschlüsse (TDO-Anschlüsse). Wenngleich nur eine einzige Anordnung 351 und ihre zugeordnete Grenz-Abtastschaltungsanordnung dargestellt sind, sollte verstanden werden, daß der interne Abtastweg 391 des Einzelchips auch durch andere Anordnungen 351, 341, 361 und 371 und ihre zugeordneten Grenz-Abtastschaltungen innerhalb des Einzelchips (siehe 38) laufen. Weiterhin kann der externe Abtastweg 393 andere Einzelchips durchlaufen, die darin zwischen das Testgerät und den dargestellten Einzelchip geschaltet sind.
In 39A weist das Testgerät eine herkömmliche Abtastschnittstelle zum Steuern von Abtastvorgängen, Signalgeneratoren zum Erzeugen von Gleichspannungs- und Wechselspannungs-Testsignalen, Spannungsmeßgeräte zum Messen von Gleich- und Wechselspannungen, einen ersten Umschalter (SW1) zum Anschließen der TSA- oder TSB-Anschlüsse des Testgeräts an das Spannungsmeßgerät oder die Signalgeneratoren, einen zweiten Umschalter (SW2) zum Anschließen des TSC-Anschlusses des Testgeräts über einen bekannten Widerstand R an eine programmierbare Spannungsquelle (Vp) und einen herkömmlichen Teststeuercomputer zum Steuern des Gesamtbetriebs des Testgeräts auf.
Wie vorstehend erwähnt wurde, kann der Ausgabepuffer unter Verwendung des Grenz-Abtastens zum Korrigieren des Logikbetriebs verwendet werden. Weil die Pufferausgabe jedoch nicht belastet ist, wie es der Fall wäre, falls der Einzelchip unter Verwendung eines herkömmlichen Sondentestens getestet werden würde, testet der Grenz-Abtasttest nicht die Stärke der hohen und niedrigen Ansteuertransistoren des Puffers. In 39A sollten der TSC-Puffer und die Anschlußstellenschalter 392 und 394 mit einem verhältnismäßig niedrigen "Einschaltwiderstand" ausgelegt werden, weil die Erfindung den TSC-Weg zum Bereitstellen einer Last für Ausgabepuffer verwendet. Die restlichen Schalter in den TSA- und TSB-Wegen können einen höheren "Einschaltwiderstand" aufweisen, weil die Erfindung diese Wege zum Eingeben von Signalen in Puffer und/oder zum Überwachen von Signalen von Puffern verwendet.
Zum Testen der Ausgabepuffer-Ansteuerstärken unter Verwendung der vorliegenden Erfindung und in bezog auf 39A wird ein Abtastvorgang ausgeführt, um (1) den Ausgabepuffer über das Ena-Signal der Grenz-Abtastschaltung freizugeben, (2) den Schalter zwischen der Grenz-Abtastschaltung und dem Ausgabepuffer zu öffnen und (3) alle TSA-C-Puffer und Kontaktstellenschalter zu schließen. Nach diesem Abtastvorgang bildet das Testgerät eine Verbindung durch SW1, um das Eingeben eines Signals von einem Signalgenerator in den Eingang des Ausgabepuffers über den TSA-Puffer und die Kontaktstellenschalter zu ermöglichen. Das Testgerät bildet auch eine Verbindung über SW1, um es einem Spannungsmeßgerät zu ermöglichen, die Pufferausgabe über den TSB-Puffer und die Kontaktstellenschalter zu überwachen. Das Testgerät gibt ein Signal vom Signalgenerator über den TSA-Weg ein, um eine hohe Ausgabe vom Puffer zu bewirken, und mißt diesen Wert unter Verwendung eines Spannungsmeßgeräts über den TSB-Weg. Weil der Pufferausgang nicht belastet ist (SW2 ist offen), sollte der gemessene Wert Vmh gleich der Hochpegel-Schienenspannung (Vh) des Puffers (falls CMOS) oder eine bekannte Spannung sein, die etwas unterhalb der Hochpegel-Schienenspannung (beispielsweise bipolar) liegt. Als nächstes gibt das Testgerät ein Signal über den TSA-Weg ein, um eine niedrige Ausgabe vom Puffer zu bewirken, und mißt diesen Wert unter Verwendung eines Spannungsmeßgeräts über den TSB-Weg. Weil der Pufferausgang wiederum nicht belastet ist (SW2 ist offen), sollte der gemessene Wert Vml gleich (CMOS) oder etwas oberhalb (bipolar) der Niederpegel-Schienenspannung (Vl) des Puffers liegen.
Es sei bemerkt, daß die TSC-Schalter während des vorstehend beschriebenen ungeladenen Tests offen gelassen werden könnten, falls das Schließen von ihnen bewirkt, daß der Pufferausgang einer unerwünschten kapazitiven Last ausgesetzt ist. Ein Vorteil des Schließens von ihnen zusammen mit den TSA- und TSB-Schaltern besteht darin, daß es dadurch nicht erforderlich ist, daß als Vorbereitung für den nachstehend beschriebenen belasteten Test ein anderer Abtastvorgang ausgeführt werden muß.
Als nächstes gibt das Testgerät über den TSA-Weg ein Signal vom Signalgenerator ein, um den Puffer zu veranlassen, eine Hochpegelspannung auszugeben. Das Testgerät programmiert eine Spannung an Vp, die niedriger ist als die unbelastete Hochpegel-Ausgangsspannung des Puffers, und es bildet eine Verbindung zwischen dem Ausgang des Puffers und Vp über die beiden TSC-Schalter, den bekannten Widerstand (R) und SW2. Das Programmieren von Vp, so daß sie eine niedrigere Spannung als die hohe Ausgangsspannung des Puffers ist, bewirkt das Fließen von Strom vom Puffer über den TSC-Signalweg durch den Widerstand R. Die TSC-Wegverbindung wird verwendet, um eine Last am Pufferausgang Vp bereitzustellen. Falls beispielsweise SW2 ein Relais ist, das einen Schließwiderstand von 0,1 Ohm aufweist, der bekannte Widerstand R 10 Ohm ist, der "Einschaltwiderstand" der TSC-Kontaktstelle 50 Ohm ist und der "Einschaltwiderstand" des TSC-Pufferschalters 100 Ohm ist, liefert der TSC-Weg eine Last von weniger als 200 Ohm zum Testen des hohen Ausgangsansteuerpegels des Puffers.
Als nächstes verwendet das Testgerät ein Spannungsmeßgerät zum Messen der Spannung (Vr) am bekannten Widerstand R, um den Ausgangsstrom Io zu bestimmen, der vom Puffer über den TSC-Weg durch den Widerstand R fließt. Als nächstes verwendet das Testgerät ein Spannungsmeßgerät zum Messen der Spannung am Ausgang des Puffers (Vo) über den TSB-Weg. Wie üblich ist, weisen die Spannungsmeßgeräte eine hohe Eingangsimpedanz auf, um zu verhindern, daß sie die gebildeten Spannungsmessungen beeinflussen, d. h. es fließt kein erheblicher Strom in die Spannungsmeßgeräte oder aus diesen. Wenn der zuvor gemessene unbelastete Hochspannungswert Vmh des Puffers bekannt ist, kann der hohe Ansteuerwiderstand (Rh) des Ausgabepuffers bestimmt werden, indem die Spannungsdifferenz zwischen Vmh und Vo durch den bestimmten Ausgangsstrom Io dividiert wird, so daß gilt: Rh = (Vmh – Vo)/Io.
Zum Messen des niedrigen Ansteuerwiderstands des Ausgabepuffers steuert das Testgerät den Signalgenerator so, daß er ein Signal auf den TSA-Weg gibt, um den Puffer zu veranlassen, eine Niederpegelspannung auszugeben. Das Testgerät programmiert eine Spannung an Vp, die höher ist als die unbelastete Niederpegel-Ausgangsspannung des Puffers, und er bildet eine Verbindung zwischen dem Ausgang des Puffers und Vp über die beiden TSC-Schalter, den bekannten Widerstand (R) und SW2. Das Programmieren von Vp, so daß sie eine höhere Spannung als die niedrige Ausgangsspannung des Puffers ist, bewirkt, daß ein Strom von Vp über den TSC-Signalweg zum Puffer fließt. Als nächstes mißt das Testgerät die Spannung (Vr) am bekannten Widerstand R, um den Eingangsstrom Ii zum Puffer zu bestimmen. Als nächstes mißt das Testgerät die Spannungsausgabe (Vo) des Puffers über den TSB-Weg. Dadurch, daß der unbelastete Niederspannungswert Vml des Puffers von einer vorhergehenden Messung bekannt ist, kann der niedrige Ansteuerwiderstand (Rl) des Ausgabepuffers bestimmt werden, indem die Spannungsdifferenz zwischen Vo und Vml durch den festgestellten Eingangsstrom Ii dividiert wird, so daß gilt: Rl = (Vo – Vml)/Ii.
Einige Ausgabepuffer können eine Programmierung ihrer hohen und/oder niedrigen Ausgangs-Ansteuerstärken gestatten. Diese Fähigkeit ist durch die durch eine gepunktete Linie angegebene Ansteuerstärken-Steuereingabe (DSC-Eingabe) in den Ausgabepuffer dargestellt. In 39A ist dargestellt, daß die DSC von einem Register oder Speicher innerhalb des IC-Kerns über das Grenz-Abtastregister kommt. Alternativ könnte die Ansteuerstärkensteuerung ausschließlich von dem Grenz-Abtastregister kommen. Gespeicherte Ansteuerstärken-Steuerdaten bestimmen die hohe und/oder niedrige Ansteuerstärke des Ausgabepuffers. Die vorliegende Erfindung kann verwendet werden, um die verschiedenen Ansteuerstärkeneinstellungen von Ausgabepuffern mit diesem Merkmal zu testen, indem eine Ansteuerstärkeneinstellung von dem Grenz-Abtastregister in den Puffer eingegeben wird und die vorstehend beschriebenen Tests mit einer hohen und einer niedrigen Ansteuerstärke (Io- und Ii-Tests) für jede mögliche Ansteuerstärkeneinstellung wiederholt werden.
Die vorliegende Erfindung kann auch verwendet werden, um Puffer zu testen, die an ihrem Eingang empfangene Spannungspegel in andere Spannungspegel, die von ihrem Ausgang getrieben werden, umsetzen. Beispielsweise kann der Ausgabepuffer aus 39A vom Kern ein Signal empfangen, das zwischen 0 und 3 Volt schaltet und an die Kontaktstelle ein entsprechendes Signal ausgeben, das zwischen 0 und 5 Volt schaltet.
Zum Testen der Fähigkeit eines unbelasteten Ausgabepuffers, ein Eingangssignal mit einem ersten gegebenen Spannungsausschlag in ein Ausgangssignal mit einem zweiten gegebenen Spannungsausschlag umzusetzen, werden die folgenden Schritte ausgeführt. Es wird ein Abtastvorgang ausgeführt, um (1) den Puffer freizugeben, (2) den Schalter zwischen dem Puffer und der Grenz-Abtastschaltung zu öffnen und (3) die Schalter in den TSA-C-Wegen zwischen dem Puffer und dem Testgerät zu schließen. Als nächstes wird das Testgerät bei geöffnetem SW2 so eingerichtet, daß es ein Signal mit einem ersten gegebenen Spannungsausschlag über einen Signalgenerator und den TSA-Weg in den Eingang des Puffers eingibt und die Ausgangsantwort des Puffers unter Verwendung eines Spannungsmeßgeräts über den TSB-Weg mißt, um festzustellen, ob der Puffer den erwarteten Spannungsausschlag ausgibt.
Zum Testen der Fähigkeit eines belasteten Ausgabepuffers, ein Eingangssignal mit einem ersten gegebenen Spannungsausschlag in eine Ausgabe mit einem zweiten gegebenen Spannungsausschlag umzusetzen, wird der gleiche Test wie vorstehend beschrieben ausgeführt, wobei SW2 jedoch geschlossen ist, um eine Verbindung zu Vp herzustellen und über den TSC-Weg eine Last am Pufferausgang bereitzustellen. Wenn der Pufferausgang auf einen hohen Wert gelegt wird, wird Vp so programmiert, daß sie auf einer niedrigeren Spannung liegt, um eine Last zu emulieren, die Strom vom Puffer abführt. Wenn die Pufferausgabe auf einen niedrigen Pegel gelegt wird, wird Vp so programmiert, daß sie auf einer höheren Spannung liegt, um eine Last zu emulieren, die Strom in den Puffer abführt. Während jedes belasteten Puffer-Ausgangszustands wird ein Spannungsmeßgerät verwendet, um die Ausgangsspannung des Puffers über den TSB-Weg zu messen.
Die Laufzeitverzögerung des Ausgabepuffers von 39A kann getestet werden, indem der Puffer freigegeben wird (falls er von einem 3-Zustands-Typ ist), und der Schalter zwischen dem Puffer und der Grenz-Abtastschaltung geöffnet wird, woraufhin Testsignale über den TSA-Weg (Schalter geschlossen) in den Puffer eingegeben werden und Testsignale vom Pufferausgang über den TSB-Weg (Schalter geschlossen) empfangen werden. Der TSC-Weg kann während des Tests am Puffer-Ausgangssignal eine Last bereitstellen (SW2 geschlossen) oder keine Last bereitstellen (SW2 offen). Wenngleich dies kein exakter Laufzeitverzögerungstest ist, wird dadurch infolge der Lastwirkung, die der TSA- und der TSC-Weg auf die Signale haben, ein Hinweis auf die Laufzeitverzögerung durch den Puffer gegeben. Der Computer ist zu der herkömmlichen Funktion des Messens der Verzögerung zwischen dem Senden eines Testsignals von einem Signalgenerator und seinem Empfang an einem Spannungsmeßgerät in der Lage.
In 39B ist eine herkömmliche Form der ESD-Schaltung von 39A dargestellt, welche aus zwei Dioden besteht, die beide mit dem Kontaktstellendraht verbunden sind und die jeweils einzeln mit der positiven (V+) und der negativen (V–) Spannungsversorgung des Einzelchips verbunden sind. Die Diode, die zwischen den Kontaktstellendraht und V+ geschaltet ist, leitet einen Strom vom Kontaktstellendraht zu V+, falls die Spannung am Kontaktstellendraht ausreichend zunimmt, um die Diode in Durchlaßrichtung vorzuspannen. Ebenso leitet die zwischen den Kontaktstellendraht und V– geschaltete Diode Strom von V– zum Kontaktstellendraht, falls die Spannung am Kontaktstellendraht ausreichend abnimmt, um die Diode in Durchlaßrichtung vorzuspannen. Die Dioden dienen dem Klemmen der Kontaktstellendraht-Spannungen, so daß sie nicht positiver sind als V+ zuzüglich des Spannungsabfalls der Diode in Durchlaßrichtung und nicht negativer sind als V– vermindert um den Spannungsabfall der Diode in Durchlaßrichtung.
Zum Testen der Diode zwischen dem Kontaktstellendraht und V+ sperrt das Testgerät den Ausgang des 3-Zustands-Puffers und schließt den TSB- und den TSC-Weg. Als nächstes gibt das Testgerät einen zunehmenden Spannungspegel über den TSC-Weg und Vp in den Pufferausgang ein und überwacht die Pufferausgangsspannung über TSB. Die Spannung an TSB gleicht der Spannung an TSC, solange die Diode nicht in Durchlaßrichtung vorgespannt ist. Wenn die Spannungsausgabe an TSC V+ um einen Betrag übersteigt, der ausreicht, um die Diode in Durchlaßrichtung vorzuspannen, wird die bei TSB eingegebene Spannung zu V+ zuzüglich des Spannungsabfalls in Durchlaßrichtung an der Diode geklemmt. Das Erhöhen der Spannung bei Vp führt wegen der Erhöhung des Stromflusses durch die Diode zu V+ zu einem größeren Spannungsabfall an den Schaltern im TSC-Weg und über R. Falls die Diode jedoch gut ist, bleibt die Spannung am Ausgang des Puffers bei V+ zuzüglich des Diodenspannungsabfalls geklemmt. Falls die Diode fehlerhaft ist, wird die Spannung am Pufferausgang mit der Spannung bei Vp erhöht.
Zum Testen der Diode zwischen dem Kontaktstellendraht und V– sperrt das Testgerät den Ausgang des 3-Zustands-Puffers und schließt den TSB- und den TSC-Weg. Als nächstes gibt das Testgerät einen abnehmenden Spannungspegel über den TSC-Weg und Vp in den Pufferausgang ein und überwacht die Pufferausgangsspannung über TSB. Die Spannung an TSB gleicht der Spannung an TSC, solange die Diode nicht in Durchlaßrichtung vorgespannt ist. Wenn die Spannungsausgabe an TSC um einen Betrag, der ausreicht, um die Diode in Durchlaßrichtung vorzuspannen, kleiner als V– ist, wird die bei TSB eingegebene Spannung zu V–, vermindert um den Spannungsabfall in Durchlaßrichtung an der Diode, geklemmt. Das Verringern der Spannung bei Vp führt wegen der Erhöhung des Stromflusses durch die Diode von V– zu einem größeren Spannungsabfall an den Schaltern im TSC-Weg und über R. Falls die Diode jedoch gut ist, bleibt die Spannung am Ausgang des Puffers bei V–, vermindert um den Diodenspannungsabfall, geklemmt. Falls die Diode fehlerhaft ist, wird die Spannung am Pufferausgang mit der Spannung bei Vp verringert.
Falls der Puffer in 39A ein 2-Zustands-Puffer wäre, würde der TSA-Weg geschlossen werden, um ein Signal einzugeben, das bewirkt, daß der Pufferausgang auf den hohen Pegel geht. Die Spannungseingabe bei TSC wird dann, beginnend mit der Hochpegel-Ausgangsspannung der Puffer auf einen Pegel erhöht, der die Diode zwischen dem Kontaktstellendraht und V+ in Durchlaßrichtung vorspannen sollte, um die obere Diode zu testen. Als nächstes wird ein Signal bei TSA eingegeben, um zu bewirken, daß der Pufferausgang auf den niedrigen Pegel geht. Die Spannungseingabe bei TSC wird dann, beginnend mit der Niederpegel-Ausgangsspannung des Puffers, auf einen Pegel verringert, der die Diode zwischen dem Kontaktstellendraht und V– in Durchlaßrichtung vorspannen sollte, um die untere Diode zu testen.
In 39C ist eine andere herkömmliche Ausgangs-ESD-Schutzschaltung aus dem Stand der Technik dargestellt. Die ESD-Schaltung weist einen Reihenwiderstand zwischen der Kontaktstelle und dem Ausgabepuffer und einen SCR auf, bei dem ein erster Schaltungspunkt zwischen den Reihenwiderstand und die Kontaktstelle geschaltet ist und ein zweiter Schaltungspunkt an Masse gelegt ist. Ansprechend auf eine an die Kontaktstelle angelegte Spannung, die höher als normal ist, bricht der Pufferausgang durch und leitet Strom. Der Reihenwiderstand schützt den Pufferausgang während des Durchbruchs, indem er den Stromfluß von der Kontaktstelle zum Ausgabepuffer begrenzt. Der Stromfluß von der Kontaktstelle zum Ausgabepuffer bewirkt, daß sich eine Spannung über den Reihenwiderstand entwickelt. Die Summe der Spannung am Ausgang des Puffers und der Spannung, die sich am Reihenwiderstand entwickelt hat, liefert eine ausreichende Auslösespannung zum Einschalten des SCR, um zu ermöglichen, daß ein Strom von der Kontaktstelle über den SCR sicher an Masse nebengeschlossen wird.
Zum herkömmlichen Testen des Betriebs der ESD-Schaltung aus 39C prüft ein Testgerät die Kontaktstelle und gibt eine Spannung ein, die den SCR auslöst. Zum Testen der ESD-Schaltung aus 39C unter Verwendung der vorliegenden Erfindung (d. h. ohne ein Prüfen) und unter der Annahme, daß die ESD-Schaltung aus 39C so positioniert ist, wie in 39A dargestellt ist, gibt das Testgerät eine zunehmende Spannung über den TSC-Weg in die Kontaktstelle ein und überwacht die Kontaktstellenspannung über den TSB-Weg. Wenn die in die Kontaktstelle eingegebene Spannung einen Pegel erreicht, der bewirkt, daß der Ausgabepuffer durchbricht und Strom leitet, liefert die Summe der Spannungen des Ausgabepuffers und des Reihenwiderstands den Auslösepegel, der zum Einschalten des SCR erforderlich ist. Das Testgerät kann feststellen, wenn der SCR eingeschaltet wird, indem es die Kontaktstellenspannung am TSB-Weg überwacht und/oder indem es einen erhöhten Spannungsabfall über R infolge des erhöhten Stromflusses über den TSC-Weg durch den SCR überwacht.
In 39C wird eine Diode herkömmlich verwendet, um den Ausgabepuffer vor einer niedriger als erwarteten Spannung an der Kontaktstelle zu schützen (wie vorstehend in bezug auf 39B beschrieben wurde), und sie kann wie vorstehend beschrieben unter Verwendung der vorliegenden Erfindung getestet werden.
Um zu testen, daß der Ausgabepuffer gesperrt werden kann, führt das Testgerät einen Abtastvorgang aus, um den Puffer durch das Ena-Signal von der Grenz-Abtastschaltung zu sperren, und es schließt die Schalter im TSB- und im TSC-Weg. Als nächstes gibt das Testgerät eine veränderliche Spannung von Vp über den TSC-Weg in den Kontaktstellendraht ein und überwacht das Zurückführen derselben Spannung über den TSB-Weg zum Testgerät, wobei das Spannungsmeßgerät herkömmlicherweise in der Lage ist, zeitlich veränderliche Spannungen zu messen. Falls der Puffer gesperrt ist, folgt die Spannung am Kontaktstellendraht der veränderlichen Vp-Spannung. Falls der Puffer nicht gesperrt ist, folgt die Spannung am Kontaktstellendraht nicht Vp. Weiterhin kann das Testgerät einen nicht gesperrten Puffer erkennen, indem es einen Spannungsabfall über R infolge des Stromflusses an TSC ansprechend auf eine feste Spannungsausgabe vom Puffer und eine veränderliche Spannungsausgabe an Vp erfaßt.
Zum Testen des Bushalters führt das Testgerät einen Abtastvorgang aus, um den Puffer durch das Eba-Signal von der Grenz-Abtastschaltung zu deaktivieren, und schließt die Schalter im TSB- und im TSC-Weg. Als nächstes gibt das Testgerät eine logische Hochpegelspannung von Vp über den TSC-Weg in den Kontaktstellendraht ein. Wenngleich Vp abnimmt, überwacht das Testgerät den Spannungsabfall an R, um den sehr kleinen Stromfluß vom Bushalter zu Vp zu erfassen, wenn der Bushalter, typischerweise ein Paar über Kreuz gekoppelter Inverter, versucht, den hohen Logikzustand aufrechtzuerhalten. Schließlich erreicht die Spannung von Vp einen Punkt, an dem der Bushalter von dem Versuch, einen hohen Logikpegel zu halten, zum Halten eines niedrigen Logikpegels am Kontaktstellendraht umschaltet. Wenn der Bushalte-Umschaltpunkt auftritt, wird der kleine Strom, den er Vp in seinem Versuch zugeführt hat, den hohen Logikzustand aufrechtzuerhalten, unterbrochen, und der Bushalter beginnt, einen kleinen Strom von Vp abzuführen. Das Testgerät kann diese Änderung der Stromrichtung erfassen, indem es feststellt, daß sich die Polarität des kleinen Spannungsabfalls an R geändert hat.
Als nächstes gibt das Testgerät einen erhöhten Spannungspegel von Vp über den TSC-Weg in den Kontaktstellendraht ein. Während Vp zunimmt, überwacht das Testgerät den Spannungsabfall an R, um den sehr kleinen Stromfluß zum Bushalter von Vp zu erfassen, während der Bushalter versucht, den niedrigen Logikzustand aufrechtzuerhalten. Schließlich erreicht die Spannung von Vp einen Punkt, an dem der Bushalter von dem Versuch, einen niedrigen Logikpegel zu halten, zum Halten eines hohen Logikpegels am Kontaktstellendraht umschaltet. Wenn der Bushalte-Umschaltpunkt auftritt, wird der kleine Strom, den er von Vp in seinem Versuch abgeführt hat, den niedrigen Logikpegel aufrechtzuerhalten, unterbrochen, und der Bushalter beginnt, einen kleinen Strom zu Vp abzuführen. Das Testgerät kann diese Änderung der Stromrichtung erfassen, indem es feststellt, daß sich die Polarität des kleinen Spannungsabfalls an R geändert hat.
Falls das Testgerät keinen Spannungsabfall über R feststellt, während es Vp von einem Logikpegel zum nächsten bewegt, ist der Bushalter fehlerhaft. Es ist während dieses Bushaltetests vorteilhaft, falls er einen verhältnismäßig hohen Widerstand von beispielsweise 10 ΜΩ aufweist, um das Erfassen des Spannungsabfalls über R zu erleichtern, der durch den kleinen Strom, der vom Bushalter zugeführt und abgeführt wird, hervorgerufen wird.
Unter Verwendung der in dem Beispiel aus 40A dargestellten Anordnung können die folgenden Tests eines Eingabepuffers ausgeführt werden.
Zum Testen des Logikbetriebs des Eingabepuffers aus 40A führt das Testgerät einen Abtastvorgang aus, um die Schalter im TSA- und im TSB-Weg zu schließen. Als nächstes gibt das Testgerät ein Signal von einem Signalgenerator in den Eingang des Eingabepuffers über den TSB-Weg ein und liest das vom Eingabepuffer über den TSA-Weg ausgegebene Signal. Das Testgerät überprüft, ob der Eingabepuffer richtig auf alle Signaleingaben reagiert.
Digitale Eingabepuffer sind typischerweise mit Eingangsspannungsbereichen ausgelegt, so daß, falls die Eingangsspannung innerhalb eines gegebenen Eingangsbereichs bleibt, der Puffer weiter den gewünschten Logikzustand ausgibt.
Verschiedene Technologien, wie CMOS und bipolar, haben verschiedene Eingangsbereiche. Zum Testen der Eingangsbereiche des Eingabepuffers aus 40A führt das Testgerät einen Abtastvorgang aus, um die Schalter im TSA- und im TSB-Weg zu schließen. Als nächstes gibt das Testgerät ein niedriges Signal vom Signalgenerator über den TSB-Weg in den Eingang des Eingabepuffers ein, um den Pufferausgang auf den niedrigen Pegel zu legen, und überprüft diesen niedrigen Pegel über den TSA-Weg. Als nächstes erhöht das Testgerät die in den Puffer eingegebene Spannung auf den maximalen Pegel innerhalb des unteren Eingangsbereichs und prüft dann, ob der Pufferausgang niedrig bleibt, indem es den Ausgabepegel des Puffers über den TSA-Weg ausliest. Als nächstes gibt das Testgerät ein hohes Signal über den TSB-Weg in den Eingang des Puffers ein, um den Pufferausgang auf den hohen Pegel zu legen, und es überprüft diesen hohen Pegel über den TSA-Weg. Als nächstes verringert das Testgerät die in den Puffer eingegebene Spannung auf den minimalen Pegel innerhalb des oberen Eingangsbereichs und prüft dann, ob der Pufferausgang hoch bleibt, indem es den Pufferausgang über den TSA-Weg ausliest.
Einige digitale Eingabepuffer sind mit einer Eingangshysterese ausgelegt, die bewirkt, daß der Pufferausgang erst dann auf den hohen Pegel geht, wenn ein erster Eingangsspannungspegel (Schwellenwert) empfangen worden ist. Sobald der Pufferausgang auf den hohen Pegel gegangen ist, kehrt er erst dann auf den niedrigen Pegel zurück, wenn ein zweiter, niedrigerer Eingangsspannungspegel (Schwellenwert) empfangen wurde. Ebenso geht der Ausgang des Eingabepuffers auf den niedrigen Pegel, wenn der zweite Eingangsspannungspegel empfangen wird, und er kehrt erst auf den hohen Pegel zurück, wenn der erste Eingangsspannungspegel empfangen wurde. Die Hysterese wird verwendet, um die Möglichkeit von Rauschen an Ausgaben des Eingabepuffers zu reduzieren.
Zum Testen der Hysterese am Eingabepuffer aus 40A führt das Testgerät einen Abtastvorgang aus, um die Schalter im TSA- und im TSB-Weg zu schließen. Als nächstes gibt das Testgerät von einem Signalgenerator über den TSB-Weg in den Eingang des Eingabepuffers eine Spannung ein, die niedrig genug ist (d. h. unterhalb des vorstehend erwähnten zweiten Spannungspegels), um den Pufferausgang auf den niedrigen Pegel zu legen, und es überprüft dies über den TSA-Weg. Als nächstes erhöht das Testgerät die Eingabe des Puffers über den ersten Eingangsspannungspegel, verringert sie dann unter den ersten Eingangsspannungspegel, jedoch nicht unter den zweiten Eingangsspannungspegel, und führt sie dann über den ersten Eingangsspannungspegel zurück. Während dieses Vorgangs prüft das Testgerät über den TSA-Weg, daß sich die Pufferausgabe ansprechend auf das Empfangen einer Eingabe oberhalb des ersten Eingangsspannungspegels von niedrig zu hoch ändert und hoch bleibt, während die Eingabe unter den ersten Eingangsspannungspegel geht, und dann wieder über den ersten Eingangsspannungspegel geht. Als nächstes verringert das Testgerät die Eingabe in den Puffer unter den zweiten Eingangsspannungspegel und erhöht sie dann über den zweiten Eingangsspannungspegel, jedoch nicht über den ersten Eingangsspannungspegel, und führt sie dann unter den zweiten Eingangsspannungspegel zurück. Während dieses Vorgangs überprüft das Testgerät, daß sich die Pufferausgabe ansprechend auf den Empfang einer Eingabe unterhalb des zweiten Eingangsspannungspegels von hoch zu niedrig ändert und niedrig bleibt, während die Eingabe über den zweiten Eingangsspannungspegel geht und anschließend zum zweiten Eingangsspannungspegel zurückgeführt wird.
In 40A wird die Spannungsumsetzung des Eingabepuffers wie vorstehend beschrieben in bezug auf den Ausgabepuffer aus 39A getestet, wobei das Testgerät jedoch den TSB-Weg verwendet, um Signale in den Puffer und den TSA-Weg einzugeben, um umgesetzte Signale vom Puffer zu empfangen.
In 40A wird der Bushalter für Eingabepuffer, wie vorstehend in bezug auf den Ausgabepuffer aus 39A beschrieben, getestet.
In 40A wird die in 39B dargestellte Dioden-ESD-Schaltungsanordnung, wie vorstehend in bezug auf den Ausgabepuffer aus 39A beschrieben, getestet.
In dem in 40B dargestellten Stand der Technik ist eine herkömmliche Eingangs-ESD-Schutzschaltung dargestellt. Diese ESD-Schaltung hat einen Reihenwiderstand zwischen der Kontaktstelle und dem Eingabepuffer, einen Thyristor (SCR), bei dem ein erster Schaltungspunkt zwischen den Reihenwiderstand und die Kontaktstelle geschaltet ist und ein zweiter Schaltungspunkt an Masse gelegt ist, und eine Feldplattendiode (FPD), bei der ein erster Schaltungspunkt zwischen den Reihenwiderstand und den Eingabepuffer geschaltet ist und ein zweiter Schaltungspunkt an Masse gelegt ist. Ansprechend darauf daß eine Spannung in die Kontaktstelle eingegeben wird, die höher als normal ist, leitet die FPD Strom und klemmt die in den Puffer eingegebene Spannung auf einen Pegel, der den Puffer nicht beschädigt. Wenn die FPD Strom leitet, fließt der Strom von der Kontaktstelle durch den Reihenwiderstand und FPD zur Masse. Infolge dieses Stromflusses entwickelt sich am Reihenwiderstand eine Spannung. Die Summe aus der FPD-Klemmenspannung am Eingang des Puffers und der sich am Reihenwiderstand entwickelnden Spannung liefert eine ausreichende Auslösespannung zum Einschalten des SCR, um zu ermöglichen, daß der Strom von der Kontaktstelle über den SCR sicher an Masse nebengeschlossen wird.
Zum Testen der ESD-Schaltung aus 40B, wie sie in 40A positioniert dargestellt ist, gibt das Testgerät über den TSC-Weg eine zunehmende Spannung in die Kontaktstelle ein und überwacht die Kontaktstellenspannung über den TSB-Weg. Wenn die in die Kontaktstelle eingegebene Spannung einen Pegel erreicht, der bewirkt, daß die FPD leitet, löst die Summe der Spannung an FPD und am Reihenwiderstand den SCR aus, so daß er durchschaltet. Das Testgerät kann diese Bedingung durch Überwachen der Spannung am TSB-Weg und/oder durch Überwachen auf einen erhöhten Spannungsabfall an R als Ergebnis des erhöhten Stromflusses über den TSC-Weg durch den SCR erfassen.
Beim Testen der ESD-Schaltung aus 39B kann jeder der TSB- und TSC-Schalter an jedem gewünschten Punkt (auf jeder Seite der ESD-Schaltung) in den 39A und 40A mit dem Kontaktstellendraht verbunden werden. Wenn die ESD-Schaltungen aus den 39C und 40B getestet werden, sollten die TSB- und TSC-Schalter jedoch beide mit dem Kontaktstellendraht zwischen die Kontaktstelle und die ESD-Schaltung geschaltet werden, wie in den 39A und 40A dargestellt ist.
Das Beispiel aus 41 zeigt, wie gemäß der vorliegenden Erfindung ein analoger Ausgabepuffer 413 und eine dem analogen Ausgabepuffer zugeordnete Analogschaltung getestet werden können, wobei die Analogschaltung und der Puffer aus Klarheitsgründen auf demselben Einzelchip und Abtastweg dargestellt sind wie der digitale Kern aus den 39A und 40A. Der Unterschied zwischen den 39A und 41 besteht darin, daß 41 bei 410 und 411 zwei zusätzliche Schalter S aufweist, die am Eingang der Analogschaltung angeordnet sind, und bei 412 einen zusätzlichen Schalter S aufweist, der am Ausgang der Analogschaltung angeordnet ist. Der erste Eingangsschalter 410 wird verwendet, um eine Verbindung zwischen dem Eingang der Analogschaltung und anderen Schaltungen herzustellen oder zu unterbrechen, und der zweite Eingangsschalter 411 wird verwendet, um eine Verbindung zwischen dem Eingang der Analogschaltung und dem Testgerät über die TSA-Kontaktstelle herzustellen oder zu unterbrechen. Der Ausgangsschalter 412 wird verwendet, um eine Verbindung zwischen dem Ausgang der Analogschaltung und dem Testgerät über die TSB-Kontaktstelle herzustellen oder zu unterbrechen.
Das Testen des analogen Ausgabepuffers ähnelt dem Testen des digitalen Ausgabepuffers, wie vorstehend in 39A beschrieben wurde. Zu Beginn des Tests des analogen Puffers führt das Testgerät einen Abtastvorgang zum Öffnen der Schalter 411, 412 und 414 und zum Schließen der Schalter im TSA-, TSB- und TSC-Weg aus, um den Puffer mit dem Testgerät zu verbinden. Nach diesem Abtastvorgang wird das Testen des analogen Puffers durch Eingeben von Analogsignalen in den Puffer über den TSA-Weg und durch Überwachen der Analogsignale am Pufferausgang über den TSB-Weg erreicht. Das Bereitstellen einer Last am Pufferausgang zum Messen seiner Ansteuerstärke und des hohen und des niedrigen Ansteuerwiderstands wird, wie vorstehend anhand 39A beschrieben, über den TSC-Weg erreicht. Falls der Puffer ein 3-Zustands-Typ ist, könnte der Sperrzustand des Puffers wie vorstehend in 39A beschrieben getestet werden.
Das Testen der Analogschaltung wird ähnlich erreicht. Zu Beginn des Testens der Analogschaltung führt das Testgerät einen Abtastvorgang aus, um die Schalter 410, 414, 415 und 417 zu öffnen und die Analogschaltung über die Schalter 411 und 412 mit dem Testgerät zu verbinden. Nach diesem Abtastvorgang wird das Testen der Analogschaltung dadurch erreicht, daß das Testgerät Analogsignale über die TSA-Kontaktstelle in die Schaltung eingibt und die Analogsignale am Ausgang der Schaltung über die TSB-Kontaktstelle überwacht. Zum Verkürzen der Testzeit kann der Test des analogen Puffers mit dem Test der Analogschaltung kombiniert werden, indem der Schalter 414 geschlossen wird, der Schalter 412 geöffnet wird und der Schalter 417 auf dem TSB-Weg geschlossen wird, um zu ermöglichen, daß das Testgerät den Ausgang der Analogschaltung über den Ausgang des analogen Puffers überwacht.
Das Beispiel aus 42 ähnelt demjenigen aus 41 und zeigt, wie die vorliegende Erfindung einen analogen Eingabepuffer 423 und eine dem analogen Eingabepuffer zugeordnete Analogschaltung testen kann. Die Schaltung und der Puffer, die zu testen sind, sind aus Klarheitsgründen auf demselben Einzelchip und Abtastweg dargestellt, die in den 39A, 40A und 41 dargestellt sind.
Das Testen des analogen Eingabepuffers 423 ähnelt dem Testen des digitalen Eingabepuffers, wie vorstehend anhand 40A beschrieben wurde. Zu Beginn des Tests des analogen Eingabepuffers führt das Testgerät einen Abtastvorgang aus, um die Schalter 411, 412 und 414 zu öffnen und die Schalter im TSA-, TSB- und TSC-Weg zu schließen, um den Puffer mit dem Testgerät zu verbinden. Nach diesem Abtastvorgang wird das Testen des analogen Puffers durch Eingeben von Analogsignalen über den TSB-Weg in den Puffer und Überwachen der Analogsignale am Pufferausgang über den TSA-Weg erreicht.
Das Testen der Analogschaltung wird ähnlich erreicht. Zu Beginn des Tests der Analogschaltung führt das Testgerät einen Abtastvorgang aus, um die Schalter 410, 414, 415 und 417 zu öffnen und die Schalter 411 und 412 zu schließen. Nach diesem Abtastvorgang wird das Testen der Analogschaltung dadurch erreicht, daß das Testgerät Analogsignale über die TSB-Kontaktstelle in die Analogschaltung eingibt und die Analogsignale am Ausgang der Analogschaltung über die TSA-Kontaktstelle überwacht. Der Test des analogen Eingabepuffers kann mit dem Test der Analogschaltung kombiniert werden, indem der Schalter 414 geschlossen wird, der Schalter 412 geöffnet wird und der Schalter 417 geschlossen wird, um zu ermöglichen, daß das Testgerät den Eingang der Analogschaltung über den analogen Eingabepuffer stimuliert.
In Zusammenhang mit dem vorstehend beschriebenen Testen von Analogschaltungen weist das Spannungsmeßgerät vorzugsweise einen herkömmlichen Digitalisierer zum Digitalisieren empfangener Analogsignale auf, so daß der Computer die digitalisierten Signale verwenden kann, um eine herkömmliche Frequenzbereichsanalyse für die empfangenen Analogsignale auszuführen.
Wenngleich die hier beispielhaft dargestellten Ausgabepuffer durch hohe und niedrige Pegel angesteuert werden können, sollte es anhand der vorstehenden Beschreibung verständlich geworden sein, daß unter Verwendung der Techniken der vorliegenden Erfindung auch Puffer mit offenen Drain-Elektroden oder offenen Kollektoren getestet werden können.
Wenngleich vorstehend als Beispiel dienende Ausführungsformen der vorliegenden Erfindung beschrieben wurden, schränkt diese Beschreibung den Schutzumfang der Erfindung nicht ein, welche in einer Vielzahl von Ausführungsformen verwirklicht werden kann.

Claims

Halbleiterkörper, auf dessen Oberfläche wenigstens eine integrierte Schaltung ausgebildet ist, welche aufweist: eine Kernfunktionslogik, mehrere Anschlußpuffer (340), die jeweils in einem Signalweg zwischen die Kernfunktionslogik und eine jeweilige (PAD) von mehreren Anschlußstellen geschaltet sind, um ein Signal entlang dem Signalweg weiterzuleiten, und in bezug auf jeden Anschlußpuffer und jede jeweilige Anschlußstelle: einen Lasttestschalter zum selektiven Verbinden eines Lastanschlusses mit der Anschlußstelle, einen ersten Testschalter zum selektiven Verbinden eines Eingangs des Anschlußpuffers mit einem ersten Testanschluß, einen zweiten Testschalter zum selektiven Verbinden eines Ausgangs des Anschlußpuffers mit einem zweiten Testanschluß und eine Steuerschaltungsanordnung zum Steuern des Betriebs des Lasttestschalters und des ersten und des zweiten Testschalters, so daß sie im Normalbetrieb offen sind und in einem Testmodus selektiv geschlossen werden.
Halbleiterkörper nach Anspruch 1, wobei die wenigstens eine integrierte Schaltung weiter aufweist: eine Schaltung (ESD) zum Schutz vor elektrostatischen Entladungen, die in dem Signalweg zwischen die Anschlußstelle (PAD) und den Anschlußpuffer (340) an einem Ort im Signalweg, der zwischen dem Lasttestschalter und dem Anschlußpuffer liegt, geschaltet ist.
Halbleiterkörper nach Anspruch 1 oder 2, welcher weiter aufweist: eine Bushalteschaltung, die an einem Schaltungspunkt, der zwischen der Anschlußstelle und dem Anschlußpuffer (350) liegt, mit der Anschlußstelle verbunden ist, wobei einer von dem ersten und dem zweiten Testschalter an einem Schaltungspunkt zwischen der Bushalteschaltung und der Anschlußstelle mit dem Anschlußpuffer verbunden ist.
Halbleiterkörper nach einem der vorstehenden Ansprüche, wobei der Anschlußpuffer (340, 350) einen Ausgabepuffer aufweist, wobei der Ausgabepuffer einen mit der Kernfunktionslogik gekoppelten Eingang und einen mit der Anschlußstelle (PAD) gekoppelten Ausgang aufweist, weiter aufweisend: einen Isolationstestschalter zum selektiven Verbinden des Anschlußpuffers mit der Kernfunktionslogik, wobei die Steuerschaltungsanordnung auch dem Steuern des Betriebs des Isolationstestschalters dient, so daß er im Normalbetrieb geschlossen ist und im Testmodus offen ist.
Halbleiterkörper nach Anspruch 1 oder 2, welcher weiter aufweist: einen Eingabepuffer (360) mit einem Eingang, der mit der Anschlußstelle (PAD) gekoppelt ist, und einem Ausgang, der mit der Kernfunktionslogik gekoppelt ist, einen dritten Testschalter zum selektiven Verbinden des Ausgangs des Eingabepuffers mit dem ersten Testanschluß, wobei die Steuerschaltungsanordnung auch dem Steuern des Betriebs des dritten Testschalters dient, so daß er im Normalbetrieb offen ist und im Testmodus selektiv geschlossen wird.
Halbleiterkörper nach einem der vorstehenden Ansprüche, auf dessen Oberfläche mehrere integrierte Schaltungen ausgebildet sind, wobei die Lastanschlüsse der mehreren integrierten Schaltungen zusammengeschaltet sind, die ersten Testanschlüsse der mehreren integrierten Schaltungen zusammengeschaltet sind und die zweiten Testanschlüsse der mehreren integrierten Schaltungen zusammengeschaltet sind.
Halbleiterkörper nach einem der vorstehenden Ansprüche, wobei die wenigstens eine integrierte Schaltung mehrere Anschlußpuffer aufweist, von denen jeder ersten und zweiten Testschaltern und Lasttestschaltern zugeordnet ist, wobei die ersten Testschalter den mehreren Anschlußpuffern zugeordnet sind, die mit einem gemeinsamen ersten Testschaltungspunkt verbunden sind, die zweiten Testschalter den mehreren Anschlußpuffern zugeordnet sind, die mit einem gemeinsamen zweiten Testschaltungspunkt verbunden sind, und die Lasttestschalter den mehreren Anschlußpuffern zugeordnet sind, die mit einem gemeinsamen Lastschaltungspunkt verbunden sind, weiter aufweisend: einen ersten, einen zweiten und einen dritten Anschlußstellenschalter, die in Reihe zwischen den ersten gemeinsamen Testschaltungspunkt und den ersten Testanschluß, den zweiten gemeinsamen Testschaltungspunkt und den zweiten Testanschluß bzw. den gemeinsamen Lastschaltungspunkt und den Lastanschluß geschaltet sind, wobei die Steuerschaltungsanordnung auch dazu dient, den Betrieb des ersten, des zweiten und des dritten Anschlußstellenschalters zu steuern, so daß sie im Normalbetrieb offen sind und im Testmodus selektiv geschlossen werden.
Halbleiterkörper nach einem der vorstehenden Ansprüche, wobei wenigstens einige der Schalter eine gemeinsame Steuerschaltungsanordnung aufweisen.
Verfahren zum Testen einer Ausgangsschaltungsanordnung einer integrierten Schaltung, wobei die Ausgangsschaltungsanordnung einen Ausgabepuffer (340) mit einem Eingang, der mit der Kernfunktions-Schaltungsanordnung gekoppelt ist, und einem Ausgang, der mit einer Anschlußstelle (PAD) gekoppelt ist, aufweist, wobei bei dem Verfahren: der Eingang des Ausgabepuffers von der Kernfunktions-Schaltungsanordnung getrennt wird, der Eingang des Ausgabepuffers mit einem ersten Testanschluß verbunden wird, der Ausgang des Ausgabepuffers mit einem zweiten Testanschluß verbunden wird, ein Testeingangssignal auf einem ersten Logikpegel an den ersten Testanschluß angelegt wird, um durch den Eingang des Ausgabepuffers empfangen zu werden, an dem zweiten Testanschluß die Treiberstärke des Ausgabepuffers ansprechend auf das auf dem ersten Logikpegel liegende Testeingangssignal gemessen wird, ein auf einem zweiten Logikpegel liegendes Testeingangssignal an den ersten Testanschluß angelegt wird, um durch den Eingang des Ausgabepuffers empfangen zu werden, und an dem zweiten Testanschluß die Treiberstärke des Ausgabepuffers ansprechend auf das auf dem zweiten Logikpegel liegende Testeingangssignal gemessen wird.
Verfahren nach Anspruch 9, bei dem weiter: der Ausgang des Ausgabepuffers (340) mit einem Lasttestanschluß verbunden wird, vor den Anlegeschritten eine Last mit dem Lasttestanschluß verbunden wird, wobei bei den Meßschritten jeweils ein Spannungsabfall an der Last gemessen wird, um einen Treiberstrom vom Ausgabepuffer zu bestimmen.
Verfahren nach Anspruch 9 oder 10, bei dem weiter: der Ausgang des Ausgabepuffers (340) mit dem Lasttestanschluß verbunden wird, der Ausgabepuffer deaktiviert wird, eine veränderliche Testspannung an den Lasttestanschluß angelegt wird, die Spannung am zweiten Testanschluß gemessen wird, um zu bestimmen, ob die Spannung am Ausgang des Ausgabepuffers der veränderlichen Testspannung folgt.
Verfahren nach einem der Ansprüche 9 bis 11, bei dem der Ausgabepuffer (340) einen Treibereingang zum Empfangen eines den Treiberpegel des Ausgabepuffers steuernden Treibersignals aufweist, wobei die integrierte Schaltung weiter eine Grenz-Abtastzelle aufweist, die zwischen den Treibereingang des Ausgabepuffers und die Kernfunktionslogik geschaltet ist, um das Treibersignal dem Ausgabepuffer zuzuführen, wobei bei dem Verfahren weiter ein ausgewähltes Treibersignal vor den Anlegeschritten in der Grenz-Abtastzelle gespeichert wird.
Verfahren nach einem der Ansprüche 9 bis 12, wobei die integrierte Schaltung mehrere Ausgabepuffer aufweist, die jeweils einer (PAD) von mehreren Anschlußstellen zugeordnet sind, wobei jeder der Ausgabepuffer auch mehreren Steuerschaltern zugeordnet ist, wobei die mehreren Steuerschalter für jeden der Ausgabepuffer einen Isolationssteuerschalter, der zwischen die Kernfunktions-Schaltungsanordnung und den Eingang des Ausgabepuffers geschaltet ist, einen ersten Testschalter, der zwischen den Eingang des Ausgabepuffers und den ersten Testanschluß geschaltet ist, und einen zweiten Testschalter, der zwischen den Ausgang des Ausgabepuffers und den zweiten Testanschluß geschaltet ist, aufweisen, wobei die integrierte Schaltung weiter einen ersten Testanschlußstellen-Steuerschalter, der zwischen den ersten Testanschluß und jeden der ersten Testschalter der mehreren Ausgabepuffer geschaltet ist, und einen zweiten Testanschlußstellen-Steuerschalter, der zwischen den zweiten Testanschluß und jeden der zweiten Testschalter der mehreren Ausgabepuffer geschaltet ist, aufweist, wobei bei dem Verfahren weiter: vor dem Anlegeschritt der erste und der zweite Testanschlußstellen-Steuerschalter geschlossen werden.
Verfahren nach einem der Ansprüche 9 bis 13, wobei bei jedem Meßschritt eine Laufzeitverzögerung zwischen dem Anlegeschritt und einer Zeit, zu der der Ausgabepuffer den zweiten Testanschluß auf eine Schwellenspannung treibt, gemessen wird.
Verfahren nach einem der Ansprüche 9 bis 14 zum Testen einer Bushalte-Schaltungsanordnung einer integrierten Schaltung, wobei die Bushalte-Schaltungsanordnung an einem Schaltungspunkt in der Nähe des Anschlußpuffers (350) mit der Anschlußstelle (PAD) verbunden ist, bei dem weiter: gewährleistet wird, daß der Anschlußpuffer nicht in der Lage ist, den Zustand der Anschlußstelle zu treiben, die Bushalteschaltung mit dem Lasttestanschluß oder einem Lasttestanschluß verbunden wird, eine Last mit dem Lasttestanschluß verbunden wird, eine veränderliche Spannung über die Last an den Lasttestanschluß angelegt wird, wobei sich die Spannung von einem ersten Pegel auf einen zweiten Pegel ändert, und während des Schritts des Anlegens einer veränderlichen Spannung eine Spannung an der Last überwacht wird, um eine Polaritätsänderung zu erkennen.
Verfahren nach einem der Ansprüche 9 bis 15 zum Testen einer elektrostatischen Entladungsschaltungsanordnung einer integrierten Schaltung, wobei die elektrostatische Entladungsschaltungsanordnung (ESD) an einem Schaltungspunkt in der Nähe des Anschlußpuffers (350) mit der Anschlußstelle (PAD) verbunden ist, wobei die integrierte Schaltung weiter einen Lasttestschalter, der zwischen die elektrostatische Entladungsschaltungsanordnung und einen Lasttestanschluß geschaltet ist, und einen Testschalter, der auch zwischen die elektrostatische Entladungsschaltungsanordnung und einen Lasttestanschluß geschaltet ist, und einen Testschalter, der auch zwischen die elektrostatische Entladungsschaltungsanordnung und einen Testanschluß geschaltet ist, aufweist, wobei bei dem Verfahren: der Testschalter und der Lasttestschalter geschlossen werden, eine veränderliche Spannung an den Lasttestanschluß angelegt wird und während des Anlegeschritts die Leitung am Lasttestanschluß erfaßt wird, um zu bestimmen, ob die elektrostatische Entladungsschaltungsanordnung infolge des Anlegeschritts Strom leitet.
Verfahren nach Anspruch 16, wobei die elektrostatische Entladungsschaltungsanordnung (ESD) vom SCR-Typ ist, wobei der Anlegeschritt aufweist: Anlegen einer veränderlichen Spannung an den Lasttestanschluß über eine Last, wobei bei dem Erfassungsschritt während des Anlegeschritts eine Spannung an der Last überwacht wird, um das Auslösen der SCR-Schaltung zu erfassen.