KR100566844B1

KR100566844B1 - 웨이퍼상의패드버퍼를프로빙하지않고테스트하는방법

Info

Publication number: KR100566844B1
Application number: KR1019980010773A
Authority: KR
Inventors: 리 디. 웨셀
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1997-03-27
Filing date: 1998-03-27
Publication date: 2006-05-25
Also published as: TW421845B; EP0867727A2; JPH1130652A; EP0867727B1; DE69824226T2; JP4154027B2; DE69824226D1; DE69840425D1; EP0867727A3; KR19980080795A

Abstract

웨이퍼 상의 집적 회로 다이의 주변 회로들(350, 360, ESD, BH)은 다이의 본드 패드와의 물리적 접촉없이 테스트된다.

Description

웨이퍼 상의 패드 버퍼를 프로빙하지 않고 테스트하는 방법{PROBELESS TESTING OF PAD BUFFERS ON WAFER}

본 발명은 일반적으로, 본드 패드들을 물리적으로 프로빙(probing)하지 않고 웨이퍼 상의 집적 회로 다이를 테스트하는 것에 관한 것으로, 특히, 본드 패드를 물리적으로 프로빙하지 않고 패드 버퍼, 정전 방전 보호 회로, 및 다이의 패드 버스 홀더(pad bus holder)를 테스트하기 위한 것이다.

회로의 스캔 테스트는 널리 알려져 있다. 스캔 테스트는 스캔 셀들과 조합 논리로 회로를 구성한다. 이렇게 구성된 스캔 셀들을 조합 논리로부터 테스트 응답 데이타를 포착(capture)할 수 있도록 제어한 다음, 조합 논리로부터 포착된 테스트 응답 데이타를 언로드하고 다음 테스트 자극 데이타를 로드하여 조합 논리에 적용시키도록 시프트한다.

도 1은 3개의 메모리(M), 즉 A, B, C와 조합 논리(CL)를 구비한 전기 회로를 도시한 것이다. 도 2에는 D 플립 플롭(FF)으로 구현된 도 1의 메모리들의 예가 도시되어 있는데, 메모리 각각은 데이타 입력, 데이타 출력 및 클록과 리셋 제어 신호를 갖고 있다. 도 3은 도 1의 회로가 메모리들을 스캔 셀로 변환하고 조합 논리의 출력들(D, E, F)을 스캔 셀 포착 입력에 연결하여 스캔 테스트를 수행하는 방법의 한가지 예를 도시한 것이다. 도 4a에는 D 플립 플롭형 메모리를 스캔 셀로 변환하는 방법의 한 예가 도시되어 있다. 이 스캔 셀은 그 비가 3:1인 멀티플렉서 입력 대 플립플롭을 갖는다. 이 멀티플렉서는 선택 제어(S)를 수신하여 (1) 조합 논리의 출력을 플립 플롭으로 입력(입력 1, 포착 입력)하고, (2) 외부 입력을 플립 플롭으로 입력(입력 2, 기능 입력)하며, (3) 직렬 입력을 플립 플롭으로 입력(SI, 시프트 입력)한다. 플립 플롭은 클록(C)과 리셋(R) 제어 입력을 수신한다. 이 스캔 셀은 직렬 입력(SI)과 직렬 출력(SO)을 통해 서로 접속되어, 도 3의 회로를 통해 3비트 스캔 경로를 형성한다. 이 3개의 스캔 셀들은 기능 동작 동안 상태 메모리로서 동작한다. 테스트 동작 동안, 스캔 셀들은 조합 논리에 테스트 자극을 입력하고 이 조합 논리로부터 응답 출력을 포착하도록 하는 스캔 셀로 동작한다. 본 명세서에서는 에지 센서티브 D 플립 플롭 메모리들이 사용되었지만, 레벨 센서티브 메모리가 또한 이용될 수 있다. 레벨 센서티브 메모리를 스캔 메모리로 변환하는 방법은 일반적으로 알려져 있다.

도 3의 예에 있어서, 스캔 셀들은 조합 논리로 자극을 입력하고 이 조합 논리로부터의 응답을 포착할 수 있다. 회로가 스캔 테스트를 수행할 수 있는 방법의 다른 예에서, 스캔 셀들은 회로와 스캔 경로에 추가될 수 있고, 도 3의 점선으로된 박스로 도시된 것과 같은, 조합 논리의 출력과 결합될 수 있다. 이는 변환된 스캔 셀(A, B, C) 및 추가된 스캔 셀들에 의해 포착된 출력 응답에 의해 입력 자극을 제공할 수 있게 한다. 응답 데이타를 포착하기 위한 추가 스캔 셀들이 회로에 더해진다. 또한, 조합 논리 응답을 포착하기 위해서 스캔 셀들을 추가된다면, 변환된 스캔 셀들(A, B, C)이 입력 1과 조합 논리 출력으로부터의 피드백 접속을 필요로 하지 않는다.

또한, 도 3에서 바이패스 메모리(BM)는 SI로부터 회로를 지나 SO까지 단일 비트 바이패스 스캔 경로를 제공하기 위해서 도시된다. 스캔 바이패스 메모리들은 공지된 방법으로 사용될 수 있다. 바이패스 메모리의 예는 도 4b에 도시된다. 종래의 회로의 바이패싱을 제공하는 것 외에도, 본 발명의 바이패스 메모리는 포착 동작 동안 현재 상태를 유지하고, 데이타가 SI와 SO 사이에서 선택되었는지 여부에 관계없이 SI로부터 데이타를 항상 로드하도록 요구된다. 바이패스 메모리의 멀티플렉서와 수신한 선택(S) 제어는 이 2가지 요구 조건을 모두 충족시킬 수 있게 한다.

도 5는 테스터에 직렬로 접속된 도 3의 3개의 회로를 도시한 것이다. 이 테스터는 데이타를 제1 회로(C1)의 직렬 입력으로 출력하고 최종 회로(C3)의 직렬 출력으로부터 데이타를 수신한다. 이 테스터는 3개의 모든 회로로 제어를 출력하여 각각의 스캔 테스트 사이클 동안 이들 스캔 셀의 포착 및 시프트 동작들을 조정한다.

도 6은 종래의 스캔 테스트의 개념을 도시한 것이다. 도 6에서는, N개의 회로가 스캔 경로 상에 접속된다. 테스터는 모든 회로들(C1-N)이 리셋되도록 제어한다. 리셋된 다음으로, 리셋된 자극 데이타로의 제1 응답 데이타를 포착하기 위해 테스터가 모든 회로들(C1-N)을 제어한다. 다음으로, 테스터가 모든 회로들(C1-N)을 제어하여 제1 포착된 응답 데이타를 시프트 아웃하고 제2 자극 신호들을 시프트 인한다. 새로운 자극 데이타들이 시프트 인되는 동안, 응답 데이타를 시프트 아웃하는 이러한 응답 데이타를 포착하는 과정은, 회로들(1-N) 각각을 테스트하는데 필요한 다수의 패턴들(P)에 대해서 반복된다. 직렬 연결된 회로들의 수(N)가 증가함에 따라서, 테스터가 각 포착/시프트 사이클 동안 통과해야 하는 테스터의 스캔 경로의 길이(L)도 증가하게 된다. 종래의 스캔 테스팅을 이용할 때 클록에서의 테스트 시간은, 다수의 패턴들(P)이 인가될 때, 스캔 경로 내의 각 회로(N)의 스캔 경로 길이들(L)의 합과 같다.

예 1은 도 5에 도시된 바와 같이 3개의 회로(C1, C2, 및 C3)가 종래에 테스터에 의해 어떻게 테스트되었는지를 도시한다. 각각의 회로(C1, C2, 및 C3)에 대한 조합 논리 디코더가 예 1의 테이블에 도시된다. 이 테이블은 조합 논리로의 스캔 셀(ABC)의 현재 상태(PS) 출력(예를 들면, 자극)과 조합 논리로부터 스캔 셀(ABC)의 다음 상태(NS) 입력(예를 들면, 응답)을 나타낸다. 테스트를 시작할 때, 테스터는 제어를 출력하여 모든 스캔 셀들을 제1 현재 상태(PS1)로 리셋시킨다. 다음으로, 테스터가 모든 스캔 셀들로 제어를 출력하여, 조합 논리(CL)의 응답 출력의 제1 포착(CP1)을 PS1 자극으로 한다. 다음으로, 제1 9비트 시프트 동작(SH1)을 하도록 테스터가 제어를 출력하여, 각각의 회로의 스캔 셀로부터 제1 포착 응답 데이타를 언로드하고 제2 현재 상태(PS2) 자극 데이타를 각 회로의 스캔 셀로 로드한다. 다음으로, 테스터가 제2 포착(CP2)을 하여 제2 현재 상태(PS2) 자극 데이타로부터 응답 데이타를 가진 스캔들에 로드시킨 다음, 제2 9비트 시프트 동작(SH2)을 하여 제2 포착 응답 데이타를 언로드하고 제3 자극 데이타(11)를 로드한다. 그 후, 테스터가 제3 포착 동작(CP3)을 하여 제3 현재 상태(PS3) 자극 데이타로부터 응답 데이타를 가진 스캔 셀들에 로드시킨 다음, 제3 9비트 시프트(SH3)를 하여 이 제3 포착된 응답 데이타를 언로드하고 제4 포착된 자극 데이타(11)를 로드한다. 이러한 과정은 제8 포착(CP8)을 통해 계속되어 제8 현재 상태(PS8) 자극 데이타로부터 응답 데이타를 가진 스캔 셀을 로드시키고, 제8 9비트 시프트(SH8)를 하여 최종 포착 응답 데이타를 언로드시킨다. 제8 시프트 이후, 테스팅이 완료된 이후에는, 제8 시프트(SH8)가 도운트 케어 데이타(don't care data)(x)가 되는 동안, 데이타는 스캔 셀로 입력된다. 모든 회로들이 양호하다면 각각의 PS1-8 자극에 대해서 시프트 아웃된 응답은, C1, C2, 및 C3에 대한 테이블에 도시된 것처럼 기대 응답과 일치할 것이다. 예 1에서 회로의 종래의 스캔 테스팅에 대한 테스트 클록 수는 포착 클록(CP1-8)과 시프팅 클록(SH1-8)의 합, 또는 8+(8*9)=80이다.

종래의 접근 방식보다 짧은 시간에 전기 회로의 스캔 테스트를 수행하는 것이 바람직하다.

본 발명은 하나의 회로의 스캔 테스트 응답 데이타를 다른 회로에 대한 스캔 테스트 자극 데이타로서 재사용함으로써 스캔 테스팅을 가속화할 수 있다.

도 7은 본 발명의 와핑 스캔 테스트 개념을 도시한 것이다. 이 와핑(warping)이란 용어는 본 발명에 따른 스캔 테스팅 동안 회로를 통해 직렬 데이타를 전송하는 새로운 방법을 설명하기 위해서 사용된다. 도 7에서는, 스캔 경로 상에 N개의 회로들이 연결된다. 테스터는 모든 회로들(C1-N)들이 리셋되도록 제어한다. 리셋한 다음으로, 제1 응답 데이타를 리셋 자극 데이타로 포착하기 위해서 테스터가 모든 회로들(C1-N)을 제어한다. 다음에는 테스터가 모든 회로들(C1-N)을 제어하여 제1 회로(C1)의 스캔 경로의 길이가 없는 경우에만, 데이타를 시프트한다. 제1 시프트 동작 이후에는, C1'의 스캔 경로에 테스터로부터 자극 데이타가 로드되고 C2-CN'의 스캔 경로에 C1-CN-1로부터 응답 데이타가 로드된다. 다음 포착 및 시프트 동작 동안, C1이 응답 데이타를 다운스트림(downstream) 회로로 출력하고 테스터로부터 다음 자극 데이타를 수신한다. 제2 포착 및 시프트 동작 후에는, C1이 테스터로부터의 제2 자극 데이타 패턴을 포함하고 C2-CN은 선행(leading) 회로들(C1-CN-1)로부터 출력된 응답에 의해 구동된 C2-CN의 제2 자극 패턴들을 포함한다. C1이 테스트될 때까지 이러한 과정이 계속된다. C1이 테스트된 후에는, 테스터가 C2로 임의의 나머지 자극을 직접 입력하고, C2로부터의 응답이 후행(trailing) 회로들(C3-CN)의 자극으로서 다운스트림을 리플시키게 할 수 있도록 바이패스된다. 이와 유사하게, C2가 테스트된 후에, C3로부터의 응답이 후행 회로(C4-CN)의 자극으로서 다운스트림을 리플시킬 때에 나머지 자극을 C3로 직접 입력할 수 있도록 바이패스한다. 도 7에서 회로들(C1-CN)의 전체적인 테스팅은 모든 회로들이 선행 회로들(leading circuit)로부터 출력 응답의 결과에 따라 간접적으로 또는 테스터로부터의 직접 입력에 의해 그들에게 필요한 입력 자극을 수신하고, 이들에 대한 응답을 테스터로 출력하였을 때 완성된다.

도 8은 회로(C1-CN)를 통해 진행하는 상술된 와핑 스캔 테스트 동작의 개념적인 흐름도를 도시한 것이다. 도 8의 테스트 섹션은 테스터가 주어진 회로 스캔 경로로, 즉, C1으로 직접 입력하거나 테스트되고 바이패스된 회로들(C1-CN-1)을 통해 자극을 입력할 때를 나타낸다. 각 회로들(C1-CN)에서 어두운 부분은, 주어진 테스트 섹션 다음에 회로로 입력되는 나머지 자극의 감소를 나타낸다. 회로가 완전히 테스트될 때는, 이것이 바이패스되어 완전히 어두어지도록 도시된다. 각 회로의 어두운 영역에서의 진행은 본 발명에서 예상되는 테스트 속도를 나타낸다. 예를 들어, 테스트 섹션 1(C1이 테스트됨) 다음으로, 테스트 섹션 1 동안 테스터로부터 추가 자극 패턴들의 필요성을 약 50%로 감소시켰던 회로들(C2-CN)을 다운스트림하도록 응답을 생성하였다. 테스트 섹션 2(C2가 테스트됨) 다음으로, 테스트 섹션 2 동안 테스터로부터 추가 자극 패턴들의 필요성을 나머지 50%까지 감소시켰던 회로(C3-C10)를 다운스트림하기 위한 응답을 발생하였다. 다른 섹션들도 이와 동일하다. 본 발명은 테스터로부터 자극 입력의 필요성을 감소시키거나 제거할 수 있도록 선행 회로(leading circuit)로부터의 출력 응답을 후행 회로로의 자극 입력으로 사용하여 스캔 테스트 시간을 현저하게 감소시킬 수 있다는 것을 나타낸다.

예 2는 예 1의 동일한 3개의 회로(C1, C2, C3)가 와핑 스캔 테스트 개념을 사용하여 테스트되고, 이에 의해 선행 회로로부터의 응답 데이타가 후행 회로의 자극 입력으로서 사용되는 방법을 나타낸다. 테스트를 시작할 때, 테스터는 제어를 출력하여 모든 스캔 셀들을 제1 현재 상태(PS1)로 리셋 또는 초기화한다. 테스터가 (도 4a에 도시된 바와 같이) 리셋 제어 신호에 의해 스캔 경로를 초기화하도록 리셋 입력이 모든 스캔 셀들에 제공되는 동안, 상기 테스터는 스캔 동작을 수행함으로써 리셋될 수 없는 스캔 셀들도 초기화할 수 있다. 다음으로, 테스터가 조합 논리(CL)의 응답 출력의 제1 포착(CP1)을 제1 현재 상태(PS1) 자극이 되도록 모든 스캔 셀들로 제어를 출력한다. 그 후, 테스터가 모든 회로들(C1 내지 C3)의 스캔 셀들이 제1 3비트 시프트 동작(SH1)을 행하도록 제어를 출력한다. 제1 3비트 시프트 동작은 C3으로부터 제1 포착된 3비트 응답 데이타를 언로드하고, 제1 포착된 3비트 응답 데이타를 C1에서 C2로 그리고 C2에서 C3로 이동하며, 제2 3비트 자극 데이타를 C1으로 로드한다.

다음에는, 테스터가 모든 스캔 셀들로 제어를 출력하여 조합 논리(CL)의 응답 출력의 제2 포착(CP2)을 PS2 자극으로 한다. 그 후, 테스터는 회로(C1 내지 C3)의 모든 스캔 셀들이 제2 3비트 시프트 동작(SH2)을 수행하도록 제어를 출력한다. 제2 3비트 시프트 동작은 C3로부터 제2 포착된 3비트 응답 데이타를 언로드하고, 제2 포착된 3비트 응답 데이타를 C1에서 C2로 그리고 C2에서 C3로 이동하며, 제3 3비트 자극 데이타를 C1으로 로드한다.

다음에는, 테스터가 조합 논리(CL)의 응답 출력의 제3 포착(CP3)을 PS3 자극으로 하기 위해서 모든 스캔 셀들로 제어를 출력한다. 그 후, 테스터가 회로들(C1 내지 C3)의 모든 스캔 셀들이 제3 3비트 시프트(SH3) 동작을 수행하도록 제어를 출력한다. 제3 3비트 시프트 동작은 C3로부터 제3 포착된 3비트 응답 데이타를 언로드하고, 이 제3 포착된 3비트 응답 데이타를 C1에서 C2로 그리고 C2에서 C3로 이동하며, 제4 3비트 자극 데이타를 C1으로 로드한다.

이러한 포착 및 시프트 과정은 제7 3비트 시프트 동작(SH7)까지 반복된다. SH7 동안, 테스터가 C3로부터 제7 포착 3비트 응답을 언로드하고, 제7 포착된 3비트 응답 데이타를 C1에서 C2로 그리고 C2에서 C3로 이동하며, 제8 및 최종 3비트 자극 데이타를 C1으로 로드한다.

다음에는, 테스터가 모든 스캔 셀들로 제어를 출력하여 조합 논리(CL)의 응답 출력의 제8 포착(CP8)을 PS8 자극으로 한다. 그 후, 테스터가 회로들(C1 내지 C3)의 모든 스캔 셀들이 제8 3비트 시프트 동작(SH8)을 수행하도록 제어를 출력한다. 제8 3비트 시프트 동작은 제8 포착된 3비트 응답 데이타를 C3로부터 언로드하고, 제8 포착된 3비트 응답 데이타를 C1에서 C2로 그리고 C2에서 C3로 이동하며, 제1 3비트 C2 자극 패턴의 제1 비트를 C1의 바이패스 메모리(BM)로 입력한다. 2개의 선행 비트(xx)는 사용되지 않기 때문에 SH8 동안의 직렬 입력을 1xx라 하면, 마지막 입력(1)은 C1의 바이패스 메모리에 기억되어, SH9 동안 C2로 입력된 제1 3비트 자극 패턴의 제1 비트가 될 것이다. 도 3과 관련해서 상술한 바와 같이, 바이패스 메모리는 시프트 동작 동안 SI로부터 항상 데이타를 로드하고 포착 동작 동안 이 데이타를 유지할 것이다. 이것은 본 발명이 테스터 및 이 테스터로부터 자극 입력을 수신하는 회로 사이의 데이타 파이프라인 비트들로 바이패스 메모리를 사용할 수 있게 한다.

SH8 다음으로, C1이 완전히 테스트되고 이 테스터는 C1의 바이패스 메모리가 C1의 SI와 SO 사이에서 선택되도록 제어를 출력한다. 또한, 테스터가 C1의 스캔 셀들이 나머지 테스트에 대해서 그들의 현 상태를 유지할 수 있도록 제어를 출력한다. 여기서, C1 만이 테스터와 C2의 스캔 경로 사이의 데이타 파이프라인 비트로서 동작한다. C1의 스캔 셀들이 나머지 테스트 동안 계속해서 동작하는 동안, C1이 사용하지 않은 에너지를 소비하여 열을 발생하도록 한다. 회로가 테스트된 후 증가되는 열을 제거하기 의해서 회로의 스캔 경로를 정적으로 유지하는 것은, 웨이퍼 테스팅(도 26-29)을 가속화하기 위해서 본 발명에 사용되는 것과 관련해서 보다 상세히 설명하기로 한다.

그 후, 테스터가 조합 논리(CL)의 응답 출력의 제9 포착(CP9)을 PS9 자극으로 하기 위해서 모든 스캔 셀들에 제어를 출력한다. 그 후, 테스터가 회로(C2 및 C3)의 모든 스캔 셀들(C1 스캔 셀들은 디스에이블되지 않음)이 제9 3비트 시프트 동작(SH9)을 수행하도록 제어를 출력한다. 제9 3비트 시프트 동작은 C3에서 제9 포착된 3비트 응답 데이타를 언로드하고, 제9 포착된 3비트 응답 데이타를 C2에서 C3로 이동하며, 테스터(00)와 C1 바이패스 비트(1)로부터 제1 3비트 자극 패턴(001)으로 C2를 로드한다. SH9 동안 001 자극 패턴을 C2로 로딩하는 것은 00 테스터 입력 비트 주위의 점선으로 표시된 원과 C1 바이패스 메모리에서 1비트 주위의 점선으로 표시된 원에서 나타낸다. SH9 동안은 3비트 테스터 입력(000)의 최종 비트(0)가 C1의 바이패스 메모리에 기억되고, SH10 동안은 제2 3비트 자극 패턴(100)의 제1 비트가 C2로 입력될 것이다. C2를 테스팅하는데 필요하지만 C1 응답 패턴들에서는 발생되지 않는 다른 자극 패턴들은 100와 111이다. 이들 자극 입력 패턴들은 다음의 SH10(100)과 SH11(111) 동작 동안 C2로 제공될 것이다.

다음에는, 테스터가 조합 논리(CL)의 응답 출력의 제10 포착(CP10)을 PS10 자극으로 하기 위해서 모든 스캔 셀들로 제어를 출력한다. 그 후, 테스터가 회로(C2 및 C3)의 모든 스캔 셀들이 제10 3비트 시프트 동작(SH10)을 수행하도록 제어를 출력한다. 제10 3비트 시프트 동작은 C3로부터 제10 포착된 3비트 응답 데이타를 언로드하고, 제10 포착된 3비트 응답 데이타를 C2에서 C3로 이동하며, 테스터(10)와 C1 바이패스 비트(0)로부터 제2 3비트 자극 패턴(100)으로 C2를 로드한다. 다시, SH10 동안 C2로의 100 자극 패턴의 로딩은 10 테스터 입력 비트 주위의 점선으로 표시된 원과 C1 바이패스 메모리에서 0비트 주위의 점선으로 표시된 원으로 나타난다. SH10 동안 3비트 테스터 입력(110)의 마지막 비트(1)는 C1의 바이패스 메모리에 기억되고 SH11 동안 제3 3비트 자극 패턴(111)의 제1 비트가 될 것이다.

다음에는, 테스터가 조합 논리(CL)의 응답 출력의 제11 포착(CP11)을 PS11 자극으로 하기 위해서 모든 스캔 셀들로 제어를 출력한다. 그 후, 테스터가 회로(C2 및 C3)의 모든 스캔 셀이 제11 3비트 시프트 동작(SH11)을 수행하도록 제어를 출력한다. 제11 3비트 시프트 동작은 C3로부터 데이타를 제11 포착된 3비트 응답 데이타를 언로드하고, 제11 포착된 3비트 응답 데이타를 C2에서 C3로 이동한다. 다시, SH11 동안 111 자극 패턴의 C2로의 로딩은 C1 바이패스 메모리에서 11 테스터 입력 비트 주위의 점선으로 표시된 원과 1비트 주위의 점선으로 표시된 원을 나타낸다. SH11 동안 3비트 테스터 입력(x11)의 마지막 비트(x)가, C1의 바이패스 메모리에 기억되지만 SH12 동안 시프트될 C2의 스캔 경로가 SH12 동작 다음에 바이패스될 것이므로 테스팅에 사용되지는 않을 것이다.

다음에는, 조합 논리(CL)의 응답 출력의 제12 포착(CP12)을 PS12 자극으로 하기 위해서 모든 스캔 셀들에 제어를 출력한다. 그 후, 테스터는 회로(C2 및 C3)의 모든 스캔 셀들이 제12 3비트 시프트 동작(SH12)을 수행하도록 제어를 출력한다. 제12 3비트 시프트 동작(SH12)은 C3로부터 제12 포착된 3비트 응답 데이타를 언로드하고, 제12 포착된 3비트 응답 데이타를 C2에서 C3로 이동한다. 다시, SH12 동안 0xx 자극 패턴을 C2의 스캔 경로로 로딩하는 것은 0x 테스터 입력 비트 주위의 점선으로 표시된 원과 C1 바이패스 메모리에서 x비트 주위의 점선으로 표시된 원에 의해 표시된다. 상기 단락에서 상술한 바와 같이 C2의 스캔 경로로 로드된 데이타(0xx)는 스캔 경로가 SH12 다음에 바이패스되어야 함으로 사용되지 않는다. 그러나, SH12 테스터의 3비트 입력(10x)의 마지막 2비트는, C1(1)과 C2(0)의 바이패스 메모리로 로드되어질 것이고, SH13 동안 C3에 대한 마지막 나머지 3비트 자극 패턴 입력(010)의 첫번째 2비트로 사용될 것이다.

SH12 다음으로, C2가 완전히 테스트되고 테스터는 제어를 출력하여 C2의 바이패스 메모리가 C2의 SI와 SO 사이에서 선택되게 한다. 또한, C2의 스캔 셀들이 나머지 테스트 동안 현재의 상태를 유지(H)할 수 있도록 테스터가 제어를 출력한다. 이 때에는, C2만이 C1의 바이패스 비트와 C3의 스캔 경로 사이의 데이타 파이프라인 비트로 동작한다.

다음에는, 테스터가 모든 스캔 셀들에 제어를 출력하여 조합 논리(CL)의 응답 출력의 제13 포착(CP13)을 PS13 자극으로 한다. 제13 3비트 시프트 동작은 C3로부터 제13 포착된 3비트 응답 데이타를 언로드하고 마지막 나머지 3비트 자극 입력(010)을 테스터 및 C1과 C2 바이패스 입력들로부터 C3의 스캔 경로 안으로 이동한다. 다시, SH13 동안 010 자극 패턴의 C3의 스캔 경로로의 로딩은 테스터의 0 입력 비트 주위의 점선으로 표시된 원과 C1 및 C2의 바이패스 메모리 내에서 1과 0 비트 주위의 점선으로 표시된 원에 의해 표시된다. 이는 테스터로부터 마지막으로 요구되는 자극 패턴이기 때문에, 테스터는 SH13 동안 0비트 입력 다음에 x비트를 입력한다.

다음에, 테스터는 모든 스캔 셀들에 제어를 출력하여 조합 논리(CL)의 응답 출력의 제14 포착(CP14)을 PS14 자극으로 한다. 그 후, 테스터는 C3의 모든 스캔 셀들이 제14 3비트 시프트 동작(SH14)을 수행할 수 있도록 제어를 출력하여 C3로부터 마지막 응답 출력을 언로드한다. SH14 다음으로, C3의 테스트가 완성된다.

와핑 스캔 테스팅 개념을 이용하여 테스트 회로들(C1, C2 및 C3)을 테스트하기 위해 필요한 테스트 클록 수는 포착 클록들(CP1-14)과 시프트 클록(SH1-14)의 합, 즉, 14 + (14 x 3) = 56 클록이다. 이것을 예1의 종래의 스캔 테스트 접근 방식을 사용하여 동일한 회로를 테스트하는데 사용되었던 80 개의 클록과 비교한다.

C1을 테스트하는 동안, C2에 C1 응답으로부터 000, 010, 011, 110 및 101 자극 입력을 제공하였는데, 즉, C1이 테스트되는 동안 C2가 이들 8개의 자극 입력들 중 5개의 자극 입력들이 수신하였다. 또한, C1을 테스트하는 동안, C3으로 C2 응답으로부터의 000, 001, 011, 100, 111 및 110의 자극 입력들이 제공되었는데, 즉, C1이 테스트되면서 C3는 이 8개의 자극 입력들 중 6개의 자극 입력들을 수신하였다. PS2에서 C3의 001 자극 입력들은 PS1에서 C2의 초기화 000(리셋) 자극에 응답하여 C2에 의해 발생되는데, C3의 001 자극들도 테스터로부터 스캐닝된 임의의 자극들과 무관하게 발생된다. C1이 바이패스된 후에는, C2가 테스터로부터 나머지 001, 100 및 111 자극 입력들을 수신하였다. C2가 테스트된 후에는, C3에 C2 응답으로부터 101 자극 입력이 제공되었는데, 즉, C2가 테스트되면서 C3가 2개의 나머지 자극 입력들 중 하나를 수신하였다. C2가 바이패스된 후에는, C3가 나머지 010 자극 입력을 수신하였다. 이로부터, C1이 테스트된 후에 C2는 62.5% (8개 중 5개) 테스트되고 C3는 75% (8개 중 6개)가 테스트되었다는 것을 알 수 있다. 또한, C2가 테스트된 후에 C3가 87.5%(8개 중 7개) 테스트되었다는 것을 알 수 있다.

테스터가 모든 회로로부터 모든 응답 비트들을 수신하지 않더라도, 테스터는 (1) 테스트 중인 회로와 스캔 경로 구조에 기초하여 유일하게 예상할 수 있고 (2) 테스트 중 모든 회로로부터 모든 응답들을 나타낼 수 있는 비트 스트림을 수신한다. 이와 유사하게 모든 자극 비트들이 모든 회로들에 제공되지 않지만, 이 테스터로부터 요구되는 자극들은 테스터 중의 회로와 스캔 경로 구조에 따라서 쉽게 결정될 수 있다.

테스트가 이루어지는 동안 주요 시간에 스캔 경로의 구성을 도시하는 도면은 예를 들어, 예 2에 도시된 도면을 다음과 같이 용이하게 나타날 수 있다. 먼저, PS1에서 모든 스캔 셀들이 0으로 소거되기 시작하고, C1, C2 및 C3 테이블과, C1의 테스트를 완료하기 위해서 SH1 내지 SH7에서 시프트 인되어야 하는 7개의 자극 패턴들에 따라 나머지 비트들을 채움으로써 CP8을 통해 PS1으로부터 모든 비트 데이타가 발생된다. C1으로부터의 최종 응답 패턴은 CP8에서 포착된다.

다음에는, C2의 테스트를 완성하기 위해서 테스트로부터 시프트 인되는데 어떠한 C2의 자극 패턴들이 필요한지를 결정한다. 이것은 C2 열의 PS1 내지 PS8 및 C1 열의 CP8에서 비트 패턴들을 간단히 검사한 후, 이 검사된 비트 패턴들을 C2의 자극 패턴들의 소정 집합과 비교함으로써 수행할 수 있다. 검사된 패턴들에서 분실한 임의의 C2 자극 패턴들은 테스터에서 C2로 시프트 인되어야 한다. 다음으로, (1) C2와 C3 테이블, (2) 테스터로부터 시프트 인될 나머지 C2 자극 패턴들, 및 (3) 나머지 C2 자극 패턴들이 C1 바이패스 비트를 통해 테스터에서 C2로 시프트될 것이라는 사실에 따라, CP12를 통해 SH8의 모든 비트 데이타들이 채워진다. C2로부터 최종 응답 패턴은 CP12에서 포착된다.

다음에는, C3 자극 패턴들이 C3의 테스팅을 완성하기 위해서 아직도 테스터로부터 시프트 인(shift in)될 필요가 있는지 여부를 결정한다. 이것은 C3 열의 PS1 내지 PS12 그리고 C2 열의 CP12에서 비트 패턴들을 간단히 검사한 후, 검사된 비트 패턴들을 C3의 알려진 소정 자극 패턴들의 필요 집합들과 비교함으로써 수행된다. 검사된 비트 패턴들로부터 분실된 임의의 C3 자극 패턴들은 테스터로부터 C3로 시프트 인되어야 한다. 다음으로, (1) C3 테이블, (2) 나머지 C3 자극 패턴들, 및 (3) 나머지 C3 자극 패턴들이 C1 및 C2 바이패스 비트를 통해 테스터로부터 C3로 시프트될 것이라는 사실에 기초하여, CP14를 통해 SH12으로부터 모든 비트 패턴들이 채워진다. C3로부터의 최종 응답 패턴은 CP14에서 포착된다.

일단 도면에 나타난 스캔 경로의 개념도가 상술된 절차를 사용하여 완성된다면, 테스터로부터 출력되도록 요구된 자극 비트 스트림과 테스터에서 수신되어질 것으로 기대되는 응답 비트 스트림이 전체 도면을 검사함으로써 쉽게 결정될 수 있다. 특히, 테스터로부터 요구되는 자극 비트 스트림은 완성된 도면의 SI 열에 도시되고, 테스터에서 수신될 것으로 기대되는 응답 비트 스트림은 완성된 도면의 SO 열에 도시된다.

테스트 중인 임의의 소망하는 회로 세트에 대한 스캔 경로 개념도는 실제로 연필과 종이를 사용하여 상술된 절차를 따라서 수작업으로 완성할 수 있다. 물론, 자동적인 형식에 맞추어 도면을 완성할 수 있도록 컴퓨터 프로그램이 미리 기록될 수도 있다.

예 2에서, C1으로부터의 응답은 C2 및 C3에서의 자극의 필요성을 감소시킨다. 또한, 바이패스 개념은 포착 동작 동안 테스터로부터의 자극 데이타를 유지하는 파이프라인 데이타 경로를 통해, 이미 테스트된 회로의 회로 다운스트림이 테스터로부터 자극 데이타를 수신할 수 있도록 작용한다. 본 발명이 바이패스 메모리를 사용하는 대신, 미리 테스트된 스캔 경로들을 통해 데이타를 시프트함으로써 실현할 수 있는 반면, 테스터와 테스트되고 있는 다운스트림 회로 사이의 스캔 경로의 길이는, 각 포착 동작 다음에, 테스터가 테스트되고 있는 회로에 데이타를 입력할 수 있도록 모든 선행 테스트된 회로를 통해 데이타를 시프트해야 하기 때문에, 그 길이가 증가하게 된다. 또한, 바이패스 특성의 이용은 다운스트림 회로에서 테스트가 진행되는 동안 테스트된 회로의 스캔 경로들을 정적 상태로 유지시킨다. 스캔 경로를 정적으로 유지하는 것은 바이패스 스캔 경로를 제외한, 테스트된 회로 내의 전력 소비를 제거하고, 이에 의해 이미 테스트된 회로에서 열이 증가하는 것을 해소한다. 회로 내의 열 발생을 제거하는 것은, 특히 도 26 내지 도 29와 관련해서 설명될 와핑 스캔 테스팅 개념을 이용하여 테스트하는 웨이퍼 레벨에서 중요하다.

바이패스 특성에 대한 또 다른 장점은 테스터가 중간 바이패스 메모리들을 통해 모든 나머지 자극 패턴들을 테스트된 다운스트림 회로에 직접 제공한다는 것이다. 이미 테스트된 회로의 스캔 경로가 테스터와 테스트되고 있는 회로 사이의 스캔 경로 내에 남아있다면, 테스트되고 있는 회로가 이들 모든 나머지 자극 패턴들을 수신하지 않게 될 가능성이 있다. 이것은 테스터와 테스트되고 있는 회로 사이의 스캔 경로가 포착 및 시프트 과정에 의해 필요한 자극 패턴들을 생성할 수 없게 되기 때문이다. 간략히 설명하자면, 테스터와 테스트되고 있는 회로 사이의 중간 스캔 경로는 테스트되고 있는 회로에 필요한 나머지 자극 패턴들을 생성하도록 공급된 자극 패턴들에 대한 응답 패턴을 갖지 않게 될 수 있다.

도 9는 2비트 스캔 경로만을 갖는 것만을 제외하면 도 3의 회로와 유사하다. 도 9의 회로는 동일하지 않는 스캔 경로 길이들을 갖는 회로를 구비한 본 발명의 동작을 설명하는 예 3 및 예 4에 이용될 수 있을 것이다.

예 3은 도 5에 도시된 바와 같이 테스터에 다시 접속되는 3개의 회로(C1, C2 및 C3)를 설명한다. C1는 2비트 스캔 경로를 갖고, C2는 3비트 스캔 경로를 가지며, C3는 2비트 스캔 경로를 가진다. C1, C2 및 C3용 테이블들은 스캔 테스팅 동안의 각 회로의 조합 논리의 자극 및 응답 반응을 나타낸다. 테스팅을 시작할 때, 미리 예2 에서 설명한 바와 같이 테스터는 제어를 출력하여 모든 회로 스캔 경로들을 제1 초기 현재 상태로 리셋시킨다. 그 후, 예 2에서 이미 설명한 바와 같이, 테스터가 C1을 테스트하기 위해서 4개의 포착과 2비트 시프트 동작(CP1-4 및 SH1-4)을 수행한다. SH4가 종료될 때, C2가 8개의 3비트 자극 패턴들 중 4개(000, 010, 100, 111)에 대해서 테스트되고, C3는 4개의 2비트 자극 패턴들 중 3개(00, 01, 11)에 대해서 테스트된다.

제4 3비트 시프트 동작(SH4) 후에는, C1이 완전히 테스트되고 예2에서 이미 설명한 바와 같이 완전히 테스트되고 바이패스된다. 또한, SH4 후에는, C2가 3비트 스캔 경로를 갖기 때문에, 테스터가 C2를 테스트하기 위해서, 2비트 시프트 동작에서부터 3비트 시프트 동작을 조정한다. C2의 테스트를 완료하기 위해서 테스터는 4개의 포착과 3비트 시프트 동작(CP5-8 및 SH5-8)을 수행한다. CP5 및 SH5는 각각 미리 테스트된 000 및 00 자극 패턴들에 대해서 C2 및 C3를 테스트하고, SH4의 종료시 C2와 C3의 스캔 경로 내에 있게 된다. 또한 SH5는, CP6에서 응답이 포착되는, 나머지 4개의 C2 자극 패턴들 중 제1 패턴(001)을 C2의 3비트 스캔 경로로 로드한다. CP7-9 및 SH6-9는 나머지 3개의 C2 자극 패턴들(011, 101, 110)에 대해서 C2를 테스트한다. CP8 및 SH8 동안은, CP7 및 SH7 동안의 C2로부터의 출력 응답에 의해 C3가 그 나머지 2비트 자극 패턴(10)들에 대해 테스트되므로, C3가 C1 및 C2의 테스팅에 의해 완전히 테스트된다. CP9는 C2로부터의 마지막 응답을 C2의 최종 나머지 자극 패턴(110)으로 로드한다. C3가 테스트된 이후에는, 테스터가 C2를 바이패스할 필요가 없다. 다음으로, SH9 동안, SH9 동작 동안 C2로부터의 최종 응답이 시프트 아웃될 수 있도록, 스캔 동작을 5비트의 길이로 조정한다. 여기서, CP8과 SH8 동작 동안 C2의 포착 및 시프트 아웃되는 101 자극 패턴을 C2의 응답 잉여(residue)에 포함하기 때문에, SH9 동작 동안 C3의 스캔 경로의 2비트 내용이 중요하다는 것을 알 수 있다.

제1 4개의 포착 및 2비트 시프트 동작 동안, C2의 3비트 스캔 경로가 C1(2비트)으로부터 부분적으로 채워지고 C3(2비트)에서 부분적으로 비워지게 된다. 이는 이전의 포착과 시프트 동작으로부터 C2의 3비트 응답 패턴 중 1비트가 C2의 스캔 경로에 남아있게 되고, 다음 C2의 포착과 시프트 동작을 위해서 스스로 자극 패턴의 일부로 재사용된다는 것을 의미한다. C2의 다음 3비트 자극 패턴에 사용되는 다른 2비트는 C1으로부터 출력된 시프트 인된 2비트 응답에 의해 제공될 것이다.

일반적으로, 짧은 스캔 경로를 가진 선행 회로는 보다 긴 스캔 경로를 가진 다음 회로로 입력되는 자극 패턴들의 수를 증가시킬 것이다. 이것은 2개의 회로의 포착 및 시프트 동작 주파수가 선행하는 보다 짧은 스캔 경로로 데이타를 시프트 인 및 아웃하는데 소요되는 시간에 의해 결정되기 때문이다. 예를 들면, 예 3의 테스트를 시작할 때, 모든 회로들에 대한 포착 및 시프트 동작 주파수는 자극 패턴을 테스터로부터 C1으로 로드하는 제1 4개의(SH1-4) 2비트 시프트 동작에 의해 설정된다. 제1 4개의 2비트 시프트 동작에 대한 동일한 포착 및 시프트 주파수는 자극 패턴들을 C1에서 C2로 로드하고, C2에서 C3로 로드하는데 사용된다. 따라서, C2는 와핑 스캔 테스팅 개념을 이용하는 4개의 2비트 시프트 동작에서만 실제로 종래의 스캔 테스팅을 이용하여 4개의 3비트 시프트 동작을 수행하는, 제1 4개의 자극 패턴들을 수신한다. 제1 4개의 시프트 동작에 대해서, C2로 입력된 자극 패턴은 C1으로부터 2비트 응답에, C2로부터 1비트 유지 응답을 더한 것을 포함한다. 이것은 예를 들어, C2의 제3 현재 상태(PS3) 자극 패턴 100의 만든다. PS3 100은 각각 10 및 011으로 C1 및 C2의 스캔 경로를 로딩하고, C2의 스캔 경로에서 100을 얻기 위해서 SH2 동안 스캔 경로를 2배 시프트하는 CP2에 의해 생성된다.

예 3에 도시된 와핑 스캔 테스트 개념을 사용하는 테스트 회로(C1, C2 및 C3)에 필요한 테스크 클록 수는 34이다. 예 1에서 설명된 바와 같이, 종래의 스캔 테스팅을 사용하는 예 3의 회로를 테스팅할 때는 64 테스트 클록을 필요로한다.

예 4는 도 5에 도시된 바와 같이 테스터에 접속된 3개의 회로(C1, C2 및 C3)를 도시한다. C1은 3비트 스캔 경로를 갖고, C2 및 C3는 모두 2비트 스캔 경로를 가진다. C1, C2 및 C3의 테이블은 스캔 테스팅 동안 각각의 회로의 조합 논리의 자극 및 응답 반응을 도시한다. 테스트를 시작할 때, 예 2에서 이미 설명된 바와 같이 테스터는 모든 회로의 스캔 경로들을 제1 초기화된 현재 상태로 리셋하기 위해서 제어를 출력한다. 다음으로, 테스터가 예 2에서 이미 설명된 바와 같이 C1을 테스트하기 위해 7 포착과 3비트 시프트 동작(CP1-7 및 SH1-7) 및 1 포착과 7비트 시프트 동작(CP8 및 SH8)을 수행한다. C1, C2 및 C3의 테스트하는 동안, C1으로부터 출력된 응답에 의해 이들에게 필요한 모든 자극 패턴들을 수신한다. C1을 테스트할 때와 마찬가지로, C2 및 C3가 수행된다. C1을 테스트하는 동안 C2와 C3가 테스트되기 때문에, 바이패싱 단계가 필요없다. CP8 다음으로, 7비트 시프트 동작이 SH8 동안 수행되어 테스터가 테스트를 완료하기 위해서 C1, C2 및 C3의 스캔 경로로부터 모든 응답 잉여를 언로드시킨다.

예 4에서 설명된 와핑 스캔 테스트(warping scan test) 개념을 사용하는 테스트 회로(C1, C2 및 C3)에 필요한 테스트 클록 수는 36이므로, 예 1에서 설명된 바와 같이 종래의 스캔 테스팅을 사용하는 64 테스트 클록과 대조된다.

도 10은 입력(2)보다 많은 수의 출력(3)을 갖는다는 것을 제외하면, 도 3의 회로에 이미 도시된 것과 유사한 회로를 도시한다. 이 출력 수는 입력 수보다 많기 때문에, 스캔 셀의 응답을 스캔 테스팅 동안 포착하거나 시프트 아웃할 수 있도록 여분의 출력에 스캔 셀이 추가된다. 조합 논리의 F 출력에 추가 접속된 스캔 셀(C)의 구조는 종래 기술로서 도 11에 도시된다. 종래의 스캔 테스팅 동안, 스캔 셀(C)이 F 출력을 포착하고 데이타를 시프트 아웃하기 위해서 동작한다. 도 10의 회로의 종래의 스캔 테스팅에서, 스캔 셀(C)로 시프트된 데이타는 이 데이타가 자극 입력을 조합 논리로 제공하지 않기 때문에 데이타와 무관하게 동작한다.

도 12는 와핑 스캔 테스트 개념을 뒷바침하기 위해서 도 10의 회로를 변형하는 방법을 도시한다. 도 13에 도시된 바와 같이 종래 기술의 F에 접속되는 스캔 셀을 데이타 가산 셀(DSC)로 대체하여 변형할 수 있다. 와핑 스캔 테스트 개념에서 도 12의 스캔 셀(C)에 도시된 바와 같이, 응답 데이타를 포착하기 위해서 추가되는 스캔 셀들이, 이들의 현재 상태 데이타와 이들이 포착하고 있는 데이타의 합을 갖는 포착 동작 동안에 로드시킬 필요가 있다. 이러한 방법으로, 스캔 셀로 시프트된 응답 데이타가 포착 응답 동안에 분실되지 않는다.

도 13에서, 이 데이타 가산 셀은 3입력 멀티플렉서, XOR 게이트, 및 FF를 포함한다. 이 멀티플렉서는 XOR의 출력, 정상 포착 입력(Input) 또는 직렬 입력(Si)을 FF에 결합시킬 수 있도록 선택 신호(S)에 의해 제어된다. 종래의 스캔 테스팅 동안, 멀티플렉서는 포착 동작 동안 Input을 FF에 결합하고, 도 11의 스캔 셀과 같이, 시프트 동작 동안 SI을 FF에 결합한다. 와핑 스캔을 테스트하는 동안에는, 멀티플렉서는 포착 동안 종래의 Input 대신 FF에 XOR의 출력을 결합한다. XOR의 출력은 Input 데이타와 FF의 현재 상태 데이타의 합으로 표현된다. Input 데이타에 FF의 현재 상태 데이타를 가산하는 이유는 FF가 자극과 같은 도 12에 도시되지 않은, 선행 회로로부터 시프트 인된 현재 상태 데이타를 잠재적으로 포함하게 되기 때문이다. FF의 응답 데이타 비트는, 도 11의 종래의 스캔 선에서의 동작에서와 같이, 포착 동작에 의해 손실되지 않는다. 응답 데이타가 포착 동작에 의해 손실된다면(덮어쓰기 된다면), 응답 데이타 또는 자극으로 다운스트림 회로에 미치는 영향이 테스터에 의해 나타나지 않는다. 따라서, 포착 동작 동안 FF에서 응답 데이타를 유지할 수 있도록, 응답 데이타에 입력(Input) 데이타를 더하고, 포착 동작 동안 가산된 데이타를 FF에 기억한다. 이 FF의 데이타가 상실되지 않기 때문에, 와핑 스캔 테스트 개념을 위한 상술된 요구 조건들에 봉착한다.

예 5는 와핑 스캔 테스트 개념을 사용하여 테스트되는 2개의 회로(C1과 C2)를 도시한다. C1은 3비트 도 3에 도시된 바와 같이 스캔 경로를 가진 회로이다. C2는 도 12에 도시된 바와 같이 조합 논리의 F 출력에 결합된 데이타 가산 셀(DSC)을 구비한 회로이다. C1의 현재 상태와 다음 상태 테이블은 상술된 바와 같이 도시된다. C2의 현재 상태와 다음 상태 테이블은 조합 논리의 F 출력과 스캔 셀(C)(DSC)의 현재 상태의 가산을 도시한다. 도 12에서는 조합 논리가 스캔 셀(A 와 B)로부터의 자극에만 응답한다. C2의 테이블에서는, (1) 00x의 PS ABC에 대해, DEF가 010을 출력하고, (2) 01x의 PS ABC에 대해, DEF가 100을 출력하고, (3) 10x의 PS ABC에 대해, DEF가 110을 출력하며, (4) 11x의 PS ABC에 대해, DEF가 000을 출력한다. 다시 C2의 테이블을 살펴보면, F=0이고 PS C=0일 때, NS C=0이고, F=0이고 PS C=1일 때, NS C=1이다. 이것은 스캔 셀(C)에서 PS를 가진 F출력의 배타적 논리합을 나타낸다.

예 5에서 C1과 C2의 와핑 스캔 테스팅은 앞서 설명된 바와 같이 진행된다. 도 5에서 중요한 것은 C2의 스캔 셀(C)로 시프트된 C1으로부터의 응답 데이타가 포착 동작 동안 분실되지 않았다는 것을 보여주기 위한 것이다. 각각의 포착 동작 동안, 스캔 셀(C)의 C1에서의 응답 데이타에 C2의 조합 논리로부터 응답 출력 F을 가산하고, 이 가산된 신호를 검사를 위해서 테스터로 시프트 아웃한다. C1이나 C2가 잘못된 응답 비트를 갖게 되는 경우에는, 테스터에 의해 검출할 수 있다. 중복 오류는 C1과 C2에서 발생될 수 있어 2개의 오류의 합이 올바른 응답이 되도록 나타낼 수 있다. C1에서 1인 유효 응답이 C2에서 0인 유효 응답에 합해지는 경우를 예로 들면, 그 결과가 1인 테스터로의 출력이 된다. C1에서 1인 부적합한 응답이 C2에서 1인 부적합한 응답과 일치하게 발생되면, 그 결과는 또한 1인 테스터의 출력이 될 수 있다. 이것을 앨리어싱(aliasing)이라 하는데, 테스팅 기술, 특히 부호 해석 방법에 사용하는 테스팅 기술 분야의 통상의 기술을 가진자들에게 잘 알려져 있다. 이 앨리어싱이 발생할 가능성은 드물지만 종종 일어날 수 있다.

도 14는 3개의 출력과 2개의 입력을 가진 스캔 테스트 가능 회로를 도시한다. 출력(D와 E)은 각각 스캔 셀(A와 B)의 입력으로 피드백된다. 스캔 셀(A와 B)은 회로의 조합 논리로 자극을 공급하고 조합 논리로부터 포착 응답을 공급한다. 스캔 셀(C)은 회로의 조합 논리로 자극만을 공급한다. 스캔 셀(C)은 포착 동작 동안 이곳으로 시프트된 데이타를 보유할 수 있다는 장점이 있다. 이 데이타를 보유하게 되면, 이것은 테스터로의 출력이 되거나 데이타스트림 회로의 자극 데이타로서 재사용될 수 있다. 종래의 스캔 셀들은 일반적으로, 도 14의 스캔 셀(C)로의 회로 입력으로부터, 알려지지 않는 데이타를 포착한다. 데이타 보유 셀(DRC)이라 부르는 바람직한 스캔 셀이 도 14에 도시되었고 도 15에서도 개략적으로 도시되었다. 데이타 보유 셀은 포착 동작 동안 FF의 현재의 데이타 상태를 간단하게 포착하여, 데이타가 테스터로 공급되거나 자극 데이타로서 다운스트림 회로에서 재사용할 수 있다.

예 6은 도 15에 도시된 바와 같이 도 3과 같은 회로(C1)와 데이타 보유 스캔 셀(C)을 가진 도 14의 도 14와 같은 회로(C2)를 간단히 도시한다. 이 회로는 이미 설명된 바와 같이 와핑 스캔 테스팅 개념을 사용하여 테스트된다. 예 6의 설명에서 중요한 점은 C2의 스캔 셀(C)로 시프트된 C1 응답 데이타가 테스터로 시프트 아웃되도록 포착 동작 동안 보유된다는 점이다. 스캔 셀(C)의 데이타를 보유함으로써, 테스터는 장애를 보다 잘 진단할 수 있는 능력을 갖는다. 만일 잘못된 응답이 C2로부터 출력되는 경우를 예로 들면, 이 장애는 (1) C2의 부적합한 조합 논리, (2) C1에서 C2의 스캔 셀(C)로의 부정확한 자극 입력, 및 (3) C1의 부적합한 조합 논리와 C1에서 C2의 스캔 셀(C)로의 부적합한 입력 자극 모두에 의해 야기될 수 있다. 만일 스캔 셀(C)의 데이타가 보유된다면, 이 때 테스터가 부적합하다는 것을 검출하기 위해서 이 상태를 진단할 수 있다.

예 7은 와핑 스캔 테스팅 개념의 이상적인 경우를 설명한다. 예 7에서, 도 3에 도시된 바와 같이 N개의 회로들은 도 5에 도시된 바와 같이 테스터로부터 동작되는 스캔 경로에서 직렬로 접속된다. 이러한 이상적인 경우의 모든 선행 회로들은 후행 회로의 자극 입력 요구에 봉착하는 응답 출력을 생성한다. 예를 들면, 모든 회로들은 현재 상태나 다음 상태 테이블에 나타난 것처럼 동일하다. 그러나, 이것은 같아야 할 필요는 없지만, 이상적인 경우에, 오히려 상술된 내용을 충족할 필요가 있으므로, "선행 회로는 후행 회로의 자극 요구에 부합하는 출력 응답을 생성해야 한다"라고 다시 말할 수 있다. 선행 회로는 후행 회로의 자극으로 요구되는 것보다 많은 출력 응답을 생성하여 상기 특성에 부합해야 함으로, 출력 응답을 보다 적게 생성할 수 없다. 또한, 선행 및 후행 회로들은 스캔 경로 길이 차를 가지며 상기의 내용에 부합하게 된다.

예 7에서, 제1 C1이 테스트되는 시간까지, 모든 후행 C1들이 테스트된다는 것을 알 수 있다. 마지막 시프트 동작(SH8)은 모든 C1 스캔 경로 응답의 나머지를 테스터로 언로드하는데 사용된다. 하나의 회로를 테스트하는데 소요되는 시간에, N 회로들의 응답 잉여를 시프트 아웃하는데 소요되는 시간을 더한 시간 동안 N 회로들이 테스트될 수 있으므로, 이것은 특히 IC와 시스템 제조업자들에게는 테스트 시간을 현저하게 감소시킨다. N 회로에는 다이, 웨이퍼, IC 및 보드 등을 포함한다. 와핑 스캔 테스팅 개념의 또 다른 방식의 예는 도 22 내지 도 29와 관련해서 후술되는 테스트 시간을 감소시키는데 이용될 수 있다.

예 7은 3비트 스캔 경로 길이와 8개의 자극 패턴 요구를 가진 회로를 도시하는데, 이 회로는 임의의 스캔 경로 길이와 임의의 자극 패턴 계수를 가질 수 있다. 회로들이 동일하고, 이들의 스캔 경로 길이가 L, 자극 패턴 계수가 P, 포착 단계가 C라면, 와핑 스캔 개념을 사용하는 N개의 동일 회로들을 테스트하는데 필요한 테스트 클록 수에 대한 방정식이 P(C+L)+NL-L이고, P(C+L)은 제1 회로(및 다른 N-1 회로)를 테스트하는데 필요한 테스트 클록들이며, NL-L은 남아있는 N-1 회로의 스캔 경로를 언로드하는데 필요한 테스트 클록들이다. 이에 비해, 종래의 스캔 접근 방식을 사용하는 N개의 동일한 회로들을 테스트하는데 필요한 테스트 클록 수에 대한 방정식은 P(C+NL)이다. L과 P가 커지면, 방정식이 와핑 스캔 테스트 클록들 = L(P+(N-1))과 종래의 스캔 테스트 클록들 = LPN으로 간단해진다.

사례 1 : L=2000, P=1000, N=1인 경우

와핑 스캔 테스트 클록 = L(P+(N-1)) = 2000(1000+(1-1)) = 2,000,000

종래의 스캔 테스트 클록 = LPN = 2000×1000×1 = 2,000,000

사례 2 : L=2000, P=1000, N=100인 경우

와핑 스캔 테스트 클록 = L(P+(N-1)) = 2000(1000+(100-1))

= 2,198,000

종래의 스캔 테스트 클록 = LPN = 2000×1000×100 = 200,000,000

사례 3 : L=2000, P=1000, N=1000인 경우

와핑 스캔 테스트 클록 = L(P+(N-1)) = 2000(1000+(1000-1)) =

3,998,000

종래의 스캔 테스트 클록 = LPN = 2000×1000×1000=2,000,000,000

10 ㎒의 클록 주파수(주기 =100 ㎱)에 대해서, 사례 1의 와핑 스캔 테스트 시간과 종래의 스캔 테스트 시간은 200 ㎳이다. 사례 2의 와핑 스캔 테스트 시간은 219.8 ㎳이고, 종래의 스캔 테스트 시간은 20 s이다. 사례 3의 와핑 스캔 테스트 시간은 399.8 ㎳이고, 종래의 스캔 테스트 시간은 200 s이다.

테스트된 선행 회로로부터의 응답 출력이 모든 후행 회로들의 자극의 필요성을 % 감소율(R)까지 감소시키는 이상적이지 않은 회로(1-N)에서, 와핑 스캔 테스트 개념에 의해 요구된 테스트 클록들이 다음에 근사한다.

테스트 클록 = P₁(C+L₁) + RP₂(C+L₂) + RP₃(C+L₃) …… RP_N(C+L_N)

P_1-N과 L_1-N이 클 때 방정식은 다음과 같이 간단해진다.

테스트 클록 = P₁L₁ + RP₂L₂ + RP₃L₃ …… RP_NL_N

% 감소율(R)이 각 회로에 대해서 일정하다면, 예를 들어, 각 선행 회로의 테스트를 종료할 때, 모든 후행 회로들의 추가 자극들의 필요성이 50%의 R로 감소된다.

테스트 클록 = P₁L₁ + 1/2(P₂L₂) + 1/4(P₃L₃) + 1/8(P₃L₃)…… 1/2^N(P_NL_N)

만일 모든 회로들이 동일한 P와 N을 갖는다면,

테스트 클록 = P_1-NL_1-N (1 + 1/2 + 1/4 + 1/8 …… 1/2^N-1)

사례 4 : L=2000, P=1000, N=2인 경우

와핑 스캔 테스트 클록 = PL(1 + 1/2) = 3,000,000

종래의 스캔 테스트 클록 = PL(2) = 4,000,000

사례 5 : L=2000, P=1000, N=5인 경우

와핑 스캔 테스트 클록 = PL(1 + 1/2 + 1/4 + 1/8 + 1/16) = 3,875,000

종래의 스캔 테스트 클록 = LP(5) = 2000×1000×5 =10,000,000

사례 6 : L=2000, P=1000, N=100인 경우

와핑 스캔 테스트 클록 = PL(1 + 1/2 + 1/4 + 1/8 +……1/2^100-1) =<

4,000,000

종래의 스캔 테스트 클록 = LP(5) = 2000×1000×100 =

200,000,000

사례 7 : L=2000, P=1000, N=1000인 경우

와핑 스캔 테스트 클록 = PL(1 + 1/2 + 1/4 + 1/8 +……1/2^1000-1) =<

4,000,000

종래의 스캔 테스트 클록 = LP(5) = 2000×1000×1000 =

2,000,000,000

사례 2와 사례 6(N=100) 및 사례 3과 사례 7(N=1000)인 경우를 비교하면, 비이상적인 경우 % 감소율이 50 %로 일정하게 유지되는 한, 이상적인 와핑 스캔 테스트 개념과 비이상적 와핑 스캔 테스트 개념 사이의 테스트 클록 수에 작은 차이가 있다는 것을 알 수 있다.

도 16 내지 도 18은 회로의 주요 입력과 출력(경계)에서 스캔 가능한 경계 셀(BC)을 갖는 회로에서 와핑 스캔 테스트 개념을 수행할 수 있는 방법의 예를 도시한다. 경계 스캔 셀들은 테스팅 기술에서 잘 알려져 있다. 도 16은 이미 설명된 도 3과 관계가 있다. 도 17은 상술된 도 12와 관련이 있다. 도 18은 상술된 도 14와 관계가 있다.

경계 셀을 가진 와핑 스캔 테스트 개념을 사용하기 위해서는 현재 이용되는 종래의 경계 셀의 설계과 다른 경계 셀의 설계가 필요하다. 도 16, 17 및 18의 데이타 포착 경계 셀(DCBC)은 도 3과 도 4a의 상술된 데이타 포착 셀과 관련이 있다. 도 17의 데이타 가산 경계 셀(DSBC)은 도 12와 13의 상술된 데이타 가산 셀(DSC)과 관련이 있다. 도 18의 데이타 보유 경계 셀(DRBC)은 도 14와 도 15의 상술된 데이타 보유 셀(DRC)과 관련이 있다.

DCBC와 및 DRBC의 설계예가 각각 도 19와 20에 도시된다. DSBC의 설계예는 도 21에 도시된다. 도 21a는 DCBC, DRBC 및 DSBC를 실현하는 방법을 도시한다. 노드 191, 193, 195, 197 및 199는 도시된 바와 같이 연결된다. 점선으로 표시된 BC 구조는 종래의 기술이지만, 도시된 노드 접속들은 본 발명의 DCBC, DRBC 및 DSBC를 나타낸 부분을 구현하기 위한 것이다.

도 22는 와핑 스캔 테스트 개념을 IC나 다이 내부의 복수 회로들을 테스트하는데 사용하는 방법을 설명한다. 도 22의 각 회로들(1-N)은 도 3, 12, 14 및 16 내지 18과 관련하여 상술된 회로들과 유사해질 수 있다. 또한, 도 22에 도시된 것은 테스터에 IC/다이를 외부적으로 연결한 종래의 IEEE 1149.1 표준 테스트 액세스 포트(TAP)에서의 와핑 스캔 테스트 동안 제어를 수신할 수 있다는 사실이다. 한편, IC/다이는 테스터, 또는 IEEE 1149,1 TAP와 다른 테스트 포트를 통해 직접 제어를 수신할 수 있다.

도 23은 와핑 스캔 테스트 개념이 보드 상의 복수의 IC(1-N)나, 멀티칩 모듈(MCM) 기판 상 복수의 다이를 테스트하기 위해서 사용되는 방법을 도시한다. 도 23의 각각의 IC/다이(1-N)는 도 22와 관련해서 상술되었던 IC/다이와 유사하다. 보드/MCM의 각각의 IC/다이는 보드/MCM에 접속된 외부 테스터에 접속되게 도시된다.

도 24는 박스에서 복수의 보드(BD)를 테스트하기 위해서 와핑 스캔 테스트 개념을 사용하는 방법을 도시한다. 도 24에 도시된 각각의 보드(1-N)는 도 23과 관련해서 상술된 IC/다이와 유사하다. 박스의 보드는 박스/보드에 접속된 외부 테스터에 인터페이스된 것으로 도시되어 있다.

도 25는 시스템에서 복수의 박스(BX)들을 테스트하기 위해서 와핑 스캔 테스트 개념을 사용하는 방법을 도시한다. 도 25의 각 박스 1-N은 도 24와 관련해서 상술된 박스와 유사하다. 시스템의 각 박스는 시스템에 접속된 외부 테스터에 인터페이스되게 접속된다.

도 26은 웨이퍼 상의 다이를 테스트하기 위해 와핑 스캔 테스트 개념을 사용하는 방법을 도시한다. 각각의 다이는 도 22와 관련해서 상술된 다이와 유사하다. 도 27에 도시된 바와 같이, 웨이퍼 상의 각각의 다이는 IEEE 1149.1 테스트 데이타 입력(TDI), 테스트 데이타 출력(TDO), 테스트 클록(TCK), 테스트 모드 선택(TMS), 및 테스트 리셋(TRSC) 패드 접속을 갖는다. 또한, 도 26에 도시된 바와 같이, 모든 다이들은 TDI와 TDO 패드를 통해, 웨이퍼의 TDI 입력과 TDO 출력 사이에 직렬로 접속된다. 또한, 모든 다이 TMS, TCK 및 TRST 패드들은 웨이퍼의 TMS, TCK 및 TRST 입력에 병렬 접속된다. 웨이퍼에 전력을 인가하고 테스터가 가진 웨이퍼의 TDI, TOD, TCK, TMS 및 TRST 웨이퍼 테스트 점을 프로빙하여 모든 다이에서 와핑 스캔 테스트를 실행함으로써, 웨이퍼 상의 모든 다이에서 급속한 테스팅을 수행할 수 있다. 또한, 와핑 스캔 테스트가 테스트된 회로를 바이패스하고 이들 스캔 경로를 정적으로 유지하기 때문에, 와핑 테스팅 동안 웨이퍼 상에 매우 작은 열이 발생된다. 예를 들어, 와프 스캔 테스트를 시작할 때, 모든 다이의 스캔 경로가 활성화되어 열을 발생하기 시작한다. 제1 다이가 테스트될 때에는 그 스캔 경로를 동결하여 냉각하기 시작할 것이다. 이와 유사하게, 다른 회로도 이들이 테스트된 후 이들 스캔 경로를 동결하여 냉각시키기 시작할 것이다. 또한, 와프 스캔 테스트의 속도는 회로가 파괴적 열을 발생할 만큼 충분히 긴 시간 동안 활성 상태에 있는 것을 방지할 것이다.

도 28은 로트(lot)에서 복수의 웨이퍼들을 테스트하기 위해서 와핑 스캔 테스트 개념을 사용하는 방법을 도시한다. 도 28의 각각의 웨이퍼 1-N은 도 26과 도 27과 관련해서 상술된 웨이파와 유사하다. 로트에서 각 웨이퍼는 외부 테스터에 인터페이스되게 접속된다.

도 29는 복수의 로트 1-N를 테스트하기 위해서 와핑 스캔 테스트 개념을 사용하는 방법을 도시한다. 도 29의 각각의 로트 1-N은 도 28과 관련해서 상술된 로트와 유사하다. 각각의 로트는 외부 테스터에 인터페이스되게 도시된다.

도 30은 회로의 스캔 경로의 직렬 입력과 직렬 출력에서 종래의 부호 해석기(SAR)를 사용함으로써 도 12와 도 13의 데이타 가산 셀과 관련해서 상술된 바와 같이, 앨리어싱의 가능성을 제거하기 위한 유일한 방법을 도시한다. 상술한 바와 같이, 제1 장애 응답 비트가 데이타 가산 셀로 시프트되고 제2 장애 응답 비트를 포착 동작 동안 제1 장애 비트와 합하는 경우에 본 발명을 이용하는데 앨리어싱이 발생할 수 있다. 부호 해석을 사용하여 테스트하는 데 다양하게 이용되는 XOR 게이트는, 앨리어싱 문제의 근원이 되는 입력이 10이나 01인 경우 1을 출력하거나 입력이 11이나 00인 경우 0을 출력한다는 차이를 갖는다. 입력 부호 해석기는 회로의 스캔 경로의 제1 셀로의 직렬 입력에 입력 부호 해석기를 배치하고 회로의 스캔 경로의 최종 셀로부터의 직렬 출력에 출력 부호 해석기를 배치함으로써 DSC와 DSBC를 사용하는 동안 앨리어싱을 검출할 수 있다.

도 30에서는, 각각의 시프트 클록 동안 입력 및 출력 부호 해석기가 부호를 수집하는 것을 알 수 있다. 와핑 스캔 테스팅 동안, 장애 비트가 회로로 시프트되면, 입력 부호는 기대되는 부호와 다르게 될 것이다. 와핑 스캔 테스팅 동안, 장애 비트는 회로에서 시프트 아웃되면, 출력 부호는 기대되는 부호와 다르게 될 것이다. 와핑 스캔 테스트가 종료될 때는 각각의 회로로부터 입력 및 출력 부호가 시프트 아웃되어, 회로로부터 수신된 응답 데이타로 인해 앨리어싱이 발생하는지를 인식할 수 있도록 테스터가 각 회로의 입력 및 출력 부호를 비교할 수 있다. 테스터가 응답 데이타가 정확하고 부호가 정확하다는 것을 인식하면, 이 테스트는 유효하다. 테스터가 응답 데이타는 정확하지만 부호가 잘못되었다는 것을 인식하면, 이 테스트는 무효가 된다.

이 부호는 또한, 회로에 먼저 오류가 인입되었다는 것을 인식할 때 테스터를 원조할 수 있도록 매우 유용한 목적으로 동작한다. 예를 들면, 만일 100개의 회로가 테스트되고 50번째 회로로부터 장애가 출력된 경우, 테스터는 50번째 회로의 출력 부호에 오류가 있다는 것을 인식할 수 있고 다른 50개의 회로에 장애를 일으킬 수 있는 회로인 이 회로에 직접 찾아간다. 이 50번째 회로가 고장일 때, 50번째 회로의 장애에 의해 이미 테스트된 것이 무효가 되기 때문에, 후행되는 50개의 회로증 어느 회로가 장애를 일으켰는지를 알 수 있도록 테스트를 반복한다.

와핑 스캔 테스트 개념은 더 많은 회로들이 스캔 경로 상에 직렬로 부가될 때 테스트 시간을 감소시키는데 더욱 더 효과적이다. 종래의 스캔 테스팅은 실제로 이와는 반대로, 즉, 종래의 스캔 테스팅은 더 많은 회로를 직렬로 부가할수록 보다 덜 효과적이다. 보드, 박스, 시스템, 웨이퍼, 로트 및 로트 그룹들을 테스트하기 위해서 와핑 스캔을 사용하는 도 23 내지 도 29의 예에서는 이러한 형태의 전자 생산품을 생산하는 회사가 본 발명의 잇점을 폭넓게 활용하고 모든 제조 레벨에서 이 사용을 표준화할 수 있는 방법을 설명한다. 또한, 본 발명의 잇점은 하나의 간단한 테스터가 다이 테스트로부터 미사일 테스트까지, 회사 내의 모든 제조 레벨에서 사용될 수 있다는 것이다.

본 명세서에서는 동일한 스캔 경로 상의 모든 회로들을 다루었지지만, 병렬 스캔 경로가 와핑 스캔 테스트 개념을 사용하는 회로를 테스트하기 위해 이용되는 경우, 테스트 시간이 부가적으로 감소될 것이다.

도 26 내지 도 29에서는, 웨이퍼에서 다이의 내부 회로들을 테스트하는 방법으로 스캔 테스트가 설명된다. 그러나, 완벽한 웨이퍼 테스트는 다이 입력 및 출력 버퍼 회로도 또한 테스트할 필요가 있다. 종래의 웨이퍼 테스팅은 테스터에 테스트 패턴을 입력하고 출력할 수 있도록 다이 패드에 접속된 기계적인 프로브를 사용한다. 종래의 웨이퍼 테스팅은 기능적 패드를 통해 테스트 패턴을 입력 및 출력하기 때문에, 내부 회로들이 테스트되는 동안 입력 및 출력 버퍼가 테스트된다. 그러나, 다이를 테스트하기 위해서 스캔을 사용할 때, 테스트 패턴이 TDI와 TDO 테스트 패드를 통해 내부 회로에서 입력 및 출력된다. 따라서, 웨이퍼 상의 다이를 테스트하기 위해서 스캔을 사용할 때, 기능적 패드와 이와 관련된 입/출력 버퍼는 테스트되지 않는다. 이 방법은 프로브를 사용하는 패드를 접속하지 않으면서, 한정적으로 그리고 기능적으로 입/출력 버퍼를 테스트해야 한다.

본 발명은 패드에 접촉되지 않으면서, 정전 방전 보호 회로와 패드 버스 홀더를 테스트할 뿐만 아니라, 이러한 버퍼 테스팅을 제공한다.

도 31의 예는 새로운 테스트 신호(TSA, TSB 및 TSC)에 대해 315에서 버스(310, 311)와 테스트 패드들을 포함하는 것만 제외하면은 도 26의 예와 유사한 웨이퍼를 도시한다. 도 32의 예는 TSA, TSB 및 TSC 웨이퍼 버싱 도전체(311)에 접속된 312에서 다이 패드를 포함하는 것만 제외하면 도 27와 유사한 다이를 도시한다. 도 31과 도 32에 도시된 구성에서, 모든 다이 패드(312)는 웨이퍼 버싱 도전체(311)를 통해 315에서 공통의 TSA-C로부터 액세스될 수 있다. 다른 액세스 구성이 사용될 수 있다.

예를 들면, 다이의 각 행은, 313에서 예시적으로 점선으로 표시된 박스 영역으로 표시되는 바와 같이, 전력과 접지뿐 아니라 TMS, TCK, TDO, TRST, TSA, TSB 및 TSC 테스트 패드 신호들의 그룹을 가질 수 있다. 웨이퍼의 다이를 독립된 그룹(이 경우, 행)으로 분할함으로써 그룹에서 각 다이의 순간적인 병렬 스캔과 버퍼 테스팅을 허용함으로, 전체 테스트 시간을 감소시킬 수 있다.

도 33의 예는 포착 시프트(CS)와 갱신(U) 메모리를 갖는 종래의 IEEE STD 1149.1 스캔 셀을 도시한다. 갱신 메모리의 출력은, 전송 게이트와 같은, 두개의 단자 스위치(330)를 제어하는데 사용되어, 이 단자들(1 및 2) 간을 접속하거나 이 단자들 간의 접속을 단절시킬 수 있다.

도 34의 예는 2상 디지탈 출력 버퍼(340), 정전 방전(ESD) 보호 회로, 종래의 경계 스캔 회로 및 스캔 경로에 접속된 도 33의 4개의 스캔 가능 스위치(S)를 포함하는 구성(341)을 도시한다. 제1 스위치는 경계 스캔 회로와 출력 버퍼로의 입력 사이에 접속되고, 제2 스위치는 출력 버퍼로의 입력과 TSA 노드 사이에 접속되며, 제3 및 제4 스위치는 출력 버퍼의 출력과 TSB와 TSC 노드 사이에 각각 접속된다. 동작시, 버퍼는 경계 스캔 회로를 통해 코어 회로로부터 데이타 신호를 수신하고, 데이타 신호의 증폭된 버젼을 다이로 출력한다. 이 버퍼는 출력 전압 스위칭 범위를 정의하는 하이 레벨 전압선(Vh)과 로우 레벨 전압선(Vl)에 접속된다. 언로드된 출력 버퍼는 완전한 Vh와 Vl 레벨이 출력될 수 있다. 그러나, 출력 버퍼의 내부의 높은 구동 트랜지스터 저항과 낮은 구동 트랜지스터 저항에 의해 언로드된 출력 버퍼는 Vh보다 작고 Vl보다 큰 레벨을 출력한다. ESD 회로는 출력 버퍼와 두개의 병렬 스위치들 사이에 배치된다.

출력 버퍼는 경계 스캔 회로로부터 출력 버퍼의 입력으로 테스트 데이타를 출력한 다음, 경계 스캔 회로로 후진하는 버퍼의 출력으로부터 데이타 출력을 포착함으로써 종래의 방식으로 테스트될 수 있다. 경계 스캔은 버퍼의 논리적 동작은 테스트 될 수 있지만, (1) 버퍼의 높은 구동 강도와 낮은 구동 강도, (2) 버퍼에서 발생될 수 있는 전압 레벨 변이(예를 들면, 5v 내지 3v, 또는 3v 내지 5v), (3) 버퍼를 통한 전파 지연, 및 (4) ESD 회로와 같은 출력 버퍼와 관련된 전기적 특성은 테스트할 수 없다.

도 35의 예는 도 34와 유사하며, 그 출력이 패트 구동을 디스에이블시키는 오프 조건을 가지며, 버퍼가 디스에이블되기 전 최종적으로 구동된 논리 상태로 패드를 유지하는 종래의 버스 홀더(BH) 회로를 구비한, 3상 회로 출력 버퍼(350)를 포함하는 구성(351)을 도시한다. 인에이블(Ena) 제어 신호는 경계 스캔 회로를 통해 코어로부터 통과하여 버퍼의 출력을 인에이블하거나 디스에이블한다. 버퍼의 테스팅은 도 34에서 설명된 것과 유사하며, 버퍼를 인에이블하여 테스트 데이타를 버퍼 입력으로 출력하며 버퍼의 출력에서 결과를 포착하는 경계 스캔 회로에 의해 수행된다. 경계 스캔은 1과 0을 통과시키기 위해 인에이블된 버퍼의 논리적 정확도는 테스트할 수 있지만, 경계 스캔은 버퍼의 출력이 실제로 디스에이블된 상태, 특히 버스 홀더가 수행되는 경우는 테스트할 수 없다. 도 35에 도시된 스위치들과 TSA-C 접속은 도 34에 관련해서 상기 서술된 (1) 내지 (4)를 테스트하는 것과, 부가적으로 제공되는 (5) 버퍼의 출력이 실제로 디스에이블되었는지를 검출하기 위한 테스트, 및 (6) 버스 홀더의 동작을 테스트하는지를 테스트하기 위해서 제공된다.

도 36의 예는 입력 버퍼와의 관계만 제외하고 도 34 및 도 35와 유사하다. 구성(361)은 TSA 노드와 입력 버퍼(360)의 출력 사이에 접속된 스위치(S)와, 입력 버퍼의 입력와 TSB와 TSC 노드 사이에 각각 접속된 2개의 스위치를 포함한다. 입력 버퍼의 입력 상의 스위치는 ESD 회로와 패드 사이에 접속된다. 이 스위치는 입력 버퍼의 (1) 입력 버퍼의 논리 동작 테스트, (2) 버퍼 입력 범위의 테스트, (3) 설치된 경우에는 버퍼 히스터리시스(hysteresis) 테스트, (4) 입력 전압 변이의 테스트(예를 들면, 3v 내지 5v 또는 5v 내지 3v), (5) 버스 홀더의 동작 테스트 및 (6) ESD 회로 테스트와 같은 테스트를 제공한다.

도 37의 예는 입력과 출력 버퍼 모두를 가진 양방향성 (예를 들면, I/O) 패드와 관계가 있다. 구성(371)은 입력 버퍼(360)의 출력과 TSA 노드 사이에 접속된 제1 스위치, 출력 버퍼(350)의 입력과 TSA 노드 사이에 접속된 제2 스위치, 경계 스캔 회로의 출력과 출력 버퍼로의 입력 사이에 접속된 제3 스위치, 및 패드 와이어(370)와 TSB와 TSB 노드들 사이에 각각 접속된 제4 스위치와 제5 스위치를 포함한다. 제4 및 제5 스위치들은 ESD 회로와 패드 사이에 접속된다. 양방향 버퍼의 기능 동작은 (1) 출력 버퍼를 인에이블하고, (2) 테스트 신호를 출력 버퍼의 입력에 출력하며, (3) 입력 버퍼의 출력으로부터 테스트 신호를 역판독함으로써 경계 스캔을 사용하여 테스트될 수 있다. 스위치들(S)은 도 34와 도 35의 출력 버퍼와 도 36의 입력 버퍼와 관련해서 상술되었던 모든 테스트를 제공한다. 패드 와이어에 접속된 이 스위치들은 입력과 출력 버퍼를 모두 테스트하기 위해서 공유된다.

정상 동작 모드에서는, 도 34 내지 도 37에 도시된 TSA-C 스위치들은 개방되고 경계 스캔 회로와 출력 버퍼들 사이의 스위치들은 닫혀질 것이다. 출력 버퍼가 테스트될 때는, TSA-C 스위치들이 닫혀지고 출력 버퍼의 입력 상의 스위치들은 개방될 것이다. 마찬가지로, 입력 버퍼들이 테스트될 때는, TSA-C 스위치들이 닫혀질 것이다. 도 33에 도시된 것과 같은 스위치들을 사용하면, 스위치들을 닫을지 개방할지 개별 선택이 가능하다. 예를 들면, 정상 기능 모드 동안에는, 기능 입력 및 출력 신호(들)을 모니터할 수 있도록, 하나 이상의 TSA-C 스위치들을 닫을 수 있다. 다른 예를 들면, 다이의 정상 동작 동안 신호 주사가 출력 버퍼로부터 출력되도록 경계 스캔 회로와 출력 버퍼 사이에 스위치를 개방하고 스위치 TSA는 닫을 수 있다.

이러한 스위치 제어의 유연성이 필요하지 않는 경우, 도 33에 도시된 바와 같이, 신호 포착 시프트 갱신 스캔 셀은 그룹 스위치들을 닫혀진 상태 또는 개방 상태로 제어하기 위해서 도 34 내지 도 36에서 모든 스위치(330)에 결합되어 있는 갱신 출력을 가질 수 있다. 단일 포착 시프트 갱신 스캔 셀이 도 36의 입력 버퍼에서 사용되었다면, 이 갱신 출력이 (1) 모든 TSA-C 스위치들을 개방하고 (2) 모든 TSA-C 스위치들을 닫는데 사용될 수 있다. 단일 포착 시프트 갱신 스캔 셀들이 도 34와 도 35의 출력 버퍼에서 사용되면, 이 갱신 출력이 (1) 모든 TSA-C 스위치들을 개방하고 경계 스캔 회로와 버퍼 사이의 스위치를 닫으며 (2) 모든 TSA-C 스위치를 닫고 경계 스캔 회로와 버퍼 사이의 스위치를 개방하는데 사용되게 된다. 도 37의 양방향 버퍼에서는, 제1 포착 시프트 갱신 스캔 셀이 TSA 스위치(372), TSB 및 TSC 스위치를 개폐하는데 사용될 수 있으며, 제2 포착 시프트 갱신 스캔 셀이 경계 스캔 회로와 출력 버퍼 사이의 스위치들을 개폐하고, 바람직하게는, YSA 스위치(373), TSB 및 TSC 스위치를 개폐하는데 사용될 수 있다. 제1 및 제2 포착 시프트 갱신 셀들의 갱신 출력들은 TSB와 TSC 스위치들을 개폐하는 제어 신호를 생성하기 위해서 논리합된다.

도 38의 예는 도 34 내지 도 37의 모든 TSA 노드들이 다이에서 모드 버스로 연결되고 도 33의 스위치를 통해 312에서 다이의 TSA 패드에 연결된다. 마찬가지로, 도 34 내지 37의 모든 TSB와 TSC 노드들은 다이 상에서 모두 버스로 연결되고 312의 다이 상에서 각 스위치들을 통해 TSB와 TSC 패드에 연결된다. 점선은 경로들을 버스로 연결하는 TSA, TSB 및 TSC에 연결된 부가적인 버퍼들을 나타낸다. 테스트 동안 각 버퍼의 스위치들을 개폐하도록 제어를 제공하기 위해서 직렬 스캔 경로(391)가 각 버퍼의 스위치, TSA-C 패드 스위치 및 경계 스캔 회로들을 통해 전달된다. 예를 들면, 제1 스캔 동작이 입력 버퍼의 스위치들(상부)과 TSA-C 패드 스위치를 닫기 위해 수행되면, TSA-C 패드에 접속된 테스터가 이와 연관된 TSA-C 노드를 통해 입력 버퍼를 액세스하고 테스트할 수 있다. 입력 버퍼가 테스트된 후에는 입력 버퍼 스위치를 개방하고, TSA-C 패드 스위치들을 닫혀진 상태로 유지하며, 테스터의 액세스와 출력 버퍼의 테스팅을 가능하게 하는 출력 버퍼 스위치들(다음으로 상부)을 형성하기 위해서 제2 스캔 동작이 수행된다. 이와 유사하게, 다음의 스캔 동작은 다이 상의 나머지 버퍼들을 액세스하고 테스트하기 위해서 사용될 수 있다. 3상 및 양방향성 버퍼의 경우에, 경계 스캔 회로들은 인에이블 및 디스에이블 상태에 있는 버퍼를 테스트하기 위해서 버퍼에 필요한 인에이블 제어를 출력하도록 스캔에 의해 제어될 것이다.

IEEE 표준 권고 1149.4는 TSB와 TSC 패드, 패드 스위치 및 도 38의 버싱(bussing) 경로들 외에도, 도 34 내지 도 37의 TSB와 TSC 스위치들을 요구한다. 따라서, 1149.4 구조의 일부를 본 발명을 실현하는데 재사용될 수 있다. IEEE 표준 1149.4 구조가 본 발명에 재사용된다면, 테스트 회로 오버헤드를 출력 버퍼의 입력에 접속된 2개의 스위치(TSA용 스위치), 입력 버퍼의 출력에 연결된 스위치(TSA용 스위치) 및 TSA 패드, 패드 스위치 및 버싱 패드들 만으로 감소시킨다.

도 39a는 본 발명을 사용하여 3상 출력 버퍼를 프로브없이 테스트하는 예가 도시된다. 본 예에서는 3상 출력 버퍼를 사용하였지만, 2상 출력 버퍼가 출력 디스에이블(즉, 하이 임피던스) 테스트를 필요로하지 않는 것을 제외하고, 2상 출력 버퍼와 유사하게 테스트된다는 것을 분명해질 것이다. 다이의 TSA-C 패드와 IEEE STD 1149.1 스캔 인터페이스 패드(TCK, TMS, TDI, TDO)를 통해 다이에 접촉된 테스터에 의해 다이의 액세스 테스트가 제공된다. 명백하게는, 테스터의 직렬 인터페이스는 스캔 테스트 데이타 입력(TDI)과 스캔 테스트 데이타 출력(TDO) 만을 도시한다. 단일 구성(351)과 이와 연관된 경계 스캔 회로들을 도시하였지만, 다이의 내부 스캔 경로(391)는 다이 내부의 다른 구성들(351, 341, 361 및 371)과 이들과 연관된 경계 스캔 회로들(도 38에 도시됨)을 통과할 수 있다는 것을 알 수 있을 것이다. 또한, 외부 스캔 경로(393)는 테스터와 도시된 다이 사이에 접속된 다른 다이를 통과한다.

도 39a를 예로 들면, 테스터는 스캔 동작을 제어하기 위한 종래의 스캔 인터페이스, DC와 AC 테스트 신호를 생성하기 위한 신호 발생기, DC와 AC 전압을 측정하기 위한 전압계, 테스터의 TSA와 TSB 단자에 전압계나 신호 발생기를 연결하기 위한 제1 스위칭 회로(SW1), 공지된 저항 R을 통해 테스터의 TSC 단자에 프로그램 가능 전압원(Vp)을 접속하기 위한 제2 스위칭 회로(SW2), 및 테스터의 전체 동작을 제어하기 위한 종래의 테스트 제어 컴퓨터를 포함한다.

상술된 바와 같이, 경계 스캔을 사용함으로써 올바른 논리 동작을 위해서 출력 버퍼가 테스트될 수 있다. 그러나, 버퍼의 출력은 로드되지 않기 때문에, 다이가 종래의 프로브 테스팅을 사용하여 테스트되는 경우에는, 경계 스캔 테스트가 버퍼의 하이 구동 트랜지스터와 로우 구동 트랜지스터의 강도를 테스트하지 않는다. 도 39a에서, 본 발명은 출력 버퍼용 로드를 제공하기 위해 TSC 경로를 사용하기 때문에, TSC 버퍼와 패드 스위치들(392와 394)이 비교적 낮은 "온" 저항으로 설계될 수 있다. 발명이 버퍼로부터 신호를 입력 및/또는 모니터하는데 TSA와 TSB 경로들을 사용함으로, TSA와 TSB 경로의 나머지 스위치들은 보다 높은 "온" 저항을 가질 수 있다.

본 발명을 이용하고 도 39a를 참조하여 출력 버퍼 구동 강도를 테스트하기 위해, 스캔 동작이 수행되어 (1) 경계 스캔 회로의 인에이블 신호를 통해 출력 버퍼를 인에이블하고, (2) 경계 스캔 회로와 출력 버퍼 사이의 스위치를 개방하며, (3) TSA-C 버퍼와 패드 스위치들을 모두 닫는다. 이들 스캔 동작 다음으로, 테스터가 SW1을 통해 접속되므로, TSA 버퍼와 패드 스위치들을 통해 신호를 신호 발생기로부터 출력 버퍼의 입력으로 입력할 수 있게 한다. 테스터는 또한, SW1을 통해 접속되어 전압계가 TSB 버퍼와 패드 스위치들을 통해 버퍼 출력을 모니터하도록 한다. 이 테스터는 버퍼로부터 고출력을 발생시키기 위해서 TSA 경로를 통해, 신호 발생기로부터 신호를 입력하고, TSB 경로를 통해 전압계에서 사용하는 값을 측정한다. 버퍼 출력은 로드되지 않기 때문에(SW2가 개방됨), 측정된 값 Vmh는 버퍼의 하이 레벨선(high level rail) 전압(Vh)(CMOS인 경우) 또는 하이 레벨선 전압보다 약간 낮은 알려져 있는 전압(예를 들어, 바이폴라인 경우)과 같게 된다. 다음으로, 테스터가 TSA 경로를 통해 신호를 입력해서, 버퍼로부터 로우 출력을 발생하고 TSB 경로를 통해 전압계를 사용하여 이 값을 측정한다. 다시 버퍼 출력은 로드되지 않기 때문에(SW2가 개방됨), 측정 값 Vml은 버퍼의 로우 레벨선 전압과 동일(CMOS)하거나 약간 높을(바이폴라) 수 있다.

TSC 스위치들을 닫는 것이 버퍼 출력이 원하지 않는 용량성 부하를 갖게 된다면 상술된 언로드된 테스트 동안에 TSC 스위치들이 개방된 상태로 남아있게 된다는 것이 중요하다. TSA와 TSB 스위치와 함께 TSC 스위치를 닫는 것은 후술하게 될 로드된 테스트에 대비하여 다른 스캔 동작 수행을 제거한다는 장점이 있다.

다음으로, 테스터가 신호 발생기로부터 TSA 경로를 통해 신호를 입력하여 버퍼가 하이 레벨 전압을 출력하게 한다. 테스터는 버퍼의 언로드된 하이 레벨 출력 전압보다 낮은 Vp인 전압을 프로그램하고, 2개의 TSC 스위치들, 알려진 저항(R), 및 SW2를 통해, 버퍼의 출력과 Vp 사이에 접속된다. 버퍼 고출력 전압보다 낮은 전압이 되도록 Vp를 프로그램하는 것은 전류가 버퍼로부터 TSC 신호 경로를 통해 저항 R을 거쳐 흐르게 한다. 이 TSC 경로 접속은 Vp에 버퍼 출력 상의 로드를 제공하는데 사용된다. 예를 들면, SW2가 0.1Ω의 폐쇄 저항치를 갖는 계전기이고, 알려진 저항 R은 10 Ω이고, TSC 패드 스위치의 "온" 저항은 50 Ω이며, TSC 버퍼 스위치의 "온" 저항은 100 Ω이라면, TSC 경로는 버퍼의 하이 출력 구동 레벨을 테스트하기 위해서 200 Ω 이하의 로드를 제공한다.

다음으로, 테스터는 TSC 경로를 통해 저항(R)을 지나 버퍼로부터 흐르는 출력 전류(Io)를 결정하기 위해서 전압계를 사용하여 소정 저항(R)에 걸리는 전압(Vr)을 측정한다. 그 후, 테스터는 전압계를 사용하여 TSB 경로를 통해 버퍼 출력의 전압(V₀)을 측정한다. 종래와 같이, 전압계가 전압 측정에 영향을 미치는 것을 박기 위해서, 즉 전압계로 또는 전압계로부터 유효 전류가 흐르지 않도록 전압계가 하이 입력 임피던스를 갖는다. 미리 측정된 버퍼의 언로드된 하이 전압값을 알면, 출력 버퍼의 하이 구동 저항(Rh)이 결정된 출력 전류(Io)에 의해 Vmb와 V₀ 사이의 전압차를 배분함으로써 결정될 수 있는데, 즉, Rh = (Vmh-Vo)/Io이다.

출력 버퍼의 로우 구동 전압치를 측정하기 위해서는, 버퍼가 로우 레벨 전압을 출력하기 위해 TSA 경로 상에 신호를 입력할 수 있도록 테스터가 신호 발생기를 제어한다. 테스터는 버퍼의 언로드된 로우 레벨 출력 전압보다 큰 Vp의 전압을 플로그램하고, 2개의 TSC 스위치들, 소정 저항(R), 및 SW2를 통해, 버퍼의 출력과 Vp 사이를 접속한다. Vp를 버퍼 로우 출력 전압보다 높은 전압이 되도록 프로그래밍하는 것은 전류가 Vp로부터 TSC 신호 경로를 통해 버퍼로 흐르게 한다. 다음으로, 테스터가 소정 저항(R)에 걸리는 전압(Vr)을 측정하여 버퍼로의 입력 전류 Ii를 결정한다. 그 후, 테스터는 TSB 경로를 통해 버퍼의 전압 출력(Vo)을 측정한다. 이전의 측정으로부터 버퍼의 언로드된 로우 전압치(Vml)를 숙지하여, 결정된 입력 전류(Ii)에 의해 Vo와 Vml 사이의 전압차를 배분함으로써 출력 버퍼의 로우 구동 저항(Rl)을 측정할 수 있는데, 이는 Rl = (Vo- Vm)/Ii이다.

일부 출력 버퍼들은 하이 출력 구동 강도 및/또는 로우 출력 구동 강도의 프로그램 능력을 허용한다. 이 능력은 출력 버퍼로 입력되는 점선의 구동 강도 제어(DSC)에 의해 설명된다. 도 39a에서, DSC는 경계 스캔 레지스터를 통해 IC 코어에 내장된 레지스터나 메모리로부터 입력된다. 또한, 구동 강도 제어는 경계 스캔 레지스터로부터 단독으로 입력될 수도 있다. 기억된 구동 강도 제어 데이타는 출력 버퍼의 하이 구동 강도 및/또는 로우 구동 강도를 결정한다. 본 발명은 경계 스캔 레지스터로부터 버퍼로 구동 강도 설정을 출력하고 각 가능한 구동 강도 설정에 대해서 상술된 하이 구동 강도 테스트와 로우 구동 강도 테스트(Io와 Ii 테스트)를 반복한다.

본 발명은 또한 입력에서 수신된 전압 레벨을 출력에서 구동된 서로 다른 전압 레벨로 변환하는 버퍼를 테스트하기 위해서 사용될 수 있다. 예를 들면, 도 39a의 출력 버퍼가 코어로부터 0과 3 볼트 사이에서 스위치한 신호를 수신하고 0과 5 볼트 사이에서 스위치되는 대응 신호를 패드로 출력한다.

제1 소정 전압 스윙의 입력 신호를 제2 주어진 전압 스윙의 출력 신호로 변환하기 위해 언로드된 출력 버퍼의 가능 출력을 테스트하기 위해서, 다음 단계를 수행한다. 스캔 동작은 (1) 버퍼를 인에이블하는 단계, (2) 버퍼와 경계 스캔 회로 사이의 스위치를 개방하는 단계, 및 (3) 버퍼와 테스터 사이의 TSA-C 경로에서 스위치를 닫는 단계를 수행한다. 다음으로, SW2가 개방되면서, 테스터가 신호 발생기와 TSA 경로를 통해 제1 주어진 전압 스윙을 버퍼의 입력으로 입력할 수 있도록 셋업되고, 전압계를 사용하여 버퍼가 소망하는 전압 스윙을 출력하는지를 판단하기 위해서, TSB 경로를 통해, 버퍼의 출력 응답을 측정한다.

제1 소정 전압 스윙의 입력 신호를 제2 소정 전압 스윙의 출력으로 변환하기 위해서 로드된 출력 버퍼의 가능 출력을 테스트하기 위해서는, TSC 경로를 통해 버퍼의 출력에 로드를 제공하기 위해서 Vp를 접속하기 위해 SW2가 닫혀지는 것만을 제외하고 상술된 것과 동일한 테스트가 수행된다. 버퍼 출력이 하이로 설정될 때, Vp가 버퍼로부터 전류를 싱크하는 로드를 제거하기 위해서 보다 낮은 전압 상태가 되도록 프로그램된다. 각각의 로드된 버퍼 출력 상태에서, 전압계는 TSB를 통해 버퍼의 출력 전압을 측정하기 위해서 사용된다.

도 39a의 출력 버퍼의 전파 지연은, (3상 형태일 때) 버퍼를 인에이블하고 버퍼와 경계 스캔 회로들 사이의 스위치들을 개방한 다음, TSA 경로(스위치들이 닫혀진 상태)를 통해 버퍼 입력에 테스트 신호를 입력하고 TSB 경로(스위치들이 닫혀진 상태)를 통해 버퍼의 출력으로부터 테스트 신호를 수신함으로써 테스트될 수 있다. TSC 경로는 테스트 동안 버퍼 출력 신호에 로드가 제공(SW2가 닫혀진 상태)되거나 로드가 제공되지 않을(SW2가 개방된 상태) 수 있다. TSA와 TSC 경로에서 신호를 사용하는 로딩 효과 때문에, 정확한 전파 지연을 테스트할 수 없지만, 버퍼를 통해 전파 지연을 나타낼 수 있다. 컴퓨터는 테스트 신호가 신호 발생기로부터 전송되고 전압계에서 수신되는 사이 동안의 시간 지연을 측정하는 종래의 기능을 가질 수 있다.

도 39b에서, 패드 와이어에 접속되고 다이의 양(V+)의 전압원과 음(V-)의 전압원에 각각 독립되게 접속된 두개의 다이오드 포함하는 도 39a의 ESD 회로의 한 종래의 형태가 도시된다. 패드 와이어와 V+ 사이에 접속된 다이오드는 패드 와이어의 전압이 다이오드가 순방향 바이어스가 되기에 충분히 증가하면 패드 와이어에서 V+까지 전류를 도통시킬 것이다. 마찬가지로, 패드 와이어와 V- 사이에 접속된 다이오드는 패드 와이어의 전압이 다이오드를 순방향 바이어스가 되기에 충분히 증가하면 V-로부터 패드 와이어까지 전류를 도통시킬 것이다. 이 다이오드들은 V+에 다이오드의 순방향 바이어스 전압 강하를 플러스한 것과 같은 양의 값이 되지 않으며 V-에 다이오드의 순방향 바이어스 전압 강하를 마이너스한 것과 같은 음의 값이 되지 않도록 패드 와이어 전압들을 클램프하는 작용을 한다.

패드 와이어와 V+ 사이의 다이오드를 테스트하기 위해서, 테스터는 3상 버퍼의 출력을 디스에이블하고 TSB와 TSC의 경로들을 폐쇄한다. 다음으로, 테스터가 TSC 경로와 Vp를 통해 버퍼 출력으로 증가하고 있는 전압 레벨을 입력하고 TSB를 통해 버퍼 출력 전압을 모니터한다. 다이오드가 순방향 바이어스되지 않는 한, TSB 상의 전압은 TSC 상의 전압과 동일하다. TSC 상의 전압 강하가 다이오드를 순방향 바이어스로 하기에 충분한 양까지 V+를 증가시킬 때, TSB 상의 전압 입력은 V+에 다이오드에 걸리는 순방향 바이어스 저압 강하를 플러스한 값으로 클램프될 것이다. Vp에서 전압을 증가시키면 다이오드를 통해 V+까지 흐르는 전류의 증가 때문에 결국 TSC 경로 내의 스위치들과 R에 보다 큰 전압 강하가 걸리도록 할 것이다. 그러나, 다이오드가 양호하다면, 버퍼의 출력에서의 전압은 V+에 다이오드 전압 강하를 플러스한 상태로 클램프가 유지될 것이다. 다이오드가 불량하다면, 버퍼 출력의 전압은 Vp의 전압과 함께 증가할 것이다.

패드 와이어와 V- 사이의 다이오드를 테스트하기 위해, 테스터는 3상 버퍼의 출력을 디스에이블하고 TSB와 TSC 경로들을 폐쇄한다. 다음으로, 테스터가 감소하고 있는 전압 레벨을 TSC 경로와 Vp를 통해 버퍼 출력으로 입력하고 TSB를 통해 버퍼 출력 전압을 모니터한다. TSB 상의 전압은 다이오드가 순방향으로 바이어스되지 않는한 TSC의 전압과 같게 될 것이다. TSC에서의 전압 출력이 다이오드를 순방향 바이어스가 되기에 충분한 양으로 V-보다 작아질 때, TSB 상의 전압 입력은 V-에 다이오드에 걸리는 순방향 바이어스 전압 강하를 마이너스한 값으로 클램프될 것이다. Vp에서 전압을 감소시키면 V-로부터 다이로드를 통해 흐르는 전류 증가 때문에, 결국 더 큰 전압 강하가 TSC 경로 내의 스위치들과 R에 걸리도록 할 것이다. 그러나, 다이오드가 양호하다면, 버퍼의 출력에서의 전압이 V-에 다이오드의 전압 강하를 마이너스한 상태로 클램프를 유지할 것이다. 다이오드가 불량하다면, 버퍼 출력에서의 전압이 Vp에서의 전압과 함께 감소될 것이다.

도 39a에서 버퍼가 2상 버퍼라면, TSA 경로가 버퍼 출력을 하이로 만드는 신호를 입력하기 위해서 폐쇄될 것이다. 이 때, TSC 상의 전압 입력은 버퍼의 하이 레벨 출력 전압에서 출발하여 상부 다이오드를 테스트하기 위해 패드 와이어와 V⁺ 사이의 다이오드를 순방향 바이어스로 하는 레벨까지 증가된다. 다음으로, TSC에서의 신호가 입력되어 버퍼 출력이 낮아지도록 한다. 이 때, TSC 상의 전압 입력은 버퍼의 로우 레벨 출력 전압에서 출발하여 저부 다이오드를 테스트하기 위해 패드 와이어와 V^- 사이의 다이오드를 순방향 바이어스로 하는 레벨까지 감소된다.

도 39c은 종래 기술에 있어서, 또 다른 종래의 출력 ESD 보호 회로가 도시된다. 이 ESD 회로는 패드와 출력 버퍼 사이에 직렬 저항을 구비하며 직렬 저항과 패드 사이에 접속된 제1 노드와 접지에 접속된 제2 노드를 가진 SCR을 구비한다. 패드에 입력된 정상 전압보다 높은 전압에 응답하여, 버퍼의 출력이 브레이크다운될 것이고 전류가 전도될 것이다. 직렬 저항은 패드로부터 출력 버퍼까지의 전류 흐름을 제한함으로써 브레이크다운 동안 버퍼의 출력을 보호한다. 패드로부터 출력 버퍼까지의 전류 흐름은 직렬 저항에 전압을 걸게 될 것이다. 버퍼의 출력에서의 전압과 직렬 저항에 걸리는 전압의 합은 충분한 트리거 전압을 생성하여 SCR을 턴하기 위해 충분한 트리거 전압을 공급함으로 패드로부터 전류가 SCR을 통해 접지로 안전하게 분로(shunt)되게 한다.

도 39c의 종래의 ESD 회로의 동작을 테스트하기 위해서, 테스터는 패드를 프로브하고 SCR을 트리거하는 전압을 도입한다. 본 발명을 사용하여(즉, 프로빙하지 않고) 도 39c를 테스트하기 위해서, 도 39c의 ESD 회로가 도 39a와 동일하게 배치된다고 생각해보면, 테스터가 증가하고 있는 전압을 TSC 경로를 통해 패드에 입력하고 TSB 경로를 통해 패드 전압을 모니터한다. 패드에 입력된 전압이 출력 버퍼가 브레이크다운을 일으키고 전류를 도전시키는 레벨에 도달할 때, 출력 버퍼와 직렬 저항에 걸린 전압들의 합은 SCR을 턴 온하는데 필요한 트리거 레벨을 제공한다. 테스터는 SCR이 TSB 경로 상에 패드 전압을 모니터하고 R에 걸리는 증가된 전압 강하를 모니터함으로써 또는 TSB 경로 상에 패드 전압을 모니터하거나 R에 걸리는 증가된 전압 강하를 모니터함으로써, 턴 온될 때 증가된 전류가 TSC 경로를 통해 SCR을 통과하여 흐른다는 것을 검출할 수 있다.

도 39c에 있어서, 종래의 다이오드가 패드에서 예상 전압보다 낮은 전압에 대해 출력 버퍼를 보호하기 위해 사용되고, 본 발명을 사용하여 상술된 바와 같이 테스트될 수 있다.

출력 버퍼가 디스에이블될 수 있는지를 테스트하기 위해서, 테스터는 스캔 동작을 수행하여 경계 스캔 회로로부터의 Ena 신호에 의해 버퍼를 디스에이블하고 TSB와 TSC 경로에서 스위치들을 닫는다. 다음으로, 테스터가 TSC 경로를 통해 Vp로부터 패드 와이어까지 가변 전압을 입력하고, TSB 경로를 통해 테스터로 리턴된 동일 전압에 대해서, 시변(time-varying) 전압을 통상 측정할 수 있는 전압계를 모니터한다. 버퍼가 디스에이블되면, 가변 Vp 전압 다음 패드 와이어 전압이 걸리게 될 것이다. 또한 테스터는 버퍼로부터의 일정 전압 출력과 Vp의 가변 전압 출력에 응답하여 TSC 상의 전류 흐름에 의해 R에 걸리는 전압 강하를 감지함으로써 디스에이블되지 않은 버퍼를 검출할 수 있을 것이다.

버스 홀더를 테스트하기 위해서, 테스터는 스캔 동작을 수행하여 경계 스캔 회로로부터 Ena 신호에 의해 버퍼를 디스에이블하고 TSB와 TSC 경로에서 스위치를 닫는다. 다음으로, 테스터가 TSC 경로를 통해 Vp에서 패드 와이어까지 논리 하이 레벨 전압을 입력하여 버스 홀더를 하이로 설정한다. TSB 경로는 패드 와이어로부터 하이를 판독하는데 사용될 수 있다. 그 후, 테스터는 TSC 경로를 통해 Vp에서 패드 와이어까지 감소하고 있는 전압 레벨을 입력한다. Vp가 감소하는 동안, 테스터는 전형적인 한 쌍의 교차-결합 인버터인 버스 홀더가 하이 논리 상태로 유지되면서, 버스 홀더에서부터 Vp까지의 아주 작은 전류 흐름을 검출할 수 있도록 R에 걸리는 전압 강하를 모니터한다. 결국, Vp로부터 전압은 소정 점에 도달하는데, 이 점은 패드 와이어 상에서 논리적 하이가 유지되기 시작하여 논리적 로가 될 때까지 트립할 것이다. 버스 홀더 트립점이 나타날 때는, 논리적 하이를 유지하기 시작하는 상태에서 Vp로 공급되는 작은 전류가 중단될 것이고, 버스 홀더가 Vp로부터 소전류를 흡수하기 시작할 것이다. 테스터는 R에 걸리는 작은 전류 강하의 극성이 변화되는 것을 관찰함으로써 전류 방향의 변화를 검출할 수 있다.

다음으로, 테스터가 TSC 경로를 통해 Vp로부터 패드 와이어로 증가하고 있는 전압 레벨을 입력한다. Vp가 증가하는 동안, 테스터는 R에 걸리는 전압 강하를 모니터하여, 버스 홀더가 로우 논리 상태를 유지하기 시작할 때 Vp로부터 버스 홀더로 흐르는 극도로 작은 전류를 검출한다. 결국, Vp로부터의 전압은 패드 와이어 상에서 논리적 로우를 유지하기 시작하여 논리적 하이가 유지될 때까지 트립되게 되는 점에 도달하게 될 것이다. 버스 홀더 트립점이 나타나게 되면, 논리적 로우를 유지하기 시작하는 시점에서 Vp로부터 흡수되는 작은 전류가 중단될 것이고, 버스 홀더는 작은 전류를 Vp로 공급하기 시작할 것이다. 테스터는 R에 걸리는 작은 전압 강하의 극성이 변화되는 것을 나타내므로써 전류의 방향 변화를 검출할 수 있다.

테스터가 어느 한 논리 레벨에서 다음 논리 레벨로 Vp를 이동할 때 R에 걸리는 임의 전압 강하가 표시되지 않는다면, 버스 홀더가 불량이다. R이 비교적 높은 저항 값, 예를 들면 10 Ω의 저항 값을 갖는다면, 이 버스 홀더가 테스트되는 동안 버스 홀더에 의해 공급되어 흡수되는 작은 전류에 의해 발생되는 R에 걸리는 전압 강하의 검출이 용이하다는 장점이 있다.

도 40a의 예에 도시된 구성을 사용하여 입력 버퍼의 다음 테스트를 수행할 수 있다.

도 40a의 입력 버퍼의 히스테리시스(hysterisis)을 테스트하기 위해서, 테스터는 스캔 동작을 수행하여 TSA와 TSB 경로 내의 스위치들을 닫는다. 다음으로, 테스터가 TSB 경로를 통해 신호 발생기로부터 입력 버퍼의 입력으로 신호를 입력하고 TSA 경로를 통해 이 입력 버퍼로부터 출력된 신호를 판독한다. 테스터는 입력 버퍼가 모든 신호 입력들에 정확하게 응답하는지를 검증한다.

디지탈 입력 버퍼들은 통상, 입력 전압이 소정 입력 범위내에 있는 경우, 버퍼가 소정 논리 상태를 계속해서 출력하게 될, 입력 전압 범위를 갖도록 설계된다. CMOS 및 바이폴라와 같이 서로 다른 기술은, 서로 상이한 입력 범위를 갖는다. 도 40a의 입력 버퍼의 입력 범위를 테스트하기 위해서는, 테스터가 스캔 경로를 수행하여 TSA와 TSB 경로 내에 있는 스위치들을 닫는다. 다음으로, 테스터가 TSB 경로를 통해 신호 발생기로부터 입력 버퍼의 입력으로 로우 신호를 입력하여 버퍼의 출력을 로우로 설정하고, TSA 경로를 통해 이 로우 신호를 검증한다. 그 후, 테스터가 버퍼의 입력 전압을 하측 입력 범위 내의 최대 레벨로 증가시킨 다음, TSA 경로를 통해 버퍼의 출력 레벨을 판독함으로써 버퍼 출력이 로 상태에 있는지를 인식할 수 있도록 체크한다. 다음으로, 테스터가 TSB 경로를 통해 버퍼의 입력에 하이 신호를 입력하여 버퍼의 출력을 하이로 설정하고, TSA 경로를 통해 이 하이를 검증한다. 다음으로, 테스터가 버퍼로의 입력 전압을 상측 입력 범위 내의 최소 레벨로 감소시킨 다음, TSA 경로를 통해 버퍼 출력을 판독함으로써 버퍼의 출력이 하이 상태에 있는지를 인식할 수 있도록 체크한다.

몇몇 디지탈 입력 버퍼들은, 제1 입력 전압 레벨(임계치)이 수신된 후에만 버퍼 출력이 하이가 되게 하는 입력 히스테리시스를 갖도록 설계된다. 버퍼의 출력이 일단 하이가 되면, 제2 하측 입력 전압 레벨(임계치)가 수신된 후까지 로 상태로 회복하지 않을 것이다. 마찬가지로, 제2 입력 전압 레벨이 수신될 때는 입력 버퍼의 출력이 로우로 가게 될 것이고 제1 입력 레벨 전압이 수신된 후까지 하이 상태로 회복하지 않을 것이다. 히스테리시스는 입력 버퍼의 출력단에서 상태 변화로 인해 발생되는 입력 버퍼의 입력단에서 잡음 가능성을 감소시키는데 사용된다.

도 40a의 입력 버퍼 상의 히스테리시스를 테스트하기 위해서, 테스터는 스캔 동작을 수행하여 TSA와 TSB 경로 내의 스위치들을 닫는다. 다음으로, 테스터가 TSB 경로를 통해 신호 발생기로부터 입력 버퍼의 입력으로 버퍼의 출력을 로우로 설정하기에 충분히 낮은(예를 들면, 상술된 제2 전압 레벨 이하) 전압을 입력하고, 이 낮은 전압을 TSA 경로를 통해 검증한다. 다음으로, 테스터가 제1 입력 전압 레벨보다 높은 버퍼로의 입력을 증가시키고, 이것을 제1 입력 전압 레벨보다 작지만 제2 입력 전압 레벨보다 작지 않은 레벨로 낮춘 다음, 이를 제1 입력 전압 레벨보다 높은 레벨으로 리턴한다. 이 동작 동안, 테스터는 버퍼의 출력이 제1 입력 전압 레벨보다 높은 수신 입력에 응답하여 로우에서 하이로 변화하고, 입력이 제1 입력 전압 레벨 이하가 되면 하이가 된 다음 제1 입력 레벨 전압보다 높은 레벨로 복귀하는 동안 하이를 유지한다는 것을 TSA를 통해 검증한다. 그 후, 테스터는 버퍼로의 입력을 제2 입력 전압 레벨 이하로 감소시키고, 이를 제2 입력 전압 레벨보다 높지만 제1 입력 전압 레벨보다 높지 않은 레벨로 상승시킨 다음, 이를 제2 입력 전압 레벨 이하로 리턴한다. 이 동작 동안, 테스터는 버퍼 출력이 제2 입력 전압 레벨 이하의 수신 입력에 응답하여 하이에서 로우로 변화하고, 입력이 제2 입력 전압 레벨보다 크게 된 다음 제2 입력 전압 레벨 이하로 복귀되는 동안 로우를 유지한다.

도 40a에서, 입력 버퍼 전압 변환은, 테스터가 신호를 버퍼로 입력하는 TSB 경로와 변환된 신호를 버퍼로부터 수신하는 TSA 경로를 사용하는 것을 제외하고, 도 39a의 출력 버퍼와 관련하여 상술된 바와 같이 테스트된다.

도 40a에서, 입력 버퍼에 대한 버스 홀더는 도 39a의 출력 버퍼와 관련해서 상술된 바와 같이 테스트된다.

도 40a에서, 도 39b에 도시된 바와 같은, 다이오드 ESD 회로는 도 39a의 출력 버퍼 설명과 관련해서 상술된 바와 같이 테스트된다.

도 40b의 종래 기술에 있어서, 종래의 입력 ESD 보호 회로가 도시된다. 이 ESD 회로는 패드와 입력 버퍼 사이에 직렬 저항, 직렬 저항과 패드 사이에 접속된 제1 노드와 접지에 접속된 제2 노드를 가진 실리콘 제어 정류기(SCR), 및 직렬 버퍼와 입력 저항 사이에 접속된 제1 노드와 접지에 접속된 제2 노드를 가진 필드 플레이트 다이오드(field plate diode : FPD)를 구비한다. 패드로 입력된 정상 전압 입력보다 높은 전압에 응답하여, FPD는 전류를 흘러보내 버퍼를 파괴하지 않는 레벨로 버퍼로 입력된 전압을 클램프한다. FPD가 전류를 흘러보낼 때, 전류는 패드로부터 직렬 저항과 FPD을 지나 접지로 흐를 것이다. 버퍼의 입력에서의 FPD 클램프 전압과 직렬 저항에 걸리는 전압의 합은 SCR을 턴하도록 충분한 트리거 전압을 공급하여, 패드로부터의 전류를 SCR을 통해 접지로 안전하게 분로시킨다.

도 40a에 도시되어 배치된 바와 같이, 도 40b의 ESD 회로를 테스트하기 위해서, 테스터는 TSC 경로를 통해 증가하고 있는 전압을 패드로 입력하고 TSB 경로를 통해 패드 전압을 모니터한다. 패드로 입력된 전압이 FPD를 도통시키는 레벨로 도달할 때, FDP의 전압과 직렬 저항 전압의 합은 SCR을 트리거하여 턴 온할 것이다. 테스터는 YSC 경로를 통해 SCR을 지나는 증가된 전류 흐름의 결과로서, TSB 경로 상에 전압을 모니터하고 R에 걸리는 증가된 전압 강하를 모니터함으로써 또는 TSB 경로 상에 전압을 모니터하거나 R에 걸리는 증가된 전압 강하를 모니터함으로써, 검출할 수 있다.

도 39b의 ESD 회로를 테스트하는데 있어서, 각각의 TSB와 TSC 스위치들은 도 39a와 도 40a의(ESD 회로의 어느 한 측) 임의의 점에서 패드 와이어에 접속될 수 있다. 그러나, 도 39c와 도 40b의 ESD 회로를 테스트할 때는, 도 39a와 도 40a에 도시된 바와 같이, TSB와 TSC 스위치들은 패드와 ESD 회로 사이의 패드 와이어에 모두 접속될 수 있다.

도 41의 예는, 본 발명이 아날로그 출력 버퍼와 이 아날로그 출력 버퍼와 연관된 아날로그 회로를 테스트하는 방법을 설명하는데, 아날로그 회로와 버퍼는 도 39a와 도 40a의 디지탈 코어와 같이 동일한 다이와 스캔 경로 상에 도시되었다. 도 39a와 도 41 사이의 차이점은 도 41이 아날로그 회로의 입력 상에 배치된 410과 411의 2개의 추가 스위치들(S)을 가지고 아날로그 회로의 출력에 배치된 412의 추가 스위치(S)를 갖는다는 점이다. 제1 입력 스위치(410)는 아날로그 회로 입력과 다른 입력들 사이를 접속하거나 단절하는데 사용되고, 제2 입력 스위치(411)는 TSA 패드를 통해 아날로그 회로 입력과 테스터 사이를 접속하거나 단절하는데 사용된다. 출력 스위치(412)는 TSB 회로를 통해 아날로그 회로 출력과 테스터 사이를 접속하거나 단절하는데 사용된다.

아날로그 출력 버퍼의 테스트는 도 39a에서 이미 설명된 디지탈 출력 버퍼를 테스트하는 것과 유사하다. 아날로그 출력 버퍼의 테스트를 시작할 때, 테스터는 스캔 동작을 수행하여 스위치들(411, 412 및 414)을 개방하고, 테스터에 버퍼를 입력하기 위해서 TSA, TSB 및 TSC 경로에서 스위치들을 닫는다. 이 스캔 동작 다음, 아날로그 출력 버퍼의 테스팅은 TSA를 통해 아날로그 신호를 버퍼에 입력하고 TSB 경로를 통해 버퍼의 출력에 아날로그 신호를 모니터함으로써 완성된다. 버퍼의 출력에서 구동 강도 및 하이와 로의 구동 저항값을 측정하기 위해, 로드(load)를 제공하는 것은 도 39a와 관련해서 이미 설명된 바와 같이 TSC 경로를 통해 완성된다. 버퍼가 3상(3-state) 형이라면, 도 39a에 미리 도시된 바와 같이 버퍼의 디스에이블된 상태가 테스트 될 수 있다.

마찬가지로 아날로그 회로의 테스팅도 수행된다. 아날로그 회로의 테스팅을 시작할 때, 테스터는 스캔 동작을 수행하여 스위치들(410, 414, 415 및 417)을 개방하고, 스위치들(411와 412)을 통해 아날로그 회로를 테스트에 접속한다. 이 스캔 동작 다음, 테스터에 의해 TSA 패드를 통해 아날로그 신호를 회로에 입력하고 TSB 패드를 통해 이 아날로그 신호를 회로 출력에서 모니터하여 아날로그 회로의 테스팅이 완성된다. 테스트 시간을 단축하기 위해서는, TSB 경로에서 스위치(414)를 닫고, 스위치(412)를 개방하며, 스위치(417)를 닫아서 아날로그 출력 버퍼 테스트를 아날로그 회로 테스트와 결합하여, 테스터가 아날로그 출력 버퍼의 출력을 통해 아날로그 회로의 출력을 모니터하게 한다.

도 42의 예는 도 41과 유사하며 본 발명이 아날로그 입력 버퍼(423)와 이 아날로그 입력 버퍼와 연관된 아날로그 회로를 테스트할 수 있는 방법을 도시한다. 테스트될 회로와 버퍼는 도 39a, 40a 및 41에 도시된 것과 동일한 다이 및 스캔 경로 상에 명백히 도시된다.

아날로그 입력 버퍼(423)의 테스팅은 도 40a에 상술된 바와 같이 디지탈 입력 버퍼의 테스팅과 유사하다. 아날로그 입력 버퍼의 테스팅을 시작할 때, 테스터는 스캔 동작을 수행하여 스위치들(411, 412 및 414)을 개방하고, TSA, TSB 및 TSC 경로 내의 스위치들을 닫음으로써 버퍼에 테스터를 접속한다. 이 스캔 동작 다음으로, 테스팅이 TSB 경로를 통해 버퍼로 아날로그 신호를 입력하고 TSA 경로를 통해 버퍼의 출력에서 아날로그 신호를 모니터함으로써 아날로그 출력 버퍼의 완성된다.

아날로그 출력 버퍼의 테스팅도 유사하게 수행된다. 아날로그 회로 테스트를 시작할 때, 테스터는 스캔 동작을 수행하여 스위치들(410, 414, 415 및 417)을 개방하고, 스위치들(411과 412)을 닫는다. 이 스캔 동작 다음으로, 아날로그 회로의 테스팅이 테스터에 의해 TSB 패드를 통해 아날로그 신호를 아날로그 회로로 입력하고 TSA 패드를 통해 아날로그 회로 출력에서 아날로그 신호를 모니터하여 완성된다. 아날로그 입력 버퍼 테스트는 스위치(414)를 닫고, 스위치(412)를 개방하며, 스위치(417)를 닫아서 아날로그 회로 테스트와 결합하여, 테스터가 아날로그 입력 버퍼를 통해 아날로그 회로의 입력을 자극하게 한다.

아날로그 회로의 상술된 테스팅과 관련하여, 전압계는, 바람직하게는 수신된 아날로그 신호를 디지탈화하기 위한 종래의 디지탈라이저(digitalizer)를 포함하여, 수신된 아날로그 신호와 관련된 종래의 주파수 도메인 해석을 수행하기 위해 디지탈화된 신호를 사용할 수 있다.

본 실시예에 도시된 출력 버퍼들을 하이 및 로우로 구동하면서, 본 발명의 기술을 사용하여 오픈 드레인이나 오픈 컬렉터 버퍼들을 테스트할 수 있다는 것이 상술된 설명으로부터 명백해질 것이다.

이상에서 설명한 바와 같이, 본 발명에서는 본드 패드를 물리적으로 프로빙하지 않고 패드 버퍼, 정전 방전 보호 회로 및 패드 버스 홀더를 테스트할 수 있다.

본 발명의 실시예들이 예시적으로 상술되었지만, 이 설명은 다양한 실시예들을 실행할 수 있는 본 발명의 기술 범위에만 제한되지 않는다.

도 1은 3개의 메모리(M)인 A, B, C와 조합 논리(CL)를 구비한 종래의 전기 회로를 도시한 도면.

도 2는 D 플립 플롭으로 구현된 도 1의 메모리들의 예를 도시한 도면.

도 3은 도 1의 회로에서 스캔 테스트를 수행하는 방법의 일례를 도시한 도면.

도 4a는 D 플립 플롭형 메모리를 스캔 셀로 변환하는 종래의 방법의 일례를 도시한 도면.

도 4b는 바이패스 메모리의 일례를 도시한 도면.

도 5는 테스터에 직렬로 접속된 도 3의 3개의 회로를 도시한 도면.

도 6은 종래의 스캔 테스트의 개념을 도시한 도면.

도 7은 본 발명에 따른 와핑(warping) 스캔 테스트 개념을 도시한 도면.

도 8은 회로(C1-CN)를 통해 진행하는 와핑 스캔 테스트 동작의 개념적 흐름을 도시한 도면.

도 9는 2비트 스캔 경로를 가지는 회로를 도시하는 도면.

도 10는 입력보다 많은 수의 출력을 갖는 회로를 도시한 도면.

도 11은 스캔 셀의 구조를 도시한 도면.

도 12는 와핑 스캔 테스트 개념을 설명하기 위해 도 10의 회로가 어떻게 변형되었는지를 도시한 도면.

도 13은 도 12의 데이타 가산 셀(DSC)의 구성을 도시한 도면.

도 14는 3개의 입력과 2개의 출력을 가진 스캔 테스트가능 회로를 도시한 도면.

도 15는 데이타 보유 스캔 셀(data retaining scan cell)의 구성을 도시한 도면.

도 16은 내지 도 18은 스캔 가능한 경계 셀(BC)을 갖는 회로에서 와핑 스캔 테스트 개념을 수행할 수 있는 방법의 예를 도시한 도면.

도 19는 DCBC를 설계한 도면.

도 20은 DRBC를 설계한 도면.

도 21은 DSBC를 설계한 도면.

도 21a는 DCBC, DRBC 및 DSBC를 실현하는 방법을 도시한 도면.

도 22는 IC나 다이 내부의 복수 회로들을 테스트하는데 와핑 스캔 테스트 개념을 사용하는 방법을 설명하는 도면.

도 23은 와핑 스캔 테스트 개념이 보드 상의 복수의 IC 또는 멀티칩 모듈(MCM) 기판의 복수의 다이를 테스트하기 위해서 사용되는 방법을 도시한 도면.

도 24는 박스내의 복수의 보드(BD)를 테스트하기 위해서 와핑 스캔 테스트 개념을 사용하는 방법을 도시한 도면.

도 25는 시스템내의 복수의 박스(BX)들을 테스트하기 위해 와핑 스캔 테스트 개념이 사용되는 방법을 도시한 도면.

도 26은 웨이퍼 상의 다이를 테스트하기 위해 와핑 스캔 테스트 개념이 사용되는 방법을 도시한 도면.

도 27은 도 26의 웨이퍼의 각각의 다이의 접속 방법을 도시한 도면.

도 28은 로트(lot)내의 복수의 웨이퍼들을 테스트하기 위해 와핑 스캔 테스트 개념이 사용되는 방법을 도시한 도면.

도 29는 복수의 로트를 테스트하기 위해 와핑 스캔 테스트 개념이 사용되는 방법을 도시한 도면.

도 30은 회로 스캔 경로의 직렬 입력과 직렬 출력에서 종래의 부호 해석기(SAR)를 사용하여, 앨리어싱(aliasing)의 가능성을 제거하는 일례을 도시한 도면.

도 31은 새로운 테스트 신호 TSA, TSB, TSC를 위한 버스(310, 311)와 테스트 패드들을 포함하는 웨이퍼를 도시한 도면.

도 32는 웨이퍼의 각각의 다이의 접속 방법을 도시한 도면.

도 33은 포착 시프트(capture shift, CS)와 갱신(U) 메모리를 갖는 종래의 IEEE STD 1149.1 스캔 셀을 도시한 도면.

도 34는 2상 디지탈 출력 버퍼(340), 정전 방전(ESD) 보호 회로, 종래의 경계 스캔 회로 및 스캔 경로에 접속된 도 33의 4개의 스캔 가능 스위치(S)를 포함하는 구성(341)을 도시한 도면.

도 35는 종래의 버스 홀더(BH) 회로 및 3상 회로 출력 버퍼(350)를 포함하는 구성(351)을 도시한 도면.

도 36는 도 34 및 도 35의 변형된 형태를 도시한 도면.

도 37은 입력과 출력 버퍼 모두를 가진 양방향성 패드를 포함하는 구성을 도시한 도면.

도 38은 도 34 ~ 도 37의 모든 TSA 노드들이 다이상에 버스로 연결되고 도 33의 스위치를 통해 다이 상의 TSA 패드에 연결되는 방법을 도시한 도면.

도 39a는 3상 출력 버퍼의 프로브리스 테스팅(probeless testing)이 본원 발명을 이용하여 어떻게 발생하는지의 일례를 도시하는 도면.

도 39b는 종래의 ESD 회로의 일례를 도시한 도면.

도 39c는 또 다른 종래의 출력 ESD 보호 회로를 도시한 도면.

도 40a는 입력 버퍼를 테스트하기 위한 구성을 도시한 도면.

도 40b는 종래의 입력 ESD 보호 회로를 도시한 도면.

도 41은 본 발명이 아날로그 출력 버퍼와 이 아날로그 출력 버퍼와 연관된 아날로그 회로를 테스트하는 방법을 도시한 도면.

도 42는 본 발명이 아날로그 입력 버퍼와 이 아날로그 입력 버퍼와 연관된 아날로그 회로를 테스트할 수 있는 방법을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

SC : 스캔 셀

MUX : 멀티플렉서

CL : 조합 논리

BM : 바이패스 메모리

DRC : 데이타 보유 셀

DSC : 데이타 가산 셀

DCBC : 데이타 포착 경계 셀

BC : 경계 셀

Claims

적어도 하나의 집적 회로가 그 표면에 형성되어 있는 반도전체 본체로서,

상기 적어도 하나의 집적 회로는,

코어 기능 로직;

상기 코어 기능 로직과 단자 패드 사이의 신호 경로에 결합되어 상기 신호 경로를 따라 신호를 전송하는 단자 버퍼;

로드(load) 단자를 상기 단자 패드에 선택적으로 접속하기 위한 로드 테스트 스위치;

상기 단자 버퍼의 입력을 제1 테스트 단자에 선택적으로 접속하기 위한 제1 테스트 스위치;

상기 단자 버퍼의 출력을 제2 테스트 단자에 선택적으로 접속하기 위한 제2 테스트 스위치; 및

정상 동작에서는 개방되고, 테스트 모드에서는 선택적으로 닫혀(closed)질 수 있도록 상기 로드 테스트 스위치와 상기 제1 및 제2 테스트 스위치들의 동작을 제어하기 위한 제어 회로

를 포함하는 것을 특징으로 하는 반도전체 본체.
제1항에 있어서,

상기 적어도 하나의 집적 회로는,

상기 로드 테스트 스위치와 상기 단자 버퍼 사이의 신호 경로의 임의의 위치에서, 상기 단자 패드와 상기 단자 버퍼 사이의 신호 경로에 접속된 정전 방전 보호 회로

를 더 포함하는 것을 특징으로 하는 반도전체 본체.
제1항에 있어서,

상기 단자 패드와 상기 단자 버퍼 사이에 있는 노드에서 상기 단자 패드에 접속된 버스 홀더 회로를 더 포함하고, 상기 제1 및 제2 테스트 스위치 중 하나는 상기 버스 홀더 회로와 상기 단자 패드 사이의 노드에서 상기 단자 버퍼에 접속되는 것을 특징으로 하는 반도전체 본체.
제1항에 있어서,

상기 단자 버퍼는,

상기 코어 기능 로직에 결합된 입력과 상기 단자 패드에 결합된 출력을 갖는 출력 버퍼를 포함하고,

상기 단자 버퍼를 상기 코어 기능 로직에 선택적으로 접속하기 위한 분리 테스트 스위치(isolation test switch)를 더 포함하며,

상기 제어 회로는 정상 동작에서는 닫혀지고 상기 테스트 모드에서는 개방되도록 상기 분리 테스트 스위치의 동작을 제어하는 것을 특징으로 하는 반도전체 본체.
제1항 또는 제4항에 있어서,

상기 단자 패드에 결합된 입력과 상기 코어 기능 로직에 결합된 출력을 가진 입력 버퍼; 및

상기 입력 버퍼의 출력을 상기 제1 테스트 단자에 선택적으로 접속하기 위한 제3 테스트 스위치

를 더 포함하며,

상기 제어 회로는 정상 동작에서는 개방되고, 테스트 모드에서는 선택적으로 닫혀지도록 제3 테스트 스위치의 동작을 제어하는 것을 특징으로 하는 반도전체 본체.
제1항에 있어서,

다수의 집적 회로가 상기 반도전체 본체 표면에 형성되고,

상기 다수의 집적 회로들의 로드 단자들이 공통으로 접속되며,

상기 다수의 직접 회로들의 제1 테스트 단자들이 공통으로 접속되고,

상기 다수의 집적 회로들의 제2 테스트 단자들이 공통으로 접속되는 것을 특징으로 하는 반도전체 본체.
제1항에 있어서,

상기 적어도 하나의 집적 회로는 제1 및 제2 테스트 스위치들 및 로드 테스트 스위치들과 각각 결합된 다수의 단자 버퍼들을 포함하며, 상기 다수의 단자 버퍼들과 연관된 제1 테스트 스위치들은 공통의 제1 테스트 노드에 접속되고, 상기 다수의 단자 버퍼들과 연관된 제2 테스트 스위치들은 공통의 제2 테스트 노드에 접속되며, 상기 다수의 단자 버퍼들과 연관된 로드 테스트 스위치들은 공통 로드 노드에 접속되고,

상기 제1 공통 테스트 노드와 상기 제1 테스트 단자, 상기 제2 공통 테스트 노드와 상기 제2 테스트 단자, 및 상기 공통 로드 노드와 상기 로드 단자 사이에, 각각 직렬로 접속된 제1, 제2, 및 제3 패드 스위치들을 더 포함하며,

상기 제어 회로는 정상 동작에서는 개방되고 테스트 모드에서는 선택적으로 닫혀질 수 있도록 상기 제1, 제2 및 제3 패드 스위치들의 동작을 제어하는 것을 특징으로 하는 반도전체 본체.
코어 기능 회로에 결합된 입력과 단자 패드에 결합된 출력을 가진 출력 버퍼를 포함하는, 집적 회로의 출력 회로를 테스트하는 방법으로서,

상기 코어 기능 회로로부터 상기 출력 버퍼의 입력을 단절(disconnecting)하는 단계;

상기 출력 버퍼의 입력을 제1 테스트 단자에 접속하는 단계;

상기 출력 버퍼의 출력을 제2 테스트 단자에 접속하는 단계;

상기 출력 버퍼의 상기 입력에 의한 수신을 위하여, 제1 논리 레벨의 테스트 입력 신호를 상기 제1 테스트 단자에 인가하는 단계;

상기 제1 논리 레벨의 테스트 입력 신호에 응답하여 제2 테스트 단자에서 상기 출력 버퍼의 구동 강도를 측정하는 단계;

상기 출력 버퍼의 상기 입력에 의한 수신을 위하여, 제2 논리 레벨의 테스트 입력 신호를 제1 테스트 단자에 인가하는 단계; 및

상기 제2 논리 레벨의 테스트 입력 신호에 응답하여 제2 테스트 단자에서 상기 출력 버퍼의 구동 강도를 측정하는 단계

를 포함하는 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

상기 출력 버퍼의 상기 출력을 로드 테스트 단자에 접속하는 단계; 및

상기 인가 단계 이전에 상기 로드 테스트 단자에 로드를 접속하는 단계

를 더 포함하고,

상기 측정 단계는 각각,

상기 출력 버퍼로부터의 구동 전류를 결정하기 위해서 상기 로드에 걸리는 전압 강하를 측정하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

상기 출력 버퍼의 상기 출력을 상기 로드 테스트 단자에 접속하는 단계;

상기 출력 버퍼를 디스에이블하는 단계;

가변 테스트 전압을 상기 로드 테스트 단자에 인가하는 단계; 및

상기 가변 테스트 전압 다음에 상기 출력 버퍼의 출력에서의 전압이 인가되었는지를 판정하기 위해서 상기 제2 테스트 단자에서 상기 전압을 측정하는 단계

를 더 포함하는 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

상기 출력 버퍼는 상기 출력 버퍼의 상기 구동 레벨을 제어하는 구동 신호를 수신하기 위한 구동 입력을 가지고,

상기 집적 회로는 상기 출력 버퍼에 상기 구동 신호를 공급하기 위해서 상기 출력 버퍼의 상기 구동 입력과 상기 코어 기능 로직 사이에 접속된 경계 스캔 셀(boundary scan cell)을 더 포함하며,

상기 인가 단계 이전에, 선택된 구동 신호를 상기 경계 스캔 셀에 기억시키는 단계를 더 포함하는

것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

상기 집적 회로는 다수의 출력 버퍼들을 포함하며, 상기 다수의 출력 버퍼 각각은 다수의 단자 패드들 중 하나의 패드와 연관되고, 또한 다수의 제어 스위치들과 연관되며, 상기 다수의 제어 스위치들은 상기 각 출력 버퍼들에 대해서, 상기 코어 기능 회로와 상기 출력 버퍼의 상기 입력 사이에 접속된 분리 제어 스위치, 상기 출력 버퍼의 상기 입력과 상기 제1 테스트 단자 사이에 접속된 제1 테스트 스위치, 및 상기 출력 버퍼의 상기 출력과 상기 제2 테스트 단자 사이에 접속된 제2 테스트 스위치를 포함하고,

상기 집적 회로는 상기 제1 테스트 단자와 상기 다수의 출력 버퍼들의 상기 각각의 제1 테스트 스위치들 사이에 접속된 제1 테스트 패드 제어 스위치, 및 상기 제2 테스트 단자와 상기 다수의 출력 버퍼들의 상기 각각의 제2 테스트 스위치 사이에 접속된 제2 테스트 패드 제어 스위치를 더 포함하며;

상기 인가 단계 이전에, 상기 제1 및 제2 테스트 패드 제어 스위치들을 닫는 단계

를 더 포함하는 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

각각의 측정 단계는 상기 인가 단계와 상기 출력 버퍼가 상기 제2 테스트 단자를 임계 전압으로 구동하는 시간 사이의 전파 지연을 측정하는 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
제8항에 있어서,

상기 집적 회로는 다수의 유사한 집적 회로들과 결합되어 반도전체 웨이퍼 상에 배치되고,

상기 다수의 집적 회로 각각은 코어 기능 회로에 연결된 입력과 단자 패드에 연결된 출력을 가진 출력 버퍼를 포함하는 출력 회로를 포함하고,

상기 다수의 집적 회로들 각각은 상기 코어 기능 회로와 상기 출력 버퍼의 상기 입력 사이에 접속된 분리 제어 스위치, 상기 출력 버퍼의 상기 입력과 상기 제1 테스트 단자 사이에 접속된 제1 테스트 스위치, 및 상기 출력 버퍼의 상기 출력과 상기 제2 테스트 단자 사이에 접속된 제2 테스트 스위치를 포함하는 다수의 제어 스위치들을 포함하고, 상기 다수의 집적 회로 각각의 상기 제1 및 제2 테스트 단자들은 제1 및 제2 테스트 버스 도전체들에 함께 접속된 것을 특징으로 하는 집적 회로의 출력 회로 테스트 방법.
코어 기능 회로와 단자 패드 사이의 신호 경로에 결합되어 있는 단자 버퍼의 주변 노드에서 정전 방전 회로가, 단자 패드에 접속되고, 상기 정전 방전 회로와 로드 테스트 단자 사이에 접속된 로드 테스트 스위치와, 상기 정전 방전 회로와 테스트 단자 사이에 접속된 테스트 스위치를 더 포함하는 집적 회로의 정전 방전 회로 테스팅 방법으로서,

상기 테스트 스위치와 상기 로드 테스트 스위치를 닫는 단계;

가변 전압을 상기 로드 테스트 단자에 인가하는 단계; 및

상기 인가 단계 동안, 상기 인가 단계 결과로서 상기 정전 방전 회로에 전류가 도통되었는지를 판단하기 위해 상기 로드 테스트 단자의 도전 상태를 검출하는 단계

를 포함하는 것을 특징으로 하는 집적 회로의 정전 방전 회로 테스팅 방법.
제15항에 있어서,

상기 정전 방전 회로는 SCR형이고,

상기 인가 단계는 가변 전압을 로드를 통해 상기 로드 테스트 단자에 인가하는 단계를 포함하며,

상기 검출 단계는 상기 인가 단계 동안, 상기 SCR의 트리거링을 검출하기 위해서 상기 로드에 걸리는 전압을 모니터하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 정전 방전 회로 테스팅 방법.
코어 기능 회로와 단자 패드 사이의 신호 경로에 결합되어 있는 단자 버퍼의 주변 노드에서 단자 패드에 버스 홀더 회로(bus holder circuitry)가 접속되어 있는 집적 회로의 버스 홀더 회로를 테스트하는 방법으로서,

상기 단자 버퍼가 상기 단자 패드의 상태를 구동하도록 동작하지 않는 것을 보장하는 단계;

상기 버스 홀더 회로를 로드 테스트 단자에 접속하는 단계;

로드를 상기 로드 테스트 단자에 접속하는 단계;

제1 레벨에서 제2 레벨로 변화하는 가변 전압을 상기 로드를 통해 상기 로드 테스트 단자에 인가하는 단계; 및

가변 전압을 인가하는 상기 단계 동안, 로드에 걸린 전압을 모니터하여 극성 변화를 검출하는 단계

를 포함하는 것을 특징으로 하는 집적 회로의 버스 홀더 테스팅 방법.
입력 회로가, 단자 패드에 결합된 입력과 코어 기능 회로에 결합된 출력을 가진 입력 버퍼를 포함하는, 집적 회로의 입력 회로를 테스트하는 방법으로서,

상기 입력 버퍼의 상기 입력을 제1 테스트 단자에 접속하는 단계;

상기 입력 버퍼의 상기 출력을 제2 테스트 단자에 접속하는 단계;

상기 입력 버퍼의 상기 입력에 의한 수신을 위하여, 제1 논리 레벨의 테스트 입력 신호를 상기 제1 테스트 단자에 인가하는 단계; 및

상기 제2 테스트 단자에서, 상기 인가 단계로의 상기 입력 버퍼의 응답을 측정하는 단계

를 포함하는 것을 특징으로 하는 집적 회로의 입력 회로 테스팅 방법.
제18항에 있어서,

상기 인가 단계는,

입력 로우 레벨(low level) 전압 범위 내에서 상기 제1 테스트 단자에 인가된 전압을 변화시키는 단계를 포함하고,

상기 측정 단계는,

상기 가변 단계 동안 상기 논리 레벨이 일정하게 유지되는지를 판단하기 위해서 상기 제2 테스트 단자의 논리 레벨을 모니터하는 단계를 포함하며,

입력 하이 레벨 전압 범위 내에서 상기 제1 테스트 단자에 인가되는 상기 전압을 변화시키는 단계; 및

상기 입력된 하이 레벨 전압 범위 내에서 상기 인가된 전압을 변화시키는 단계 동안 상기 논리 레벨이 일정하게 유지되는지를 판정하기 위해서 상기 제2 테스트 단자의 논리 레벨을 모니터하는 단계

를 더 포함하는 것을 특징으로 하는 집적 회로의 입력 회로 테스팅 방법.
제18항에 있어서,

상기 인가 단계는,

제1 전압 범위 내에서부터 상기 제1 전압 범위 바깥의 제1 임계 전압 이상까지 상기 제1 테스트 단자로 인가된 상기 전압을 변화시키는 단계를 포함하고,

상기 측정 단계는,

상기 가변 단계에 응답하여 상기 논리 레벨 상태가 변화하였는지를 판단하기 위해서 상기 제2 테스트 단자의 논리 레벨을 모니터하는 단계를 포함하며,

상기 모니터링 단계에 응답하여, 상기 논리 레벨 상태가 변화되었는지를 판정하고, 다시 상기 제1 임계 전압 이상에서부터 상기 제1 임계 전압보다 상기 제1 전압 범위에 더 가까운 제2 슬레스홀드 전압까지 상기 제1 테스트 단자로 인가된 전압을 다시 변화시키는 단계; 및

상기 제1 임계 전압 이상에서부터 상기 제2 임계 전압까지 상기 제1 테스트 단자에 인가된 상기 전압을 변화시키는 단계에 응답하여 상기 논리 레벨 상태가 변화되었는지를 판정하기 위해서 상기 제2 테스트 단자의 논리 레벨을 다시 모니터하는 단계

를 더 포함하는 것을 특징으로 하는 집적 회로의 입력 회로 테스팅 방법.
제18항에 있어서,

상기 집적 회로는 다수의 유사한 집적 회로들과 결합되어 반도전체 웨이퍼 상에 배치되고,

상기 다수의 집적 회로들 각각은, 단자 패드에 결합된 입력과 코어 기능 회로에 결합된 출력을 가진 입력 버퍼를 포함하는 입력 회로를 포함하며,

상기 다수의 집적 회로들 각각은 상기 입력 버퍼의 상기 입력과 상기 제1 테스트 단자 사이에 접속된 제1 테스트 스위치, 상기 입력 버퍼의 상기 출력과 상기 제2 테스트 단자 사이에 접속된 제2 테스트 스위치를 포함하는 다수의 제어 스위치들을 포함하며, 상기 다수의 집적 회로 각각의 상기 제1 및 제2 테스트 단자들은 제1 및 제2 테스트 버스 도전체들에 함께 접속된 것을 특징으로 하는 집적 회로의 입력 회로 테스팅 방법.