JP2003156542A

JP2003156542A - テスト方法および半導体装置

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Publication number: JP2003156542A
Application number: JP2001357085A
Authority: JP
Inventors: Masayuki Sato; 正幸佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-22
Filing date: 2001-11-22
Publication date: 2003-05-30

Abstract

(57)【要約】【課題】１つの半導体チップが高価なテスタを占有す
る時間を短縮してテストに要するコストを大幅に低減で
きるテスト技術を提供する。【解決手段】ウェハ（１００）のチップ分割領域領域
（３００）に任意の半導体チップ間を接続可能にする可
変接続手段（ＳＷ−Ａ，ＳＷ−Ｂ）や必要に応じて基本
的な論理ゲート回路（Ｇ１，Ｇ，Ｇ３）を設けておい
て、各半導体チップに設けられている外部端子に接続さ
れた論理ゲート（Ｇ１１〜Ｇ１３）やバッファ（２５３
〜２５５，２４０）などの周辺回路あるいはこれらの周
辺回路とウェハの分割領域にある論理ゲート回路とを利
用してテスト回路を構成し、このテスト回路でウェハ上
の半導体チップをテストするようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリや論
理集積回路などの半導体装置をテスト（試験）するテス
ト技術さらには検査対象の半導体装置をテストするのに
適したテスト回路をウェハ上に構成してテストする技術
に関する。

【０００２】

【従来の技術】論理集積回路（以下、ロジックＩＣと称
する）などの半導体装置のテスト方式としては、テスタ
と呼ばれる装置によりテストパターンデータを発生して
ロジックＩＣへ入力し、該ロジックＩＣから出力された
データ信号と期待値とを比較判定する方式がある。ま
た、半導体装置の内部の組合せ論理回路を意味するよう
な内部論理回路の入出力側のフリップフロップを、テス
ト動作時にシフトレジスタをなすように連結し、このシ
フトレジスタにテストデータを入れ、フリップフロップ
に保持させたデータに基づいて内部論理回路を動作さ
せ、かつ内部論理回路の出力を上記シフトレジスタを介
してシリアルに出力させ、その出力を検査するスキャン
パス方式もある。

【０００３】さらに、疑似乱数発生回路のようなランダ
ムなテストパターンを発生するパターン発生回路を内蔵
させたＢＩＳＴ（Built in self test）方式のテスト技
術がある。かかるスキャンパス方式におけるテストパタ
ーンの入力およびスキャンアウトされたデータと期待値
との比較判定や、ＢＩＳＴ方式における動作モードの指
定などは、テスタにより行なわれることとなる。

【０００４】上記のような組合せ論理を含む論理回路を
検査可能なテスタは、一般にロジックテスタと呼ばれ
る。かかるロジックテスタとは別個に、メモリの検査を
行なうメモリテスタがある。メモリも論理回路の一種と
見なして良いけれども、それをテストするテスタは、組
合せ論理回路のためのテストとはテストパターンの生成
アルゴリズムが異なるため、メモリ専用のテスタが好適
とされる。なお、ロジックテスタの中でも、スキャンパ
ス方式やＢＩＳＴ方式のテスタは、被テスト半導体チッ
プの論理構造に着目し、その論理構造に適したテストパ
ターンを生成するように構成されるため、ストラクチャ
ルテスタと呼ばれることもある。

【０００５】

【発明が解決しようとする課題】従来のテスタは、新た
に開発される多種多様な半導体装置を試験することがで
きるように、可能とするテスト項目ができるだけ多くな
るようにするとともに、テストされる半導体装置の性能
やピン数等に関しても広い範囲の動作周波数や予想され
る最大級のピン数に対応できるように構成される。すな
わち、従来のテスタは、極めて汎用性の高い装置として
提供される。そのため、非常に高価であるという問題点
があった。

【０００６】ユーザが新たに開発した半導体装置のテス
トを行なう場合、テストしようとする半導体装置の規模
によっては、テスタの有する全体の機能の一部かしか使
用しない状況がしばしば生ずる。このように、従来のテ
スタは極めて冗長性が高いものとされ、またそれ故に高
価な装置でもあるので、それが半導体チップ単価にはね
かえったり、市場での競争や需要との関係からコストア
ップができない場合にはコスト割れが発生することにな
る。

【０００７】高価なテスタの使用を回避する上では、Ｌ
ＳＩ内に内部論理回路をテストするテスト回路を組み込
むＢＩＳＴ方式を着目することができる。しかしなが
ら、ＢＩＳＴ方式のテスト回路は、半導体チップサイズ
の増大をもたらし、ひいては半導体チップコストを増大
させるという課題をもたらす。また、ＢＩＳＴ方式のテ
スト回路を半導体チップ内部に設けると、このテスト回
路における故障によって歩留まりが低下する恐れが出て
くるという別の課題も生ずる。

【０００８】この発明の目的は、論理回路をテストする
テスト回路をウェハ上において構築することでテストコ
ストを低減することができる技術を提供することにあ
る。この発明の他の目的は、１つの半導体チップが高価
なテスタを占有する時間を短縮して所要テストコストが
少なくて済む半導体装置のテスタ技術を提供することに
ある。この発明の更に他の目的は、論理回路をテストす
るテスト回路を、もともと各半導体チップに設けられて
いる回路要素の利用のもとでそれを構築し、これによっ
てテスト回路を搭載することによる半導体チップサイズ
の増加ひいては半導体チップコストの上昇を抑制するこ
とができる技術を提供することにある。

【０００９】この発明の更に他の目的は、論理回路をテ
ストするテスト回路を構成可能な論理ゲートをウェハの
ダイシング領域と称されるような分割領域ないしはチッ
プ分割領域に形成しておくことによって、テスト回路を
搭載することによる半導体チップサイズの増加ひいては
半導体チップコストの上昇を抑制することができる技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。近年のシステムＬＳＩに代表されるような
論理ＬＳＩでは、顧客の要求や製品仕様の点から、かか
るＬＳＩを構成する半導体チップにおける周辺に、外部
から信号を受けかつ外部への信号の出力を可能とする一
種の要素回路と見なせる回路を設けることがしばしば生
ずる。例示的に言えば、クロック信号を発生するための
ＰＬＬ回路とともに設定されるある種のゲート回路やメ
モリの一種として設定されるある種のバッファ回路がそ
れに相当し得る。

【００１１】本発明は、この点に着目し、ウェハの分割
領域に、ウェハ上の所望の半導体チップ間を接続可能に
する可変接続手段や必要に応じて基本的な論理ゲート回
路を設けておき、各半導体チップに設けられている外部
端子に接続された論理ゲートやバッファなどの周辺回路
あるいはこれらの周辺回路とウェハの分割領域にある論
理ゲート回路とを利用してテスト回路を構成し、このテ
スト回路でウェハ上の半導体チップをテストするように
したものである。また、論理ＬＳＩがＢＩＳＴ回路（メ
モリＢＩＳＴおよびロジックＢＩＳＴを含む）を備える
場合には、ＢＩＳＴ回路を制御するための制御回路を各
半導体チップに設けられている周辺回路あるいはこれら
の周辺回路とウェハの分割領域にある論理ゲート回路と
を利用して構成することも考慮される。

【００１２】本発明の技術的有用性は、次のことから充
分に理解されよう。すなわち、近年のシングル半導体チ
ップマイクロコンピュータなどの半導体チップは、１枚
のウェハ上に数万個の半導体チップが形成されることは
頻繁に生じ得る。１枚の半導体ウェハに、１万個のよう
な数の半導体チップとすべき構成を形成する場合、各半
導体チップにそれぞれ、その外部端子に接続された論理
ゲートが１つか２つあるだけでウェハ全体では１万個〜
２万個の利用可能な論理ゲートが存在することとなる。
一方、本発明者は仮想テスタの研究から、論理ゲートが
１万個あれば基本的なロジックテスト機能を有するテス
ト回路を構築できることを知得している。従って、上記
のように、ウェハ上の複数の半導体チップにある利用可
能な論理ゲートを利用してテスト回路やＢＩＳＴの制御
回路を構築することは充分に可能である。また、テスト
回路やＢＩＳＴ制御回路を構築するのに充分な数の周辺
論理ゲートが半導体チップ上に存在しない場合には、こ
れを補完する論理ゲートをウェハのダイシング領域のよ
うな分割領域に形成するようにすれば良い。

【００１３】上記した手段に対しては、上記可変接続手
段の接続情報を保持する保持手段に、ＨＤＬ（ハードウ
ェア・ディスクリプション・ラングィッジ：ハードウェ
ア記述言語）で記述されたテスタ構築データをワークス
テーションやパーソナルコンピュータなど用いて接続情
報を書き込むようにすることができる。これによって、
所望の機能を有するテスト回路をウェハ上内に構築する
場合には、そのテスト回路を用いてテスト対象の半導体
チップのテストを順次実施することで、高機能のテスタ
を使用せずにテストを実行あるいはテスタの占有時間を
短縮したテストを行なうことができる。なお、ＨＤＬに
よるテスタ構築データの記述は、そのような機能エント
リー・ツールがＥＤＡベンダから提供されているので、
そのツールを使用することで効率良く行なうことができ
る。

【００１４】さらに、上記のようにウェハ上に構築した
テスト回路による各半導体チップの機能テストは、半導
体ウェハを所望のバーンインに向けて所望の高温下、動
作電圧下、雰囲気下で所望の時間にわたって動作させる
ような、いわゆるバーンイン試験（エージング試験とも
いう）中に半導体チップの機能テストを行なうことがで
きるので、トータルの試験時間を短縮したり半導体チッ
プの信頼性を向上させたりすることも可能とする。

【００１５】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明が適用される半
導体ウェハ全体の概略構成例を示す。図１において、１
００は単結晶シリコン基板からなるような半導体ウェハ
（以下、単にウェハとも称する）、２００はウェハ１０
０上に形成された個々の半導体集積回路領域（いわゆる
半導体チップとなる領域）である。各半導体集積回路領
域２００の相互にはそれらを分離するための分離領域３
００が縦横に設けられている。ウェハ上に半導体集積回
路回路を構成する素子や配線が形成され、適当なテスト
が行われた後、分割領域３００に沿うダイシングのよう
な分離技術の適用によってウェハ１００上の個々の半導
体集積回路領域２００は分割される。すなわち複数の半
導体集積回路領域２００は、個々の半導体チップにされ
る。

【００１６】図２には、上記ウェハ１００の一部を拡大
して示したものであり、図１と同様に、１００はウェ
ハ、２００は半導体集積回路領域、３００は分割領域で
ある。分割領域３００は、行列配置される複数の半導体
集積回路領域間に設定されるものであり、図示のような
横方向の分割領域と縦方向の分割領域からなると見なさ
れる。分割領域３００を成す横方向領域、縦方向領域
は、一般的な半導体ウェハに設定される分割領域と同程
度の幅を持つようにされる。かかる分割領域の幅は、ウ
ェハ１００を半導体チップに分割するための図示しない
ダイシング装置におけるダイシングブレードの厚さとほ
ぼ対応されるような値、例えば１００μｍのような値に
される。近年の半導体集積回路技術の進歩は、改めて言
うまでも無く、その種の狭い幅の領域での多数のスイッ
チ素子のような回路素子の形成や、多数の配線の形成を
可能としている。図２に示された分割領域３００には、
配線群と、スイッチアレイＳＷ−Ａ，ＳＷ−Ｂとが設け
られている。ウェハ１００の分割領域３００と成すウェ
ハ表面には、上記スイッチアレイＳＷ−Ａ、ＳＷ−Ｂを
構成するためのＭＯＳＦＥＴのような回路要素が設けら
れるとともに、図２に破線で示すようなＮＡＮＤゲート
やＮＯＲゲート、イクスクルーシブＯＲゲートなどの論
理ゲートＧ１，Ｇ２，Ｇ３……を構成するためのＭＯＳ
ＦＥＴのような回路要素もまた必要に応じて設けられ
る。

【００１７】上記配線群は、上記回路要素上を含む分割
領域３００上に、図示しない絶縁膜を介して形成された
複数の配線からなる。上記スイッチアレイを成す回路要
素や上記論理ゲートＧ１，Ｇ２，Ｇ３……を成す回路素
子（入出力端子）は、ウェハ表面の素子の上方に形成さ
れている上記絶縁膜に適宜スルーホールを形成すること
で、分割領域３００の配線に接続される。論理ゲートＧ
１，Ｇ２，Ｇ３……の電源電圧は、分割領域３００に設
けられているいずれかの配線を電源電圧ラインとして与
えても良いし、半導体集積回路領域２００内に設けられ
る電源電圧ラインの一部を分割領域まで引き延ばして与
えるようにしても良い。スイッチアレイは、縦方向の分
割領域と横方向の分割領域の交差部に設けられているも
の（ＳＷ−Ａ）と、各半導体集積回路領域２００の各辺
間に設けられているもの（ＳＷ−Ｂ）の２種類があり、
両者は少し構成が異なっている。

【００１８】図３にはこのうち交差部のスイッチアレイ
ＳＷ−Ａの具体例が、または図４にはスイッチアレイＳ
Ｗ−Ｂの具体例が示されている。図３に示されているよ
うに、交差部のスイッチアレイＳＷ−Ａは、縦方向の分
割領域の配線Ｌｖと横方向の分割領域の配線Ｌｈとの間
を電気的に接続可能なＭＯＳＦＥＴからなるスイッチＳ
Ｗ１１〜ＳＷ１４と、各領域の配設方向に沿った配線Ｌ
ｖ，Ｌｈを途中で電気的に切断可能なＭＯＳスイッチＳ
Ｗ１５，ＳＷ１６とからなる。

【００１９】一方、各半導体集積回路領域２００の各辺
間に設けられているスイッチアレイＳＷ−Ｂは、図４に
示されているように、分割領域の配線Ｌｖ１，Ｌｖ２…
…Ｌｖｎと半導体集積回路領域２００から延ばされてい
る配線Ｌｅ１，Ｌｅ２，Ｌｅ３……との間を任意に接続
するためのＭＯＳスイッチＳＷ０からなる。なお、半導
体集積回路領域２００から延ばされている配線Ｌｅ１，
Ｌｅ２，Ｌｅ３……の端部は、図示しない各半導体集積
回路の外部端子としての電極パッドに接続されている。
上記各スイッチＳＷ１１〜ＳＷ１６，ＳＷ０のスイッチ
制御端子ないしはゲート端子に印加される制御信号ＣＳ
１〜ＣＳ６，ＣＳ０を供給する信号線は、分割領域に設
けても良いし、ポリミドなどから成る絶縁膜を介して半
導体集積回路領域２００の上方に設けても良い。

【００２０】上記各スイッチＳＷ１１〜ＳＷ１６，ＳＷ
０のオン、オフ制御情報は、ウェハの周縁部に配置され
た図２に示されているようなシフトレジスタＳＦＲ１，
ＳＦＲ２，ＳＦＲ３……から供給されるように構成され
ている。これらのシフトレジスタＳＦＲ１，ＳＦＲ２，
ＳＦＲ３……はスキャンパスＳＰＳを成し、図示しない
外部の制御装置からのシリアルの形態のスイッチのオ
ン、オフ制御情報を受け、かかるシリアルの形態の情報
をパラレルの形態の情報に変換する。シフトレジスタＳ
ＦＲ１，ＳＦＲ２，ＳＦＲ３……に設定されたパラレル
の形態の情報は分割領域３００の配線または半導体集積
回路領域２００の上方に配設された配線を介して対応す
るスイッチにパラレルに伝達される。図示しないが、こ
のスキャンパスＳＰＳに沿って、データをスキャンシフ
トさせるクロック信号を供給する信号線も設けられてい
る。

【００２１】図５には、半導体集積回路領域２００の構
成例が示されている。この実施例の半導体集積回路領域
２００に設けられる回路は、特に制限されないが、マイ
クロコンピュータを構成する。１つの半導体集積回路領
域２００内には、ＲＡＭ（ランダム・アクセス・メモ
リ）のようなメモリ回路２１０、ＣＰＵ（中央処理ユニ
ット）のような第１論理回路２２０、割込み制御回路や
タイマ回路などの周辺回路としての第２論理回路２３
０、他の装置との間の信号の送受信の際に一時的に信号
を保持するバッファメモリ２４０、内部動作に必要なク
ロック信号を生成するためのＰＬＬ（Phase Locked Loo
p）回路２５０、該ＰＬＬ回路２５０で生成されたクロ
ック信号を内部の論理回路２２０等へ分配したり外部へ
出力したりするクロックバッファ２５１〜２５５などが
本来の機能回路として設けられている。

【００２２】さらに、この実施例の半導体集積回路領域
２００には、テストを容易にするための構成、すなわ
ち、メモリ回路２１０をテストするためにかかるメモリ
回路２１０に対応して設けられたメモリＢＩＳＴ回路２
６１、第１論理回路２２０および第２論理回路２３０を
テストするためにかかる回路２２０，２３０にそれぞれ
対応して設けられたロジックＢＩＳＴ回路２６２、２６
３、これらのＢＩＳＴ回路に指令を与えるＴＡＰ（テス
ト・アクセス・ポート）と呼ばれるテスト用インタフェ
ース回路２７０が設けられている。

【００２３】特に制限されないが、ロジックＢＩＳＴ回
路２６２、２６３、は、スキャンパステスト対応のもの
とされる。これに応じて第１論理回路２２０および第２
論理回路２３０内には上記ロジックＢＩＳＴ回路２６
２、２６３で生成されたテストパターンを供給したり、
論理動作結果を取り出したりするためのスキャンパスＳ
Ｐ１，ＳＰ２が設けられている。このスキャンパスは、
第１論理回路２２および第２論理回路２３０内に設けら
れているフリップフロップをチェーン結合してシフトレ
ジスタとして動作できるようにするものである。上記メ
モリＢＩＳＴ回路２６１には、所定のアルゴリズムに従
ってマーチングテストやチェッカーパターンテスト等に
必要なアドレスとデータを生成するＡＬＰＧ（Algorith
mic Pattern Generator）が含まれる。また、ロジック
ＢＩＳＴ回路２６２、２６３には、リニアフィードバッ
クシフトレジスタ（ＬＦＳＲ）などからなりロジックテ
ストに必要なテストパターンを発生するランダムパター
ン発生回路が含まれる。

【００２４】ＰＬＬ回路２５０の近傍には、外部から供
給される基準クロック信号φ０を、ＰＬＬ回路２５０を
迂回してそのままクロックバッファ２５３〜２５５を経
て外部へ出力させたり、ＰＬＬ回路２５０で生成された
クロック信号ＣＬＫを内部の論理回路２２０等へ分配し
たり外部へ出力させるための切換え用のゲート回路Ｇ１
１〜Ｇ１３と、ゲート回路Ｇ１１，Ｇ１２を制御する信
号を外部から入力するための外部端子Ｐｃが設けられて
いる。これらのゲート回路Ｇ１１〜Ｇ１３は、当該半導
体集積回路を使用したシステムにおいて、システム全体
の動作をテストすべくＰＬＬ回路２５０の生成クロック
の代わりに基準クロック信号φ０を出力できるようにす
るために設けられているものである。

【００２５】かかるゲート回路は、クロック発生用のＰ
ＬＬ回路を内蔵したＬＳＩでは、ＰＬＬ回路経由の動作
と、ＰＬＬ回路非経由の動作とのテストの上で標準的な
設定が考慮されて良いものであり、本発明のために有効
に利用され得るものである。なお、カスタムＬＳＩでは
ユーザなどの要求により外部端子に直結されたフリップ
フロップ２８０が設けられることもある。図５の符号２
８０はこのようなフリップフロップを示す。なお、カス
タムＬＳＩでなくても外部端子の数に余裕があれば、半
導体チップの周縁に空き端子に接続されたフリップフロ
ップやＮＡＮＤゲート回路などの予備回路を設けておく
ようにしても良い。ただしこのような予備回路は、本発
明を適用してテスト回路を効率良く構成できるようにす
る上で利用可能な有用なものであるけれども、必ずしも
本発明にとって必須とされるものではない。

【００２６】次に、図５に示されている半導体集積回路
領域（この種の領域は、ダイシングなどのウェハを半導
体チップに分割する技術によって、半導体チップとされ
るべきものであるが、以下では、便宜上、単に半導体チ
ップとも称する）２００内の周辺ゲート回路Ｇ１１〜Ｇ
１３、クロックバッファ２５３〜２５５、フリップフロ
ップ２８０や、図２に示されている分割領域のゲート回
路Ｇ１１〜Ｇ１３等を利用したテスト回路の構成の仕方
を説明する。

【００２７】図６は、一例としてウェハ上の半導体チッ
プ（図では２００Ｆ）の周辺ゲート回路Ｇ１１〜Ｇ１
３、クロックバッファ２５３〜２５５およびフリップフ
ロップ２８０が正常に動作するか否かテストするテスト
回路を、他の半導体チップ（図では２００Ａ〜２００
Ｅ）における回路を用いて構成した場合を示す。図６に
おいては、半導体チップ２００Ａは、クロックを外部へ
出力するクロックバッファ２５５の出力信号を、分割領
域の配線を利用してゲート回路Ｇ１１の一方の入力端子
が接続された外部端子Ｐｃへ入力させるように接続がな
される。このような接続は、図２に示されているスイッ
チアレイＳＷ−Ａ，ＳＷ−Ｂによって可能である。この
ような接続がなされた半導体チップ２００Ａにおいて
は、本来基準クロックφ０を入力するための端子Ｐｘに
例えばハイレベルのテスト制御信号ＴＥを入力すると、
ゲート回路Ｇ１１はインバータとして動作しかつバッフ
ァ２５５の出力信号がゲート回路Ｇ１１の入力に帰還さ
れているため、ゲート回路Ｇ１１，Ｇ１３およびバッフ
ァ２５３〜２５５は発振信号を出力するリングオシレー
タとして動作することとなる。

【００２８】この発振信号が、次段の半導体チップ２０
０Ｂ〜２００Ｄの予備回路としてのフリップフロップ２
８０のクロック端子Ｃにそれぞれ供給されるように、接
続が行なわれている。また、半導体チップ２００Ｂのフ
リップフロップ２８０の出力Ｑが、半導体チップ２００
Ｃのフリップフロップ２８０のデータ端子Ｄに入力さ
れ、さらに半導体チップ２００Ｃのフリップフロップ２
８０の出力Ｑが半導体チップ２００Ｄのフリップフロッ
プ２８０のデータ端子Ｄに入力されるというふうに、次
々と次段のフリップフロップに伝達されるように接続が
行なわれている。これとともに、初段のフリップフロッ
プである半導体チップ２００Ｂのフリップフロップ２８
０のデータ端子Ｄにはハイレベルに固定された信号が入
力されており、これによってカウンタ回路が構成され
る。

【００２９】上記カウンタ回路を構成する半導体チップ
２００Ｂ，２００Ｃ，２００Ｄ……のフリップフロップ
２８０の出力は、半導体チップ２００Ｅのバッファメモ
リ２４０にアドレスとして入力されるように接続がなさ
れている。また、このバッファメモリ２４０のリード／
ライト制御端子Ｒ／Ｗには前記テスト制御信号ＴＥが入
力され、バッファメモリ２４０の出力は被テスト半導体
チップ２００Ｆのフリップフロップ２８０およびクロッ
ク入力端子Ｐｘ、クロック制御端子Ｐｃに入力されるよ
うに接続がなされている。テスト制御信号ＴＥがハイレ
ベルされることにより半導体チップ２００Ｅのバッファ
メモリ２４０はリード状態とされる。

【００３０】半導体チップ２００Ｅのバッファメモリ２
４０には、予め各アドレスに所定の制御シーケンスデー
タが格納されている。上記半導体チップ２００Ｂ，２０
０Ｃ，２００Ｄ……のフリップフロップ２８０で構成さ
れたカウンタ回路からのアドレスが順次更新されると、
バッファメモリ２４０から上記制御シーケンスデータが
読み出されてその出力信号によって例えばチップ２００
Ｆのフリップフロップ２８０に所定のデータをラッチさ
せた後、そのフリップフロップからデータを出力させる
とともに、その出力の期待値データをバッファメモリ２
４０から出力するように構成される。

【００３１】図６の実施例においては、上記半導体チッ
プ２００Ｆのフリップフロップ２８０から出力される信
号とバッファメモリ２４０から出力される期待値信号Ｅ
Ｘ１とを比較する比較回路と、半導体チップ２００Ｆの
クロックバッファ２５５から出力される信号とバッファ
メモリ２４０から出力される期待値信号ＥＸ２とを比較
する比較回路とが、それぞれ分割領域に設けられている
イクスクルーシブＯＲゲートＧ３によって構成されるよ
うに接続がされる。さらに、これらの比較回路の出力を
ＮＯＲゲートＧ２に入力させそれらの論理和をとってト
ータル・フェイル信号ＴＦとして外部へ出力するように
構成されている。これによって、フリップフロップ２８
０や周辺ゲート回路（Ｇ１１〜Ｇ１３，２５３〜２５
５）に欠陥があるか否かを検出することができる。

【００３２】なお、スクライブ領域３００のＮＡＮＤゲ
ートＧ１を利用して、これとバッファメモリ２４０から
の信号とＮＯＲゲートＧ２の出力を入力させ、バッファ
メモリ２４０からの信号をイネーブル信号としてＮＯＲ
ゲートＧ２の出力を許可したり遮断したりするように構
成しても良い。また、半導体チップ２００Ｅのバッファ
メモリ２４０から周辺ゲート回路Ｇ１，Ｇ２に入力され
る信号をロウレベルにして、ＰＬＬ回路の出力がクロッ
クバッファ２５５から出力されるように切り換えてその
出力信号もしくはそれによって変化するＮＯＲゲートＧ
２の出力を観測することで、ＰＬＬ回路が正常に機能す
るか否かテストすることも可能である。

【００３３】バッファメモリ２４０内の制御シーケンス
データは、上記のようなテスト回路を構成する前に、ス
イッチアレイＳＷ−Ａ，ＳＷ−Ｂ（図２参照）の接続を
外部からバッファメモリ２４０への入力を可能にするよ
うに設定しておいて、パソコンやワークステーションな
どからプローバを介してアドレスとデータを与えること
で格納しておくようにすればよい。また、このときすべ
ての半導体チップのバッファメモリ２４０へ同時に同一
の制御シーケンスデータを格納させることもできる。

【００３４】なお、制御シーケンスデータをバッファメ
モリ２４０に入れておく代わりに、テスト時にパソコン
などから与えるということも考えられる。この場合、パ
ソコンを使用すると例えば２０ｋＨｚのような比較的低
速でしかデータを与えられないにもかかわらずに、デー
タを予めバッファメモリ２４０内に格納しておいて、バ
ッファメモリ２４０からデータを与えるようにすること
で、数１００ＭＨｚのような実動作速度に近い速度での
テストが可能になる。

【００３５】また、この実施例では、各半導体チップに
予めフリップフロップ２８０が予備回路として設けられ
ているためそれらを使用したが、一般にフリップフロッ
プはＮＡＮＤゲートなどを用いて構成することができ
る。従って、フリップフロップが設けられていなくて
も、複数の周辺ゲートＧ１１〜Ｇ１３を利用してフリッ
プフロップを構成し、さらにこのフリップフロップを組
み合わせることでカウンタ回路を構成することができ
る。

【００３６】図７は、ウェハ上のいずれかの半導体チッ
プ（図では２００Ｆ）の内部メモリ回路２１０や論理回
路２２０、２３０のＢＩＳＴ回路２６１〜２６３を、Ｔ
ＡＰ２７０により制御して自己テストさせるＢＩＳＴ制
御回路を、他の半導体チップ（図では２００Ａ〜２００
Ｅ）を用いて構成した場合の実施例を示す。この実施例
においても、図６の実施例と同様に、半導体チップ２０
０Ａによってクロックを発生する発振回路が、また半導
体チップ２００Ｂ，２００Ｃ，２００Ｄ……によってア
ドレスＡ０，Ａ１，Ａ２……を発生するカウンタ回路が
構成され、このカウンタ回路の出力が半導体チップ２０
０Ｅのバッファメモリ２４０に入力される。バッファメ
モリ２４０の出力は被テスト半導体チップ２００ＦのＴ
ＡＰ２７０に入力される。これにより、半導体チップ２
００Ｆ内のＢＩＳＴ回路２６１〜２６３が動作され、内
部メモリ回路２１０や論理回路２２０、２３０のテスト
が実行される。

【００３７】図８には、このような制御を可能にするＴ
ＡＰ２７０の構成例を示す。ＴＡＰは前述したように、
ＩＥＥＥ１１４９．１規格で規定されているようなスキ
ャンテストやＢＩＳＴ回路のためのインタフェースおよ
び制御回路であり、入力ポートからのテストデータを出
力ポートへシフトするときに使用するバイパスレジスタ
２７１、回路へ特定の信号を伝える場合に使用するデー
タレジスタ２７２、半導体チップ固有の製造識別番号を
設定するための半導体チップＩＤレジスタ２７３、デー
タレジスタの選択や内部のテスト方法を制御する場合に
使用するインストラクションレジスタ２７４、ＴＡＰ回
路全体を制御するコントローラ２７５等により構成され
る。

【００３８】上記データレジスタ２７２はオプション扱
いのレジスタである。また、インストラクションレジス
タ２７４に設定される命令には、４つの必須命令と３つ
のオプション命令が用意されている。コントローラ２７
５には、専用の３つの外部端子から、テストモードを指
定するためのテストモードセレクト信号ＴＭＳ、テスト
クロックＴＣＫ、リセット信号ＴＲＳＴが入力されてお
り、これらの信号に基づいて上記レジスタ２７１〜２７
４やセレクタ回路２７６〜２７８に対する制御信号を形
成する。

【００３９】ＴＡＰにはテストデータＴＤＩの入力端子
とテスト結果データＴＤＯの出力端子が設けられてお
り、入力されたテストデータＴＤＩは上記セレクタ回路
２７６を介して各レジスタ２７１〜２７４または内部の
スキャンパスIscan,Bscanへ供給される。また、レジス
タ２７１〜２７４の内容および内部回路からのスキャン
アウトデータは、セレクタ回路２７７、２７８を介して
半導体チップ外部へ出力される。さらに、ＴＡＰ２７０
は、データレジスタ２７２とインストラクションレジス
タ２７４の内容に従って内部のＢＩＳＴ回路２６１，２
６２，２６３に対する信号を形成して供給するととも
に、ＢＩＳＴ回路から出力されたテスト結果を示す信号
をセレクタ回路２７７、２７８を介して半導体チップ外
部へ出力可能に構成されている。

【００４０】上記のようなＴＡＰ２７０の有するＢＩＳ
Ｔ回路用の信号入出力機能を利用して、インストラクシ
ョンレジスタ２７４やデータレジスタ２７２にＢＩＳＴ
を指定するコードやＢＩＳＴ内部の設定データ、テスト
開始コマンドを与えることにより内部のＢＩＳＴ回路２
６１〜２６３を起動させるとともに、ＢＩＳＴによるテ
スト結果を出力したりする。このＴＡＰ２７０を動作さ
せるには、図９に示されているように、先ずリセット信
号ＴＲＳＴを入力してレジスタ２７１〜２７４をリセッ
トさせてから、テストモードセレクト信号ＴＭＳをハイ
レベルにアサートし、かつテストクロックＴＣＫとテス
トデータＴＤＩを入力してやれば良い。図７の実施例に
おいては、半導体チップ２００Ｅのバッファメモリ２４
０からアドレスの更新に応じて図９のようなタイミング
の信号が出力されるように、予めバッファメモリ２４０
内に制御シーケンスデータが格納される。ＴＡＰ２７０
を通してＢＩＳＴに与える設定データとしては、メモリ
ＢＩＳＴに関しては例えばメモリに入力されるアドレス
やデータのビット数、マーチングテストやチェッカーパ
ターンテストなど実行するテストを指定するコード等
が、またロジックＢＩＳＴに関しては例えばリニアフィ
ードバックシフトレジスタ（ＬＦＳＲ）に設定する初期
値などがある。

【００４１】なお、図８において、“Iscan”はＢＩＳ
Ｔを介さずに直接に内部論理回路を構成するフリップフ
ロップをチェーン状に結合したシフトレジスタをテスト
データのスキャンパスとして使用して、内部論理回路の
診断を行なうためのテストパスを意味する。また、“Bs
can”は信号入出力部内に設けられているフリップフロ
ップをチェーン状に結合したシフトレジスタをスキャン
パスとして使用して、他の半導体集積回路との間の接続
状態の診断（バウンダリスキャンテスト）を行なうため
のテストパスを意味する。ただし、これらの機能は、図
５の実施例では使用されない。

【００４２】次に、図５のようにＢＩＳＴ回路を有する
半導体チップの内部回路を、図７の方法により半導体チ
ップの内部回路をテストする場合の具体的手順を説明す
る。なお、このテストはウェハの段階で行われる。ウェ
ハ状態であれば、プロセスの最終工程はもちろんのこ
と、エージング（バーンイン）の際に行なうことも可能
である。このウェハテストにおいては、先ずテスト対象
の半導体チップの構成から各半導体チップ内部のＢＩＳ
Ｔ回路を制御するのに必要な機能を有するテスト制御回
路の論理構成を決定する（ステップＳ１）。次に、テス
ト対象の半導体チップすなわち図２の半導体チップ２０
０ごとに、テスタ（パソコンでも可）から延長されてい
るケーブル先端のプローブを半導体チップの所定のパッ
ド（図５のＰｃ，Ｐｘ等）に接触させて各半導体チップ
の周辺に設けられている論理ゲートＧ１１〜Ｇ１３やク
ロックバッファ２５３〜２５５等の周辺素子が正常に動
作するか否かをチェックする（ステップＳ２）。そし
て、テスト結果に基づいてウェハ上の全テスト対象の周
辺素子を正常素子と不良素子に分けたマップを作成する
（ステップＳ３）。

【００４３】次に、被測定半導体チップを決定し、さら
にその半導体チップをテストするテスト制御回路を構成
するための素子を良／不良マップを参照して決定する
（ステップＳ４，Ｓ５）。その後、決定された素子間を
接続してテスト制御回路を構成するための信号の経路お
よびその経路を構成するのに必要なスイッチアレイＳＷ
−Ａ，ＳＷ−Ｂの接続情報を作成する（ステップＳ
６）。そして、作成した接続情報をスキャンパスＳＰＳ
よりシフトレジスタＳＦＲ１，ＳＦＲ２……に設定する
（ステップＳ７）。これにより、ウェハ上にテスト制御
回路が構築される。しかる後、このテスト制御回路を起
動させて被測定半導体チップのテストを実行し、側定結
果を判定する（ステップＳ８，Ｓ９）。それから、すべ
ての半導体チップのテストが完了したか判定し、まだテ
ストしていない半導体チップがあればステップＳ４へ戻
って、次の被測定半導体チップを決定して上記動作を繰
り返す（ステップＳ１０）。

【００４４】以上、図７の方法により半導体チップの内
部回路をテストする場合の具体的手順を説明したが、図
６のようなテスト回路を構成して各半導体チップの周辺
素子をテストする場合もほぼ図１０の手順に従って実行
することができる。なお、上記実施例では、ウェハレベ
ルでテスト回路を構成してテストする場合を説明した
が、複数のメモリを装着可能なテストボードやエージン
グボード上に格子状の配線群を設けると共に配線群の交
点には任意の配線間を接続、遮断可能なスイッチを含む
可変スイッチＩＣを設けて、装着された半導体チップ間
を接続してテスタを構成して他の半導体チップをテスト
する場合にも利用することができる。

【００４５】さらに、本発明は、内部にＢＩＳＴ回路を
備えていない論理ＬＳＩをテストするテスト回路を構成
してテストを実行する場合にも適用することができる。
そして、その場合にはユーザが規定したようなテスト・
ベンチを利用してウェハ上にテスト回路を構成するよう
にすることができる。テスト・ベンチは、テスト対象の
半導体チップが仕様の通りに動作するかを検証する手法
及びその時のテストパターンを言う。このテスト・ベン
チはシステムの機能をＨＤＬやＣ言語で記述してシステ
ムの適切さを検証するものであるが、従来は、このテス
ト・ベンチ・パターンがテスタのテストパターンとなっ
ていた。顧客のテスト・ベンチはテストしたい機能をＨ
ＤＬで記述してテストパターンを生成するが、そのパタ
ーンは半導体チップの素子構造まで見た不良検出をして
いる訳でないので半導体チップ・メーカではそのパター
ンをベースに不良検出率を検証して追加パターンを生成
してテスタ・パターンとしている。しかし、ストラクチ
ャル・テストでは論理構造を見てＢＩＳＴ等で擬似ラン
ダムパターンを発生させてテストしているので、効果的
にテストされる。

【００４６】ストラクチヤル・テストは半導体チップを
構造的すなわちブロック毎にテストして試験を実行する
ために、ブロック間の接続についてはテストが十分でな
く、顧客の機能を試験していない。それを補完するため
に本発明のテスト方式を利用することができ、このとき
テスト・ベンチを利用することでウェハ上にテスト回路
を比較的容易に構成することができる。なぜならば、ユ
ーザが実施するテスト・ベンチは機能記述でありＨＤＬ
やＣ言語で記述されているので、それを半導体チップの
周辺回路素子で形成してテストパターンを自立的に発生
し、試験できるからである。そして、その機能記述は論
理回路に展開できるので、テストパターンを記憶してテ
ストする場合よりもその規模を小さくできる。

【００４７】さらに、本発明を適用することにより、以
下説明するように前工程後から完成品に到るまでに行わ
れる各種テストに要する時間を大幅に短縮することがで
きる。従来の半導体チップの検査は、より充分な検査に
向けて、高機能のテスタを用いて図１１に示されている
ような複雑な手順が考慮される。すなわち、ウェハ上に
メモリ回路と論理回路を有する半導体チップを形成する
前工程が終了すると、ｓ１：プローブでウェハ上のパッ
ドに直流電圧を印加してメモリ回路が所望の直流電圧特
性を有しているか検査するメモリのＤＣテスト、ｓ２：
メモリアレイ内に不良ビットがあるか否かを含めての動
作機能を検査する機能テスト、ｓ３：検出された不良ビ
ットを予備メモリセルと置き換える救済処理、ｓ４：ウ
ェハ上のパッドに直流電圧を印加して論理回路が所望の
直流電圧特性を有しているか検査するロジック部のＤＣ
テスト、ｓ５：論理回路が正常な論理動作をするかスキ
ャンパスを用いて検査するファンクションテスト、ｓ
６：論理回路がどの程度の動作マージンを有するか検査
するタイミングテスト、ｓ７：ＬＳＩに通常動作時より
も高い電源電圧を印加して潜在欠陥のある半導体チップ
を検出するスクリーニング、ｓ８：パッケージへの組立
て工程、ｓ９：パッケージ状態でのＤＣテスト、ｓ１
０：パッケージ状態でのスキャンテスト、ｓ１１：パッ
ケージ状態でのタイミングテスト、ｓ１２：パッケージ
状態でのスクリーニング、ｓ１３：高温下で高電圧を印
加して回路を数〜１０数時間動作させる信頼性を検査す
るバーンイン（エージングと同義）試験、ｓ１４：低温
下でのＤＣテスト、ｓ１５：低温下でのスキャンテス
ト、ｓ１６：低温下でのタイミングテスト、ｓ１７：低
温下でのスクリーニング、ｓ１４’：高温下でのＤＣテ
スト、ｓ１５’：高温下でのスキャンテスト、ｓ１
６’：高温下でのタイミングテスト、ｓ１７’：高温下
でのスクリーニング、を経て完成品とすることが考慮さ
れる。

【００４８】これに対して、本発明の実施例を適用する
と、ほとんどのテストを高機能のテスタを使用せずにパ
ソコン等の簡易な制御装置を用いて行なえるとともに、
ウェハテストをバーンイン試験と同時に行なうことがで
きため、テスト工程を大幅に短縮することができるよう
になる。

【００４９】図１２には、本発明の実施例を適用したメ
モリ回路と論理回路を内蔵した論理ＬＳＩの検査手順が
示されている。この手順に従うと、先ずテスタを使用し
てＤＣテストと簡単なタイミングテストを行なう（ステ
ップＳ１１，Ｓ１２）。次に、バーンイン装置によりウ
ェハバーンインを行ないながら、内蔵ＢＩＳＴによるメ
モリ回路のテストと論理回路のロジックテストを行なう
（ステップＳ１３）。また、このとき、各半導体チップ
の周辺回路とスクライブ領域の補助ゲートや可変配線手
段を用いて救済回路を構成し、この救済回路でメモリ回
路の不良ビットの救済も行なうようにすることができ
る。メモリの救済回路に関しては、既に種々の救済アル
ゴリズムが知られているのでそれを利用することでウェ
ハ上に救済回路を構成することは当業者ならば比較的容
易に行なうことができる。

【００５０】上記バーンイン試験が終了すると、パッケ
ージへの組立て（ステップＳ１４）、パッケージ状態で
のＤＣテスト（ステップＳ１５）、パッケージ状態での
タイミングテスト（ステップＳ１６）、完成品でのバー
ンイン試験（ステップＳ１７）を行なう。そして、この
バーンイン試験の際に可変接続手段を有するバーンイン
ボードを使用して内部ＢＩＳＴによるメモリ回路と論理
回路のテストを実行することにより、従来行なわれてい
たパッケージ状態でのスキャンテスト（ｓ１０）、タイ
ミングテスト（ｓ１１）やスクリーニング（ｓ１２）を
省略することができる。さらに、バーンインの工程では
低温下でのＤＣテスト（ステップＳ１８）、低温下での
タイミングテスト（ステップＳ１９）、高温下でのＤＣ
テスト（ステップＳ１８’）、高温下でのタイミングテ
スト（ステップＳ１９’）を行ない、低温下と高温下の
スキャンテスト（ｓ１５，ｓ１５’）や低温下と高温下
のスクリーニング（ｓ１６，ｓ１６’）を省略すること
も可能となる。これによって、テスト工程およびテスト
所要時間を大幅に短縮することができる。

【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば前記
実施例では、ウェハレベルでテスト回路を構成してテス
トする場合を説明したが、複数のメモリを装着可能なテ
ストボードやエージングボード上に格子状の配線群を設
けると共に配線群の交点には任意の配線間を接続、遮断
可能なスイッチを含む可変スイッチＩＣを設けて、装着
された半導体チップ間を接続してテスタを構成して他の
半導体チップをテストする場合にも利用することができ
る。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、論理回路
をテストするテスト回路をウェハ上において構築するこ
とでテスタの負担を軽減するとともに、１つの半導体チ
ップが高価なテスタを占有する時間を短縮してテストに
要するコストを大幅に低減することができる。また、論
理回路をテストするテスト回路をもともと各半導体チッ
プに設けられている回路を利用して構築するため、テス
ト回路を搭載することによる半導体チップサイズの増加
ひいては半導体チップコストの上昇を抑制することがで
きる。さらに、論理回路をテストするテスト回路を構成
可能な論理ゲートをウェハのスクライブ領域に形成して
おくことによって、テスト回路を搭載することによる半
導体チップサイズの増加ひいては半導体チップコストの
上昇を抑制することができる。

【図面の簡単な説明】

【図１】本発明が適用される半導体ウェハ全体の概略構
成例を示す平面図である。

【図２】ウェハの一部を拡大して示したブロック構成図
である。

【図３】チップ分割領域の交差部に設けられるスイッチ
アレイの具体例を示す回路構成図である。

【図４】半導体集積回路領域間のチップ分割領域に設け
られるスイッチアレイの具体例を示す回路構成図であ
る。

【図５】半導体集積回路領域に設けられる半導体集積回
路の構成例を示すブロック図である。

【図６】チップ分割領域に設けられた可変接続手段を用
いて半導体集積回路領域にそれぞれ設けられている論理
素子もしくは論理回路を接続して構成するテスト回路の
一例を示す回路構成図である。

【図７】チップ分割領域に設けられた可変接続手段を用
いて半導体集積回路領域にそれぞれ設けられている論理
素子もしくは論理回路を接続して構成するテスト回路の
他の例を示す回路構成図である。

【図８】半導体集積回路領域にそれぞれ設けられている
テスト用インタフェース回路としてのＴＡＰの構成例を
示すブロック図である。

【図９】図８のＴＡＰの動作タイミングを示すタイミン
グチャートである。

【図１０】本発明によるテスト方法の手順の一例を示す
フローチャートである。

【図１１】従来のＬＳＩのテスト工程の一例を示すフロ
ーチャートである。

【図１２】本発明を適用した場合のＬＳＩのテスト工程
の一例を示すフローチャートである。

【符号の説明】

１００ウェハ２００半導体集積回路領域（半導体集積回路領域）３００チップ分割領域２１０メモリ回路２２０第１論理回路２２０（ＣＰＵ）２３０第２論理回路２４０バッファメモリ２４０ＰＬＬ回路２５１〜２５５クロックバッファ２６１、２６２、２６３ＢＩＳＴ回路２７０テスト用インタフェース回路（ＴＡＰ：テスト
・アクセス・ポート）

Claims

【特許請求の範囲】

【請求項１】複数の半導体集積回路が分割領域を介し
て配列され、かつ上記半導体集積回路に設けられている
論理要素を接続可能にする可変接続手段が上記分割領域
に形成されたウェハに対し、上記可変接続手段を用いて
上記複数の半導体集積回路に設けられている論理要素を
接続することによってテスト回路を構成し、該テスト回
路を用いて当該ウェハ上の半導体集積回路をテストする
ようにしたことを特徴とするテスト方法。
【請求項２】上記ウェハの分割領域に論理要素を設
け、かかる分割領域における論理要素と上記半導体集積
回路に設けられている論理要素との接続利用によってテ
スト回路を構成し、該テスト回路を用いて当該ウェハ上
の半導体集積回路をテストするようにしたことを特徴と
する請求項１に記載のテスト方法。
【請求項３】上記各半導体集積回路は、その内部回路
をテストする自己テスト回路を内蔵するものであり、上
記テスト回路は上記自己テスト回路を制御する信号を生
成するように構成されるものであることを特徴とする請
求項１または２に記載のテスト方法。
【請求項４】上記テスト回路により生成され上記自己
テスト回路に供給される制御信号は、各半導体集積回路
に設けられているテスト用のインタフェース回路を介し
て与えられるものであることを特徴とする請求項３に記
載のテスト方法。
【請求項５】上記各半導体集積回路はメモリ回路と論
理回路とを備えるものであり、上記自己テスト回路は、
各半導体集積回路内部に設けられている上記メモリ回路
をテストするメモリ用自己テスト回路と、上記論理回路
をテストする論理回路用自己テスト回路とを含むもので
あることを特徴とする請求項３または４に記載のテスト
方法。
【請求項６】上記各半導体集積回路はメモリ回路を備
えるものであり、該メモリ回路に予めテスト制御シーケ
ンスデータもしくは上記自己テスト回路の制御データを
格納し、上記メモリ回路から上記テスト制御シーケンス
データもしくは上記自己テスト回路の制御データを読み
出してテストを実行するようにしたことを特徴とする請
求項１〜５のいずれかに記載のテスト方法。
【請求項７】上記テスト回路によるテストを、ウェハ
状態でバーンイン条件の温度、印加電源電圧の基で動作
させるバーンインテストと同時に行なうことを特徴とす
る請求項１〜６のいずれかに記載のテスト方法。
【請求項８】複数の半導体集積回路が形成されたウェ
ハの分割領域に各半導体集積回路の任意の端子間を接続
可能な可変接続手段と、該可変接続手段の接続制御情報
を保持する情報保持手段とが設けられていることを特徴
とする半導体装置。
【請求項９】上記ウェハの分割領域に、上記可変接続
手段により当該ウェハ上の任意の半導体集積回路の任意
の端子と接続可能な論理素子もしくは論理回路が設けら
れていることを特徴とする請求項６に記載の半導体装
置。
【請求項１０】上記可変接続手段は複数の配線とこれ
らの配線を接続または切断するスイッチ素子とから構成
されていることを特徴とする請求項８または９に記載の
半導体装置。