JP4154027B2 - 集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 - Google Patents
集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 Download PDFInfo
- Publication number
- JP4154027B2 JP4154027B2 JP08197298A JP8197298A JP4154027B2 JP 4154027 B2 JP4154027 B2 JP 4154027B2 JP 08197298 A JP08197298 A JP 08197298A JP 8197298 A JP8197298 A JP 8197298A JP 4154027 B2 JP4154027 B2 JP 4154027B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- buffer
- output
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の属する技術分野】
本発明は、一般的には、ボンドパッドを物理的にプロービングすることなく行われるウエハ上の集積回路ダイの試験に関し、特に、ボンドパッドを物理的にプロービングすることなく行われる、ダイのパッド・バッファ,静電気放電保護回路およびパッド・バス・ホルダの試験に関する。
【0002】
【従来の技術】
回路の走査試験は公知である。走査試験は、回路を走査セルおよび組合せ論理に構成する。そのように構成されたとき、走査セルは、組合せ論理から試験応答データを収集するように制御され、その後、組合せ論理から収集された試験応答データをアンロードしかつ組合せ論理へ印加するための次の試験刺激データをロードするためにシフトされる。
【0003】
図1は、3つのメモリ(M)A,B,Cおよび組合せ論理(CL)を有する電気回路を示す。図2は、Dフリップフロップ(FF)として具体化された図1のメモリの例を示し、それぞれのメモリは、データ入力とデータ出力とクロックおよびリセット制御信号とを有する。図3は、諸メモリを走査セルに変換しかつ組合せ論理の出力(D,E,F)を走査セル収集入力に接続することによりどのように図1の回路が走査試験可能にされ得るかの一例を示す。図4(A)は、どのようにDフリップフロップに基づくメモリが走査セルに変換されるかの一例を示す。走査セルは、フリップフロップへの3:1マルチプレクサ入力を有する。このマルチプレクサは、選択制御(S)を受けることにより、(1)組合せ論理の出力をフリップフロップへ入力し(入力1:収集入力)、(2)外部入力をフリップフロップへ入力し(入力2:機能入力)、または(3)直列入力をフリップフロップへ入力する(SI:シフト入力)。フリップフロップは、クロック(C)およびリセット(R)制御入力を受ける。走査セルは、それらの直列入力(SI)および直列出力(SO)を経て互いに接続され、図3の回路を通る3ビット走査経路を形成する。3つの走査セルは、機能動作中においては、状態メモリとして動作する。試験動作中においては、それらの走査セルは走査セルとして動作し、組合せ論理への試験刺激の入力を可能にして、組合せ論理からの応答出力を収集する。この開示においては、エッジ感応形Dフリップフロップメモリが用いられているが、レベル感応形メモリもまた同様に用いられ得る。レベル感応形メモリの走査メモリへの変換は公知である。
【0004】
図3の例においては、走査セルは、組合せ論理への刺激の入力と組合せ論理からの応答の収集との双方を行う。どのようにこの回路が走査試験可能にされ得るかの他の例においては、図3に点線のボックスで示されているように、走査セルは、この回路および走査経路に追加され得、かつ、組合せ論理の出力に結合させられ得る。これは、変換された走査セル(A,B,C)と追加された走査セルにより収集された出力応答とによって入力刺激が供給されることを可能にする。応答データを収集する目的での走査セルの追加は、回路を追加することになる。また、もし走査セルが組合せ論理の応答を収集するために追加されれば、変換された走査セルA,B,Cは入力1と組合せ論理出力からの帰還接続とを必要としない。
【0005】
図3にはまた、回路をSIからSOまで通過する単一ビットバイパス走査経路を可能にするためのバイパスメモリ(BM)が示されている。走査バイパスメモリの使用は公知である。バイパスメモリの一例は、図4(B)に示されている。回路の従来のバイパスを提供することに加えて、本発明のバイパスメモリは、収集動作中にその現状態を保持するために、また、データがSIとSOとの間において選択されるか否かにかかわらずデータを常にSIからロードするために、必要とされる。バイパスメモリのマルチプレクサとそれが受ける選択(S)制御とは、これら2つの要求が満たされることを可能にする。
【0006】
図5は、試験器へ直列に接続された3つの図3の回路を示す。試験器は、第1回路(C1)の直列入力へデータを出力し、最後の回路(C3)の直列出力からデータを受ける。試験器は、3つの回路すべてに制御信号を出力し、それぞれの走査試験サイクル中においてそれらの走査セルの収集動作およひシフト動作を調整する。
【0007】
図6は、従来の走査試験の概念を示す。図6においては、N個の回路が走査経路上に接続されている。試験器は、すべての回路C1〜CNを制御してリセットする。リセットに続いて、試験器は、すべての回路C1〜CNを制御してリセット刺激データに対する第1の応答データを収集する。次に、試験器は、すべての回路C1〜CNを制御して、第1の収集応答データをシフトアウトし、第2の刺激データをシフトインする。応答データを収集し、新しい刺激データをシフトインしつつ応答データをシフトアウトするこのプロセスは、回路C1〜CNのそれぞれを試験するために必要なパターンの数(P)だけ繰り返される。直列に接続された回路の数(N)が増加するのに伴い、試験器がそれぞれの収集/シフト・サイクル中に通過する必要のある走査経路の長さ(L)も増加する。従来の走査試験を用いる場合のクロックを単位とする試験時間は、適用されるべきパターンの数(P)を走査経路内の各回路(N)の走査経路長(L)の和に乗算したものに等しい。
【0008】
例1は、3つの回路(C1、C2およびC3)が、従来、図5に示されているような試験器によりどのように走査試験されるかを示す。各回路C1,C2,C3用の組合せ論理デコードは例1のテーブルに示されている。それらのテーブルは、組合せ論理への走査セル(ABC)の現状態(PS)出力(すなわち、刺激)と組合せ論理から走査セル(ABC)への次状態(NS)入力(すなわち、応答)とを示す。試験の初めには、試験器は、すべての走査セルを第1の現状態(PS1)にリセットするための制御信号を出力する。次に、試験器は、すべての走査セルに制御信号を出力して、PS1刺激に対する組合せ論理(CL)の応答出力の第1の収集(CP1)を行う。次に、試験器は、制御信号を出力して、各回路の走査セルから第1の収集応答データをアンロードするための第1の9ビットシフト動作(SH1)を行い、かつ第2の現状態(PS2)刺激データを各回路の走査セルにロードする。次に、試験器は、第2の現状態(PS2)刺激データからの応答データにより走査セルをロードする第2の収集(CP2)を行い、次に、第2の収集応答データをアンロードしかつ第3の刺激データをロードする第2の9ビットシフト(SH2)を行う。次に、試験器は、第3の現状態(PS3)刺激データからの応答データにより走査セルをロードする第3の収集(CP3)を行い、次に、第3の収集応答データをアンロードしかつ第4の刺激データ(11)をロードする第3の9ビットシフト(SH3)を行う。このプロセスは、第8の現状態(PS8)刺激データからの応答データにより走査セルをロードする第8の収集(CP8)まで継続し、次に、最終の収集応答データをアンロードする第8の9ビットシフト(SH8)を行う。第8のシフト(SH8)中に走査セルへ入力されたデータは、第8のシフトに続いて試験が完了するので、ドント・ケア・データ(x)であり得る。もしすべての回路が良好であれば、各PS1−8刺激に対してシフトアウトされる応答は、C1,C2およびC3のテーブルに示されている期待応答に一致するであろう。例1における回路の、従来の走査試験用の試験クロックの数は、収集クロック(CP1〜CP8)とシフトクロック(SH1〜SH8)との和(すなわち、8+(8×9)=80)である。
【0009】
【発明が解決しようとする課題】
従来のアプローチよりも短時間で電気回路を走査試験することが望ましい。
【0010】
【課題を解決するための手段】
本発明は、1つの回路の走査試験応答データを他の回路用の走査試験刺激データとして再使用することにより、走査試験を加速する。
【0011】
【発明の実施の形態】
図7は、本発明のウォーピング(warping)走査試験の概念を示す。ウォーピングという用語は、直列データが本発明による走査試験中に回路を通って伝搬する非従来的様式を示すために用いられている。図7において、N個の回路が走査経路上に接続されている。試験器は、すべての回路C1〜CNを制御してリセットする。リセットに続いて、試験器は、すべての回路C1〜CNを制御して、リセット刺激データに対する第1の応答データを収集する。次に、試験器は、すべての回路C1〜CNを制御してデータをシフトするが、第1の回路(C1)走査経路の長さだけのみである。第1のシフト動作の後、C1の走査経路は試験器からの刺激データによりロードされ、C2〜CNの走査経路はC1〜CN−1からの応答データによりロードされる。次の収集およびシフト動作中に、C1は、応答データを下流回路へ出力し、その次の刺激データを試験器から受ける。第2の収集およびシフト動作の後、C1は、試験器からのその第2の刺激データパターンを含み、C2〜CNは、先行回路C1〜CN−1からの応答出力から得られたそれらの第2の刺激データパターンを含む。このプロセスは、C1が試験されるまで継続する。C1が試験された後、C1は、試験器が残りの刺激をC2に直接入力し、C2からの応答を後続回路C3〜CNへの刺激として下流へ送り得るように、バイパスされる。同様にして、C2が試験された後、C2は、残りの刺激をC3に直接入力し、C3からの応答を後続回路C4〜CNへの刺激として下流へ送り得るように、バイパスされる。図7の回路C1〜CNの全体的試験は、すべての回路がそれらの必要とする入力刺激を先行回路からの出力応答の結果として間接的にまたは試験器からの直接入力により受け終わり、それらの応答を試験器へ出力し終わったときに、完了する。
【0012】
図8は、上述のウォーピング走査試験動作が回路C1〜CNを通過して進行するときの概念的フローを示す。図8の試験セッションは、試験器が与えられた回路走査経路への刺激をC1に直接的にまたは試験されかつバイパスされた回路(C1〜CN−1)を経て入力している時間を示す。各回路C1〜CNにおける陰影領域は、与えられた試験セッションに続いて現れる回路への残りの刺激入力の減少を示す。回路が完全に試験されたときは、その回路はバイパスされるべきことが示され、完全に陰影を付けられている。各回路の陰影領域の発展は、本発明により予期される試験の加速度を示す。例えば、(C1が試験される)試験セッション1の後には、試験セッション1中に下流回路C2〜CNに対して発生した応答は、それらが必要とする試験器からの追加の刺激パターンを50%だけ減少させている。(C2が試験される)試験セッション2の後には、試験セッション2中に下流回路C3〜CNに対して発生した応答は、それらが必要とする試験器からの追加の刺激パターンをもう50%だけ減少させている。以下、同様である。本発明は、先行回路からの出力応答を後続回路への刺激入力として用いることにより、走査試験時間が劇的に減少せしめられることを示し、後続回路は、試験器からの刺激入力の必要を減少させ、またはなくすことさえできる。
【0013】
例2は、先行回路からの応答データを後続回路における刺激データとして用いるウォーピング走査試験の概念を用いてどのように例1の同じ3つの回路(C1,C2,C3)が試験されるかを示す。試験の初めに、試験器は制御信号を出力して、すべての走査セルを第1の現状態(PS1)に初期化する。(図4(A)からわかるように)試験器がリセット制御信号により走査経路を初期化することを可能にするためにリセット入力が走査セルに供給されるが、試験器は走査動作を行うことにより非リセット可能走査セルを初期化することもできることに注意すべきである。次に、試験器はすべての走査セルに制御信号を出力して、第1の現状態(PS1)刺激に対する組合せ論理(CL)の応答出力の第1の収集(CP1)を行う。次に、試験器は制御信号を出力して、回路C1〜C3のすべての走査セルに第1の3ビットシフト動作(SH1)を行わせる。第1の3ビットシフト動作は、C3から第1の収集3ビット応答データをアンロードし、その第1の収集3ビット応答データをC1からC2にまたC2からC3に移動させ、第2の3ビット刺激データをC1内にロードする。
【0014】
次に、試験器はすべての走査セルに制御信号を出力して、PS2刺激に対する組合せ論理(CL)の応答出力の第2の収集(CP2)を行う。続いて、試験器は制御信号を出力して、回路C1〜C3のすべての走査セルに第2の3ビットシフト動作(SH2)を行わせる。第2の3ビットシフト動作は、C3から第2の収集3ビット応答データをアンロードし、その第2の収集3ビット応答データをC1からC2にまたC2からC3に移動させ、第3の3ビット刺激データをC1内にロードする。
【0015】
次に、試験器はすべての走査セルへ制御信号を出力して、PS3刺激に対する組合せ論理(CL)の応答出力の第3の収集(CP3)を行う。続いて、試験器は制御信号を出力して、回路C1〜C3のすべての走査セルに第3の3ビットシフト動作(SH3)を行わせる。第3の3ビットシフト動作は、C3から第3の収集3ビット応答データをアンロードし、その第3の収集3ビット応答データをC1からC2にまたC2からC3に移動させ、第4の3ビット刺激データをC1内にロードする。
【0016】
この収集およびシフトプロセスは、第7のシフト動作(SH7)まで繰り返される。SH7中において、試験器は、C3から第7の収集3ビット応答データをアンロードし、その第7の収集3ビット応答データをC1からC2にまたC2からC3に移動させ、第8の(最後の)3ビット刺激データをC1内にロードする。
【0017】
次に、試験器はすべての走査セルへ制御信号を出力して、PS8刺激に対する組合せ論理(CL)の応答出力の第8の収集(CP8)を行う。続いて、試験器は制御信号を出力して、回路C1〜C3のすべての走査セルに第8の3ビットシフト動作(SH8)を行わせる。第8の3ビットシフト動作は、C3から第8の収集3ビット応答データをアンロードし、その第8の収集3ビット応答データをC1からC2にまたC2からC3に移動させ、第1の3ビットC2刺激パターンの第1のビットをC1のバイパスメモリ(BM)内にロードする。SH8中の直列入力は、1xxである。そのわけは、先行2ビット(xx)は使用されず、最終ビット(1)はC1のバイパスメモリに記憶され、かつSH9中のC2への第1の3ビット刺激パターン入力の第1のビットとなるからである。図3に関して前述したように、バイパスメモリはシフト動作中に常にSIからデータをロードし、収集動作中はそのデータを保持する。これは、本発明が試験器と試験器から刺激入力を受ける回路との間のデータ・パイプライン・ビットとしてバイパスメモリを用いることを可能にする。
【0018】
SH8に続いて、C1は完全に試験され、試験器は制御信号を出力して、C1のバイパスメモリがC1のSIとSOとの間で選択されるようにする。また、試験器は制御信号を出力して、C1の走査セルにそれらの現状態を試験の残りのために保持(H)させる。この段階においては、C1は、試験器とC2の走査経路との間のデータ・パイプライン・ビットとして役立つのみである。C1の走査セルは残りの試験中にも動作を継続し得るが、そうすればC1は無用のエネルギーを消費して熱を発生することになる。回路が試験され終わった後の熱の発生をなくすために回路の走査経路を静的に保持する利点は、ウエハ試験を加速するための本発明の適用に関連して詳細に後述される(図26から図29)。
【0019】
次に、試験器はすべての走査セルへ制御信号を出力して、PS9刺激に対する組合せ論理(CL)の応答出力の第9の収集(CP9)を行う。続いて、試験器は制御信号を出力して、回路C2,C3のすべての走査セル(C1の走査セルは使用禁止にされている)に第9の3ビットシフト動作(SH9)を行わせる。第9の3ビットシフト動作は、C3から第9の収集3ビット応答データをアンロードし、その第9の収集3ビット応答データをC2からC3に移動させ、C2に試験器(00)およびC1バイパスビット(1)から第1の3ビット刺激パターン(001)をロードする。SH9中のC2への001刺激パターンのローディングは、00の試験器入力ビットを囲む点線の輪およびC1バイパスメモリの1のビットを囲む点線の輪内に見られる。SH9中の3ビット試験器入力(000)の最終ビット(0)は、C1のバイパスメモリに記憶され、SH10中のC2への第2の3ビット刺激パターン(100)の第1のビットとなる。SH9中のC2への001刺激は、C2を試験するために必要な刺激入力パターンであるが、SH1〜SH8中のC1の出力応答には発生していない。C2を試験するために必要であるがC1応答パターンには発生しない他の刺激パターンは、100および111である。これらの刺激入力パターンは、続いて行われるSH10(100)動作およびSH11(111)動作中にC2に供給されるであろう。
【0020】
次に、試験器はすべての走査セルへ制御信号を出力して、PS10刺激に対する組合せ論理(CL)の応答出力の第10の収集(CP10)を行う。続いて、試験器は制御信号を出力して、回路C2,C3のすべての走査セルに第10の3ビットシフト動作(SH10)を行わせる。第10の3ビットシフト動作は、C3から第10の収集3ビット応答データをアンロードし、その第10の収集3ビット応答データをC2からC3に移動させ、C2に試験器(10)およびC1バイパスビット(0)からその第2の3ビット刺激パターン(100)をロードする。再び、SH10中のC2への100刺激パターンのローディングは、10の試験器入力ビットを囲む点線の輪およびC1バイパスメモリの0のビットを囲む点線の輪内に見られる。SH10中の3ビット試験器入力(110)の最終ビット(1)は、C1のバイパスメモリに記憶され、SH11中のC2への第3の3ビット刺激パターン(111)の第1のビットとなるであろう。
【0021】
次に、試験器はすべての走査セルへ制御信号を出力して、PS11刺激に対する組合せ論理(CL)の応答出力の第11の収集(CP11)を行う。続いて、試験器は制御信号を出力して、回路C2,C3のすべての走査セルに第11の3ビットシフト動作(SH11)を行わせる。第11の3ビットシフト動作は、C3から第11の収集3ビット応答データをアンロードし、その第11の収集3ビット応答データをC2からC3に移動させる。再び、SH11中のC2への111刺激パターンのローディングは、11の試験器入力ビットを囲む点線の輪およびC1バイパスメモリの1のビットを囲む点線の輪内に見られる。SH11中の3ビット試験器入力(x10)の最終ビット(x)は、C1のバイパスメモリに記憶されるが、試験のためには用いられない。そのわけは、SH12中のその最終ビットがシフトインされるC2の走査経路が、SH12動作に続いてバイパスされるであろうからである。
【0022】
次に、試験器はすべての走査セルへ制御信号を出力して、PS12刺激に対する組合せ論理(CL)の応答出力の第12の収集(CP12)を行う。続いて、試験器は制御信号を出力して、回路C2,C3のすべての走査セルに第12の3ビットシフト動作(SH12)を行わせる。第12の3ビットシフト動作は、C3から第12の収集3ビット応答データをアンロードし、その第12の収集3ビット応答データをC2からC3に移動させる。再び、SH12中のC2の走査経路への0xx刺激パターンのローディングは、0xの試験器入力ビットを囲む点線の輪およびC1バイパスメモリ内のxのビットを囲む点線の輪により示されている。上記段落において述べたように、C2走査経路へロードされるデータ(0xx)は使用されない。そのわけは、その走査経路がSH12に続いてバイパスされるであろうからである。しかし、SH12中の試験器の3ビット入力(10x)の最終2ビットは、C1(1)およびC2(0)のバイパスメモリ内へロードされ、SH13中のC3のために、最後の残りの3ビット刺激パターン入力(010)の最初の2ビットとして用いられる。
【0023】
SH12に続いて、C2は完全に試験され、試験器は制御信号を出力して、C2のバイパスメモリがC2のSIとSOとの間で選択されるようにする。また、試験器は制御信号を出力して、C2の走査セルにそれらの現状態を試験の残りのために保持(H)させる。この段階においては、C2は、C1のバイパスビットとC3の走査経路との間のデータ・パイプライン・ビットとして役立つのみである。
【0024】
次に、試験器はすべての走査セルへ制御信号を出力して、PS13刺激に対する組合せ論理(CL)の応答出力の第13の収集(CP13)を行う。続いて、試験器は制御信号を出力して、C3のすべての走査セルに第13の3ビットシフト動作(SH13)を行わせる。第13の3ビットシフト動作は、C3から第13の収集3ビット応答データをアンロードし、試験器からの最後の残りの3ビット刺激入力(010)とC1およびC2のバイパスビットとをC3の走査経路に移動させる。再び、SH13中のC3の走査経路への010刺激パターンのローディングは、試験器の0の入力ビットを囲む点線の輪と、C1およびC2のバイパスメモリ内の1および0のビットを囲む点線の輪とにより示されている。これは、試験器からの最後の必要な刺激パターンであるので、試験器は、SH13中の0ビット入力に続いてxビットを入力する。
【0025】
次に、試験器はすべての走査セルへ制御信号を出力して、PS14刺激に対する組合せ論理(CL)の応答出力の第14の収集(CP14)を行う。続いて、試験器は制御信号を出力して、C3のすべての走査セルに第14の3ビットシフト動作(SH14)を行わせ、C3から最終応答出力をアンロードする。SH14の後に、C3の試験は完了する。
【0026】
ウォーピング走査試験の概念を用いて回路C1,C2,C3を試験するために必要な試験クロックの数は、収集クロック(CP1〜CP14)とシフトクロック(SH1〜SH14)との和、すなわち、14+(14×3)=56クロックである。これは、例1において従来の走査試験アプローチを用いて同じ回路を試験するために用いられた80クロックと比較されるものである。
【0027】
C1の試験中において、C2は、C1応答からその000,010,011,110および101刺激入力を供給された。すなわち、C2は、C1が試験されていた間にそれの8つの刺激入力のうちの5つを受けた。また、C1の試験中においては、C3は、C2の応答からその000,001,011,100,111および110の刺激入力を供給された。すなわち、C3は、C1が試験されていた間にそれの8つの刺激入力のうちの6つを受けた。PS2におけるC3の001刺激入力は、PS1におけるC2の最初の000(リセット)刺激入力に対する応答としてC2が発生したものであり、それゆえ、C3の001刺激は、試験器から走査入力されたいずれの刺激とも無関係に発生せしめられたものであることに注意すべきである。同様にして、PS3におけるC3の011刺激は、PS1におけるC1の000(リセット)刺激に対するC1の応答として発生したものであり、それゆえ、C3の011刺激もまた、試験器から走査入力されたいずれの刺激とも無関係であった。C1がバイパスされた後、C2は試験器からその残りの001,100および111刺激入力を受けた。C2の試験中において、C3は、C2の応答から、その101の刺激入力を供給された。すなわち、C3は、C2が試験されていた間にそれの2つの残りの刺激入力のうちの1つを受けた。C2がバイパスされた後、C3はその残りの010刺激入力を受けた。これから、C1が試験された後には、C2は62.5%(5/8)試験され、C3は75%(6/8)試験されたことがわかる。また、C2が試験された後には、C3は87.5%(7/8)試験されたことがわかる。
【0028】
試験器は明らかにすべての回路からすべての応答ビットを受けるわけではないが、それは、(1)試験されている回路および走査経路構造に基づき一意に予測可能であり、かつ、(2)試験されているすべての回路からのすべての応答を表す、ビットストリームを受取る。同様にして、試験器はすべての回路にすべての刺激ビットを供給するわけではないが、試験器からの必要な刺激は試験されている回路および走査経路構造に基づき容易に決定される。
【0029】
試験中のキータイムにおける走査経路の内容を示すダイアグラム(例えば、例2において示されたダイアグラム)は、以下のようにして容易に発生せしめられる。まず、PS1乃至CP8からのすべてのビットデータがPS1において0にクリアされたすべての走査セルから開始することにより発生され、次に、C1,C2およびC3テーブルとC1の試験を完了するためにSH1乃至SH7においてシフトインされなければならない7つの刺激パターンとに基づいて残りのビットを満たす。C1からの最終応答パターンはCP8において収集される。
【0030】
次に、C2の試験を完了するためにいずれのC2刺激パターンがなお試験器からシフトインされる必要があるかが決定される。これは、C2列のPS1乃至PS8におけるおよびC1列のCP8におけるビットパターンを単に検査し、次に、検査されたビットパターンをC2刺激パターンの既知の必要な集合と比較することにより行われる。検査されたパターンにないC2刺激パターンは、試験器からC2にシフトインされなければならない。次に、SH8乃至CP12からのすべてのビットデータが、(1)C2およびC3テーブル、(2)試験器からシフトインされるべき残りのC2刺激パターン、および(3)残りのC2刺激パターンが試験器からC2にC1バイパスビットを経てシフトされるであろう事実、に基づいて満たされる。C2からの最終応答パターンはCP12において収集される。
【0031】
次に、いずれのC3刺激パターンがC3の試験を完了するためになお試験器からシフトインされる必要があるかが決定される。これは、C3列のPS1〜PS12におけるおよびC2列のCP12におけるビットパターンを単に検査したのち、検査されたビットパターンをC3刺激パターンの既知の必要な集合と比較することにより、行われる。検査されたビットパターンにないC3刺激パターンは、試験器からC3にシフトインされなければならない。次に、SH12乃至CP14からのすべてのビットデータが、(1)C3テーブル、(2)残りのC3刺激パターン、および(3)残りのC3刺激パターンが試験器からC3にC1およびC2バイパスビットを経てシフトされるであろう事実、に基づいて満たされる。C3からの最終応答パターンは、CP14において収集される。
【0032】
上述のプロシージャを用いて走査経路内容ダイアグラムが完成されると、試験器から出力される必要がある刺激ビットストリームと試験器において受取られることが期待される応答ビットストリームとの両者は、完成されたダイアグラムの検査により容易に決定される。特に、試験器から要求された刺激ビットストリームは完成されたダイアグラムのSI列に示されており、また、試験器において受取られることが期待される応答ビットストリームは完成されたダイアグラムのSO列に示されている。
【0033】
試験されている回路の任意の所望の集合用の走査経路内容ダイアグラムは、鉛筆と紙を用いかつ上述のプロシージャに従えば、実際に手作業で完成することができる。もちろん、そのダイアグラムを自動的に完成するためのコンピュータプログラムは容易に書くことができる。
【0034】
例2において、C1からの応答は、C2およびC3における刺激の必要を減少させた。また、バイパスの概念は、すでに試験された回路の下流回路が収集動作中に試験器からの刺激データを保持するパイプライン化されたデータ経路を経て試験器から刺激データを受取ることを可能にする。本発明は、バイパスメモリを使用する代わりに、前に試験された諸回路の走査経路を経てデータをシフトすることによって働き得るが、試験器と試験されている下流回路との間の走査経路長は増大する。そのわけは、それぞれの収集動作に続いて、試験器は試験されている回路にデータを入力するためにすべての先行する試験された回路を経てデータをシフトしなければならないからである。さらに、バイパス機能の使用は、下流回路における試験の進行中に、試験された回路の走査経路が静的に保持されることを可能にする。走査経路を静的に保持すると、バイパス走査経路以外では、試験された回路内の電力消費はなくなる。それによって、前に試験された回路内における熱の発生はなくなる。回路内における熱の発生がなくなることは、特に、図26から図29までに関して後述されるようなウォーピング走査試験の概念を用いたウエハレベルの試験で、重要である。
【0035】
バイパス機能のさらなる利点は、試験器がすべての残りの刺激パターンを中間バイパスメモリを経て下流の試験されている回路に直接印加することを可能にすることである。もし前に試験された回路の走査経路が試験器と試験されている回路との間の走査経路内に残っていたものとすれば、試験されている回路はその残りの刺激パターンのすべてを受け取れない可能性がある。そのわけは、試験器と試験されている回路との間の走査経路は収集およびシフト・プロセスにより必要な刺激パターンを発生し得ないかもしれないからである。簡単に言うと、試験器と試験されている回路との間の中間走査経路は印加されたいずれの刺激パターンに対しても試験されている回路用の必要な残りの刺激パターンを発生する応答パターンを持たないかもしれないからである。
【0036】
図9は、2ビット走査経路のみを有する点を除けば図3の回路と同様の回路を示す。図9の回路は、例3および例4において、等しくない走査経路長を有する回路による本発明の動作を示すために用いられる。
【0037】
例3は、再び図5に示されているように試験器に接続された3つの回路C1,C2,C3を有する。C1は2ビット走査経路を有し、C2は3ビット走査経路を有し、C3は2ビット走査経路を有する。C1、C2およびC3用のテーブルは、走査試験中における刺激および各回路の組合せ論理の応答反応を示す。試験の初めでは、試験器は制御信号を出力して、例2において前述したようにすべての回路走査経路を第1の初期現状態にリセットする。続いて、試験器は、例2において前述したようにC1を試験するために4つの収集および2ビットシフト動作(CP1〜CP4およびSH1〜SH4)を行う。SH4の終わりには、C2はその8つの3ビット刺激パターンの4つ(000,010,100,111)に対して試験されており、また、C3はその4つの2ビット刺激パターンの3つ(00,01,11)に対して試験されている。
【0038】
第4シフト動作(SH4)の後では、C1は例2において前述したように完全に試験されてバイパスされる。SH4の後ではまた、C2が3ビット走査経路を有するので、試験器はC2を試験するために2ビットシフト動作から3ビットシフト動作へ調節される。C2の試験を完成するために、試験器は4つの収集および3ビットシフト動作(CP5〜CP8およびSH5〜SH8)を行う。CP5およびSH5は、SH4の終わりにC2およびC3の走査経路内に残された前に試験された000および00刺激パターンのそれぞれに対してC2およびC3を試験する。SH5はまた、C2の3ビット走査経路に残りの4つのC2刺激パターンの第1のもの(001)をロードし、その応答はCP6において収集される。CP7〜CP9およびSH6〜SH9は、残りの3つのC2刺激パターン(011,101,110)に対してC2を試験する。CP8およびSH8中においては、CP7およびSH7中におけるC2からの出力応答により、C3がその残りの2ビット刺激パターン(10)に対して試験される。それゆえ、C3は、C1およびC2の試験によって完全に試験される。CP9は、C2の最後の残りの刺激パターン(110)に対するC2からの最終応答をロードする。C3は試験され終わっているので、試験器はC2をバイパスする必要はない。その後、SH9中において、試験器は走査動作を5ビットの長さに調節するので、C2からの最終応答はSH9動作中にシフトアウトされ得る。ここで、SH9動作中においてはC3の走査経路の2ビット内容が重要であることに注意することが重要である。そのわけは、それがCP8およびSH8動作中にC2から収集されかつシフトアウトされた101刺激パターンに対するC2の応答の残りを含むからである。
【0039】
最初の4つの収集および2ビットシフト動作中において、C2の3ビット走査経路は、C1(2ビット)から部分的にのみ満たされ、C3(2ビット)に部分的にのみ空にされる。これは、前の収集およびシフト動作からのC2の3ビット応答パターンの1ビットがC2走査経路に残ってC2の次の収集およびシフト動作のための刺激パターンの一部として再使用されることを意味する。C2の次の3ビット刺激パターンとして用いられる他の2ビットは、C1からシフトインされた2ビット応答出力により与えられる。
【0040】
一般に、より短い走査経路を有する先行回路は、より長い走査経路を有する後続回路に対する刺激パターン入力の数を増幅する。そのわけは、双方の回路に対する収集およびシフト動作の周波数は先行するより短い走査経路にデータをシフトインしまたこの走査経路からデータをシフトアウトするのに要する時間により決定されるからである。例えば、例3の試験の初めにおいては、すべての回路に対する収集およびシフト動作の周波数は、試験器からC1に刺激パターンをロードする最初の4つの(SH1〜SH4)2ビットシフト動作により設定される。最初の4つの2ビットシフト動作用のこの同じ収集およびシフト周波数は、C1からC2におよびC2からC3に刺激パターンをロードするためにも用いられる。それゆえ、C2は、実際に、従来の走査試験を用いれば4つの3ビットシフト動作を要するその最初の4つの刺激パターンを、ウォーピング走査試験の概念を用いることにより4つの2ビットシフト動作のみによって受取る。最初の4つのシフト動作においては、C2への入力刺激パターンは、C1からの応答の2ビットに、C2からの保持された応答の1ビットを加えたものを含む。これは、例えば、C2の第3の現状態(PS3)刺激パターン100の生成において見られる。PS3の100は、C1およびC2の走査経路にそれぞれ10および011をロードしたのち、C2の走査経路に100を得るためにSH2中に2回それらの走査経路をシフトすることにより、生成される。
【0041】
例3において示されたウォーピング走査試験の概念を用いて回路C1,C2,C3を試験するために必要な試験クロックの数は、34である。例1において説明された従来の走査試験を用いた例3の回路の試験は、64の試験クロックを必要とする。
【0042】
例4は、再び図5に示されているように試験器に接続された3つの回路C1,C2,C3を有する。C1は3ビット走査経路を有し、C2およびC3の両者は2ビット走査経路を有する。C1、C2およびC3用のテーブルは、走査試験中における刺激および各回路の組合せ論理の応答反応を示す。試験の初めでは、試験器は制御信号を出力して、例2において前述したようにすべての回路の走査経路を第1の初期現状態にリセットする。続いて、試験器は、例2において前述したように、C1を試験するために7つの収集および3ビットシフト動作(CP1〜CP7およびSH1〜SH7)と1つの収集および7ビットシフト動作(CP8およびSH8)とを行う。C1の試験中において、C2およびC3は、C1からの応答出力により、すべてのそれらの必要とする刺激パターンを受取る。それゆえ、C1が試験されているときは、C2およびC3も試験されている。C2およびC3はC1の試験中に試験されるので、バイパスステップは必要ない。CP8に続いて、7ビットシフト動作がSH8中に行われ、試験器がC1、C2およびC3の走査経路からすべての応答の残りをアンロードして試験を完了することを可能にする。
【0043】
例4において示されたウォーピング走査試験の概念を用いて回路C1,C2,C3を試験するために必要な試験クロックの数は36であり、例1で説明された従来の走査試験を用いた場合の64の試験クロックとは対照的である。
【0044】
図10は、出力数(3)が入力数(2)よりも大きいことを除けば前述の図3の回路と同様である回路を示す。出力数が入力数よりも大きいので、余分の出力に対して走査セルを追加して、その応答が走査試験中に収集されかつシフトアウトされ得るようにする。組合せ論理のF出力に追加されかつ接続された走査セル(C)の構造は従来技術のものであり、図11に示されている。従来の走査試験中において、走査セルCは、F出力を収集しかつそのデータをシフトアウトするために役立つ。図10に示した回路の従来の走査試験では、走査セル(C)にシフトインされるデータは、組合せ論理への刺激入力を与えないので、ドントケア・データである。
【0045】
図12は、図10の回路がどのように変形されてウォーピング走査試験の概念を支援するようにされるかを示す。この変形は、Fに接続された走査セル(C)を図13に示されているようなデータ加算セル(DSC)で置換することである。ウォーピング走査試験の概念は、図12の走査セルCに示されているように、応答データの収集の目的のみのために追加された走査セルが、収集動作中においてそれらの現状態データとそれらが収集しているデータとの和をロードされることを要求する。このようにすると、走査セルにシフトインされた応答データが収集動作中に失われることがない。
【0046】
図13において、データ加算セルは3入力マルチプレクサとXORゲートとFFとを含む。マルチプレクサは、選択信号(S)によって制御され、XORの出力、標準収集入力(入力)または直列入力(SI)をFFに結合させる。従来の走査試験中においては、マルチプレクサは、ちょうど図11の走査セルのように、収集動作中には入力をFFへ結合させ、シフト動作中にはSIをFFに結合させる。ウォーピング走査試験中においては、マルチプレクサは、収集中には、従来の入力の代わりにXORの出力をFFに結合させる。XORの出力は、入力データとFFの現状態データとの和を表す。入力データとFFの現状態データとを加算する理由は、FFが前の回路からシフトインされた、図12において刺激として用いられない応答データを潜在的に含むからである。FF内の応答データビットが、図11の従来の走査セルにおいて行われたように、収集動作により損失されることはあり得ない。もしその応答データが収集動作により損失(上書き)されたものとすれば、その応答データビットまたは下流回路に対する刺激としてのその効果は、試験器にはわからない。それゆえ、FFの応答データが収集動作中保持されるようにするために、それを入力データと加算して、その加算データを収集中にFFに記憶させる。そのFFデータは損失されないので、それはウォーピング走査試験の概念における上述の要求を満たす。
【0047】
例5は、ウォーピング走査試験の概念を用いて試験される2つの回路C1,C2を示す。C1は、3ビット走査経路を有する、図3に示されているような回路である。C2は、組合せ論理のF出力に結合されたデータ加算セル(DSC)を有する、図12に示されているような回路である。C1の現状態および次状態テーブルは、前述のように示されている。C2用の現状態および次状態テーブルは、組合せ論理のF出力と走査セルC(DSC)の現状態との加算を示す。図12を見ると、組合せ論理は走査セルAおよび走査セルBからの刺激にのみ応答することがわかる。C2テーブルを見ると、(1)00xであるPS ABCに対して、DEF出力は010であり、(2)01xであるPS ABCに対して、DEF出力は100であり、(3)10xであるPS ABCに対しては、DEF出力は110であり、(4)11xであるPS ABCに対しては、DEF出力は000であることがわかる。再びC2テーブルを見ると、F=0かつPS C=0であるときはNS C=0であり、F=0かつPS C=1であるときはNS C=1であることがわかる。これは、出力Fと走査セルCにおけるPSデータとのXOR演算を示す。
【0048】
例5におけるC1およびC2のウォーピング走査試験は、前述のように進行する。例5に関して重要なことは、C2の走査セルCにシフトインされるC1からの応答データが収集動作中に失われないことである。各収集動作中において、走査セルCのC1からの応答データはC2の組合せ論理からの応答出力Fと加算され、その加算された信号は検査のために試験器にシフトアウトされる。このようにすると、もしC1またはC2が障害のある応答ビットを発生すれば、それは試験器により検出可能となる。C1およびC2において2重の障害が発生し、それら2つの障害の和が正しい応答のように見えることはあり得る。例えば、もしC1からの良好な応答1がC2からの良好な応答0と加算されたとすれば、その結果は試験器に対する1の出力となる。もしC1からの不良な応答0がC2からの不良な応答1と同時に発生すれば、その結果もまた、試験器に対する1の出力となる。これは、エイリアシングと呼ばれ、特にシグネチャ解析法を用いる試験技術における当業者にとっては公知である。エイリアシングの可能性は稀であるが、それは起こり得る。
【0049】
図14は、3つの入力と2つの出力とを有する走査試験可能な回路を示す。出力Dおよび出力Eは、走査セルAおよび走査セルBにそれぞれ帰還される。走査セルAおよび走査セルBは、回路の組合せ論理へ刺激を供給し、組合せ論理からの応答を収集する。走査セルCは、回路の組合せ論理へ刺激を供給するのみである。走査セルCがそれにシフトインされたデータを収集動作中保持すると有利である。もしそのデータが保持されれば、それは試験器へ出力され、または下流回路において刺激データとして再使用され得る。従来の走査セルは、通常、回路の入力からのデータを図14の走査セルC内に収集し、それは未知のデータであり得る。図14にはデータ保持セル(DRC)と呼ばれる好ましいセルが示されており、図15にさらに概略的に示されている。データ保持セルは、収集動作中にFFの現データ状態を単に収集し、それは、そのデータが試験器へ供給されまたは下流回路において刺激データとして再利用されるようにする。
【0050】
例6は、図15に示されているようなデータ保持走査セルCを有する図3のような回路C1および図14のような回路C2を簡単に示す。これらの回路は、前述のようにウォーピング走査試験の概念を用いて試験される。例6において、C2の走査セルCにシフトインされたC1応答データが収集動作中保持されて試験器にシフトアウトされることを知ることは重要である。走査セルCにそのデータを保持することにより、試験器は障害をより良く診断する能力を持つ。例えば、もし障害のある応答がC2から出力されたとすれば、その障害は、(1)C2の組合せ論理の不良、(2)C1からC2の走査セルCへの誤った刺激入力、または(3)C2の組合せ論理の不良およびC1からC2の走査セルCへの入力刺激の不良の双方により起こされたものであり得る。もし走査セルC内のデータが保持されれば、試験器はこの状況を診断して何が不良であったかを決定し得る。
【0051】
例7は、ウォーピング走査試験の概念用の理想的な場合を示す。例7において、図3に示されているようなN個の回路は、図5に示されているような試験器から操作される走査経路上に直列に接続されている。この理想的な場合のすべての先行回路は、後続回路の刺激入力要求を満たす応答出力を発生する。この例においては、すべての回路は、現状態および次状態テーブルに見られるように、同じものである。しかし、それらは同じである必要はなく、むしろ理想的な場合には、それらは、もう一度繰返すと、「先行回路が、後続回路の刺激要求を満たす出力応答を発生しなければならない」という上述のステートメントを満足する必要がある。先行回路は、後続回路における刺激のために必要とされるよりも多くの、しかもなお上述の基準を満たす出力応答を発生するが、それはもっと少なくは発生し得ない。また、先行回路および後続回路は、走査経路長差を有し、しかもなお上述のステートメントを満足し得る。
【0052】
例7においては、最初のC1が試験される時刻までに、すべての後続のC1が試験され終わっていることがわかる。最終シフト動作(SH8)は、すべてのC1走査経路応答の残りを試験器にアンロードするために用いられる。これは、特にICおよびシステム製造における試験時間を著しく短縮する。そのわけは、N個の回路が1つの回路を試験するために要する時間とN個の回路から応答の残りをシフトアウトするために要する時間とを加算した時間内に試験され得るからである。N個の回路は、ダイ、ウエハ、IC、ボードなどであり得る。試験時間を短縮するためにウォーピング走査試験の概念を用い得るさまざまな方法の例は、図22から図29までに関して後述される。
【0053】
例7は、3ビット走査経路長と8つの刺激パターン要求とを有する回路を示しているが、この回路は、どのような走査経路長またはどのような刺激パターン数をも有し得る。もし諸回路が同じものであり、それらの走査経路長がL、それらの刺激パターン数がP、また収集ステップがCならば、ウォーピング走査概念を用いてN個の同じ回路を試験するために必要な試験クロックの数に対する式は、P(C+L)+NL−Lとなる。ここで、P(C+L)は、最初の回路(および他のN−1個の回路)を試験するために必要な試験クロックであり、NL−Lは、残りのN−1個の回路の走査経路をアンロードするために必要な試験クロックである。比較すると、従来の走査アプローチを用いるN個の同じ回路を試験するために必要な試験クロックの数の式は、P(C+NL)である。大きいLおよびPに対しては、以上の式は次のようになる。ウォーピング走査試験のクロック数=L(P+(N−1))、従来の走査試験のクロック数=LPN。
【0054】
【数1】
ケース1:L=2000、P=1000、N=1に対して、
ウォーピング走査試験のクロック数=L(P+(N−1))
=2000(1000+(1−1))=2,000,000
従来の走査試験のクロック数=LPN
=2000×1000×1=2,000,000
【0055】
【数2】
ケース2:L=2000、P=1000、N=100に対して、
ウォーピング走査試験のクロック数=L(P+(N−1))
=2000(1000+(100−1))=2,198,000
従来の走査試験のクロック数=LPN
=2000×1000×100=200,000,000
【0056】
【数3】
ケース3:L=2000、P=1000、N=1000に対して、
ウォーピング走査試験のクロック数=L(P+(N−1))
=2000(1000+(1000−1))=3,998,000
従来の走査試験のクロック数=LPN
=2000×1000×1000=2,000,000,000
【0057】
10メガヘルツ(周期=100ナノ秒)の試験クロック周波数に対して、ケース1のウォーピング走査試験時間および従来の走査試験時間は、200ミリ秒である。ケース2のウォーピング走査試験時間は219.8ミリ秒であり、従来の走査試験時間は20秒である。ケース3のウォーピング走査試験時間は399.8ミリ秒であり、従来の走査試験時間は200秒である。
【0058】
試験された先行回路からの応答出力がすべての後続回路の刺激要求をa%の減少率(R)だけ減少させる非理想的回路1−Nに対して、ウォーピング走査試験の概念により必要とされる試験クロック数は、次式により近似され得る。
【0059】
【数4】
試験クロック数=P1(C+L1)+RP2(C+L2)+RP3(C+L3)......RPN (C+LN)
P1-N およびL1-N が大きい場合は、この式は次のように簡単化される。
【数5】
試験クロック数=P1L1+RP2L2+RP3L3......RPNLN
【0060】
もし%減少率(R)が各回路に対して一定であれば、例えば、各先行回路の試験の終わりにおいて、すべての後続回路における追加の刺激の必要が50%のRだけ減少せしめられれば、その場合は次のようになる。
【0061】
【数6】
試験クロック数=P1L1+1/2(P2L2)+1/4(P3L3))+1/8(P3L3))......1/2N
(PNLN)
もしすべての回路が同じPおよびLを有すれば、次のようになる。
【数7】
試験クロック数=P1-NL1-N(1+1/2+1/4+1/8+...1/2N-1)
【0062】
【数8】
ケース4:L=2000、P=1000、N=2に対して、
ウォーピング走査試験のクロック数=PL(1+1/2)
=3,000,000
従来の走査試験のクロック数=PL(2)
=4,000,000
【0063】
【数9】
ケース5:L=2000、P=1000、N=5に対して、
ウォーピング走査試験のクロック数
=PL(1+1/2+1/4+1/8+1/16)
=3,875,000
従来の走査試験のクロック数=LP(5)
=2000×1000×5
=10,000,000
【0064】
【数10】
ケース6:L=2000、P=1000、N=100に対して、
ウォーピング走査試験のクロック数
=PL(1+1/2+1/4+1/8+...1/2100-1 )
≦4,000,000
従来の走査試験のクロック数=LP(5)
=2000×1000×100
=200,000,000
【0065】
【数11】
ケース7:L=2000、P=1000、N=1000に対して、
ウォーピング走査試験のクロック数
=PL(1+1/2+1/4+1/8+...1/21000-1)
≦4,000,000
従来の走査試験のクロック数=LP(5)
=2000×1000×1000
=2,000,000,000
【0066】
ケース2とケース6(N=100)を、またケース3とケース7(N=1000)を比較すると、理想的なウォーピング走査試験の場合と非理想的なウォーピング走査試験の場合との間の試験クロックの数の差は、非理想的な場合に%減少率Rが50%に保持される限り、わずかであることがわかる。
【0067】
図16から図18までは、ウォーピング走査試験の概念が、回路の1次入力および出力(境界)に走査可能な境界セル(BC)を有する回路にどのようにして実現され得るかを示す。境界走査セルは試験技術においては公知である。図16は、前述の図3に関連する。図17は、前述の図12に関連する。図18は、前述の図14に関連する。
【0068】
ウォーピング走査試験の概念を境界セルに用いるためには、今日用いられている従来の境界セルとは異なる境界セルの設計が必要である。図16、図17および図18のデータ収集境界セル(DCBC)は、前述の図3および図4(A)のデータ収集セルに関連している。図17のデータ加算境界セル(DSBC)は、前述の図12および図13のデータ加算セルDSCに関連している。図18のデータ保持境界セル(DRBC)は、前述の図14および図15のデータ保持セルDRCに関連している。
【0069】
DCBCおよびDRBCの設計の例は、図19および図20にそれぞれ示されている。DSBCの設計の例は、図21(A)に示されている。図21(B)は、DCBC、DRBCおよびDSBCがどのようにして実現されるかを示している。ノード191,193,195,197,199は、図示されているように接続される。破線内に囲まれたBC構造は従来のものであるが、DCBC、DRBCおよびDSBCを実現するための図示されているノードは本発明の部分を表す。
【0070】
図22は、ウォーピング走査試験の概念がICまたはダイの内部の多重回路C1〜CNを試験するためにどのように用いられ得るかを示している。図22の各回路C1〜CNは、図3、図12、図14および図16から図18までに関して前述された回路と同様のものであり得る。図22には、ウォーピング走査試験中に諸回路がIC/ダイの外部の試験器へ接続されている従来のIEEE1149.1規格の試験アクセスポート(TAP)からの制御を受け得る事実も示されている。あるいは、IC/ダイは、制御信号を試験器から直接にまたはIEEE1149.1TAPとは異なる試験ポートを経て受けることもできる。
【0071】
図23は、ウォーピング走査試験の概念がボード上の多重IC1〜ICNをまたは同様に多チップモジュール(MCM)基板上の多重ダイ1〜Nを試験するためにどのように用いられ得るかを示している。図23の各IC/ダイ1〜Nは、図22に関して前述されたIC/ダイと同様のものであり得る。このボード/MCMの各IC/ダイは、このボード/MCMに接続された外部試験器にインタフェースされているように示されている。
【0072】
図24は、ウォーピング走査試験の概念がボックス内の多重ボード(BD)を試験するためにどのように用いられ得るかを示している。図24の各ボード1〜Nは、図23に関して前述されたボードと同様のものであり得る。このボックスの各ボードは、このボックス/ボードに接続された外部試験器にインタフェースされているように示されている。
【0073】
図25は、ウォーピング走査試験の概念がシステム内の多重ボックス(BX)1〜Nを試験するためにどのように用いられ得るかを示している。図25の各ボックス1〜Nは、図24に関して前述されたボックスと同様のものであり得る。このシステムの各ボックスは、このシステムに接続された外部試験器にインタフェースされているように示されている。
【0074】
図26は、ウォーピング走査試験の概念がウエハ上のダイを試験するためにどのように用いられ得るかを示している。各ダイは、図22に関して前述されたダイと同様のものであり得る。図27に示されているように、ウエハ上の各ダイは、IEEE1149.1試験データ入力(TDI)、試験データ出力(TDO)、試験クロック(TCK)、試験モード選択(TMS)および試験リセット(TRST)パッド接続を有する。また図26に示されているように、すべてのダイは、TDI入力とTDO出力との間にそれらのTDIおよびTDOパッドを経て直列に接続されている。さらに、すべてのダイのTMS、TCKおよびTRSTパッドは、ウエハのTMS、TCKおよびTRST入力に対して並列に接続されている。ウエハに対して電力を供給し、試験器によりウエハのTDI、TDO、TCK、TMSおよびTRST試験点をプロービングすることによって、すべてのダイに対するウォーピング走査試験を実行することにより、ウエハ上のすべてのダイの極めて高速の試験が行われ得る。また、ウォーピング走査試験は試験された回路をバイパスしそれらの走査経路を静的に保つので、ウォープ試験中にウエハ上に発生する熱は極めてわずかになる。例えば、ウォープ走査試験の初めには、すべてのダイの走査経路は活動状態にあり、発熱を開始する。最初のダイが試験されると、それはその走査経路を凍結し、冷却し始める。同様に、他の諸回路も、それらが試験され終わると、それらの走査経路を凍結し、冷却し始める。また、ウォープ走査試験の速度も、諸回路が損傷性の熱を発生するほど長い時間の間活動状態にあることを防止する。
【0075】
図28は、ウォーピング走査試験の概念があるロット内の多重ウエハを試験するためにどのように用いられ得るかを示している。図28の各ウエハ1〜Nは、図26および図27に関して前述されたウエハと同様のものであり得る。このロット内の各ウエハは、外部試験器にインタフェースされているように示されている。
【0076】
図29は、ウォーピング走査試験の概念が多重ロット1〜Nを試験するためにどのように用いられ得るかを示している。図29の各ロット1〜Nは、図28に関して前述されたロットと同様のものであり得る。各ロットは、外部試験器にインタフェースされているように示されている。
【0077】
図30は、図12および図13のデータ加算セルに関して前述したエイリアシングの可能性を回路の走査経路の直列入力および直列出力におけるシグネチャ解析器(SAR)の使用により解消する1つの方法を示している。前述のように、エイリアシングは、もし第1の障害応答ビットがデータ加算セルにシフトインされ、第2の障害応答ビットが収集動作中に第1の障害ビットと加算されれば、本発明を用いて起こり得る。シグネチャ解析を用いる試験において広く用いられるXORゲートは、もし入力が10または01ならば1を出力し、もし入力が11または00ならば0を出力するという区別を有し、これがエイリアシング問題の原因となる。回路の走査経路の最初のセルへの直列入力に入力シグネチャ解析器を配置し、回路の走査経路の最後のセルからの直列出力に出力シグネチャ解析器を配置すると、DSCおよびDSBCの使用中のエイリアシングを検出し得る。
【0078】
図30においては、入力および出力シグネチャ解析器が各シフトクロック中にシグネチャを収集することがわかる。もしウォーピング走査試験中に障害ビットが回路内へシフトされれば、入力シグネチャは予期されるシグネチャとは異なる。もしウォーピング走査試験中に障害ビットが回路外へシフトされれば、出力シグネチャは予期されるシグネチャとは異なる。入力および出力シグネチャをウォーピング走査試験の終わりに各回路からシフトアウトすることによって、試験器は、各回路の入力および出力シグネチャを比較して、それらの回路から受けた応答データにエイリアシングが生じているかどうかを知り得る。もし応答データが正しくかつシグネチャが正しいことを試験器が見出せば、その試験は有効である。もし応答データは正しいがシグネチャは正しくないことを試験器が見出せば、その試験は無効である。
【0079】
シグネチャはまた、いずれの回路が最初に障害を導入したかを試験器が識別することを助ける極めて有用な目的のためにも役立つ。例えば、もし100個の回路が試験され、第50の回路から障害が出力されれば、試験器は、第50の回路の出力シグネチャが障害を起こしていることを識別し、他の50個の回路に障害を起こさせた回路としてその回路へ直接到達し得る。第50の回路が修理されると、試験が繰り返されて、後続の50個の回路のいずれかが障害を起こしているかどうか検査される。その理由は、前の試験においては第50の回路の故障によりそれらの試験が無効になっていたからである。
【0080】
ウォーピング走査試験の概念は、走査経路上に追加される回路が多くなるほどますます効果的に試験時間を短縮するようになる。従来の走査試験の場合は逆である。すなわち、従来の走査試験は、直列に追加される回路が多くなるほどますます効果的でなくなる。ボード、ボックス、システム、ウエハ、ロットおよびロットグループを試験するためにウォーピング走査を用いる図23から図29までの例は、これらのタイプの電気製品を生産する会社がどのように本発明の利点を広く利用しかつその使用をすべての製造レベルにおいて規格化し得るかを示している。ダイの試験からミサイルの試験まで会社内のすべての製造レベルにおいて1つの簡単な試験器を用い得ることも本発明の利点である。
【0081】
この開示においては回路はすべて同じ走査経路上にあるものとして取り扱われているが、もし並列な走査経路がウォーピング走査試験概念を用いて回路を試験するために用いられたとすれば、試験時間の追加の短縮が得られよう。
【0082】
図26から図29までにおいては、走査試験はウエハ上のダイの内部回路を試験する方法として説明された。しかし、完全なウエハ試験はダイの入力および出力バッファ回路を試験することも必要とする。従来のウエハ試験は、試験器が試験パターンを入力および出力させ得るようにするために、ダイパッドに接触する機械的プローブを用いる。従来のウエハ試験は機能パッドを経て試験パターンを入力および出力するので、入力および出力バッファは、内部回路が試験されている間に試験される。しかし、ダイを試験するための走査の使用においては、試験パターンは、TDIおよびTDO試験パッドを経て内部回路に入力されまた内部回路から出力される。したがって、ウエハ上のダイを試験するために走査を用いるときは、機能パッドおよび関連の入力/出力バッファは試験されない。プローブを用いてパッドに接触する必要なしに、パラメータ的にまた機能的に入力/出力バッファを試験し得る方法が必要とされている。
【0083】
本発明は、パッドに接触することのない、そのようなバッファの試験および静電気放電保護回路およびパッド・バス・ホルダの試験を提供する。
例の図31は、図26におけると同様のウエハを示すが、バス310,311と新しい試験信号TSA,TSB,TSC用の試験パッド315とを含む。例の図32は、図27におけると同様のダイを示すが、TSA、TSBおよびTSCウエハ・バス導体311に接続されたダイパッド312を含む。図31および図32に示されている配置においては、すべてのダイパッド312は、ウエハ・バス導体311を経て、共通のTSA乃至TSCウエハ試験パッド315からアクセス可能である。他のアクセス配置も用いられ得る。
【0084】
例えば、ダイの各行は、それ自身のTMS、TCK、TDI、TDO、TRST、TSA、TSBおよびTSC試験パッド信号のグループ、ならびに、代表的な点線ボックス領域313により示されているような電力および接地を有し得る。ウエハのダイを別個のグループ(この場合は行)に分割すると、それらのグループ内の各ダイの同時的かつ並列な走査およびバッファ試験が可能になり、全体的な試験時間を短縮し得る。
【0085】
例の図33は、収集シフト(CS)メモリおよび更新(U)メモリを有する従来のIEEE規格1149.1の走査セルを示す。更新メモリの出力は、従来尾、両端子(1および2)間の接続を行いまたはこれら端子間の接続を切るための伝送ゲートのような2端子スイッチ330を制御するために用いられている。
【0086】
例の図34は、走査経路内に接続された、2状態ディジタル出力バッファ340、静電気放電(ESD)保護回路、従来の境界走査回路および4個の図33の走査可能なスイッチ(S)を含む配置341を示している。第1のスイッチは、境界走査回路と出力バッファへの入力との間に接続され、第2のスイッチは出力バッファへの入力とTSAノードとの間に接続され、第3および第4のスイッチは、出力バッファの出力とTSBノードおよびTSCノードとの間にそれぞれ接続されている。動作に際しては、バッファは、コア回路から境界走査回路を経てデータ信号を受け、そのデータ信号の増幅されたバージョンをダイパッドへ出力する。バッファは、高レベル電圧レール(Vh)と低レベル電圧レール(Vl)とに接続され、これらのレールはバッファの出力電圧スイッチング範囲を定める。無負荷時の出力バッファは、完全なVhおよびVlレベルを出力し得る。しかし、負荷時の出力バッファは、この出力バッファの高および低駆動トランジスタ抵抗により、Vhより低くVlより高いレベルを出力する。ESD回路は、出力バッファと2つの並列スイッチとの間に配置されている。
【0087】
出力バッファは、境界走査回路から出力バッファの入力へ試験データを出力することにより従来のように試験され、次に、このバッファの出力からのデータ出力は境界走査回路に収集される。境界走査はバッファの論理動作を試験し得るが、それは、(1)バッファの高および低駆動強度、(2)バッファにおいて行われ得る電圧レベル翻訳(例えば、5vから3vへまたは3vから5vへ)、(3)バッファを経ての伝搬遅延、および(4)ESD回路、のような出力バッファに関連する他の電気的性質を試験し得ない。
【0088】
例の図35は図34に類似し、オフ状態を有する3状態出力バッファ350を含む配置351を示しており、オフ状態では、その出力はパッドの駆動を禁止され、従来のバス・ホルダ(BH)回路はバッファが使用禁止にされる前の最終駆動論理状態にパッドを保持する。イネーブル(Ena)制御信号は、コアから境界走査回路を経て送られ、バッファの出力を使用可能(イネーブル)または使用禁止(ディスエーブル)にする。バッファの試験は、図34において説明したのと同様であり、バッファを使用可能にし、試験データをバッファ入力へ出力しかつバッファ出力における結果を収集する境界走査回路により行われる。境界走査は1および0を通過させるために使用可能にされたバッファの論理的正しさを試験し得るが、境界走査は、バッファの出力が実際に使用禁止状態にあること、特にバス・ホルダがインプリメントされているかどうかを試験することはできない。図35に示されている諸スイッチおよびTSA乃至TSC接続は、図34に関連して前にリストした試験(1)〜(4)を行い、さらに加えて、それらは、(5)バッファの出力が実際に使用禁止にされているかどうかを検出する試験、および(6)バス・ホルダの動作の試験、をも提供する。
【0089】
例の図36は、図34および図35に類似しているが、入力バッファに関連している。配置361は、TSAノードと入力バッファ360の出力との間に接続されたスイッチSと、入力バッファの入力とTSBノードおよびTSCノードのそれぞれとの間に接続された2つのスイッチとを含む。入力バッファの入力の両スイッチは、ESD回路とパッドとの間に接続されている。これらのスイッチは、入力バッファの以下の試験を与える。(1)入力バッファの論理動作の試験、(2)バッファ入力範囲の試験、(3)もしバッファにヒステリシスがあればその試験、(4)入力電圧翻訳(すなわち、3vから5vへまたは5vから3vへ)の試験、(5)バス・ホルダの動作の試験、および(6)ESD回路の試験。
【0090】
例の図37は、入力バッファおよび出力バッファの双方を有する双方向性(例えばI/O)パッドに関する。配置371は、入力バッファ360の出力とTSAノードとの間に接続された第1のスイッチと、出力バッファ350の入力とTSAノードとの間に接続された第2のスイッチと、境界走査回路の出力と出力バッファの入力との間に接続された第3のスイッチと、パッドワイヤ370とTSBノードおよびTSCノードのそれぞれとの間に接続された第4および第5のスイッチとを含む。第4および第5のスイッチは、ESD回路とパッドとの間に接続されている。双方向性バッファの機能性動作は、境界走査を用い、(1)出力バッファを使用可能にし、(2)出力バッファの入力に試験信号を出力し、(3)入力バッファの出力から試験信号を読み取ることにより、試験され得る。これらのスイッチSは、図34および図35の出力バッファと図36の入力バッファとに関して前述したすべての試験を与える。パッドワイヤに接続された諸スイッチは、入力バッファおよび出力バッファの双方を試験するために共用される。
【0091】
正規の機能モードにおいては、図34から図37までに示されているTSA乃至TSCスイッチは開かれ、境界走査回路と出力バッファとの間のスイッチは閉じられている。出力バッファが試験されているときは、TSA乃至TSCスイッチは閉じられ、出力バッファの入力のスイッチは開かれる。同様にして、入力バッファが試験されているときは、TSA乃至TSCスイッチは閉じられる。図33に示されているような諸スイッチの使用は、あるスイッチが閉じられるか開かれるかの個々の選択を可能にする。例えば、機能する入力または出力信号をモニタするために、正規の機能モード中に任意の1つまたはそれ以上のTSA乃至TSCスイッチを閉じることは可能である。別の例においては、境界走査回路と出力バッファとの間のスイッチを開き、スイッチTSAを閉じて、ダイの正規の動作中に出力バッファから出力されるべき信号を注入し得るようにすることができる。
【0092】
もしそのようなスイッチ制御の柔軟性が必要でなければ、図33に示されているように、単一収集シフト更新走査セルは、その更新出力を図34から図36までのいずれかのすべてのスイッチ330に結合され、それらのスイッチを一つのグループとして、それらの閉じた状態または開いた状態へ制御することができる。もし単一収集シフト更新走査セルが図36の入力バッファに用いられたとすれば、その更新出力は、(1)すべてのTSA乃至TSCスイッチを開くために、および(2)すべてのTSA乃至TSCスイッチを閉じるために、用いられる。もし単一収集シフト更新走査セルが図34および図35の出力バッファに用いられたとすれば、その更新出力は、(1)すべてのTSA乃至TSCスイッチを開きかつ境界走査回路とバッファとの間のスイッチを閉じるために、および(2)すべてのTSA乃至TSCスイッチを閉じかつ境界走査回路とバッファとの間のスイッチを開くために、用いられる。図37の双方向性バッファにおいては、第1の収集シフト更新走査セルは、TSAスイッチ372とTSBスイッチおよびTSCスイッチとを閉じまたは開くために用いられ、一方、第2の収集シフト更新走査セルは、境界走査回路と出力バッファとの間のスイッチを開きまたは閉じ、かつ、TSAスイッチ373とTSBスイッチおよびTSCスイッチとを適切に閉じまたは開くために用いられ得る。第1および第2の収集シフト更新走査セルは、TSBスイッチおよびTSCスイッチを開く/閉じる制御信号を発生するために、論理和をとられる。
【0093】
例の図38は、図34から図37までのすべてのTSAノードがどのようにダイ上においてバスで結ばれまた図33のスイッチを経てダイ上の312にあるTSAパッドへ接続され得るかを示す。同様にして、図34から図37までのすべてのTSBノードおよびTSCノードはダイ上においてバスで結ばれ、それぞれのスイッチを経てダイ上の312にあるTSBパッドおよびTSCパッドへ接続され得る。点線は、TSA、TSBおよびTSCバス経路に接続された追加バッファを示す。直列走査経路391は、各バッファのスイッチ、TSA乃至TSCパッドスイッチおよび境界走査回路を経て経路指定され、試験中に各バッファのスイッチを閉じまたは開く制御を行う。例えば、第1の走査動作は、入力バッファのスイッチ(頂部)およびTSA乃至TSCパッドスイッチを閉じるように行われ、TSA乃至TSCパッドに接続された試験器が入力バッファをその関連のTSA乃至TSCノードを経てアクセスし試験することを可能にする。入力バッファが試験された後、第2の走査動作が行われ、入力バッファスイッチを開き、TSA乃至TSCパッドスイッチを閉じたままに保持し、出力バッファスイッチ(頂部の次)は、試験器が出力バッファをアクセスし試験することを可能にする。同様にして、その後の走査動作は、ダイ上の残りのバッファをアクセスし試験するために用いられ得る。3状態双方向性バッファの場合には、境界走査回路は走査により制御され、必要なイネーブル制御信号をこのバッファに出力し、使用可能状態および使用禁止状態にあるこのバッファを試験し得るようにする。
【0094】
提案されているIEEE規格1149.4は、図34から図37までのTSBスイッチおよびTSCスイッチ、ならびに図38のTSBおよびTSCパッド、パッドスイッチおよびバス経路を必要とする。したがって、1149.4アーキテクチャのこれらの部分は、本発明を実施するために再使用し得る。もしIEEE規格1149.4のアーキテクチャが本発明のために再使用されれば、試験回路のオーバヘッドは、出力バッファの入力に接続された2つのスイッチ(1つはTSA用のもの)と、入力バッファの出力に接続された(TSA用の)スイッチと、TSAパッド、パッドスイッチおよびバス経路とにのみ減少される。
【0095】
図39(A)は、3状態出力バッファのプローブレス試験が本発明を用いてどのように行われるかの例を示す。この例は3状態出力バッファを用いているが、2状態出力バッファが出力使用禁止(すなわち、高インピーダンス)試験を必要としないことを除けば、2状態出力バッファも同様に試験されることは明らかである。ダイへの試験アクセスは、ダイのTSA乃至TSCパッドおよびIEEE規格1149.1走査インタフェースパッド(TCK,TMS,TDI,TDO)を経てダイに接触する試験器により行われる。わかりやすくするために、試験器の直列インタフェースは、走査試験データ入力(TDI)端子および走査試験出力(TDO)端子のみを示している。単一の配置351およびその関連の境界走査回路のみが図示されているが、ダイの内部走査経路391は、他の配置351,341,361,371とそれらに関連するダイの内部の境界走査回路(図38参照)とを通過することを理解すべきである。また、外部走査経路393は、試験器と図示されているダイとの間でこの経路393内に接続された他のダイを横切り得る。
【0096】
図39(A)の例において、試験器は、走査動作を制御する従来の走査インタフェースと、直流および交流試験信号を発生する信号発生器と、直流および交流電圧を測定する電圧計と、試験器のTSAまたはTSB端子を電圧計または信号発生器に接続する第1のスイッチング回路(SW1)と、試験器のTSC端子を既知の抵抗Rを経てプログラム可能電圧源(Vp)に接続する第2のスイッチング回路(SW2)と、試験器の全体的動作を制御する従来の試験制御コンピュータとを含む。
【0097】
前述のように、境界走査を用いることにより、出力バッファは正しい論理動作について試験され得る。しかし、ダイが従来のプローブ試験を用いて試験された場合のように、バッファ出力はロードされていないので、境界走査試験はバッファの高および低駆動トランジスタの強度を試験しない。図39(A)において、本発明は出力バッファに対する負荷を与えるようにTSC経路を用いるので、TSCスイッチ392,394は比較的低い「オン」抵抗を有するように設計されるべきである。TSAおよびTSB経路内の残余のスイッチは、本発明がこれらの経路をバッファに信号を入力するためにおよび/またはバッファからの信号をモニタするために用いるので、より高い「オン」抵抗を有し得る。
【0098】
本発明を用いて出力バッファの駆動強度を試験するためには、また図39(A)を参照すると、走査動作が、(1)境界走査回路のEna信号により出力バッファを使用可能にし、(2)境界走査回路と出力バッファとの間のスイッチを開き、(3)すべてのTSA乃至TSCスイッチを閉じる、ために行われる。この走査動作に続いて、試験器はSW1を経ての接続を行い、信号発生器からの信号をTSAスイッチを経て出力バッファの入力に入力させる。試験器はまた、SW1を経ての接続を行い、電圧計がTSBスイッチを経てバッファの出力をモニタし得るようにする。試験器は、信号発生器からの信号をTSA経路を経て入力し、バッファから高出力を生ぜしめ、この値を電圧計を用いてTSB経路を経て測定する。バッファの出力はロードされていない(SW2が開かれている)ので、測定値すなわちVmhは、(もしCMOSならば)バッファの高レベルレール電圧(Vh)にまたは(例えばバイポーラならば)高レベルレール電圧よりやや低い既知電圧に等しくなるべきである。次に、試験器は、TSA経路を経て信号を入力し、バッファから低出力を生ぜしめ、この値を電圧計を用いてTSB経路を経て測定する。再びバッファの出力はロードされていない(SW2が開かれている)ので、測定値、すなわちVmlは、バッファの低レベルレール電圧(Vl)に等しい(CMOS)かまたは該電圧(Vl)よりもやや高くなる(バイポーラ)べきである。
【0099】
TSCスイッチは、もしそれらの閉成がバッファの出力に所望されない容量性負荷を負わせるならば、上述の無負荷時の試験中において開かれたままにされ得る。それらをTSAスイッチおよびTSBスイッチと共に閉じる利点は、それが後述の負荷時の試験の準備において別の走査動作を行う必要を解消することである。
【0100】
次に、試験器は、信号発生器からの信号をTSA経路を経て入力し、バッファに高レベル電圧を出力させる。試験器は、バッファの無負荷時の高レベル出力電圧より低いVp上の電圧をプログラムし、バッファの出力とVpとの間の接続を2つのTSCスイッチと既知抵抗(R)とSW2とを経て行う。Vpをバッファの高出力電圧より低い電圧であるようにプログラムすると、電流はバッファからTSC信号経路を経由し抵抗Rを流れる。このTSC経路接続は、Vpへのバッファ出力に対して負荷を与えるために用いられる。もし、例えば、SW2が0.1オームの閉抵抗を有するリレーであり、既知抵抗Rが10オームであり、TSCスイッチの「オン」抵抗が50オームであり、TSCスイッチの「オン」抵抗が100オームであれば、TSC経路はバッファの高出力駆動レベルを試験するために200オームよりも小さい負荷を与える。
【0101】
次に、試験器は、電圧計を用いて既知抵抗Rの両端の電圧(Vr)を測定して、バッファからTSC経路を経由し抵抗Rを流れる出力電流Ioを決定する。続いて、試験器は、電圧計を用いて、TSB経路を経てバッファの出力における電圧(Vo)を測定する。従来と同様に、電圧計は高い入力インピーダンスを有し、行われる電圧測定に影響を与えないように、すなわち、電圧計に有意の電流が流入または流出しないようになっている。前に測定されたバッファの無負荷時の高電圧値Vmhを知ることにより、出力バッファの高駆動抵抗(Rh)は、VmhとVoとの電圧差を決定された出力電流Ioで除算することにより決定される。すなわち、Rh=(Vmh−Vo)/Ioである。
【0102】
出力バッファの低駆動抵抗を測定するために、試験器は、信号発生器を制御して、TSA経路を経て信号を入力して、バッファに低レベル電圧を出力させる。試験器は、バッファの無負荷時の低レベル出力電圧より高いVp上の電圧をプログラムし、バッファの出力とVpとの間の接続を2つのTSCスイッチと既知抵抗(R)とSW2とを経て行う。Vpをバッファの低出力電圧より高い電圧であるようにプログラムすると、電流はVpからTSC信号を経てバッファに流れる。次に、試験器は、既知抵抗Rの両端の電圧(Vr)を測定し、バッファへの入力電流Iiを決定する。続いて、試験器は、TSB経路を経てバッファの電圧出力(Vo)を測定する。前の測定からバッファの無負荷時の低電圧値Vmlを知ることにより、出力バッファの低駆動抵抗(Rl)は、VoとVmlとの電圧差を決定された出力電流Iiで除算することにより決定される。すなわち、Rl=(Vo−Vml)/Iiである。
【0103】
ある出力バッファは、この出力バッファの高および/または低出力駆動強度のプログラム可能性を許容し得る。この可能性は、出力バッファに対する点線の駆動強度制御(DSC)入力により示されている。図39(A)においては、DSCは、ICコア内のレジスタまたはメモリから境界走査レジスタを経て供給されるように示されている。あるいは、駆動強度制御は、単に境界走査レジスタから供給されることもあり得る。記憶されている駆動強度制御データが、出力バッファの高および/または低駆動強度を決定する。本発明は、この特徴を有する出力バッファのさまざまな駆動強度の設定を境界走査レジスタからこのバッファに駆動強度設定を出力し、それぞれの可能な駆動強度設定のために上述の高および低駆動強度試験(IoおよびIiの試験)を繰り返すことにより、試験するために用いられ得る。
【0104】
本発明はまた、入力に受けた電圧レベルを出力から駆動される異なる電圧レベルへ翻訳するバッファを試験するためにも用いられ得る。例えば、図39(A)の出力バッファは、0ボルトと3ボルトとの間でスイッチする信号をコアから受け、0ボルトと5ボルトとの間でスイッチする対応する信号をパッドへ出力し得る。
【0105】
第1の所与電圧スイングの入力信号を第2の所与電圧スイングの出力信号に翻訳する無負荷時の出力バッファの能力を試験するためには、以下の諸ステップが行われる。走査動作が行われて、(1)バッファを使用可能にし、(2)バッファと境界走査回路との間のスイッチを開き、(3)バッファと試験器との間のTSA乃至TSC経路のスイッチを閉じる。続いて、SW2が開かれた状態で、試験器がセットアップされて、第1の所与電圧スイングの入力信号を信号発生器およびTSA経路を経てバッファの入力に入力し、バッファの出力応答を電圧計を用いてTSB経路を経て測定し、バッファが期待された電圧スイングを出力しているかどうかを決定する。
【0106】
第1の所与電圧スイングの入力信号を第2の所与電圧スイングの出力信号に翻訳する負荷時の出力バッファの能力を試験するためには、TSC経路を経てバッファ出力に負荷を与えるためにVpへの接続を行うのにSW2が閉じられていることを除けば、上述と同じ試験が行われる。バッファ出力が高にセットされているときは、Vpは低電圧にあるようにプログラムされて、バッファからの電流が流入する負荷をエミュレートする。バッファ出力が低にセットされているときは、Vpは高電圧にあるようにプログラムされて、バッファに電流を供給する負荷をエミュレートする。各負荷時のバッファ出力状態においては、電圧計を用いてTSB経路を経てバッファの出力電圧が測定される。
【0107】
図39(A)の出力バッファの伝搬遅延は、バッファ(もし3状態タイプならば)を使用可能にし、バッファと境界走査回路との間のスイッチを開き、続いてTSA経路(スイッチは閉じている)を経てバッファ入力に試験信号を入力し、TSB経路(スイッチは閉じている)を経てバッファ出力から試験信号を受けることにより、試験され得る。TSC経路は、試験中にバッファ出力信号上に負荷を与えることができ(SW2は閉じている)、または負荷を与えることができない(SW2は開いている)。TSA経路およびTSC経路が信号に対して有する装荷効果により、これは正確な伝搬遅延試験ではないが、それはバッファを経ての伝搬遅延の表示を与える。コンピュータは、試験信号が信号発生器から送信されたときと電圧計において受信されたときとの間の時間遅延を測定する従来の機能を行い得る。
【0108】
図39(B)には、図39(A)のESD回路の1つの従来の形式が示されており、それは、共にパッドワイヤに接続された2つのダイオードからなり、そのそれぞれは個々に、ダイの正(V+)および負(V−)の電圧に接続されている。パッドワイヤとV+との間に接続されたダイオードは、もしパッドワイヤ上の電圧がダイオードを順方向にバイアスするのに十分なように増加すれば、パッドワイヤからV+に電流を伝導する。同様にして、パッドワイヤとV−との間に接続されたダイオードは、もしパッドワイヤ上の電圧がダイオードを順方向にバイアスするのに十分なように減少すれば、V−からパッドワイヤに電流を伝導する。これらのダイオードは、V+にダイオードの順方向バイアス電圧降下を加算した値よりも正でなく、かつ、V−からダイオードの順方向バイアス電圧降下を減算した値よりも負でないように、パッドワイヤの電圧をクランプする働きをもつ。
【0109】
パッドワイヤとV+との間のダイオードを試験するためには、試験器は、3状態バッファの出力を使用禁止にし、TSB経路およびTSC経路を閉じる。続いて、試験器は、TSC経路およびVpを経てバッファ出力に増大する電圧レベルを入力し、TSBを経てバッファ出力電圧をモニタする。ダイオードが順方向にバイアスされない限り、TSB上の電圧はTSC上の電圧に等しい。TSC上の電圧出力がダイオードを順方向にバイアスするのに十分な量だけV+を超えたときは、TSB上の電圧入力はV+にダイオードの順方向バイアス電圧降下を加算した値にクランプされる。Vpにおける電圧を増加させると、ダイオードを経てV+に流れる電流が増加するために、TSC経路内のスイッチにおけるまたRにおける電圧降下が大きくなる。しかし、もしダイオードが良好であれば、バッファの出力における電圧はV+にダイオードの電圧降下を加算した値にクランプされたままとなる。もしダイオードに障害があれば、バッファの出力の電圧はVpにおける電圧と共に増加する。
【0110】
パッドワイヤとV−との間のダイオードを試験するためには、試験器は、3状態バッファの出力を使用禁止にし、TSB経路およびTSC経路を閉じる。続いて、試験器は、TSC経路およびVpを経てバッファ出力に減少する電圧レベルを入力し、TSBを経てバッファ出力電圧をモニタする。ダイオードが順方向にバイアスされない限り、TSB上の電圧はTSC上の電圧に等しい。TSC上の電圧出力がダイオードを順方向にバイアスするのに十分な量だけV−より低くなったときは、TSB上の電圧入力はV−からダイオードの順方向バイアス電圧降下を減算した値にクランプされる。Vpにおける電圧を減少させると、V−からダイオードを経て流れる電流が増加するために、TSC経路内のスイッチにおけるまたRにおける電圧降下が大きくなる。しかし、もしダイオードが良好であれば、バッファの出力における電圧はV−からダイオードの電圧降下を減算した値にクランプされたままとなる。もしダイオードに障害があれば、バッファの出力の電圧はVpにおける電圧と共に減少する。
【0111】
もし図39(A)のバッファが2状態バッファであれば、TSA経路が閉じられて信号を入力し、バッファ出力を高にする。続いて、TSC上の電圧入力が、バッファの高レベル出力電圧から出発して、パッドワイヤとV+との間のダイオードを順方向にバイアスするレベルまで増加せしめられ、上部ダイオードが試験される。続いて、TSA上の信号が入力されて、バッファ出力を低にする。続いて、TSC上の電圧入力が、バッファの低レベル出力電圧から出発して、パッドワイヤとV−との間のダイオードを順方向にバイアスするレベルまで減少せしめられ、下部ダイオードが試験される。
【0112】
従来技術の図39(C)には、もう1つの従来の出力ESD保護回路が示されている。このESD回路は、パッドと出力バッファとの間の直列抵抗と、SCRとを有し、SCRは、直列抵抗とパッドとの間に接続された第1のノードと、接地された第2のノードとを有する。パッドへの正規より高い電圧入力に応答して、バッファの出力はブレークダウンし、電流を伝導する。直列抵抗は、パッドから出力バッファに流れる電流を制限することにより、ブレークダウン中に出力バッファを保護する。パッドから出力バッファに流れる電流は、直列抵抗に電圧を生ぜしめる。バッファの出力における電圧と直列抵抗に生じた電圧との和は、SCRをターンオンするために十分なトリガ電圧を与え、パッドからの電流がSCRを経て接地へ安全に分路されることを可能にする。
【0113】
図39(C)のESD回路の動作を従来のように試験するためには、試験器は、パッドをプローブして、SCRをトリガする電圧を注入する。図39(C)のESD回路を本発明を用いて(すなわち、プロービングなしに)試験するためには、図39(C)のESD回路が図39(A)に示されているように配置されていると仮定すると、試験器は、増加する電圧をTSC経路を経てパッドに入力し、パッド電圧をTSB経路を経てモニタする。パッドへの電圧入力が出力バッファをブレークダウンさせ電流を伝導させるレベルに達すると、出力バッファの電圧と直列抵抗の電圧との和はSCRをターンオンするために必要なトリガレベルを与える。試験器は、SCRがいつターンオンするかを、TSB経路上のパッド電圧をモニタすることによっておよび/またはTSC経路を経由しSCRを経て流れる増加する電流により増加するRにおける電圧降下をモニタすることによって、検出し得る。
【0114】
図39(C)において、ダイオードは、従来のように用いられて、出力バッファをパッドにおける期待されたよりも低い電圧に対して保護し(図39(B)に関して上述したように)、また、本発明を用いて前述のように試験され得る。
【0115】
出力バッファが使用禁止にされ得ることを試験するためには、試験器は、境界走査回路からのEna信号によりバッファを使用禁止にするために走査動作を行い、TSB経路およびTSC経路内のスイッチを閉じる。続いて、試験器は、VpからTSC経路を経てパッドワイヤに変化する電圧を入力し、TSB経路を経て試験器へ帰る同じ電圧をモニタする。電圧計は、従来のように時間的に変化する電圧を測定し得るものとする。もしバッファが使用禁止にされれば、パッドワイヤの電圧は、変化するVpの電圧に追従する。もしバッファが使用禁止にされなければ、パッドワイヤの電圧はVpに追従しない。また、試験器は、バッファからの固定電圧出力およびVp上の変化する電圧出力に応答してTSC上に流れる電流によるRにおける電圧降下を感知することによって、使用禁止にされていないバスを検出し得る。
【0116】
バス・ホルダを試験するためには、試験器は、境界走査回路からのEna信号によりバッファを使用禁止にするために走査動作を行い、TSB経路およびTSC経路内のスイッチを閉じる。続いて、試験器は、Vpからの論理的高レベル電圧をTSC経路を経てパッドワイヤに入力して、バス・ホルダを高にセットする。TSB経路は、パッドワイヤから高を読み取るために用いられ得る。続いて、試験器は、Vpからの減少する電圧レベルをTSC経路を経てパッドワイヤに入力する。Vpが減少しつつある間に、試験器は、Rにおける電圧降下をモニタし、典型的には一対の交差結合したインバータであるバス・ホルダが高論理状態を保持しようとするときのバス・ホルダからVpへの極めて小さい電流を検出する。最後に、Vpからの電圧は、バス・ホルダが論理的高を保持する試みからパッドワイヤ上の論理的低の保持へトリップする点に達する。バス・ホルダ・トリップ点が現れると、論理的高を保持しようとしてそれがVpに供給していた小さい電流は終わり、バス・ホルダはVpから小さい電流を受け始める。試験器は、Rにおける小さい電圧降下の極性が変化したことを知ることにより、電流方向のこの変化を検出し得る。
【0117】
次に、試験器は、Vpからの増加する電圧レベルをTSC経路を経てパッドワイヤに入力する。Vpが増加している間に、試験器は、Rにおける電圧降下をモニタし、バスホルダが低論理状態を保持しようとするとき、Vpからバス・ホルダへの極めて小さい電流を検出する。最後に、Vpからの電圧は、バス・ホルダが論理的低を保持する試みからパッドワイヤ上の論理的高の保持へトリップする点に達する。バス・ホルダのトリップ点が現れると、論理的低を保持しようとしてそれがVpから受けていた小さい電流は終わり、バス・ホルダはVpに小さい電流を送り始める。試験器は、Rにおける小さい電圧降下の極性が変化したことを知ることにより、電流方向のこの変化を検出し得る。
【0118】
試験器がVpを1つの論理レベルから次の論理レベルへ移動させるとき、もし試験器がRにおける電圧降下を検知しなければ、バス・ホルダに障害がある。このバス・ホルダの試験中に、もしRが例えば10メガオームの比較的高抵抗を有すれば、バス・ホルダにより送り出されまた受けられる小さい電流を原因とするRにおける電圧降下の検出を容易にする。
【0119】
例の図40(A)に示されている配置を用いると、入力バッファの以下の試験が行われ得る。
図40(A)の入力バッファの論理動作を試験するためには、試験器は走査動作を行ってTSA経路およびTSB経路内のスイッチを閉じる。続いて、試験器は、信号発生器からの信号をTSB経路を経て入力バッファの入力に入力し、入力バッファからの信号出力をTSA経路を経て読み取る。試験器は、入力バッファがすべての信号入力に対して正しく応答するかどうかを確認する。
【0120】
ディジタル入力バッファは、典型的には、もし入力電圧が与えられた入力範囲内に留まればこのバッファが所望の論理状態を出力し続けるような入力電圧範囲を有するように、設計される。CMOSおよびバイポーラのような異なる技術は異なる入力範囲を有する。図40(A)の入力バッファの入力範囲を試験するためには、試験器は走査動作を行ってTSA経路およびTSB経路内のスイッチを閉じる。続いて、試験器は、信号発生器からの低信号をTSB経路を経て入力バッファの入力に入力し、このバッファの出力を低にセットし、この低をTSA経路を経て確認する。続いて、試験器は、バッファへの入力電圧を低入力範囲内の最大レベルまで増加させ、その後、TSA経路を経てバッファ出力レベルを読み取ることによって、バッファ出力が低に留まっているかどうかチェックする。続いて、試験器は、高信号をTSB経路を経てバッファの入力に入力し、バッファ出力を高にセットし、この高をTSA経路を経て確認する。続いて、試験器は、バッファへの入力電圧を高入力範囲内の最小レベルまで減少させ、その後、TSA経路を経てバッファ出力を読み取ることによって、バッファ出力が高に留まっているかどうかチェックする。
【0121】
あるディジタル入力バッファは、第1の入力電圧レベル(スレショルド)を受けた後にのみバッファ出力を高にする入力ヒステリシスを有するように、設計されている。バッファ出力がいったん高になると、それは、第2の低入力電圧レベル(スレショルド)を受けた後になるまで、低に復帰しない。同様にして、入力バッファ出力は、第2の入力電圧を受けたときは低になり、第1の入力電圧レベルを受けた後になるまで高に復帰しない。ヒステリシスは、入力バッファ入力における雑音が入力バッファ出力における状態変化を生ぜしめる可能性を低減するために、用いられる。
【0122】
図40(A)の入力バッファにおけるヒステリシスを試験するためには、試験器は、走査動作を行ってTSA経路およびTSB経路内のスイッチを閉じる。続いて、試験器は、信号発生器から十分に低い(すなわち、前述の第2の電圧レベルより低い)電圧をTSB経路を経て入力バッファの入力に入力し、バッファ出力を低にセットして、この低をTSA経路を経て確認する。続いて、試験器は、バッファへの入力を第1の入力電圧レベルよりも増加させ、次に、それを第1の入力電圧レベルよりも低いが第2の入力電圧レベルよりも低くないように低下させ、次に、それを第1の入力電圧レベルよりも高く復帰させる。この動作中に、試験器は、バッファ出力が第1の入力電圧レベルより高い入力に応答して低から高に変化し、入力が第1の入力電圧レベルより低くされたのち、第1の入力電圧レベルよりも高く復帰させられる間は高に留まることを、TSA経路を経て確認する。続いて、試験器は、バッファへの入力を第2の入力電圧レベルよりも低く減少させ、次に、それを第2の入力電圧レベルより高いが第1の入力電圧レベルよりも高くないように上昇させ、次に、それを第2の入力電圧レベルよりも低く復帰させる。この動作中に、試験器は、バッファ出力が第2の入力電圧レベルより低い入力に応答して高から低へ変化し、入力が第2の入力電圧レベルより高くされたのちに、第2の入力電圧レベルよりも低く復帰させられる間は低に留まることを、確認する。
【0123】
図40(A)においては、試験器がバッファに信号を入力するためにTSB経路を用い、バッファから翻訳された信号を受けるためにTSA経路を用いる点を除けば、図39(A)の出力バッファに関して前述されたのと同様にして、入力バッファの電圧翻訳が試験される。
図40(A)においては、入力バッファ用のバス・ホルダが、図39(A)の出力バッファに関して前述されたようにして試験される。
図40(A)においては、図39(B)に示されているようなダイオードESD回路が、図39(A)の出力バッファの説明に関して前述されたようにして試験される。
【0124】
従来技術の図40(B)には、従来の入力ESD保護回路が示されている。このESD回路は、パッドと入力バッファとの間の直列抵抗と、直列抵抗とパッドとの間に接続された第1のノードおよび接地された第2のノードを有するシリコン制御整流器(SCR)と、直列抵抗と入力バッファとの間に接続された第1のノードおよび接地された第2のノードを有するフィールド・プレート・ダイオード(FPD)とを有する。パッドへの正規より高い電圧入力に応答して、FPDは電流を伝導し、バッファを損傷しないレベルにバッファへの電圧入力をクランプする。FPDが電流を伝導するとき、その電流はパッドから直列抵抗およびFPDを経て接地へ流れる。この電流の結果として、直列抵抗には電圧が発生する。バッファの入力におけるFPDクランプ電圧と直列抵抗に生じた電圧との和は、SCRをターンオンするために十分なトリガ電圧を与え、パッドからの電流がSCRを経て接地へ安全に分路されることを可能にする。
【0125】
図40(A)に示されているように配置された、図40(B)のESD回路を試験するためには、試験器は、TSC経路を経て増加する電圧をパッドに入力し、TSB経路を経てパッド電圧をモニタする。パッドへの電圧入力がFPDを伝導させるレベルに達すると、FPDの電圧と直列抵抗の電圧との和はSCRをトリガしてターンオンする。試験器は、TSB経路上のパッド電圧をモニタすることによっておよび/またはTSC経路を経由しSCRを経て流れる増加した電流の結果としてのRにおける増加した電圧降下をモニタすることによって、この状態を検出し得る。
【0126】
図39(B)のESD回路の試験においては、TSBスイッチおよびTSCスイッチのそれぞれは、図39(A)および図40(A)における(ESD回路のいずれかの側の)任意の所望の点においてパッドワイヤに接続され得る。しかし、図39(C)および図40(B)のESD回路を試験するときは、TSBスイッチおよびTSCスイッチは、図39(A)および図40(A)に示されているように、共にパッドとESD回路との間のパッドワイヤに接続されるべきである。
【0127】
例の図41は、本発明がアナログ出力バッファ413とアナログ出力バッファに関連するアナログ回路とをどのように試験し得るかを示しており、それらのアナログ回路およびバッファは、わかりやすくするために、図39(A)および図40(A)のディジタル・コアと同じダイおよび走査経路上に示されている。図39(A)と図41との間の相違は、図41がアナログ回路の入力に配置された2つの追加スイッチSを410および411に有することと、アナログ回路の出力に配置された追加スイッチSを412に有することとである。第1の入力スイッチ410は、アナログ回路入力と他回路との間の接続を開閉するために用いられ、第2の入力スイッチ411は、アナログ回路入力と試験器との間のTSAパッドを経ての接続を開閉するために用いられる。出力スイッチ412は、アナログ回路出力と試験器との間のTSBパッドを経ての接続を開閉するために用いられる。
【0128】
アナログ出力バッファの試験は、図39(A)において前述されたディジタル出力バッファの試験と同様である。アナログバッファ試験の初めに、試験器は、走査動作を行ってスイッチ411,412,414を開き、TSA、TSBおよびTSC経路内のスイッチを閉じてバッファを試験器に接続する。この走査動作に続いて、アナログバッファの試験は、TSA経路を経てアナログ信号をバッファに入力し、TSB経路を経てバッファ出力におけるアナログ信号をモニタすることによって、行われる。バッファの駆動強度と高および低駆動抵抗とを測定するためのバッファ出力に対する負荷は、図39(A)に関して前述したように、TSC経路を経て行われる。もしバッファが3状態タイプのものならば、バッファの使用禁止状態は、図39(A)において前述したように試験され得る。
【0129】
アナログ回路の試験は、同様にして行われる。アナログ回路試験の初めに、試験器は、走査動作を行って、スイッチ410,414,415,417を開いてスイッチ411,412を経てアナログ回路を試験器に接続する。この走査動作に続いて、アナログ回路の試験は、TSAパッドを経てアナログ信号をこの回路に入力し、TSBパッドを経てこの回路出力におけるアナログ信号をモニタする試験器により行われる。試験時間を短縮するためには、スイッチ414を閉じ、スイッチ412を開き、TSB経路上のスイッチ417を閉じることにより、アナログバッファ試験をアナログ回路試験と組合わせて、試験器がアナログバッファの出力を経てアナログ回路出力をモニタし得るようにする。
【0130】
例の図42は、図41に類似しており、本発明がアナログ入力バッファ423とアナログ入力バッファに関連するアナログ回路とをどのように試験し得るかを示す。試験されるべき回路およびバッファは、わかりやすくするために、図39(A)、図40(A)および図41に示されているものと同じダイおよび走査経路上に示されている。
【0131】
アナログ入力バッファ423の試験は、図40(A)において前述されたディジタル入力バッファの試験と同様である。アナログバッファ試験の初めに、試験器は、走査動作を行って、スイッチ411,412,414を開き、TSA、TSBおよびTSC経路内のスイッチを閉じてバッファを試験器に接続する。この走査動作に続いて、アナログバッファの試験は、TSB経路を経てアナログ信号をバッファに入力し、TSA経路を経てバッファ出力におけるアナログ信号をモニタすることによって、行われる。
【0132】
アナログ回路の試験は、同様にして行われる。アナログ回路試験の初めに、試験器は、走査動作を行って、スイッチ410,414,415,417を開き、スイッチ411,412を閉じる。この走査動作に続いて、アナログ回路の試験は、TSBパッドを経てアナログ信号をアナログ回路へ入力し、TSAパッドを経てアナログ回路出力におけるアナログ信号をモニタする試験器により行われる。スイッチ414を閉じ、スイッチ412を開き、TSB経路上のスイッチ417を閉じて、試験器がアナログ入力バッファを経てアナログ回路入力を刺激し得るようにすることにより、アナログ入力バッファ試験はアナログ回路の試験と組合わされ得る。
【0133】
アナログ回路の上述の試験に関連して、コンピュータが、受けたアナログ信号に関する従来の周波数領域解析を行うためにディジタル化された信号を用い得るように、電圧計は、好ましくは、受けたアナログ信号をディジタル化するための従来のディジタイザを含む。
【0134】
ここで示した例の出力バッファは高駆動および低駆動が可能であるが、以上の説明から明らかなように、本発明の技術を用いればオープン・ドレイン・バッファまたはオープン・コレクタ・バッファをも同様に試験し得る。
以上においては、本発明の代表的な実施例を説明したが、この説明は、さまざまな実施例により実施し得る本発明の範囲を限定するものではない。
【0135】
以上の説明に関して更に以下の項を開示する。
(1)表面に形成された少なくとも1つの集積回路を有する半導体ボディであって、
前記少なくとも1つの集積回路が、
コア機能論理と、
該コア機能論理と端子パッドとの間の信号経路に結合された、該信号経路に沿って信号を送るための端子バッファと、
負荷端子を前記端子パッドに選択的に接続するための負荷試験スイッチと、
前記端子バッファの入力を第1の試験端子に選択的に接続するための第1の試験スイッチと、
前記端子バッファの出力を第2の試験端子に選択的に接続するための第2の試験スイッチと、
前記負荷試験スイッチと前記第1および第2の試験スイッチとの動作を、正規動作においては開かれるように、試験モードにおいては閉じられるように、制御するための制御回路とを含む、
半導体ボディ。
【0136】
(2)前記少なくとも1つの集積回路が、前記端子パッドと前記端子バッファとの間の信号経路の前記負荷試験スイッチと前記端子バッファとの間の前記信号経路の位置に接続された静電気放電保護回路をさらに含む、第1項記載の半導体ボディ。
(3)前記端子パッドと前記端子バッファとの間にあるノードにおいて前記端子パッドに接続されたバス・ホルダ回路であって、前記第1および第2の試験スイッチの一方が前記バス・ホルダ回路と前記端子パッドとの間のノードに接続されている、バス・ホルダ回路をさらに含む、第1項記載の半導体ボディ。
【0137】
(4)前記端子バッファが出力バッファを含み、該出力バッファが、前記コア機能論理に結合された入力と、前記端子パッドに結合された出力とを有し、前記半導体ボディが、前記端子バッファを前記コア機能論理に選択的に接続するための分離試験スイッチをさらに含み、
前記制御回路が、正規動作においては閉じ、試験モードにおいては開くように、前記分離試験スイッチの動作も制御する、第1項記載の半導体ボディ。
(5)前記端子パッドに結合された入力を有し、前記コア機能論理に結合された出力を有する入力バッファと、
該入力バッファの前記出力を前記第1の試験端子に選択的に接続するための第3の試験スイッチと、をさらに含み、
前記制御回路が、正規動作においては開き、試験モードにおいては選択的に閉じるように、前記第3の試験スイッチの動作も制御する、
第1項または第4項記載の半導体ボディ。
【0138】
(6)前記半導体ボディの表面に複数の集積回路が形成され、
該複数の集積回路の負荷端子が共通に接続され、
前記複数の集積回路の第1の試験端子が共通に接続され、
前記複数の集積回路の第2の試験端子が共通に接続されている、
第1項記載の半導体ボディ。
(7)前記少なくとも1つの集積回路が、複数の端子バッファであって、それぞれが第1および第2の試験スイッチおよび負荷試験スイッチに関連する複数の端子バッファを含み、前記複数の端子バッファに関連する前記第1の試験スイッチが共通の第1の試験ノードに接続され、前記複数の端子バッファに関連する前記第2の試験スイッチが共通の第2の試験ノードに接続され、前記複数の端子バッファに関連する前記負荷試験スイッチが共通の負荷試験ノードに接続されており、
前記半導体ボディが、
前記第1の共通試験ノードと前記第1の試験端子との間、前記第2の共通試験ノードと前記第2の試験端子との間および前記共通負荷ノードと前記負荷端子との間のそれぞれに直列に接続された第1、第2および第3のパッドスイッチをさらに含み、
前記制御回路が、正規動作においては開き、試験モードにおいては選択的に閉じるように、前記第1、第2および第3のパッドスイッチの動作も制御する、
第1項記載の半導体ボディ。
【0139】
(8)集積回路の出力回路であって、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を試験する試験方法であって、
前記出力バッファの前記入力を前記コア機能回路から切断するステップと、
前記出力バッファの前記入力を第1の試験端子に接続するステップと、
前記出力バッファの前記出力を第2の試験端子に接続するステップと、
第1の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第1の試験端子に印加するステップと、
前記第1の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第2の試験端子において測定するステップと、
第2の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第1の試験端子に印加するステップと、
前記第2の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第2の試験端子において測定するステップとを含む、
試験方法。
【0140】
(9)前記出力バッファの前記出力を負荷試験端子へ接続するステップと、
前記印加するステップの前に負荷を前記負荷試験端子へ接続するステップとをさらに含み、
前記測定するステップのそれぞれが、前記出力バッファからの駆動電流を決定するために前記負荷における電圧降下を測定するステップを含む、
第8項記載の方法。
(10)前記出力バッファの前記出力を負荷試験端子へ接続するステップと、
前記出力バッファを使用禁止にするステップと、
変化する試験電圧を前記負荷試験端子に印加するステップと、
前記出力バッファの前記出力における電圧が前記変化する試験電圧に追従しているかどうかを決定するために前記第2の試験端子における電圧を測定するステップとをさらに含む、
第8項記載の方法。
【0141】
(11)前記出力バッファが、該出力バッファの前記駆動レベルを制御する駆動信号を受けるための駆動入力を有し、
前記集積回路が、前記出力バッファの前記駆動入力と前記コア機能論理との間に接続された、前記出力バッファへ前記駆動信号を供給するための境界走査セルをさらに含み、
前記方法がさらに、前記印加するステップの前に、選択された駆動信号を前記境界走査セルに記憶するステップを含む、
第8項記載の方法。
(12)前記集積回路が複数の出力バッファを含み、該出力バッファがそれぞえ複数の端子パッドの1つと関連しており、前記出力バッファがそれぞれ複数の制御スイッチにも関連しており、該複数の制御スイッチが、前記各出力バッファ用の、前記コア機能回路と前記出力バッファの前記入力との間に接続された分離制御スイッチと、前記出力バッファの前記入力と前記第1の試験端子との間に接続された第1の試験スイッチと、前記出力バッファの前記出力と前記第2の試験端子との間に接続された第2の試験スイッチとを含み、
前記集積回路が、前記第1の試験端子と前記複数の出力バッファの前記第1の試験スイッチのそれぞれとの間に接続された第1の試験パッド制御スイッチと、前記第2の試験端子と前記複数の出力バッファの前記第2の試験スイッチのそれぞれとの間に接続された第2の試験パッド制御スイッチとをさらに含み、
前記方法がさらに、前記印加するステップの前に、前記第1および第2の試験パッド制御スイッチを閉じるステップを含む、
第8項記載の方法。
【0142】
(13)各測定ステップが、前記印加するステップと前記出力バッファが前記第2の試験端子をスレショルド電圧まで駆動する時刻との間の伝搬遅延を測定する、第8項記載の方法。
(14)前記集積回路が半導体ウエハ上に複数の同様の集積回路と組み合わされて配置されており、
前記複数の集積回路のそれぞれが、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を含み、
前記複数の集積回路のそれぞれが複数の制御スイッチを含み、該複数の制御スイッチが、前記コア機能回路と前記出力バッファの前記入力との間に接続された分離制御スイッチと、前記出力バッファの前記入力と前記第1の試験端子との間に接続された第1の試験スイッチと、前記出力バッファの前記出力と前記第2の試験端子との間に接続された第2の試験スイッチとを含み、前記複数の集積回路のそれぞれの前記第1および第2の試験端子がともに第1および第2の試験バス導体に接続されている、
第8項記載の方法。
【0143】
(15)集積回路の静電気放電回路であって、該静電気放電回路が端子バッファの近くのノードにおいて端子パッドに接続されており、前記端子バッファがコア機能回路と前記端子パッドとの間の信号経路に結合されており、前記集積回路が、前記静電気放電回路と負荷試験端子との間に接続された負荷試験スイッチと、前記静電気放電回路と試験端子との間に接続された試験スイッチとをさらに含む、前記静電気放電回路を試験する試験方法であって、
前記試験スイッチおよび前記負荷試験スイッチを閉じるステップと、
前記負荷試験端子に変化する電圧を印加するステップと、
前記印加するステップ中に、前記静電気放電回路が該印加するステップの結果として電流を伝導しているかどうかを決定するために前記負荷試験端子において伝導を検出するステップとを含む、
試験方法。
(16)前記静電気放電回路がSCRタイプのものであり、
前記印加するステップが、前記負荷試験端子に負荷を経て変化する電圧を印加するステップを含み、
前記検出するステップが、前記印加するステップ中に、前記SCRのトリガを検出するために前記負荷にかかる電圧をモニタするステップを含む、
第15項記載の方法。
【0144】
(17)集積回路のバス・ホルダ回路であって、該バス・ホルダ回路が端子バッファの近くのノードにおいて端子パッドに接続されており、前記端子バッファがコア機能回路と前記端子パッドとの間の信号経路に結合された、前記バス・ホルダ回路を試験する試験方法であって
前記端子バッファが前記端子パッドの状態を駆動するために動作し得ないことを保証するステップと、
前記バス・ホルダ回路を負荷試験端子へ接続するステップと、
前記負荷試験端子へ負荷を接続するステップと、
前記負荷試験端子に前記負荷を経て変化する電圧を印加するステップであって、該電圧が第1のレベルから第2のレベルまで変化する、印加するステップと、前記印加するステップ中における極性の変化を検出するために前記負荷にかかる電圧をモニタするステップとを含む、
試験方法。
【0145】
(18)集積回路の入力回路であって、該入力回路が、端子パッドに結合された入力およびコア機能回路に結合された出力を有する入力バッファを含む、前記入力回路を試験する試験方法であって、
前記入力バッファの前記入力を第1の試験端子に接続するステップと、
前記入力バッファの前記出力を第2の試験端子に接続するステップと、
第1の論理レベルにある試験入力信号を前記入力バッファの前記入力によって受けられるように前記第1の試験端子に印加するステップと、
該印加するステップに応答して前記入力バッファの応答を前記第2の試験端子において測定するステップとを含む、
試験方法。
【0146】
(19)前記印加するステップが、前記第1の試験端子に印加される電圧を入力低レベル電圧範囲内において変化させるステップを含み、
前記測定するステップが、前記第2の試験端子における論理レベルが前記変化させるステップ中において一定に保たれるかどうかを決定するために前記論理レベルをモニタするステップを含み、
前記方法がさらに、
前記第1の試験端子に印加される前記電圧を入力高レベル電圧範囲内において変化させるステップと、
前記第2の試験端子における論理レベルが前記入力高レベル電圧範囲内において前記印加電圧を変化させるステップ中において一定に保たれるかどうかを決定するために前記論理レベルをモニタするステップとを含む、
第18項記載の方法。
(20)前記印加するステップが、前記第1の試験端子に印加される電圧を第1の電圧範囲内から該第1電圧範囲外の第1のスレショルド電圧までまたは該第1のスレショルド電圧を越えて変化させるステップを含み、
前記測定するステップが、前記第2の試験端子における論理レベルが前記変化させるステップに応答して状態を変化したかどうかを決定するために前記論理レベルをモニタするステップを含み、
前記方法がさらに、
前記論理レベルが状態を変化したことを決定する前記モニタするステップに応答して、再び前記第1の試験端子に印加される電圧を前記第1のスレショルド電圧からまたは該第1のスレショルド電圧を越えた電圧から前記第1のスレショルド電圧よりも前記第1の電圧範囲に近い第2のスレショルド電圧まで変化させるステップと、
前記第1の試験端子に印加される前記電圧を前記第1のスレショルド電圧からまたは該第1のスレショルド電圧を越えた電圧から前記第2のスレショルド電圧まで変化させるステップに応答して状態を変化したかどうかを決定するために前記第2の試験端子における論理レベルを再びモニタするステップとを含む、
第18項記載の方法。
【0147】
(21)前記集積回路が複数の同様の集積回路と組み合わされて半導体ウエハ上に配置されており、
前記複数の集積回路のそれぞれが、端子パッドに結合された入力およびコア機能回路に結合された出力を有する入力バッファを含む入力回路を含み、
前記複数の集積回路のそれぞれが複数の制御スイッチを含み、該複数の制御スイッチが、前記入力バッファの前記入力と前記第1の試験端子との間に接続された第1の試験スイッチと、前記入力バッファの前記出力と前記第2の試験端子との間に接続された第2の試験スイッチとを含み、前記複数の集積回路のそれぞれの前記第1および第2の試験端子がともに第1および第2の試験バス導体に接続されている、
第18項記載の方法。
【0148】
(22)ウエハ上の集積回路ダイの周辺回路(350,360,ESD,BH)は、ダイのボンドパッドに物理的に接触することなく試験される。
【図面の簡単な説明】
【図1 】メモリ(M)および組合せ論理(CL)を有する従来の電気回路を示す図である。
【図2】図1のメモリの例を示す図である。
【図3】図1の回路がどのように走査され得るかの一例を示す図である。
【図4】(A)は、メモリに基づくDフリップフロップがどのように走査セルに変換されるかの一例を示す図、(B)は、図3のバイパスメモリの一例を示す図である。
【図5】試験器へ直列に接続された図3の3つの回路を示す図である。
【図6】従来の走査試験の概念を示す図である。
【図7】本発明のウォーピング走査試験の概念を示す図である。
【図8】ウォーピング走査試験動作の概念的フローを示す図である。
【図9】2ビット走査経路のみを有する点を除けば図3の回路と同様の回路を示す図である。
【図10】図3の回路と同様である回路を示す図である。
【図11】F出力に追加されかつ接続された走査セル(C)の構造を示す図である。
【図12】図10の回路がどのように変形されてウォーピング走査試験の概念を支援するようにされるかを示す図である。
【図13】データ加算セルの一例を示す図である。
【図14】3つの入力と2つの出力とを有する走査試験可能な回路の一例を示す図である。
【図15】データ保持セル(DRC)の一例を示す図である。
【図16】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図17】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図18】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図19】データ収集境界セル(DCBC)の設計の一例を示す図である。
【図20】データ保持境界セル(DRBC)の設計の一例を示す図である。
【図21】(A)はデータ加算境界セル(DSBC)の設計の一例を示す図であり、(B)はDCBC、DRBCおよびDSBCがどのようにして実現されるかを示す図である。
【図22】ウォーピング走査試験の概念が多重回路C1 〜CN を試験するためにどのように用いられ得るかを示す図である。
【図23】ウォーピング走査試験の概念が多重IC1〜Nを試験するためにどのように用いられ得るかを示す図である。
【図24】ウォーピング走査試験の概念が多重ボード(BD)を試験するためにどのように用いられ得るかを示している。
【図25】ウォーピング走査試験の概念が多重ボックス(BX)を試験するためにどのように用いられ得るかを示している。
【図26】ウォーピング走査試験の概念がウエハ上のダイを試験するためにどのように用いられ得るかを示す図である。
【図27】図26に示した一つのダイを示す図である。
【図28】ウォーピング走査試験の概念が多重ウエハを試験するためにどのように用いられ得るかを示す図である。
【図29】ウォーピング走査試験の概念が多重ロット1〜Nを試験するためにどのように用いられ得るかを示す図である。
【図30】エイリアシングの可能性を解消する1つの方法を示す図である。
【図31】図26におけると同様のウエハを示す図である。
【図32】図27におけると同様のダイを示す図である。
【図33】従来のIEEE規格1149.1の走査セルを示す図である。
【図34】図33の走査可能なスイッチ(S)を含む回路の一例を示す図である。
【図35】図34におけるのと同様の回路を示す図である。
【図36】図34におけるのと同様の回路置を示す図である。
【図37】走査可能なスイッチ(S)および双方向性パッドを含む回路の一例を示す図である。
【図38】図34から図37までのすべてのTSAノードがどのようにダイ上においてバスで結ばれ得るかを示す図である。
【図39】(A)は、3状態出力バッファのプローブレス試験が本発明を用いてどのように行われるかの一例を示す図であり、(B)は、(A)のESD回路の1つの従来の形式を示す図であり、(C)は、もう1つの従来の出力ESD保護回路を示す図である。
【図40】(A)は、入力バッファの試験がどのように行われ得るのかを示す図であり、(B)は、従来の入力ESD保護回路を示す図である。
【図41】本発明がアナログ出力バッファ413とアナログ出力バッファに関連するアナログ回路とをどのように試験し得るかを示す図である。
【図42】本発明がアナログ入力バッファ423とアナログ入力バッファに関連するアナログ回路とをどのように試験し得るかを示す図である。
【符号の説明】
312 TSAパッド
350 出力バッファ
360 入力バッファ
392 パッドスイッチ
BH バス・ホルダ
ESD 静電気放電保護回路
SW1 第1のスイッチング回路
SW2 第2のスイッチング回路
R 既知抵抗
Vp プログラム可能電圧源
Claims (2)
- 表面に形成された少なくとも1つの集積回路を有する半導体ボディであって、
前記少なくとも1つの集積回路が、
コア機能論理と、
該コア機能論理と端子パッドとの間の信号経路に結合された、該信号経路に沿って信号を送るための端子バッファと、
負荷端子を前記端子パッドに選択的に接続するための負荷試験スイッチ(TSCスイッチ)と、
前記端子バッファの入力を第1の試験端子に選択的に接続するための第1の試験スイッチ(TSAスイッチ)と、
前記端子バッファの出力を第2の試験端子に選択的に接続するための第2の試験スイッチ(TSBスイッチ)と、
前記負荷試験スイッチと前記第1および第2の試験スイッチとの動作を、正規動作においては開かれるように、試験モードにおいては閉じられるように、制御するための制御回路とを含む、
半導体ボディ。 - 集積回路の出力回路であって、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を試験する試験方法であって、
前記出力バッファの前記入力を前記コア機能回路から切断するステップと、
前記出力バッファの前記入力を第1の試験端子に接続するステップと、
前記出力バッファの前記出力を第2の試験端子に接続するステップと、
第1の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第1の試験端子に印加するステップと、
前記第1の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第2の試験端子において測定するステップと、
第2の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第1の試験端子に印加するステップと、
前記第2の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第2の試験端子において測定するステップとを含む、
試験方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US4161997P | 1997-03-27 | 1997-03-27 | |
US4172997P | 1997-03-27 | 1997-03-27 | |
US4162197P | 1997-03-27 | 1997-03-27 | |
US041729 | 1997-03-27 | ||
US041619 | 1997-03-27 | ||
US041621 | 1997-03-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1130652A JPH1130652A (ja) | 1999-02-02 |
JP4154027B2 true JP4154027B2 (ja) | 2008-09-24 |
Family
ID=27365947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08197298A Expired - Fee Related JP4154027B2 (ja) | 1997-03-27 | 1998-03-27 | 集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0867727B1 (ja) |
JP (1) | JP4154027B2 (ja) |
KR (1) | KR100566844B1 (ja) |
DE (2) | DE69840425D1 (ja) |
TW (1) | TW421845B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100691010B1 (ko) * | 2005-06-24 | 2007-03-09 | 주식회사 하이닉스반도체 | 테스트 모드 회로 |
WO2007077495A1 (en) * | 2006-01-04 | 2007-07-12 | Freescale Semiconductor, Inc. | Device and method for evaluating electrostatic discharge protection capabilities |
JP2007333681A (ja) * | 2006-06-19 | 2007-12-27 | Fujitsu Ltd | 集積回路 |
JP2009075507A (ja) * | 2007-09-25 | 2009-04-09 | Seiko Epson Corp | 電気光学装置の検査方法及び電気光学装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4875003A (en) * | 1989-02-21 | 1989-10-17 | Silicon Connections Corporation | Non-contact I/O signal pad scan testing of VLSI circuits |
JP2513904B2 (ja) * | 1990-06-12 | 1996-07-10 | 株式会社東芝 | テスト容易化回路 |
-
1998
- 1998-03-26 DE DE69840425T patent/DE69840425D1/de not_active Expired - Lifetime
- 1998-03-26 EP EP98200962A patent/EP0867727B1/en not_active Expired - Lifetime
- 1998-03-26 DE DE69824226T patent/DE69824226T2/de not_active Expired - Lifetime
- 1998-03-27 KR KR1019980010773A patent/KR100566844B1/ko not_active IP Right Cessation
- 1998-03-27 JP JP08197298A patent/JP4154027B2/ja not_active Expired - Fee Related
- 1998-04-07 TW TW087104590A patent/TW421845B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69824226T2 (de) | 2005-07-07 |
TW421845B (en) | 2001-02-11 |
DE69824226D1 (de) | 2004-07-08 |
DE69840425D1 (de) | 2009-02-12 |
EP0867727B1 (en) | 2004-06-02 |
KR19980080795A (ko) | 1998-11-25 |
EP0867727A2 (en) | 1998-09-30 |
EP0867727A3 (en) | 1999-03-31 |
JPH1130652A (ja) | 1999-02-02 |
KR100566844B1 (ko) | 2006-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8621297B2 (en) | Scan path switches selectively connecting input buffer and test leads | |
US11585851B2 (en) | IEEE 1149.1 interposer apparatus | |
TWI245913B (en) | Testing logic and embedded memory in parallel | |
US7594149B2 (en) | In-situ monitor of process and device parameters in integrated circuits | |
US5459737A (en) | Test access port controlled built in current monitor for IC devices | |
US7583087B2 (en) | In-situ monitor of process and device parameters in integrated circuits | |
EP0856794A1 (en) | Method and apparatus for performing operative testing on an integrated circuit | |
US20030208708A1 (en) | Circuit and method for adding parametric test capability to digital boundary scan | |
EP3919923A1 (en) | Isolation enable test coverage for multiple power domains | |
JP4154027B2 (ja) | 集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 | |
EP1431771B1 (en) | Probeless testing of pad buffers on a wafer | |
Gattiker et al. | An overview of integrated circuit testing methods | |
KR100769041B1 (ko) | 테스트를 위한 집적회로 장치 | |
JP2003156542A (ja) | テスト方法および半導体装置 | |
JP2004156976A (ja) | 半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法 | |
JP2021141204A (ja) | 半導体集積回路装置および半導体集積回路装置の検査方法 | |
JP2003207543A (ja) | 半導体装置およびテスト方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080422 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080425 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080522 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080606 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080707 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |