JPH1130652A - 集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウエハ上の集積回路ダイの周辺回路をダイの
ボンドパッドに物理的に接触することなく試験して、回
路の走査試験を短時間で行うとともに、試験される回路
内での熱の発生を少なくする。 【解決手段】 試験器は、走査動作を制御する走査イン
タフェースと、試験信号を発生する信号発生器と、電圧
計と、試験器のＴＳＡ端子またはＴＳＢ端子を電圧計ま
たは信号発生器に接続する第１のスイッチング回路ＳＷ
１と、既知抵抗Ｒを経て試験器のＴＳＣ端子をプログラ
ム可能電圧源Ｖｐに接続する第２のスイッチング回路Ｓ
Ｗ２と、試験器の全体的動作を制御する試験制御コンピ
ュータとを含む。ウエハ上の集積回路ダイの周辺回路で
ある出力バッファ３５０、入力バッファ３６０、静電気
放電保護回路ＥＳＤおよびバス・ホルダＢＨは、ダイの
ボンドパッドに物理的に接触することなく試験される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、ボン
ドパッドを物理的にプロービングすることなく行われる
ウエハ上の集積回路ダイの試験に関し、特に、ボンドパ
ッドを物理的にプロービングすることなく行われる、ダ
イのパッド・バッファ，静電気放電保護回路およびパッ
ド・バス・ホルダの試験に関する。

【０００２】

【従来の技術】回路の走査試験は公知である。走査試験
は、回路を走査セルおよび組合せ論理に構成する。その
ように構成されたとき、走査セルは、組合せ論理から試
験応答データを収集するように制御され、その後、組合
せ論理から収集された試験応答データをアンロードしか
つ組合せ論理へ印加するための次の試験刺激データをロ
ードするためにシフトされる。

【０００３】図１は、３つのメモリ（Ｍ）Ａ，Ｂ，Ｃお
よび組合せ論理（ＣＬ）を有する電気回路を示す。図２
は、Ｄフリップフロップ（ＦＦ）として具体化された図
１のメモリの例を示し、それぞれのメモリは、データ入
力とデータ出力とクロックおよびリセット制御信号とを
有する。図３は、諸メモリを走査セルに変換しかつ組合
せ論理の出力（Ｄ，Ｅ，Ｆ）を走査セル収集入力に接続
することによりどのように図１の回路が走査試験可能に
され得るかの一例を示す。図４（Ａ）は、どのようにＤ
フリップフロップに基づくメモリが走査セルに変換され
るかの一例を示す。走査セルは、フリップフロップへの
３：１マルチプレクサ入力を有する。このマルチプレク
サは、選択制御（Ｓ）を受けることにより、（１）組合
せ論理の出力をフリップフロップへ入力し（入力１：収
集入力）、（２）外部入力をフリップフロップへ入力し
（入力２：機能入力）、または（３）直列入力をフリッ
プフロップへ入力する（ＳＩ：シフト入力）。フリップ
フロップは、クロック（Ｃ）およびリセット（Ｒ）制御
入力を受ける。走査セルは、それらの直列入力（ＳＩ）
および直列出力（ＳＯ）を経て互いに接続され、図３の
回路を通る３ビット走査経路を形成する。３つの走査セ
ルは、機能動作中においては、状態メモリとして動作す
る。試験動作中においては、それらの走査セルは走査セ
ルとして動作し、組合せ論理への試験刺激の入力を可能
にして、組合せ論理からの応答出力を収集する。この開
示においては、エッジ感応形Ｄフリップフロップメモリ
が用いられているが、レベル感応形メモリもまた同様に
用いられ得る。レベル感応形メモリの走査メモリへの変
換は公知である。

【０００４】図３の例においては、走査セルは、組合せ
論理への刺激の入力と組合せ論理からの応答の収集との
双方を行う。どのようにこの回路が走査試験可能にされ
得るかの他の例においては、図３に点線のボックスで示
されているように、走査セルは、この回路および走査経
路に追加され得、かつ、組合せ論理の出力に結合させら
れ得る。これは、変換された走査セル（Ａ，Ｂ，Ｃ）と
追加された走査セルにより収集された出力応答とによっ
て入力刺激が供給されることを可能にする。応答データ
を収集する目的での走査セルの追加は、回路を追加する
ことになる。また、もし走査セルが組合せ論理の応答を
収集するために追加されれば、変換された走査セルＡ，
Ｂ，Ｃは入力１と組合せ論理出力からの帰還接続とを必
要としない。

【０００５】図３にはまた、回路をＳＩからＳＯまで通
過する単一ビットバイパス走査経路を可能にするための
バイパスメモリ（ＢＭ）が示されている。走査バイパス
メモリの使用は公知である。バイパスメモリの一例は、
図４（Ｂ）に示されている。回路の従来のバイパスを提
供することに加えて、本発明のバイパスメモリは、収集
動作中にその現状態を保持するために、また、データが
ＳＩとＳＯとの間において選択されるか否かにかかわら
ずデータを常にＳＩからロードするために、必要とされ
る。バイパスメモリのマルチプレクサとそれが受ける選
択（Ｓ）制御とは、これら２つの要求が満たされること
を可能にする。

【０００６】図５は、試験器へ直列に接続された３つの
図３の回路を示す。試験器は、第１回路（Ｃ１）の直列
入力へデータを出力し、最後の回路（Ｃ３）の直列出力
からデータを受ける。試験器は、３つの回路すべてに制
御信号を出力し、それぞれの走査試験サイクル中におい
てそれらの走査セルの収集動作およひシフト動作を調整
する。

【０００７】図６は、従来の走査試験の概念を示す。図
６においては、Ｎ個の回路が走査経路上に接続されてい
る。試験器は、すべての回路Ｃ１〜ＣＮを制御してリセ
ットする。リセットに続いて、試験器は、すべての回路
Ｃ１〜ＣＮを制御してリセット刺激データに対する第１
の応答データを収集する。次に、試験器は、すべての回
路Ｃ１〜ＣＮを制御して、第１の収集応答データをシフ
トアウトし、第２の刺激データをシフトインする。応答
データを収集し、新しい刺激データをシフトインしつつ
応答データをシフトアウトするこのプロセスは、回路Ｃ
１〜ＣＮのそれぞれを試験するために必要なパターンの
数（Ｐ）だけ繰り返される。直列に接続された回路の数
（Ｎ）が増加するのに伴い、試験器がそれぞれの収集／
シフト・サイクル中に通過する必要のある走査経路の長
さ（Ｌ）も増加する。従来の走査試験を用いる場合のク
ロックを単位とする試験時間は、適用されるべきパター
ンの数（Ｐ）を走査経路内の各回路（Ｎ）の走査経路長
（Ｌ）の和に乗算したものに等しい。

【０００８】例１は、３つの回路（Ｃ１、Ｃ２およびＣ
３）が、従来、図５に示されているような試験器により
どのように走査試験されるかを示す。各回路Ｃ１，Ｃ
２，Ｃ３用の組合せ論理デコードは例１のテーブルに示
されている。それらのテーブルは、組合せ論理への走査
セル（ＡＢＣ）の現状態（ＰＳ）出力（すなわち、刺
激）と組合せ論理から走査セル（ＡＢＣ）への次状態
（ＮＳ）入力（すなわち、応答）とを示す。試験の初め
には、試験器は、すべての走査セルを第１の現状態（Ｐ
Ｓ１）にリセットするための制御信号を出力する。次
に、試験器は、すべての走査セルに制御信号を出力し
て、ＰＳ１刺激に対する組合せ論理（ＣＬ）の応答出力
の第１の収集（ＣＰ１）を行う。次に、試験器は、制御
信号を出力して、各回路の走査セルから第１の収集応答
データをアンロードするための第１の９ビットシフト動
作（ＳＨ１）を行い、かつ第２の現状態（ＰＳ２）刺激
データを各回路の走査セルにロードする。次に、試験器
は、第２の現状態（ＰＳ２）刺激データからの応答デー
タにより走査セルをロードする第２の収集（ＣＰ２）を
行い、次に、第２の収集応答データをアンロードしかつ
第３の刺激データをロードする第２の９ビットシフト
（ＳＨ２）を行う。次に、試験器は、第３の現状態（Ｐ
Ｓ３）刺激データからの応答データにより走査セルをロ
ードする第３の収集（ＣＰ３）を行い、次に、第３の収
集応答データをアンロードしかつ第４の刺激データ（１
１）をロードする第３の９ビットシフト（ＳＨ３）を行
う。このプロセスは、第８の現状態（ＰＳ８）刺激デー
タからの応答データにより走査セルをロードする第８の
収集（ＣＰ８）まで継続し、次に、最終の収集応答デー
タをアンロードする第８の９ビットシフト（ＳＨ８）を
行う。第８のシフト（ＳＨ８）中に走査セルへ入力され
たデータは、第８のシフトに続いて試験が完了するの
で、ドント・ケア・データ（ｘ）であり得る。もしすべ
ての回路が良好であれば、各ＰＳ１−８刺激に対してシ
フトアウトされる応答は、Ｃ１，Ｃ２およびＣ３のテー
ブルに示されている期待応答に一致するであろう。例１
における回路の、従来の走査試験用の試験クロックの数
は、収集クロック（ＣＰ１〜ＣＰ８）とシフトクロック
（ＳＨ１〜ＳＨ８）との和（すなわち、８＋（８×９）
＝８０）である。

【０００９】

【発明が解決しようとする課題】従来のアプローチより
も短時間で電気回路を走査試験することが望ましい。

【００１０】

【課題を解決するための手段】本発明は、１つの回路の
走査試験応答データを他の回路用の走査試験刺激データ
として再使用することにより、走査試験を加速する。

【００１１】

【発明の実施の形態】図７は、本発明のウォーピング
（ｗａｒｐｉｎｇ）走査試験の概念を示す。ウォーピン
グという用語は、直列データが本発明による走査試験中
に回路を通って伝搬する非従来的様式を示すために用い
られている。図７において、Ｎ個の回路が走査経路上に
接続されている。試験器は、すべての回路Ｃ１〜ＣＮを
制御してリセットする。リセットに続いて、試験器は、
すべての回路Ｃ１〜ＣＮを制御して、リセット刺激デー
タに対する第１の応答データを収集する。次に、試験器
は、すべての回路Ｃ１〜ＣＮを制御してデータをシフト
するが、第１の回路（Ｃ１）走査経路の長さだけのみで
ある。第１のシフト動作の後、Ｃ１の走査経路は試験器
からの刺激データによりロードされ、Ｃ２〜ＣＮの走査
経路はＣ１〜ＣＮ−１からの応答データによりロードさ
れる。次の収集およびシフト動作中に、Ｃ１は、応答デ
ータを下流回路へ出力し、その次の刺激データを試験器
から受ける。第２の収集およびシフト動作の後、Ｃ１
は、試験器からのその第２の刺激データパターンを含
み、Ｃ２〜ＣＮは、先行回路Ｃ１〜ＣＮ−１からの応答
出力から得られたそれらの第２の刺激データパターンを
含む。このプロセスは、Ｃ１が試験されるまで継続す
る。Ｃ１が試験された後、Ｃ１は、試験器が残りの刺激
をＣ２に直接入力し、Ｃ２からの応答を後続回路Ｃ３〜
ＣＮへの刺激として下流へ送り得るように、バイパスさ
れる。同様にして、Ｃ２が試験された後、Ｃ２は、残り
の刺激をＣ３に直接入力し、Ｃ３からの応答を後続回路
Ｃ４〜ＣＮへの刺激として下流へ送り得るように、バイ
パスされる。図７の回路Ｃ１〜ＣＮの全体的試験は、す
べての回路がそれらの必要とする入力刺激を先行回路か
らの出力応答の結果として間接的にまたは試験器からの
直接入力により受け終わり、それらの応答を試験器へ出
力し終わったときに、完了する。

【００１２】図８は、上述のウォーピング走査試験動作
が回路Ｃ１〜ＣＮを通過して進行するときの概念的フロ
ーを示す。図８の試験セッションは、試験器が与えられ
た回路走査経路への刺激をＣ１に直接的にまたは試験さ
れかつバイパスされた回路（Ｃ１〜ＣＮ−１）を経て入
力している時間を示す。各回路Ｃ１〜ＣＮにおける陰影
領域は、与えられた試験セッションに続いて現れる回路
への残りの刺激入力の減少を示す。回路が完全に試験さ
れたときは、その回路はバイパスされるべきことが示さ
れ、完全に陰影を付けられている。各回路の陰影領域の
発展は、本発明により予期される試験の加速度を示す。
例えば、（Ｃ１が試験される）試験セッション１の後に
は、試験セッション１中に下流回路Ｃ２〜ＣＮに対して
発生した応答は、それらが必要とする試験器からの追加
の刺激パターンを５０％だけ減少させている。（Ｃ２が
試験される）試験セッション２の後には、試験セッショ
ン２中に下流回路Ｃ３〜ＣＮに対して発生した応答は、
それらが必要とする試験器からの追加の刺激パターンを
もう５０％だけ減少させている。以下、同様である。本
発明は、先行回路からの出力応答を後続回路への刺激入
力として用いることにより、走査試験時間が劇的に減少
せしめられることを示し、後続回路は、試験器からの刺
激入力の必要を減少させ、またはなくすことさえでき
る。

【００１３】例２は、先行回路からの応答データを後続
回路における刺激データとして用いるウォーピング走査
試験の概念を用いてどのように例１の同じ３つの回路
（Ｃ１，Ｃ２，Ｃ３）が試験されるかを示す。試験の初
めに、試験器は制御信号を出力して、すべての走査セル
を第１の現状態（ＰＳ１）に初期化する。（図４（Ａ）
からわかるように）試験器がリセット制御信号により走
査経路を初期化することを可能にするためにリセット入
力が走査セルに供給されるが、試験器は走査動作を行う
ことにより非リセット可能走査セルを初期化することも
できることに注意すべきである。次に、試験器はすべて
の走査セルに制御信号を出力して、第１の現状態（ＰＳ
１）刺激に対する組合せ論理（ＣＬ）の応答出力の第１
の収集（ＣＰ１）を行う。次に、試験器は制御信号を出
力して、回路Ｃ１〜Ｃ３のすべての走査セルに第１の３
ビットシフト動作（ＳＨ１）を行わせる。第１の３ビッ
トシフト動作は、Ｃ３から第１の収集３ビット応答デー
タをアンロードし、その第１の収集３ビット応答データ
をＣ１からＣ２にまたＣ２からＣ３に移動させ、第２の
３ビット刺激データをＣ１内にロードする。

【００１４】次に、試験器はすべての走査セルに制御信
号を出力して、ＰＳ２刺激に対する組合せ論理（ＣＬ）
の応答出力の第２の収集（ＣＰ２）を行う。続いて、試
験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての
走査セルに第２の３ビットシフト動作（ＳＨ２）を行わ
せる。第２の３ビットシフト動作は、Ｃ３から第２の収
集３ビット応答データをアンロードし、その第２の収集
３ビット応答データをＣ１からＣ２にまたＣ２からＣ３
に移動させ、第３の３ビット刺激データをＣ１内にロー
ドする。

【００１５】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ３刺激に対する組合せ論理（ＣＬ）
の応答出力の第３の収集（ＣＰ３）を行う。続いて、試
験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての
走査セルに第３の３ビットシフト動作（ＳＨ３）を行わ
せる。第３の３ビットシフト動作は、Ｃ３から第３の収
集３ビット応答データをアンロードし、その第３の収集
３ビット応答データをＣ１からＣ２にまたＣ２からＣ３
に移動させ、第４の３ビット刺激データをＣ１内にロー
ドする。

【００１６】この収集およびシフトプロセスは、第７の
シフト動作（ＳＨ７）まで繰り返される。ＳＨ７中にお
いて、試験器は、Ｃ３から第７の収集３ビット応答デー
タをアンロードし、その第７の収集３ビット応答データ
をＣ１からＣ２にまたＣ２からＣ３に移動させ、第８の
（最後の）３ビット刺激データをＣ１内にロードする。

【００１７】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ８刺激に対する組合せ論理（ＣＬ）
の応答出力の第８の収集（ＣＰ８）を行う。続いて、試
験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての
走査セルに第８の３ビットシフト動作（ＳＨ８）を行わ
せる。第８の３ビットシフト動作は、Ｃ３から第８の収
集３ビット応答データをアンロードし、その第８の収集
３ビット応答データをＣ１からＣ２にまたＣ２からＣ３
に移動させ、第１の３ビットＣ２刺激パターンの第１の
ビットをＣ１のバイパスメモリ（ＢＭ）内にロードす
る。ＳＨ８中の直列入力は、１ｘｘである。そのわけ
は、先行２ビット（ｘｘ）は使用されず、最終ビット
（１）はＣ１のバイパスメモリに記憶され、かつＳＨ９
中のＣ２への第１の３ビット刺激パターン入力の第１の
ビットとなるからである。図３に関して前述したよう
に、バイパスメモリはシフト動作中に常にＳＩからデー
タをロードし、収集動作中はそのデータを保持する。こ
れは、本発明が試験器と試験器から刺激入力を受ける回
路との間のデータ・パイプライン・ビットとしてバイパ
スメモリを用いることを可能にする。

【００１８】ＳＨ８に続いて、Ｃ１は完全に試験され、
試験器は制御信号を出力して、Ｃ１のバイパスメモリが
Ｃ１のＳＩとＳＯとの間で選択されるようにする。ま
た、試験器は制御信号を出力して、Ｃ１の走査セルにそ
れらの現状態を試験の残りのために保持（Ｈ）させる。
この段階においては、Ｃ１は、試験器とＣ２の走査経路
との間のデータ・パイプライン・ビットとして役立つの
みである。Ｃ１の走査セルは残りの試験中にも動作を継
続し得るが、そうすればＣ１は無用のエネルギーを消費
して熱を発生することになる。回路が試験され終わった
後の熱の発生をなくすために回路の走査経路を静的に保
持する利点は、ウエハ試験を加速するための本発明の適
用に関連して詳細に後述される（図２６から図２９）。

【００１９】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ９刺激に対する組合せ論理（ＣＬ）
の応答出力の第９の収集（ＣＰ９）を行う。続いて、試
験器は制御信号を出力して、回路Ｃ２，Ｃ３のすべての
走査セル（Ｃ１の走査セルは使用禁止にされている）に
第９の３ビットシフト動作（ＳＨ９）を行わせる。第９
の３ビットシフト動作は、Ｃ３から第９の収集３ビット
応答データをアンロードし、その第９の収集３ビット応
答データをＣ２からＣ３に移動させ、Ｃ２に試験器（０
０）およびＣ１バイパスビット（１）から第１の３ビッ
ト刺激パターン（００１）をロードする。ＳＨ９中のＣ
２への００１刺激パターンのローディングは、００の試
験器入力ビットを囲む点線の輪およびＣ１バイパスメモ
リの１のビットを囲む点線の輪内に見られる。ＳＨ９中
の３ビット試験器入力（０００）の最終ビット（０）
は、Ｃ１のバイパスメモリに記憶され、ＳＨ１０中のＣ
２への第２の３ビット刺激パターン（１００）の第１の
ビットとなる。ＳＨ９中のＣ２への００１刺激は、Ｃ２
を試験するために必要な刺激入力パターンであるが、Ｓ
Ｈ１〜ＳＨ８中のＣ１の出力応答には発生していない。
Ｃ２を試験するために必要であるがＣ１応答パターンに
は発生しない他の刺激パターンは、１００および１１１
である。これらの刺激入力パターンは、続いて行われる
ＳＨ１０（１００）動作およびＳＨ１１（１１１）動作
中にＣ２に供給されるであろう。

【００２０】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ１０刺激に対する組合せ論理（Ｃ
Ｌ）の応答出力の第１０の収集（ＣＰ１０）を行う。続
いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３の
すべての走査セルに第１０の３ビットシフト動作（ＳＨ
１０）を行わせる。第１０の３ビットシフト動作は、Ｃ
３から第１０の収集３ビット応答データをアンロード
し、その第１０の収集３ビット応答データをＣ２からＣ
３に移動させ、Ｃ２に試験器（１０）およびＣ１バイパ
スビット（０）からその第２の３ビット刺激パターン
（１００）をロードする。再び、ＳＨ１０中のＣ２への
１００刺激パターンのローディングは、１０の試験器入
力ビットを囲む点線の輪およびＣ１バイパスメモリの０
のビットを囲む点線の輪内に見られる。ＳＨ１０中の３
ビット試験器入力（１１０）の最終ビット（１）は、Ｃ
１のバイパスメモリに記憶され、ＳＨ１１中のＣ２への
第３の３ビット刺激パターン（１１１）の第１のビット
となるであろう。

【００２１】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ１１刺激に対する組合せ論理（Ｃ
Ｌ）の応答出力の第１１の収集（ＣＰ１１）を行う。続
いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３の
すべての走査セルに第１１の３ビットシフト動作（ＳＨ
１１）を行わせる。第１１の３ビットシフト動作は、Ｃ
３から第１１の収集３ビット応答データをアンロード
し、その第１１の収集３ビット応答データをＣ２からＣ
３に移動させる。再び、ＳＨ１１中のＣ２への１１１刺
激パターンのローディングは、１１の試験器入力ビット
を囲む点線の輪およびＣ１バイパスメモリの１のビット
を囲む点線の輪内に見られる。ＳＨ１１中の３ビット試
験器入力（ｘ１０）の最終ビット（ｘ）は、Ｃ１のバイ
パスメモリに記憶されるが、試験のためには用いられな
い。そのわけは、ＳＨ１２中のその最終ビットがシフト
インされるＣ２の走査経路が、ＳＨ１２動作に続いてバ
イパスされるであろうからである。

【００２２】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ１２刺激に対する組合せ論理（Ｃ
Ｌ）の応答出力の第１２の収集（ＣＰ１２）を行う。続
いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３の
すべての走査セルに第１２の３ビットシフト動作（ＳＨ
１２）を行わせる。第１２の３ビットシフト動作は、Ｃ
３から第１２の収集３ビット応答データをアンロード
し、その第１２の収集３ビット応答データをＣ２からＣ
３に移動させる。再び、ＳＨ１２中のＣ２の走査経路へ
の０ｘｘ刺激パターンのローディングは、０ｘの試験器
入力ビットを囲む点線の輪およびＣ１バイパスメモリ内
のｘのビットを囲む点線の輪により示されている。上記
段落において述べたように、Ｃ２走査経路へロードされ
るデータ（０ｘｘ）は使用されない。そのわけは、その
走査経路がＳＨ１２に続いてバイパスされるであろうか
らである。しかし、ＳＨ１２中の試験器の３ビット入力
（１０ｘ）の最終２ビットは、Ｃ１（１）およびＣ２
（０）のバイパスメモリ内へロードされ、ＳＨ１３中の
Ｃ３のために、最後の残りの３ビット刺激パターン入力
（０１０）の最初の２ビットとして用いられる。

【００２３】ＳＨ１２に続いて、Ｃ２は完全に試験さ
れ、試験器は制御信号を出力して、Ｃ２のバイパスメモ
リがＣ２のＳＩとＳＯとの間で選択されるようにする。
また、試験器は制御信号を出力して、Ｃ２の走査セルに
それらの現状態を試験の残りのために保持（Ｈ）させ
る。この段階においては、Ｃ２は、Ｃ１のバイパスビッ
トとＣ３の走査経路との間のデータ・パイプライン・ビ
ットとして役立つのみである。

【００２４】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ１３刺激に対する組合せ論理（Ｃ
Ｌ）の応答出力の第１３の収集（ＣＰ１３）を行う。続
いて、試験器は制御信号を出力して、Ｃ３のすべての走
査セルに第１３の３ビットシフト動作（ＳＨ１３）を行
わせる。第１３の３ビットシフト動作は、Ｃ３から第１
３の収集３ビット応答データをアンロードし、試験器か
らの最後の残りの３ビット刺激入力（０１０）とＣ１お
よびＣ２のバイパスビットとをＣ３の走査経路に移動さ
せる。再び、ＳＨ１３中のＣ３の走査経路への０１０刺
激パターンのローディングは、試験器の０の入力ビット
を囲む点線の輪と、Ｃ１およびＣ２のバイパスメモリ内
の１および０のビットを囲む点線の輪とにより示されて
いる。これは、試験器からの最後の必要な刺激パターン
であるので、試験器は、ＳＨ１３中の０ビット入力に続
いてｘビットを入力する。

【００２５】次に、試験器はすべての走査セルへ制御信
号を出力して、ＰＳ１４刺激に対する組合せ論理（Ｃ
Ｌ）の応答出力の第１４の収集（ＣＰ１４）を行う。続
いて、試験器は制御信号を出力して、Ｃ３のすべての走
査セルに第１４の３ビットシフト動作（ＳＨ１４）を行
わせ、Ｃ３から最終応答出力をアンロードする。ＳＨ１
４の後に、Ｃ３の試験は完了する。

【００２６】ウォーピング走査試験の概念を用いて回路
Ｃ１，Ｃ２，Ｃ３を試験するために必要な試験クロック
の数は、収集クロック（ＣＰ１〜ＣＰ１４）とシフトク
ロック（ＳＨ１〜ＳＨ１４）との和、すなわち、１４＋
（１４×３）＝５６クロックである。これは、例１にお
いて従来の走査試験アプローチを用いて同じ回路を試験
するために用いられた８０クロックと比較されるもので
ある。

【００２７】Ｃ１の試験中において、Ｃ２は、Ｃ１応答
からその０００，０１０，０１１，１１０および１０１
刺激入力を供給された。すなわち、Ｃ２は、Ｃ１が試験
されていた間にそれの８つの刺激入力のうちの５つを受
けた。また、Ｃ１の試験中においては、Ｃ３は、Ｃ２の
応答からその０００，００１，０１１，１００，１１１
および１１０の刺激入力を供給された。すなわち、Ｃ３
は、Ｃ１が試験されていた間にそれの８つの刺激入力の
うちの６つを受けた。ＰＳ２におけるＣ３の００１刺激
入力は、ＰＳ１におけるＣ２の最初の０００（リセッ
ト）刺激入力に対する応答としてＣ２が発生したもので
あり、それゆえ、Ｃ３の００１刺激は、試験器から走査
入力されたいずれの刺激とも無関係に発生せしめられた
ものであることに注意すべきである。同様にして、ＰＳ
３におけるＣ３の０１１刺激は、ＰＳ１におけるＣ１の
０００（リセット）刺激に対するＣ１の応答として発生
したものであり、それゆえ、Ｃ３の０１１刺激もまた、
試験器から走査入力されたいずれの刺激とも無関係であ
った。Ｃ１がバイパスされた後、Ｃ２は試験器からその
残りの００１，１００および１１１刺激入力を受けた。
Ｃ２の試験中において、Ｃ３は、Ｃ２の応答から、その
１０１の刺激入力を供給された。すなわち、Ｃ３は、Ｃ
２が試験されていた間にそれの２つの残りの刺激入力の
うちの１つを受けた。Ｃ２がバイパスされた後、Ｃ３は
その残りの０１０刺激入力を受けた。これから、Ｃ１が
試験された後には、Ｃ２は６２．５％（５／８）試験さ
れ、Ｃ３は７５％（６／８）試験されたことがわかる。
また、Ｃ２が試験された後には、Ｃ３は８７．５％（７
／８）試験されたことがわかる。

【００２８】試験器は明らかにすべての回路からすべて
の応答ビットを受けるわけではないが、それは、（１）
試験されている回路および走査経路構造に基づき一意に
予測可能であり、かつ、（２）試験されているすべての
回路からのすべての応答を表す、ビットストリームを受
取る。同様にして、試験器はすべての回路にすべての刺
激ビットを供給するわけではないが、試験器からの必要
な刺激は試験されている回路および走査経路構造に基づ
き容易に決定される。

【００２９】試験中のキータイムにおける走査経路の内
容を示すダイアグラム（例えば、例２において示された
ダイアグラム）は、以下のようにして容易に発生せしめ
られる。まず、ＰＳ１乃至ＣＰ８からのすべてのビット
データがＰＳ１において０にクリアされたすべての走査
セルから開始することにより発生され、次に、Ｃ１，Ｃ
２およびＣ３テーブルとＣ１の試験を完了するためにＳ
Ｈ１乃至ＳＨ７においてシフトインされなければならな
い７つの刺激パターンとに基づいて残りのビットを満た
す。Ｃ１からの最終応答パターンはＣＰ８において収集
される。

【００３０】次に、Ｃ２の試験を完了するためにいずれ
のＣ２刺激パターンがなお試験器からシフトインされる
必要があるかが決定される。これは、Ｃ２列のＰＳ１乃
至ＰＳ８におけるおよびＣ１列のＣＰ８におけるビット
パターンを単に検査し、次に、検査されたビットパター
ンをＣ２刺激パターンの既知の必要な集合と比較するこ
とにより行われる。検査されたパターンにないＣ２刺激
パターンは、試験器からＣ２にシフトインされなければ
ならない。次に、ＳＨ８乃至ＣＰ１２からのすべてのビ
ットデータが、（１）Ｃ２およびＣ３テーブル、（２）
試験器からシフトインされるべき残りのＣ２刺激パター
ン、および（３）残りのＣ２刺激パターンが試験器から
Ｃ２にＣ１バイパスビットを経てシフトされるであろう
事実、に基づいて満たされる。Ｃ２からの最終応答パタ
ーンはＣＰ１２において収集される。

【００３１】次に、いずれのＣ３刺激パターンがＣ３の
試験を完了するためになお試験器からシフトインされる
必要があるかが決定される。これは、Ｃ３列のＰＳ１〜
ＰＳ１２におけるおよびＣ２列のＣＰ１２におけるビッ
トパターンを単に検査したのち、検査されたビットパタ
ーンをＣ３刺激パターンの既知の必要な集合と比較する
ことにより、行われる。検査されたビットパターンにな
いＣ３刺激パターンは、試験器からＣ３にシフトインさ
れなければならない。次に、ＳＨ１２乃至ＣＰ１４から
のすべてのビットデータが、（１）Ｃ３テーブル、
（２）残りのＣ３刺激パターン、および（３）残りのＣ
３刺激パターンが試験器からＣ３にＣ１およびＣ２バイ
パスビットを経てシフトされるであろう事実、に基づい
て満たされる。Ｃ３からの最終応答パターンは、ＣＰ１
４において収集される。

【００３２】上述のプロシージャを用いて走査経路内容
ダイアグラムが完成されると、試験器から出力される必
要がある刺激ビットストリームと試験器において受取ら
れることが期待される応答ビットストリームとの両者
は、完成されたダイアグラムの検査により容易に決定さ
れる。特に、試験器から要求された刺激ビットストリー
ムは完成されたダイアグラムのＳＩ列に示されており、
また、試験器において受取られることが期待される応答
ビットストリームは完成されたダイアグラムのＳＯ列に
示されている。

【００３３】試験されている回路の任意の所望の集合用
の走査経路内容ダイアグラムは、鉛筆と紙を用いかつ上
述のプロシージャに従えば、実際に手作業で完成するこ
とができる。もちろん、そのダイアグラムを自動的に完
成するためのコンピュータプログラムは容易に書くこと
ができる。

【００３４】例２において、Ｃ１からの応答は、Ｃ２お
よびＣ３における刺激の必要を減少させた。また、バイ
パスの概念は、すでに試験された回路の下流回路が収集
動作中に試験器からの刺激データを保持するパイプライ
ン化されたデータ経路を経て試験器から刺激データを受
取ることを可能にする。本発明は、バイパスメモリを使
用する代わりに、前に試験された諸回路の走査経路を経
てデータをシフトすることによって働き得るが、試験器
と試験されている下流回路との間の走査経路長は増大す
る。そのわけは、それぞれの収集動作に続いて、試験器
は試験されている回路にデータを入力するためにすべて
の先行する試験された回路を経てデータをシフトしなけ
ればならないからである。さらに、バイパス機能の使用
は、下流回路における試験の進行中に、試験された回路
の走査経路が静的に保持されることを可能にする。走査
経路を静的に保持すると、バイパス走査経路以外では、
試験された回路内の電力消費はなくなる。それによっ
て、前に試験された回路内における熱の発生はなくな
る。回路内における熱の発生がなくなることは、特に、
図２６から図２９までに関して後述されるようなウォー
ピング走査試験の概念を用いたウエハレベルの試験で、
重要である。

【００３５】バイパス機能のさらなる利点は、試験器が
すべての残りの刺激パターンを中間バイパスメモリを経
て下流の試験されている回路に直接印加することを可能
にすることである。もし前に試験された回路の走査経路
が試験器と試験されている回路との間の走査経路内に残
っていたものとすれば、試験されている回路はその残り
の刺激パターンのすべてを受け取れない可能性がある。
そのわけは、試験器と試験されている回路との間の走査
経路は収集およびシフト・プロセスにより必要な刺激パ
ターンを発生し得ないかもしれないからである。簡単に
言うと、試験器と試験されている回路との間の中間走査
経路は印加されたいずれの刺激パターンに対しても試験
されている回路用の必要な残りの刺激パターンを発生す
る応答パターンを持たないかもしれないからである。

【００３６】図９は、２ビット走査経路のみを有する点
を除けば図３の回路と同様の回路を示す。図９の回路
は、例３および例４において、等しくない走査経路長を
有する回路による本発明の動作を示すために用いられ
る。

【００３７】例３は、再び図５に示されているように試
験器に接続された３つの回路Ｃ１，Ｃ２，Ｃ３を有す
る。Ｃ１は２ビット走査経路を有し、Ｃ２は３ビット走
査経路を有し、Ｃ３は２ビット走査経路を有する。Ｃ
１、Ｃ２およびＣ３用のテーブルは、走査試験中におけ
る刺激および各回路の組合せ論理の応答反応を示す。試
験の初めでは、試験器は制御信号を出力して、例２にお
いて前述したようにすべての回路走査経路を第１の初期
現状態にリセットする。続いて、試験器は、例２におい
て前述したようにＣ１を試験するために４つの収集およ
び２ビットシフト動作（ＣＰ１〜ＣＰ４およびＳＨ１〜
ＳＨ４）を行う。ＳＨ４の終わりには、Ｃ２はその８つ
の３ビット刺激パターンの４つ（０００，０１０，１０
０，１１１）に対して試験されており、また、Ｃ３はそ
の４つの２ビット刺激パターンの３つ（００，０１，１
１）に対して試験されている。

【００３８】第４シフト動作（ＳＨ４）の後では、Ｃ１
は例２において前述したように完全に試験されてバイパ
スされる。ＳＨ４の後ではまた、Ｃ２が３ビット走査経
路を有するので、試験器はＣ２を試験するために２ビッ
トシフト動作から３ビットシフト動作へ調節される。Ｃ
２の試験を完成するために、試験器は４つの収集および
３ビットシフト動作（ＣＰ５〜ＣＰ８およびＳＨ５〜Ｓ
Ｈ８）を行う。ＣＰ５およびＳＨ５は、ＳＨ４の終わり
にＣ２およびＣ３の走査経路内に残された前に試験され
た０００および００刺激パターンのそれぞれに対してＣ
２およびＣ３を試験する。ＳＨ５はまた、Ｃ２の３ビッ
ト走査経路に残りの４つのＣ２刺激パターンの第１のも
の（００１）をロードし、その応答はＣＰ６において収
集される。ＣＰ７〜ＣＰ９およびＳＨ６〜ＳＨ９は、残
りの３つのＣ２刺激パターン（０１１，１０１，１１
０）に対してＣ２を試験する。ＣＰ８およびＳＨ８中に
おいては、ＣＰ７およびＳＨ７中におけるＣ２からの出
力応答により、Ｃ３がその残りの２ビット刺激パターン
（１０）に対して試験される。それゆえ、Ｃ３は、Ｃ１
およびＣ２の試験によって完全に試験される。ＣＰ９
は、Ｃ２の最後の残りの刺激パターン（１１０）に対す
るＣ２からの最終応答をロードする。Ｃ３は試験され終
わっているので、試験器はＣ２をバイパスする必要はな
い。その後、ＳＨ９中において、試験器は走査動作を５
ビットの長さに調節するので、Ｃ２からの最終応答はＳ
Ｈ９動作中にシフトアウトされ得る。ここで、ＳＨ９動
作中においてはＣ３の走査経路の２ビット内容が重要で
あることに注意することが重要である。そのわけは、そ
れがＣＰ８およびＳＨ８動作中にＣ２から収集されかつ
シフトアウトされた１０１刺激パターンに対するＣ２の
応答の残りを含むからである。

【００３９】最初の４つの収集および２ビットシフト動
作中において、Ｃ２の３ビット走査経路は、Ｃ１（２ビ
ット）から部分的にのみ満たされ、Ｃ３（２ビット）に
部分的にのみ空にされる。これは、前の収集およびシフ
ト動作からのＣ２の３ビット応答パターンの１ビットが
Ｃ２走査経路に残ってＣ２の次の収集およびシフト動作
のための刺激パターンの一部として再使用されることを
意味する。Ｃ２の次の３ビット刺激パターンとして用い
られる他の２ビットは、Ｃ１からシフトインされた２ビ
ット応答出力により与えられる。

【００４０】一般に、より短い走査経路を有する先行回
路は、より長い走査経路を有する後続回路に対する刺激
パターン入力の数を増幅する。そのわけは、双方の回路
に対する収集およびシフト動作の周波数は先行するより
短い走査経路にデータをシフトインしまたこの走査経路
からデータをシフトアウトするのに要する時間により決
定されるからである。例えば、例３の試験の初めにおい
ては、すべての回路に対する収集およびシフト動作の周
波数は、試験器からＣ１に刺激パターンをロードする最
初の４つの（ＳＨ１〜ＳＨ４）２ビットシフト動作によ
り設定される。最初の４つの２ビットシフト動作用のこ
の同じ収集およびシフト周波数は、Ｃ１からＣ２におよ
びＣ２からＣ３に刺激パターンをロードするためにも用
いられる。それゆえ、Ｃ２は、実際に、従来の走査試験
を用いれば４つの３ビットシフト動作を要するその最初
の４つの刺激パターンを、ウォーピング走査試験の概念
を用いることにより４つの２ビットシフト動作のみによ
って受取る。最初の４つのシフト動作においては、Ｃ２
への入力刺激パターンは、Ｃ１からの応答の２ビット
に、Ｃ２からの保持された応答の１ビットを加えたもの
を含む。これは、例えば、Ｃ２の第３の現状態（ＰＳ
３）刺激パターン１００の生成において見られる。ＰＳ
３の１００は、Ｃ１およびＣ２の走査経路にそれぞれ１
０および０１１をロードしたのち、Ｃ２の走査経路に１
００を得るためにＳＨ２中に２回それらの走査経路をシ
フトすることにより、生成される。

【００４１】例３において示されたウォーピング走査試
験の概念を用いて回路Ｃ１，Ｃ２，Ｃ３を試験するため
に必要な試験クロックの数は、３４である。例１におい
て説明された従来の走査試験を用いた例３の回路の試験
は、６４の試験クロックを必要とする。

【００４２】例４は、再び図５に示されているように試
験器に接続された３つの回路Ｃ１，Ｃ２，Ｃ３を有す
る。Ｃ１は３ビット走査経路を有し、Ｃ２およびＣ３の
両者は２ビット走査経路を有する。Ｃ１、Ｃ２およびＣ
３用のテーブルは、走査試験中における刺激および各回
路の組合せ論理の応答反応を示す。試験の初めでは、試
験器は制御信号を出力して、例２において前述したよう
にすべての回路の走査経路を第１の初期現状態にリセッ
トする。続いて、試験器は、例２において前述したよう
に、Ｃ１を試験するために７つの収集および３ビットシ
フト動作（ＣＰ１〜ＣＰ７およびＳＨ１〜ＳＨ７）と１
つの収集および７ビットシフト動作（ＣＰ８およびＳＨ
８）とを行う。Ｃ１の試験中において、Ｃ２およびＣ３
は、Ｃ１からの応答出力により、すべてのそれらの必要
とする刺激パターンを受取る。それゆえ、Ｃ１が試験さ
れているときは、Ｃ２およびＣ３も試験されている。Ｃ
２およびＣ３はＣ１の試験中に試験されるので、バイパ
スステップは必要ない。ＣＰ８に続いて、７ビットシフ
ト動作がＳＨ８中に行われ、試験器がＣ１、Ｃ２および
Ｃ３の走査経路からすべての応答の残りをアンロードし
て試験を完了することを可能にする。

【００４３】例４において示されたウォーピング走査試
験の概念を用いて回路Ｃ１，Ｃ２，Ｃ３を試験するため
に必要な試験クロックの数は３６であり、例１で説明さ
れた従来の走査試験を用いた場合の６４の試験クロック
とは対照的である。

【００４４】図１０は、出力数（３）が入力数（２）よ
りも大きいことを除けば前述の図３の回路と同様である
回路を示す。出力数が入力数よりも大きいので、余分の
出力に対して走査セルを追加して、その応答が走査試験
中に収集されかつシフトアウトされ得るようにする。組
合せ論理のＦ出力に追加されかつ接続された走査セル
（Ｃ）の構造は従来技術のものであり、図１１に示され
ている。従来の走査試験中において、走査セルＣは、Ｆ
出力を収集しかつそのデータをシフトアウトするために
役立つ。図１０に示した回路の従来の走査試験では、走
査セル（Ｃ）にシフトインされるデータは、組合せ論理
への刺激入力を与えないので、ドントケア・データであ
る。

【００４５】図１２は、図１０の回路がどのように変形
されてウォーピング走査試験の概念を支援するようにさ
れるかを示す。この変形は、Ｆに接続された走査セル
（Ｃ）を図１３に示されているようなデータ加算セル
（ＤＳＣ）で置換することである。ウォーピング走査試
験の概念は、図１２の走査セルＣに示されているよう
に、応答データの収集の目的のみのために追加された走
査セルが、収集動作中においてそれらの現状態データと
それらが収集しているデータとの和をロードされること
を要求する。このようにすると、走査セルにシフトイン
された応答データが収集動作中に失われることがない。

【００４６】図１３において、データ加算セルは３入力
マルチプレクサとＸＯＲゲートとＦＦとを含む。マルチ
プレクサは、選択信号（Ｓ）によって制御され、ＸＯＲ
の出力、標準収集入力（入力）または直列入力（ＳＩ）
をＦＦに結合させる。従来の走査試験中においては、マ
ルチプレクサは、ちょうど図１１の走査セルのように、
収集動作中には入力をＦＦへ結合させ、シフト動作中に
はＳＩをＦＦに結合させる。ウォーピング走査試験中に
おいては、マルチプレクサは、収集中には、従来の入力
の代わりにＸＯＲの出力をＦＦに結合させる。ＸＯＲの
出力は、入力データとＦＦの現状態データとの和を表
す。入力データとＦＦの現状態データとを加算する理由
は、ＦＦが前の回路からシフトインされた、図１２にお
いて刺激として用いられない応答データを潜在的に含む
からである。ＦＦ内の応答データビットが、図１１の従
来の走査セルにおいて行われたように、収集動作により
損失されることはあり得ない。もしその応答データが収
集動作により損失（上書き）されたものとすれば、その
応答データビットまたは下流回路に対する刺激としての
その効果は、試験器にはわからない。それゆえ、ＦＦの
応答データが収集動作中保持されるようにするために、
それを入力データと加算して、その加算データを収集中
にＦＦに記憶させる。そのＦＦデータは損失されないの
で、それはウォーピング走査試験の概念における上述の
要求を満たす。

【００４７】例５は、ウォーピング走査試験の概念を用
いて試験される２つの回路Ｃ１，Ｃ２を示す。Ｃ１は、
３ビット走査経路を有する、図３に示されているような
回路である。Ｃ２は、組合せ論理のＦ出力に結合された
データ加算セル（ＤＳＣ）を有する、図１２に示されて
いるような回路である。Ｃ１の現状態および次状態テー
ブルは、前述のように示されている。Ｃ２用の現状態お
よび次状態テーブルは、組合せ論理のＦ出力と走査セル
Ｃ（ＤＳＣ）の現状態との加算を示す。図１２を見る
と、組合せ論理は走査セルＡおよび走査セルＢからの刺
激にのみ応答することがわかる。Ｃ２テーブルを見る
と、（１）００ｘであるＰＳ ＡＢＣに対して、ＤＥＦ
出力は０１０であり、（２）０１ｘであるＰＳ ＡＢＣ
に対して、ＤＥＦ出力は１００であり、（３）１０ｘで
あるＰＳ ＡＢＣに対しては、ＤＥＦ出力は１１０であ
り、（４）１１ｘであるＰＳ ＡＢＣに対しては、ＤＥ
Ｆ出力は０００であることがわかる。再びＣ２テーブル
を見ると、Ｆ＝０かつＰＳ Ｃ＝０であるときはＮＳ
Ｃ＝０であり、Ｆ＝０かつＰＳ Ｃ＝１であるときはＮ
Ｓ Ｃ＝１であることがわかる。これは、出力Ｆと走査
セルＣにおけるＰＳデータとのＸＯＲ演算を示す。

【００４８】例５におけるＣ１およびＣ２のウォーピン
グ走査試験は、前述のように進行する。例５に関して重
要なことは、Ｃ２の走査セルＣにシフトインされるＣ１
からの応答データが収集動作中に失われないことであ
る。各収集動作中において、走査セルＣのＣ１からの応
答データはＣ２の組合せ論理からの応答出力Ｆと加算さ
れ、その加算された信号は検査のために試験器にシフト
アウトされる。このようにすると、もしＣ１またはＣ２
が障害のある応答ビットを発生すれば、それは試験器に
より検出可能となる。Ｃ１およびＣ２において２重の障
害が発生し、それら２つの障害の和が正しい応答のよう
に見えることはあり得る。例えば、もしＣ１からの良好
な応答１がＣ２からの良好な応答０と加算されたとすれ
ば、その結果は試験器に対する１の出力となる。もしＣ
１からの不良な応答０がＣ２からの不良な応答１と同時
に発生すれば、その結果もまた、試験器に対する１の出
力となる。これは、エイリアシングと呼ばれ、特にシグ
ネチャ解析法を用いる試験技術における当業者にとって
は公知である。エイリアシングの可能性は稀であるが、
それは起こり得る。

【００４９】図１４は、３つの入力と２つの出力とを有
する走査試験可能な回路を示す。出力Ｄおよび出力Ｅ
は、走査セルＡおよび走査セルＢにそれぞれ帰還され
る。走査セルＡおよび走査セルＢは、回路の組合せ論理
へ刺激を供給し、組合せ論理からの応答を収集する。走
査セルＣは、回路の組合せ論理へ刺激を供給するのみで
ある。走査セルＣがそれにシフトインされたデータを収
集動作中保持すると有利である。もしそのデータが保持
されれば、それは試験器へ出力され、または下流回路に
おいて刺激データとして再使用され得る。従来の走査セ
ルは、通常、回路の入力からのデータを図１４の走査セ
ルＣ内に収集し、それは未知のデータであり得る。図１
４にはデータ保持セル（ＤＲＣ）と呼ばれる好ましいセ
ルが示されており、図１５にさらに概略的に示されてい
る。データ保持セルは、収集動作中にＦＦの現データ状
態を単に収集し、それは、そのデータが試験器へ供給さ
れまたは下流回路において刺激データとして再利用され
るようにする。

【００５０】例６は、図１５に示されているようなデー
タ保持走査セルＣを有する図３のような回路Ｃ１および
図１４のような回路Ｃ２を簡単に示す。これらの回路
は、前述のようにウォーピング走査試験の概念を用いて
試験される。例６において、Ｃ２の走査セルＣにシフト
インされたＣ１応答データが収集動作中保持されて試験
器にシフトアウトされることを知ることは重要である。
走査セルＣにそのデータを保持することにより、試験器
は障害をより良く診断する能力を持つ。例えば、もし障
害のある応答がＣ２から出力されたとすれば、その障害
は、（１）Ｃ２の組合せ論理の不良、（２）Ｃ１からＣ
２の走査セルＣへの誤った刺激入力、または（３）Ｃ２
の組合せ論理の不良およびＣ１からＣ２の走査セルＣへ
の入力刺激の不良の双方により起こされたものであり得
る。もし走査セルＣ内のデータが保持されれば、試験器
はこの状況を診断して何が不良であったかを決定し得
る。

【００５１】例７は、ウォーピング走査試験の概念用の
理想的な場合を示す。例７において、図３に示されてい
るようなＮ個の回路は、図５に示されているような試験
器から操作される走査経路上に直列に接続されている。
この理想的な場合のすべての先行回路は、後続回路の刺
激入力要求を満たす応答出力を発生する。この例におい
ては、すべての回路は、現状態および次状態テーブルに
見られるように、同じものである。しかし、それらは同
じである必要はなく、むしろ理想的な場合には、それら
は、もう一度繰返すと、「先行回路が、後続回路の刺激
要求を満たす出力応答を発生しなければならない」とい
う上述のステートメントを満足する必要がある。先行回
路は、後続回路における刺激のために必要とされるより
も多くの、しかもなお上述の基準を満たす出力応答を発
生するが、それはもっと少なくは発生し得ない。また、
先行回路および後続回路は、走査経路長差を有し、しか
もなお上述のステートメントを満足し得る。

【００５２】例７においては、最初のＣ１が試験される
時刻までに、すべての後続のＣ１が試験され終わってい
ることがわかる。最終シフト動作（ＳＨ８）は、すべて
のＣ１走査経路応答の残りを試験器にアンロードするた
めに用いられる。これは、特にＩＣおよびシステム製造
における試験時間を著しく短縮する。そのわけは、Ｎ個
の回路が１つの回路を試験するために要する時間とＮ個
の回路から応答の残りをシフトアウトするために要する
時間とを加算した時間内に試験され得るからである。Ｎ
個の回路は、ダイ、ウエハ、ＩＣ、ボードなどであり得
る。試験時間を短縮するためにウォーピング走査試験の
概念を用い得るさまざまな方法の例は、図２２から図２
９までに関して後述される。

【００５３】例７は、３ビット走査経路長と８つの刺激
パターン要求とを有する回路を示しているが、この回路
は、どのような走査経路長またはどのような刺激パター
ン数をも有し得る。もし諸回路が同じものであり、それ
らの走査経路長がＬ、それらの刺激パターン数がＰ、ま
た収集ステップがＣならば、ウォーピング走査概念を用
いてＮ個の同じ回路を試験するために必要な試験クロッ
クの数に対する式は、Ｐ（Ｃ＋Ｌ）＋ＮＬ−Ｌとなる。
ここで、Ｐ（Ｃ＋Ｌ）は、最初の回路（および他のＮ−
１個の回路）を試験するために必要な試験クロックであ
り、ＮＬ−Ｌは、残りのＮ−１個の回路の走査経路をア
ンロードするために必要な試験クロックである。比較す
ると、従来の走査アプローチを用いるＮ個の同じ回路を
試験するために必要な試験クロックの数の式は、Ｐ（Ｃ
＋ＮＬ）である。大きいＬおよびＰに対しては、以上の
式は次のようになる。ウォーピング走査試験のクロック
数＝Ｌ（Ｐ＋（Ｎ−１））、従来の走査試験のクロック
数＝ＬＰＮ。

【００５４】

【数１】ケース１：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝
１に対して、 ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−
１））＝２０００（１０００＋（１−１））＝２，００
０，０００ 従来の走査試験のクロック数＝ＬＰＮ＝２０００×１０
００×１＝２，０００，０００

【００５５】

【数２】ケース２：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝
１００に対して、 ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−
１））＝２０００（１０００＋（１００−１））＝２，
１９８，０００ 従来の走査試験のクロック数＝ＬＰＮ＝２０００×１０
００×１００＝２００，０００，０００

【００５６】

【数３】ケース３：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝
１０００に対して、 ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−
１））＝２０００（１０００＋（１０００−１））＝
３，９９８，０００ 従来の走査試験のクロック数＝ＬＰＮ＝２０００×１０
００×１０００＝２，０００，０００，０００

【００５７】１０メガヘルツ（周期＝１００ナノ秒）の
試験クロック周波数に対して、ケース１のウォーピング
走査試験時間および従来の走査試験時間は、２００ミリ
秒である。ケース２のウォーピング走査試験時間は２１
９．８ミリ秒であり、従来の走査試験時間は２０秒であ
る。ケース３のウォーピング走査試験時間は３９９．８
ミリ秒であり、従来の走査試験時間は２００秒である。

【００５８】試験された先行回路からの応答出力がすべ
ての後続回路の刺激要求をａ％の減少率（Ｒ）だけ減少
させる非理想的回路１−Ｎに対して、ウォーピング走査
試験の概念により必要とされる試験クロック数は、次式
により近似され得る。

【００５９】

【数４】 試験クロック数＝P₁(C+L₁)+RP₂(C+L₂)+RP₃(C+L₃)......RP_N (C+L_N) Ｐ_1-N およびＬ_1-N が大きい場合は、この式は次のよう
に簡単化される。

【数５】 試験クロック数＝P₁L₁+RP₂L₂+RP₃L₃......RP_NL_N

【００６０】もし％減少率（Ｒ）が各回路に対して一定
であれば、例えば、各先行回路の試験の終わりにおい
て、すべての後続回路における追加の刺激の必要が５０
％のＲだけ減少せしめられれば、その場合は次のように
なる。

【００６１】

【数６】 試験クロック数＝P₁L₁+1/2(P₂L₂)+1/4(P₃L₃₎)+1/8(P₃L₃₎)......1/2^N (P_NL_N) もしすべての回路が同じＰおよびＬを有すれば、次のよ
うになる。

【数７】 試験クロック数＝P_1-NL_1-N(1+1/2+1/4+1/8+...1/2^N-1)

【００６２】

【数８】ケース４：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝
２に対して、 ウォーピング走査試験のクロック数＝ＰＬ（１＋１／
２）＝３，０００，０００ 従来の走査試験のクロック数＝ＰＬ（２）＝４，００
０，０００

【００６３】

【数９】ケース５：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝
５に対して、 ウォーピング走査試験のクロック数＝ＰＬ（１＋１／２
＋１／４＋１／８＋１／１６）＝３，８７５，０００ 従来の走査試験のクロック数＝ＬＰ（５）＝２０００×
１０００×５＝１０，０００，０００

【００６４】

【数１０】ケース６：Ｌ＝２０００、Ｐ＝１０００、Ｎ
＝１００に対して、 ウォーピング走査試験のクロック数＝ＰＬ（１＋１／２
＋１／４＋１／８＋．．．１／２^100-1 ）≦４，００
０，０００ 従来の走査試験のクロック数＝ＬＰ（５）＝２０００×
１０００×１００＝２００，０００，０００

【００６５】

【数１１】ケース７：Ｌ＝２０００、Ｐ＝１０００、Ｎ
＝１０００に対して、 ウォーピング走査試験のクロック数＝ＰＬ（１＋１／２
＋１／４＋１／８＋．．．１／２^1000-1）≦４，００
０，０００ 従来の走査試験のクロック数＝ＬＰ（５）＝２０００×
１０００×１０００＝２，０００，０００，０００

【００６６】ケース２とケース６（Ｎ＝１００）を、ま
たケース３とケース７（Ｎ＝１０００）を比較すると、
理想的なウォーピング走査試験の場合と非理想的なウォ
ーピング走査試験の場合との間の試験クロックの数の差
は、非理想的な場合に％減少率Ｒが５０％に保持される
限り、わずかであることがわかる。

【００６７】図１６から図１８までは、ウォーピング走
査試験の概念が、回路の１次入力および出力（境界）に
走査可能な境界セル（ＢＣ）を有する回路にどのように
して実現され得るかを示す。境界走査セルは試験技術に
おいては公知である。図１６は、前述の図３に関連す
る。図１７は、前述の図１２に関連する。図１８は、前
述の図１４に関連する。

【００６８】ウォーピング走査試験の概念を境界セルに
用いるためには、今日用いられている従来の境界セルと
は異なる境界セルの設計が必要である。図１６、図１７
および図１８のデータ収集境界セル（ＤＣＢＣ）は、前
述の図３および図４（Ａ）のデータ収集セルに関連して
いる。図１７のデータ加算境界セル（ＤＳＢＣ）は、前
述の図１２および図１３のデータ加算セルＤＳＣに関連
している。図１８のデータ保持境界セル（ＤＲＢＣ）
は、前述の図１４および図１５のデータ保持セルＤＲＣ
に関連している。

【００６９】ＤＣＢＣおよびＤＲＢＣの設計の例は、図
１９および図２０にそれぞれ示されている。ＤＳＢＣの
設計の例は、図２１（Ａ）に示されている。図２１
（Ｂ）は、ＤＣＢＣ、ＤＲＢＣおよびＤＳＢＣがどのよ
うにして実現されるかを示している。ノード１９１，１
９３，１９５，１９７，１９９は、図示されているよう
に接続される。破線内に囲まれたＢＣ構造は従来のもの
であるが、ＤＣＢＣ、ＤＲＢＣおよびＤＳＢＣを実現す
るための図示されているノードは本発明の部分を表す。

【００７０】図２２は、ウォーピング走査試験の概念が
ＩＣまたはダイの内部の多重回路Ｃ１〜ＣＮを試験する
ためにどのように用いられ得るかを示している。図２２
の各回路Ｃ１〜ＣＮは、図３、図１２、図１４および図
１６から図１８までに関して前述された回路と同様のも
のであり得る。図２２には、ウォーピング走査試験中に
諸回路がＩＣ／ダイの外部の試験器へ接続されている従
来のＩＥＥＥ１１４９．１規格の試験アクセスポート
（ＴＡＰ）からの制御を受け得る事実も示されている。
あるいは、ＩＣ／ダイは、制御信号を試験器から直接に
またはＩＥＥＥ１１４９．１ＴＡＰとは異なる試験ポー
トを経て受けることもできる。

【００７１】図２３は、ウォーピング走査試験の概念が
ボード上の多重ＩＣ１〜ＩＣＮをまたは同様に多チップ
モジュール（ＭＣＭ）基板上の多重ダイ１〜Ｎを試験す
るためにどのように用いられ得るかを示している。図２
３の各ＩＣ／ダイ１〜Ｎは、図２２に関して前述された
ＩＣ／ダイと同様のものであり得る。このボード／ＭＣ
Ｍの各ＩＣ／ダイは、このボード／ＭＣＭに接続された
外部試験器にインタフェースされているように示されて
いる。

【００７２】図２４は、ウォーピング走査試験の概念が
ボックス内の多重ボード（ＢＤ）を試験するためにどの
ように用いられ得るかを示している。図２４の各ボード
１〜Ｎは、図２３に関して前述されたボードと同様のも
のであり得る。このボックスの各ボードは、このボック
ス／ボードに接続された外部試験器にインタフェースさ
れているように示されている。

【００７３】図２５は、ウォーピング走査試験の概念が
システム内の多重ボックス（ＢＸ）１〜Ｎを試験するた
めにどのように用いられ得るかを示している。図２５の
各ボックス１〜Ｎは、図２４に関して前述されたボック
スと同様のものであり得る。このシステムの各ボックス
は、このシステムに接続された外部試験器にインタフェ
ースされているように示されている。

【００７４】図２６は、ウォーピング走査試験の概念が
ウエハ上のダイを試験するためにどのように用いられ得
るかを示している。各ダイは、図２２に関して前述され
たダイと同様のものであり得る。図２７に示されている
ように、ウエハ上の各ダイは、ＩＥＥＥ１１４９．１試
験データ入力（ＴＤＩ）、試験データ出力（ＴＤＯ）、
試験クロック（ＴＣＫ）、試験モード選択（ＴＭＳ）お
よび試験リセット（ＴＲＳＴ）パッド接続を有する。ま
た図２６に示されているように、すべてのダイは、ＴＤ
Ｉ入力とＴＤＯ出力との間にそれらのＴＤＩおよびＴＤ
Ｏパッドを経て直列に接続されている。さらに、すべて
のダイのＴＭＳ、ＴＣＫおよびＴＲＳＴパッドは、ウエ
ハのＴＭＳ、ＴＣＫおよびＴＲＳＴ入力に対して並列に
接続されている。ウエハに対して電力を供給し、試験器
によりウエハのＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳおよび
ＴＲＳＴ試験点をプロービングすることによって、すべ
てのダイに対するウォーピング走査試験を実行すること
により、ウエハ上のすべてのダイの極めて高速の試験が
行われ得る。また、ウォーピング走査試験は試験された
回路をバイパスしそれらの走査経路を静的に保つので、
ウォープ試験中にウエハ上に発生する熱は極めてわずか
になる。例えば、ウォープ走査試験の初めには、すべて
のダイの走査経路は活動状態にあり、発熱を開始する。
最初のダイが試験されると、それはその走査経路を凍結
し、冷却し始める。同様に、他の諸回路も、それらが試
験され終わると、それらの走査経路を凍結し、冷却し始
める。また、ウォープ走査試験の速度も、諸回路が損傷
性の熱を発生するほど長い時間の間活動状態にあること
を防止する。

【００７５】図２８は、ウォーピング走査試験の概念が
あるロット内の多重ウエハを試験するためにどのように
用いられ得るかを示している。図２８の各ウエハ１〜Ｎ
は、図２６および図２７に関して前述されたウエハと同
様のものであり得る。このロット内の各ウエハは、外部
試験器にインタフェースされているように示されてい
る。

【００７６】図２９は、ウォーピング走査試験の概念が
多重ロット１〜Ｎを試験するためにどのように用いられ
得るかを示している。図２９の各ロット１〜Ｎは、図２
８に関して前述されたロットと同様のものであり得る。
各ロットは、外部試験器にインタフェースされているよ
うに示されている。

【００７７】図３０は、図１２および図１３のデータ加
算セルに関して前述したエイリアシングの可能性を回路
の走査経路の直列入力および直列出力におけるシグネチ
ャ解析器（ＳＡＲ）の使用により解消する１つの方法を
示している。前述のように、エイリアシングは、もし第
１の障害応答ビットがデータ加算セルにシフトインさ
れ、第２の障害応答ビットが収集動作中に第１の障害ビ
ットと加算されれば、本発明を用いて起こり得る。シグ
ネチャ解析を用いる試験において広く用いられるＸＯＲ
ゲートは、もし入力が１０または０１ならば１を出力
し、もし入力が１１または００ならば０を出力するとい
う区別を有し、これがエイリアシング問題の原因とな
る。回路の走査経路の最初のセルへの直列入力に入力シ
グネチャ解析器を配置し、回路の走査経路の最後のセル
からの直列出力に出力シグネチャ解析器を配置すると、
ＤＳＣおよびＤＳＢＣの使用中のエイリアシングを検出
し得る。

【００７８】図３０においては、入力および出力シグネ
チャ解析器が各シフトクロック中にシグネチャを収集す
ることがわかる。もしウォーピング走査試験中に障害ビ
ットが回路内へシフトされれば、入力シグネチャは予期
されるシグネチャとは異なる。もしウォーピング走査試
験中に障害ビットが回路外へシフトされれば、出力シグ
ネチャは予期されるシグネチャとは異なる。入力および
出力シグネチャをウォーピング走査試験の終わりに各回
路からシフトアウトすることによって、試験器は、各回
路の入力および出力シグネチャを比較して、それらの回
路から受けた応答データにエイリアシングが生じている
かどうかを知り得る。もし応答データが正しくかつシグ
ネチャが正しいことを試験器が見出せば、その試験は有
効である。もし応答データは正しいがシグネチャは正し
くないことを試験器が見出せば、その試験は無効であ
る。

【００７９】シグネチャはまた、いずれの回路が最初に
障害を導入したかを試験器が識別することを助ける極め
て有用な目的のためにも役立つ。例えば、もし１００個
の回路が試験され、第５０の回路から障害が出力されれ
ば、試験器は、第５０の回路の出力シグネチャが障害を
起こしていることを識別し、他の５０個の回路に障害を
起こさせた回路としてその回路へ直接到達し得る。第５
０の回路が修理されると、試験が繰り返されて、後続の
５０個の回路のいずれかが障害を起こしているかどうか
検査される。その理由は、前の試験においては第５０の
回路の故障によりそれらの試験が無効になっていたから
である。

【００８０】ウォーピング走査試験の概念は、走査経路
上に追加される回路が多くなるほどますます効果的に試
験時間を短縮するようになる。従来の走査試験の場合は
逆である。すなわち、従来の走査試験は、直列に追加さ
れる回路が多くなるほどますます効果的でなくなる。ボ
ード、ボックス、システム、ウエハ、ロットおよびロッ
トグループを試験するためにウォーピング走査を用いる
図２３から図２９までの例は、これらのタイプの電気製
品を生産する会社がどのように本発明の利点を広く利用
しかつその使用をすべての製造レベルにおいて規格化し
得るかを示している。ダイの試験からミサイルの試験ま
で会社内のすべての製造レベルにおいて１つの簡単な試
験器を用い得ることも本発明の利点である。

【００８１】この開示においては回路はすべて同じ走査
経路上にあるものとして取り扱われているが、もし並列
な走査経路がウォーピング走査試験概念を用いて回路を
試験するために用いられたとすれば、試験時間の追加の
短縮が得られよう。

【００８２】図２６から図２９までにおいては、走査試
験はウエハ上のダイの内部回路を試験する方法として説
明された。しかし、完全なウエハ試験はダイの入力およ
び出力バッファ回路を試験することも必要とする。従来
のウエハ試験は、試験器が試験パターンを入力および出
力させ得るようにするために、ダイパッドに接触する機
械的プローブを用いる。従来のウエハ試験は機能パッド
を経て試験パターンを入力および出力するので、入力お
よび出力バッファは、内部回路が試験されている間に試
験される。しかし、ダイを試験するための走査の使用に
おいては、試験パターンは、ＴＤＩおよびＴＤＯ試験パ
ッドを経て内部回路に入力されまた内部回路から出力さ
れる。したがって、ウエハ上のダイを試験するために走
査を用いるときは、機能パッドおよび関連の入力／出力
バッファは試験されない。プローブを用いてパッドに接
触する必要なしに、パラメータ的にまた機能的に入力／
出力バッファを試験し得る方法が必要とされている。

【００８３】本発明は、パッドに接触することのない、
そのようなバッファの試験および静電気放電保護回路お
よびパッド・バス・ホルダの試験を提供する。例の図３
１は、図２６におけると同様のウエハを示すが、バス３
１０，３１１と新しい試験信号ＴＳＡ，ＴＳＢ，ＴＳＣ
用の試験パッド３１５とを含む。例の図３２は、図２７
におけると同様のダイを示すが、ＴＳＡ、ＴＳＢおよび
ＴＳＣウエハ・バス導体３１１に接続されたダイパッド
３１２を含む。図３１および図３２に示されている配置
においては、すべてのダイパッド３１２は、ウエハ・バ
ス導体３１１を経て、共通のＴＳＡ乃至ＴＳＣウエハ試
験パッド３１５からアクセス可能である。他のアクセス
配置も用いられ得る。

【００８４】例えば、ダイの各行は、それ自身のＴＭ
Ｓ、ＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ、ＴＳＡ、ＴＳ
ＢおよびＴＳＣ試験パッド信号のグループ、ならびに、
代表的な点線ボックス領域３１３により示されているよ
うな電力および接地を有し得る。ウエハのダイを別個の
グループ（この場合は行）に分割すると、それらのグル
ープ内の各ダイの同時的かつ並列な走査およびバッファ
試験が可能になり、全体的な試験時間を短縮し得る。

【００８５】例の図３３は、収集シフト（ＣＳ）メモリ
および更新（Ｕ）メモリを有する従来のＩＥＥＥ規格１
１４９．１の走査セルを示す。更新メモリの出力は、従
来尾、両端子（１および２）間の接続を行いまたはこれ
ら端子間の接続を切るための伝送ゲートのような２端子
スイッチ３３０を制御するために用いられている。

【００８６】例の図３４は、走査経路内に接続された、
２状態ディジタル出力バッファ３４０、静電気放電（Ｅ
ＳＤ）保護回路、従来の境界走査回路および４個の図３
３の走査可能なスイッチ（Ｓ）を含む配置３４１を示し
ている。第１のスイッチは、境界走査回路と出力バッフ
ァへの入力との間に接続され、第２のスイッチは出力バ
ッファへの入力とＴＳＡノードとの間に接続され、第３
および第４のスイッチは、出力バッファの出力とＴＳＢ
ノードおよびＴＳＣノードとの間にそれぞれ接続されて
いる。動作に際しては、バッファは、コア回路から境界
走査回路を経てデータ信号を受け、そのデータ信号の増
幅されたバージョンをダイパッドへ出力する。バッファ
は、高レベル電圧レール（Ｖｈ）と低レベル電圧レール
（Ｖｌ）とに接続され、これらのレールはバッファの出
力電圧スイッチング範囲を定める。無負荷時の出力バッ
ファは、完全なＶｈおよびＶｌレベルを出力し得る。し
かし、負荷時の出力バッファは、この出力バッファの高
および低駆動トランジスタ抵抗により、Ｖｈより低くＶ
ｌより高いレベルを出力する。ＥＳＤ回路は、出力バッ
ファと２つの並列スイッチとの間に配置されている。

【００８７】出力バッファは、境界走査回路から出力バ
ッファの入力へ試験データを出力することにより従来の
ように試験され、次に、このバッファの出力からのデー
タ出力は境界走査回路に収集される。境界走査はバッフ
ァの論理動作を試験し得るが、それは、（１）バッファ
の高および低駆動強度、（２）バッファにおいて行われ
得る電圧レベル翻訳（例えば、５ｖから３ｖへまたは３
ｖから５ｖへ）、（３）バッファを経ての伝搬遅延、お
よび（４）ＥＳＤ回路、のような出力バッファに関連す
る他の電気的性質を試験し得ない。

【００８８】例の図３５は図３４に類似し、オフ状態を
有する３状態出力バッファ３５０を含む配置３５１を示
しており、オフ状態では、その出力はパッドの駆動を禁
止され、従来のバス・ホルダ（ＢＨ）回路はバッファが
使用禁止にされる前の最終駆動論理状態にパッドを保持
する。イネーブル（Ｅｎａ）制御信号は、コアから境界
走査回路を経て送られ、バッファの出力を使用可能（イ
ネーブル）または使用禁止（ディスエーブル）にする。
バッファの試験は、図３４において説明したのと同様で
あり、バッファを使用可能にし、試験データをバッファ
入力へ出力しかつバッファ出力における結果を収集する
境界走査回路により行われる。境界走査は１および０を
通過させるために使用可能にされたバッファの論理的正
しさを試験し得るが、境界走査は、バッファの出力が実
際に使用禁止状態にあること、特にバス・ホルダがイン
プリメントされているかどうかを試験することはできな
い。図３５に示されている諸スイッチおよびＴＳＡ乃至
ＴＳＣ接続は、図３４に関連して前にリストした試験
（１）〜（４）を行い、さらに加えて、それらは、
（５）バッファの出力が実際に使用禁止にされているか
どうかを検出する試験、および（６）バス・ホルダの動
作の試験、をも提供する。

【００８９】例の図３６は、図３４および図３５に類似
しているが、入力バッファに関連している。配置３６１
は、ＴＳＡノードと入力バッファ３６０の出力との間に
接続されたスイッチＳと、入力バッファの入力とＴＳＢ
ノードおよびＴＳＣノードのそれぞれとの間に接続され
た２つのスイッチとを含む。入力バッファの入力の両ス
イッチは、ＥＳＤ回路とパッドとの間に接続されてい
る。これらのスイッチは、入力バッファの以下の試験を
与える。（１）入力バッファの論理動作の試験、（２）
バッファ入力範囲の試験、（３）もしバッファにヒステ
リシスがあればその試験、（４）入力電圧翻訳（すなわ
ち、３ｖから５ｖへまたは５ｖから３ｖへ）の試験、
（５）バス・ホルダの動作の試験、および（６）ＥＳＤ
回路の試験。

【００９０】例の図３７は、入力バッファおよび出力バ
ッファの双方を有する双方向性（例えばＩ／Ｏ）パッド
に関する。配置３７１は、入力バッファ３６０の出力と
ＴＳＡノードとの間に接続された第１のスイッチと、出
力バッファ３５０の入力とＴＳＡノードとの間に接続さ
れた第２のスイッチと、境界走査回路の出力と出力バッ
ファの入力との間に接続された第３のスイッチと、パッ
ドワイヤ３７０とＴＳＢノードおよびＴＳＣノードのそ
れぞれとの間に接続された第４および第５のスイッチと
を含む。第４および第５のスイッチは、ＥＳＤ回路とパ
ッドとの間に接続されている。双方向性バッファの機能
性動作は、境界走査を用い、（１）出力バッファを使用
可能にし、（２）出力バッファの入力に試験信号を出力
し、（３）入力バッファの出力から試験信号を読み取る
ことにより、試験され得る。これらのスイッチＳは、図
３４および図３５の出力バッファと図３６の入力バッフ
ァとに関して前述したすべての試験を与える。パッドワ
イヤに接続された諸スイッチは、入力バッファおよび出
力バッファの双方を試験するために共用される。

【００９１】正規の機能モードにおいては、図３４から
図３７までに示されているＴＳＡ乃至ＴＳＣスイッチは
開かれ、境界走査回路と出力バッファとの間のスイッチ
は閉じられている。出力バッファが試験されているとき
は、ＴＳＡ乃至ＴＳＣスイッチは閉じられ、出力バッフ
ァの入力のスイッチは開かれる。同様にして、入力バッ
ファが試験されているときは、ＴＳＡ乃至ＴＳＣスイッ
チは閉じられる。図３３に示されているような諸スイッ
チの使用は、あるスイッチが閉じられるか開かれるかの
個々の選択を可能にする。例えば、機能する入力または
出力信号をモニタするために、正規の機能モード中に任
意の１つまたはそれ以上のＴＳＡ乃至ＴＳＣスイッチを
閉じることは可能である。別の例においては、境界走査
回路と出力バッファとの間のスイッチを開き、スイッチ
ＴＳＡを閉じて、ダイの正規の動作中に出力バッファか
ら出力されるべき信号を注入し得るようにすることがで
きる。

【００９２】もしそのようなスイッチ制御の柔軟性が必
要でなければ、図３３に示されているように、単一収集
シフト更新走査セルは、その更新出力を図３４から図３
６までのいずれかのすべてのスイッチ３３０に結合さ
れ、それらのスイッチを一つのグループとして、それら
の閉じた状態または開いた状態へ制御することができ
る。もし単一収集シフト更新走査セルが図３６の入力バ
ッファに用いられたとすれば、その更新出力は、（１）
すべてのＴＳＡ乃至ＴＳＣスイッチを開くために、およ
び（２）すべてのＴＳＡ乃至ＴＳＣスイッチを閉じるた
めに、用いられる。もし単一収集シフト更新走査セルが
図３４および図３５の出力バッファに用いられたとすれ
ば、その更新出力は、（１）すべてのＴＳＡ乃至ＴＳＣ
スイッチを開きかつ境界走査回路とバッファとの間のス
イッチを閉じるために、および（２）すべてのＴＳＡ乃
至ＴＳＣスイッチを閉じかつ境界走査回路とバッファと
の間のスイッチを開くために、用いられる。図３７の双
方向性バッファにおいては、第１の収集シフト更新走査
セルは、ＴＳＡスイッチ３７２とＴＳＢスイッチおよび
ＴＳＣスイッチとを閉じまたは開くために用いられ、一
方、第２の収集シフト更新走査セルは、境界走査回路と
出力バッファとの間のスイッチを開きまたは閉じ、か
つ、ＴＳＡスイッチ３７３とＴＳＢスイッチおよびＴＳ
Ｃスイッチとを適切に閉じまたは開くために用いられ得
る。第１および第２の収集シフト更新走査セルは、ＴＳ
ＢスイッチおよびＴＳＣスイッチを開く／閉じる制御信
号を発生するために、論理和をとられる。

【００９３】例の図３８は、図３４から図３７までのす
べてのＴＳＡノードがどのようにダイ上においてバスで
結ばれまた図３３のスイッチを経てダイ上の３１２にあ
るＴＳＡパッドへ接続され得るかを示す。同様にして、
図３４から図３７までのすべてのＴＳＢノードおよびＴ
ＳＣノードはダイ上においてバスで結ばれ、それぞれの
スイッチを経てダイ上の３１２にあるＴＳＢパッドおよ
びＴＳＣパッドへ接続され得る。点線は、ＴＳＡ、ＴＳ
ＢおよびＴＳＣバス経路に接続された追加バッファを示
す。直列走査経路３９１は、各バッファのスイッチ、Ｔ
ＳＡ乃至ＴＳＣパッドスイッチおよび境界走査回路を経
て経路指定され、試験中に各バッファのスイッチを閉じ
または開く制御を行う。例えば、第１の走査動作は、入
力バッファのスイッチ（頂部）およびＴＳＡ乃至ＴＳＣ
パッドスイッチを閉じるように行われ、ＴＳＡ乃至ＴＳ
Ｃパッドに接続された試験器が入力バッファをその関連
のＴＳＡ乃至ＴＳＣノードを経てアクセスし試験するこ
とを可能にする。入力バッファが試験された後、第２の
走査動作が行われ、入力バッファスイッチを開き、ＴＳ
Ａ乃至ＴＳＣパッドスイッチを閉じたままに保持し、出
力バッファスイッチ（頂部の次）は、試験器が出力バッ
ファをアクセスし試験することを可能にする。同様にし
て、その後の走査動作は、ダイ上の残りのバッファをア
クセスし試験するために用いられ得る。３状態双方向性
バッファの場合には、境界走査回路は走査により制御さ
れ、必要なイネーブル制御信号をこのバッファに出力
し、使用可能状態および使用禁止状態にあるこのバッフ
ァを試験し得るようにする。

【００９４】提案されているＩＥＥＥ規格１１４９．４
は、図３４から図３７までのＴＳＢスイッチおよびＴＳ
Ｃスイッチ、ならびに図３８のＴＳＢおよびＴＳＣパッ
ド、パッドスイッチおよびバス経路を必要とする。した
がって、１１４９．４アーキテクチャのこれらの部分
は、本発明を実施するために再使用し得る。もしＩＥＥ
Ｅ規格１１４９．４のアーキテクチャが本発明のために
再使用されれば、試験回路のオーバヘッドは、出力バッ
ファの入力に接続された２つのスイッチ（１つはＴＳＡ
用のもの）と、入力バッファの出力に接続された（ＴＳ
Ａ用の）スイッチと、ＴＳＡパッド、パッドスイッチお
よびバス経路とにのみ減少される。

【００９５】図３９（Ａ）は、３状態出力バッファのプ
ローブレス試験が本発明を用いてどのように行われるか
の例を示す。この例は３状態出力バッファを用いている
が、２状態出力バッファが出力使用禁止（すなわち、高
インピーダンス）試験を必要としないことを除けば、２
状態出力バッファも同様に試験されることは明らかであ
る。ダイへの試験アクセスは、ダイのＴＳＡ乃至ＴＳＣ
パッドおよびＩＥＥＥ規格１１４９．１走査インタフェ
ースパッド（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を経て
ダイに接触する試験器により行われる。わかりやすくす
るために、試験器の直列インタフェースは、走査試験デ
ータ入力（ＴＤＩ）端子および走査試験出力（ＴＤＯ）
端子のみを示している。単一の配置３５１およびその関
連の境界走査回路のみが図示されているが、ダイの内部
走査経路３９１は、他の配置３５１，３４１，３６１，
３７１とそれらに関連するダイの内部の境界走査回路
（図３８参照）とを通過することを理解すべきである。
また、外部走査経路３９３は、試験器と図示されている
ダイとの間でこの経路３９３内に接続された他のダイを
横切り得る。

【００９６】図３９（Ａ）の例において、試験器は、走
査動作を制御する従来の走査インタフェースと、直流お
よび交流試験信号を発生する信号発生器と、直流および
交流電圧を測定する電圧計と、試験器のＴＳＡまたはＴ
ＳＢ端子を電圧計または信号発生器に接続する第１のス
イッチング回路（ＳＷ１）と、試験器のＴＳＣ端子を既
知の抵抗Ｒを経てプログラム可能電圧源（Ｖｐ）に接続
する第２のスイッチング回路（ＳＷ２）と、試験器の全
体的動作を制御する従来の試験制御コンピュータとを含
む。

【００９７】前述のように、境界走査を用いることによ
り、出力バッファは正しい論理動作について試験され得
る。しかし、ダイが従来のプローブ試験を用いて試験さ
れた場合のように、バッファ出力はロードされていない
ので、境界走査試験はバッファの高および低駆動トラン
ジスタの強度を試験しない。図３９（Ａ）において、本
発明は出力バッファに対する負荷を与えるようにＴＳＣ
経路を用いるので、ＴＳＣバッファおよびパッドスイッ
チ３９２，３９４は比較的低い「オン」抵抗を有するよ
うに設計されるべきである。ＴＳＡおよびＴＳＢ経路内
の残余のスイッチは、本発明がこれらの経路をバッファ
に信号を入力するためにおよび／またはバッファからの
信号をモニタするために用いるので、より高い「オン」
抵抗を有し得る。

【００９８】本発明を用いて出力バッファの駆動強度を
試験するためには、また図３９（Ａ）を参照すると、走
査動作が、（１）境界走査回路のＥｎａ信号により出力
バッファを使用可能にし、（２）境界走査回路と出力バ
ッファとの間のスイッチを開き、（３）すべてのＴＳＡ
乃至ＴＳＣバッファおよびパッドスイッチを閉じる、た
めに行われる。この走査動作に続いて、試験器はＳＷ１
を経ての接続を行い、信号発生器からの信号をＴＳＡバ
ッファおよびパッドスイッチを経て出力バッファの入力
に入力させる。試験器はまた、ＳＷ１を経ての接続を行
い、電圧計がＴＳＢバッファおよびパッドスイッチを経
てバッファの出力をモニタし得るようにする。試験器
は、信号発生器からの信号をＴＳＡ経路を経て入力し、
バッファから高出力を生ぜしめ、この値を電圧計を用い
てＴＳＢ経路を経て測定する。バッファの出力はロード
されていない（ＳＷ２が開かれている）ので、測定値す
なわちＶｍｈは、（もしＣＭＯＳならば）バッファの高
レベルレール電圧（Ｖｈ）にまたは（例えばバイポーラ
ならば）高レベルレール電圧よりやや低い既知電圧に等
しくなるべきである。次に、試験器は、ＴＳＡ経路を経
て信号を入力し、バッファから低出力を生ぜしめ、この
値を電圧計を用いてＴＳＢ経路を経て測定する。再びバ
ッファの出力はロードされていない（ＳＷ２が開かれて
いる）ので、測定値、すなわちＶｍｌは、バッファの低
レベルレール電圧（Ｖｌ）に等しい（ＣＭＯＳ）かまた
は該電圧（Ｖｌ）よりもやや高くなる（バイポーラ）べ
きである。

【００９９】ＴＳＣスイッチは、もしそれらの閉成がバ
ッファの出力に所望されない容量性負荷を負わせるなら
ば、上述の無負荷時の試験中において開かれたままにさ
れ得る。それらをＴＳＡスイッチおよびＴＳＢスイッチ
と共に閉じる利点は、それが後述の負荷時の試験の準備
において別の走査動作を行う必要を解消することであ
る。

【０１００】次に、試験器は、信号発生器からの信号を
ＴＳＡ経路を経て入力し、バッファに高レベル電圧を出
力させる。試験器は、バッファの無負荷時の高レベル出
力電圧より低いＶｐ上の電圧をプログラムし、バッファ
の出力とＶｐとの間の接続を２つのＴＳＣスイッチと既
知抵抗（Ｒ）とＳＷ２とを経て行う。Ｖｐをバッファの
高出力電圧より低い電圧であるようにプログラムする
と、電流はバッファからＴＳＣ信号経路を経由し抵抗Ｒ
を流れる。このＴＳＣ経路接続は、Ｖｐへのバッファ出
力に対して負荷を与えるために用いられる。もし、例え
ば、ＳＷ２が０．１オームの閉抵抗を有するリレーであ
り、既知抵抗Ｒが１０オームであり、ＴＳＣパッドスイ
ッチの「オン」抵抗が５０オームであり、ＴＳＣバッフ
ァスイッチの「オン」抵抗が１００オームであれば、Ｔ
ＳＣ経路はバッファの高出力駆動レベルを試験するため
に２００オームよりも小さい負荷を与える。

【０１０１】次に、試験器は、電圧計を用いて既知抵抗
Ｒの両端の電圧（Ｖｒ）を測定して、バッファからＴＳ
Ｃ経路を経由し抵抗Ｒを流れる出力電流Ｉｏを決定す
る。続いて、試験器は、電圧計を用いて、ＴＳＢ経路を
経てバッファの出力における電圧（Ｖｏ）を測定する。
従来と同様に、電圧計は高い入力インピーダンスを有
し、行われる電圧測定に影響を与えないように、すなわ
ち、電圧計に有意の電流が流入または流出しないように
なっている。前に測定されたバッファの無負荷時の高電
圧値Ｖｍｈを知ることにより、出力バッファの高駆動抵
抗（Ｒｈ）は、ＶｍｈとＶｏとの電圧差を決定された出
力電流Ｉｏで除算することにより決定される。すなわ
ち、Ｒｈ＝（Ｖｍｈ−Ｖｏ）／Ｉｏである。

【０１０２】出力バッファの低駆動抵抗を測定するため
に、試験器は、信号発生器を制御して、ＴＳＡ経路を経
て信号を入力して、バッファに低レベル電圧を出力させ
る。試験器は、バッファの無負荷時の低レベル出力電圧
より高いＶｐ上の電圧をプログラムし、バッファの出力
とＶｐとの間の接続を２つのＴＳＣスイッチと既知抵抗
（Ｒ）とＳＷ２とを経て行う。Ｖｐをバッファの低出力
電圧より高い電圧であるようにプログラムすると、電流
はＶｐからＴＳＣ信号を経てバッファに流れる。次に、
試験器は、既知抵抗Ｒの両端の電圧（Ｖｒ）を測定し、
バッファへの入力電流Ｉｉを決定する。続いて、試験器
は、ＴＳＢ経路を経てバッファの電圧出力（Ｖｏ）を測
定する。前の測定からバッファの無負荷時の低電圧値Ｖ
ｍｌを知ることにより、出力バッファの低駆動抵抗（Ｒ
ｌ）は、ＶｏとＶｍｌとの電圧差を決定された出力電流
Ｉｉで除算することにより決定される。すなわち、Ｒｌ
＝（Ｖｏ−Ｖｍｌ）／Ｉｉである。

【０１０３】ある出力バッファは、この出力バッファの
高および／または低出力駆動強度のプログラム可能性を
許容し得る。この可能性は、出力バッファに対する点線
の駆動強度制御（ＤＳＣ）入力により示されている。図
３９（Ａ）においては、ＤＳＣは、ＩＣコア内のレジス
タまたはメモリから境界走査レジスタを経て供給される
ように示されている。あるいは、駆動強度制御は、単に
境界走査レジスタから供給されることもあり得る。記憶
されている駆動強度制御データが、出力バッファの高お
よび／または低駆動強度を決定する。本発明は、この特
徴を有する出力バッファのさまざまな駆動強度の設定を
境界走査レジスタからこのバッファに駆動強度設定を出
力し、それぞれの可能な駆動強度設定のために上述の高
および低駆動強度試験（ＩｏおよびＩｉの試験）を繰り
返すことにより、試験するために用いられ得る。

【０１０４】本発明はまた、入力に受けた電圧レベルを
出力から駆動される異なる電圧レベルへ翻訳するバッフ
ァを試験するためにも用いられ得る。例えば、図３９
（Ａ）の出力バッファは、０ボルトと３ボルトとの間で
スイッチする信号をコアから受け、０ボルトと５ボルト
との間でスイッチする対応する信号をパッドへ出力し得
る。

【０１０５】第１の所与電圧スイングの入力信号を第２
の所与電圧スイングの出力信号に翻訳する無負荷時の出
力バッファの能力を試験するためには、以下の諸ステッ
プが行われる。走査動作が行われて、（１）バッファを
使用可能にし、（２）バッファと境界走査回路との間の
スイッチを開き、（３）バッファと試験器との間のＴＳ
Ａ乃至ＴＳＣ経路のスイッチを閉じる。続いて、ＳＷ２
が開かれた状態で、試験器がセットアップされて、第１
の所与電圧スイングの入力信号を信号発生器およびＴＳ
Ａ経路を経てバッファの入力に入力し、バッファの出力
応答を電圧計を用いてＴＳＢ経路を経て測定し、バッフ
ァが期待された電圧スイングを出力しているかどうかを
決定する。

【０１０６】第１の所与電圧スイングの入力信号を第２
の所与電圧スイングの出力信号に翻訳する負荷時の出力
バッファの能力を試験するためには、ＴＳＣ経路を経て
バッファ出力に負荷を与えるためにＶｐへの接続を行う
のにＳＷ２が閉じられていることを除けば、上述と同じ
試験が行われる。バッファ出力が高にセットされている
ときは、Ｖｐは低電圧にあるようにプログラムされて、
バッファからの電流が流入する負荷をエミュレートす
る。バッファ出力が低にセットされているときは、Ｖｐ
は高電圧にあるようにプログラムされて、バッファに電
流を供給する負荷をエミュレートする。各負荷時のバッ
ファ出力状態においては、電圧計を用いてＴＳＢ経路を
経てバッファの出力電圧が測定される。

【０１０７】図３９（Ａ）の出力バッファの伝搬遅延
は、バッファ（もし３状態タイプならば）を使用可能に
し、バッファと境界走査回路との間のスイッチを開き、
続いてＴＳＡ経路（スイッチは閉じている）を経てバッ
ファ入力に試験信号を入力し、ＴＳＢ経路（スイッチは
閉じている）を経てバッファ出力から試験信号を受ける
ことにより、試験され得る。ＴＳＣ経路は、試験中にバ
ッファ出力信号上に負荷を与えることができ（ＳＷ２は
閉じている）、または負荷を与えることができない（Ｓ
Ｗ２は開いている）。ＴＳＡ経路およびＴＳＣ経路が信
号に対して有する装荷効果により、これは正確な伝搬遅
延試験ではないが、それはバッファを経ての伝搬遅延の
表示を与える。コンピュータは、試験信号が信号発生器
から送信されたときと電圧計において受信されたときと
の間の時間遅延を測定する従来の機能を行い得る。

【０１０８】図３９（Ｂ）には、図３９（Ａ）のＥＳＤ
回路の１つの従来の形式が示されており、それは、共に
パッドワイヤに接続された２つのダイオードからなり、
そのそれぞれは個々に、ダイの正（Ｖ＋）および負（Ｖ
−）の電圧に接続されている。パッドワイヤとＶ＋との
間に接続されたダイオードは、もしパッドワイヤ上の電
圧がダイオードを順方向にバイアスするのに十分なよう
に増加すれば、パッドワイヤからＶ＋に電流を伝導す
る。同様にして、パッドワイヤとＶ−との間に接続され
たダイオードは、もしパッドワイヤ上の電圧がダイオー
ドを順方向にバイアスするのに十分なように減少すれ
ば、Ｖ−からパッドワイヤに電流を伝導する。これらの
ダイオードは、Ｖ＋にダイオードの順方向バイアス電圧
降下を加算した値よりも正でなく、かつ、Ｖ−からダイ
オードの順方向バイアス電圧降下を減算した値よりも負
でないように、パッドワイヤの電圧をクランプする働き
をもつ。

【０１０９】パッドワイヤとＶ＋との間のダイオードを
試験するためには、試験器は、３状態バッファの出力を
使用禁止にし、ＴＳＢ経路およびＴＳＣ経路を閉じる。
続いて、試験器は、ＴＳＣ経路およびＶｐを経てバッフ
ァ出力に増大する電圧レベルを入力し、ＴＳＢを経てバ
ッファ出力電圧をモニタする。ダイオードが順方向にバ
イアスされない限り、ＴＳＢ上の電圧はＴＳＣ上の電圧
に等しい。ＴＳＣ上の電圧出力がダイオードを順方向に
バイアスするのに十分な量だけＶ＋を超えたときは、Ｔ
ＳＢ上の電圧入力はＶ＋にダイオードの順方向バイアス
電圧降下を加算した値にクランプされる。Ｖｐにおける
電圧を増加させると、ダイオードを経てＶ＋に流れる電
流が増加するために、ＴＳＣ経路内のスイッチにおける
またＲにおける電圧降下が大きくなる。しかし、もしダ
イオードが良好であれば、バッファの出力における電圧
はＶ＋にダイオードの電圧降下を加算した値にクランプ
されたままとなる。もしダイオードに障害があれば、バ
ッファの出力の電圧はＶｐにおける電圧と共に増加す
る。

【０１１０】パッドワイヤとＶ−との間のダイオードを
試験するためには、試験器は、３状態バッファの出力を
使用禁止にし、ＴＳＢ経路およびＴＳＣ経路を閉じる。
続いて、試験器は、ＴＳＣ経路およびＶｐを経てバッフ
ァ出力に減少する電圧レベルを入力し、ＴＳＢを経てバ
ッファ出力電圧をモニタする。ダイオードが順方向にバ
イアスされない限り、ＴＳＢ上の電圧はＴＳＣ上の電圧
に等しい。ＴＳＣ上の電圧出力がダイオードを順方向に
バイアスするのに十分な量だけＶ−より低くなったとき
は、ＴＳＢ上の電圧入力はＶ−からダイオードの順方向
バイアス電圧降下を減算した値にクランプされる。Ｖｐ
における電圧を減少させると、Ｖ−からダイオードを経
て流れる電流が増加するために、ＴＳＣ経路内のスイッ
チにおけるまたＲにおける電圧降下が大きくなる。しか
し、もしダイオードが良好であれば、バッファの出力に
おける電圧はＶ−からダイオードの電圧降下を減算した
値にクランプされたままとなる。もしダイオードに障害
があれば、バッファの出力の電圧はＶｐにおける電圧と
共に減少する。

【０１１１】もし図３９（Ａ）のバッファが２状態バッ
ファであれば、ＴＳＡ経路が閉じられて信号を入力し、
バッファ出力を高にする。続いて、ＴＳＣ上の電圧入力
が、バッファの高レベル出力電圧から出発して、パッド
ワイヤとＶ＋との間のダイオードを順方向にバイアスす
るレベルまで増加せしめられ、上部ダイオードが試験さ
れる。続いて、ＴＳＡ上の信号が入力されて、バッファ
出力を低にする。続いて、ＴＳＣ上の電圧入力が、バッ
ファの低レベル出力電圧から出発して、パッドワイヤと
Ｖ−との間のダイオードを順方向にバイアスするレベル
まで減少せしめられ、下部ダイオードが試験される。

【０１１２】従来技術の図３９（Ｃ）には、もう１つの
従来の出力ＥＳＤ保護回路が示されている。このＥＳＤ
回路は、パッドと出力バッファとの間の直列抵抗と、Ｓ
ＣＲとを有し、ＳＣＲは、直列抵抗とパッドとの間に接
続された第１のノードと、接地された第２のノードとを
有する。パッドへの正規より高い電圧入力に応答して、
バッファの出力はブレークダウンし、電流を伝導する。
直列抵抗は、パッドから出力バッファに流れる電流を制
限することにより、ブレークダウン中に出力バッファを
保護する。パッドから出力バッファに流れる電流は、直
列抵抗に電圧を生ぜしめる。バッファの出力における電
圧と直列抵抗に生じた電圧との和は、ＳＣＲをターンオ
ンするために十分なトリガ電圧を与え、パッドからの電
流がＳＣＲを経て接地へ安全に分路されることを可能に
する。

【０１１３】図３９（Ｃ）のＥＳＤ回路の動作を従来の
ように試験するためには、試験器は、パッドをプローブ
して、ＳＣＲをトリガする電圧を注入する。図３９
（Ｃ）のＥＳＤ回路を本発明を用いて（すなわち、プロ
ービングなしに）試験するためには、図３９（Ｃ）のＥ
ＳＤ回路が図３９（Ａ）に示されているように配置され
ていると仮定すると、試験器は、増加する電圧をＴＳＣ
経路を経てパッドに入力し、パッド電圧をＴＳＢ経路を
経てモニタする。パッドへの電圧入力が出力バッファを
ブレークダウンさせ電流を伝導させるレベルに達する
と、出力バッファの電圧と直列抵抗の電圧との和はＳＣ
Ｒをターンオンするために必要なトリガレベルを与え
る。試験器は、ＳＣＲがいつターンオンするかを、ＴＳ
Ｂ経路上のパッド電圧をモニタすることによっておよび
／またはＴＳＣ経路を経由しＳＣＲを経て流れる増加す
る電流により増加するＲにおける電圧降下をモニタする
ことによって、検出し得る。

【０１１４】図３９（Ｃ）において、ダイオードは、従
来のように用いられて、出力バッファをパッドにおける
期待されたよりも低い電圧に対して保護し（図３９
（Ｂ）に関して上述したように）、また、本発明を用い
て前述のように試験され得る。

【０１１５】出力バッファが使用禁止にされ得ることを
試験するためには、試験器は、境界走査回路からのＥｎ
ａ信号によりバッファを使用禁止にするために走査動作
を行い、ＴＳＢ経路およびＴＳＣ経路内のスイッチを閉
じる。続いて、試験器は、ＶｐからＴＳＣ経路を経てパ
ッドワイヤに変化する電圧を入力し、ＴＳＢ経路を経て
試験器へ帰る同じ電圧をモニタする。電圧計は、従来の
ように時間的に変化する電圧を測定し得るものとする。
もしバッファが使用禁止にされれば、パッドワイヤの電
圧は、変化するＶｐの電圧に追従する。もしバッファが
使用禁止にされなければ、パッドワイヤの電圧はＶｐに
追従しない。また、試験器は、バッファからの固定電圧
出力およびＶｐ上の変化する電圧出力に応答してＴＳＣ
上に流れる電流によるＲにおける電圧降下を感知するこ
とによって、使用禁止にされていないバスを検出し得
る。

【０１１６】バス・ホルダを試験するためには、試験器
は、境界走査回路からのＥｎａ信号によりバッファを使
用禁止にするために走査動作を行い、ＴＳＢ経路および
ＴＳＣ経路内のスイッチを閉じる。続いて、試験器は、
Ｖｐからの論理的高レベル電圧をＴＳＣ経路を経てパッ
ドワイヤに入力して、バス・ホルダを高にセットする。
ＴＳＢ経路は、パッドワイヤから高を読み取るために用
いられ得る。続いて、試験器は、Ｖｐからの減少する電
圧レベルをＴＳＣ経路を経てパッドワイヤに入力する。
Ｖｐが減少しつつある間に、試験器は、Ｒにおける電圧
降下をモニタし、典型的には一対の交差結合したインバ
ータであるバス・ホルダが高論理状態を保持しようとす
るときのバス・ホルダからＶｐへの極めて小さい電流を
検出する。最後に、Ｖｐからの電圧は、バス・ホルダが
論理的高を保持する試みからパッドワイヤ上の論理的低
の保持へトリップする点に達する。バス・ホルダ・トリ
ップ点が現れると、論理的高を保持しようとしてそれが
Ｖｐに供給していた小さい電流は終わり、バス・ホルダ
はＶｐから小さい電流を受け始める。試験器は、Ｒにお
ける小さい電圧降下の極性が変化したことを知ることに
より、電流方向のこの変化を検出し得る。

【０１１７】次に、試験器は、Ｖｐからの増加する電圧
レベルをＴＳＣ経路を経てパッドワイヤに入力する。Ｖ
ｐが増加している間に、試験器は、Ｒにおける電圧降下
をモニタし、バスホルダが低論理状態を保持しようとす
るとき、Ｖｐからバス・ホルダへの極めて小さい電流を
検出する。最後に、Ｖｐからの電圧は、バス・ホルダが
論理的低を保持する試みからパッドワイヤ上の論理的高
の保持へトリップする点に達する。バス・ホルダのトリ
ップ点が現れると、論理的低を保持しようとしてそれが
Ｖｐから受けていた小さい電流は終わり、バス・ホルダ
はＶｐに小さい電流を送り始める。試験器は、Ｒにおけ
る小さい電圧降下の極性が変化したことを知ることによ
り、電流方向のこの変化を検出し得る。

【０１１８】試験器がＶｐを１つの論理レベルから次の
論理レベルへ移動させるとき、もし試験器がＲにおける
電圧降下を検知しなければ、バス・ホルダに障害があ
る。このバス・ホルダの試験中に、もしＲが例えば１０
メガオームの比較的高抵抗を有すれば、バス・ホルダに
より送り出されまた受けられる小さい電流を原因とする
Ｒにおける電圧降下の検出を容易にする。

【０１１９】例の図４０（Ａ）に示されている配置を用
いると、入力バッファの以下の試験が行われ得る。図４
０（Ａ）の入力バッファの論理動作を試験するために
は、試験器は走査動作を行ってＴＳＡ経路およびＴＳＢ
経路内のスイッチを閉じる。続いて、試験器は、信号発
生器からの信号をＴＳＢ経路を経て入力バッファの入力
に入力し、入力バッファからの信号出力をＴＳＡ経路を
経て読み取る。試験器は、入力バッファがすべての信号
入力に対して正しく応答するかどうかを確認する。

【０１２０】ディジタル入力バッファは、典型的には、
もし入力電圧が与えられた入力範囲内に留まればこのバ
ッファが所望の論理状態を出力し続けるような入力電圧
範囲を有するように、設計される。ＣＭＯＳおよびバイ
ポーラのような異なる技術は異なる入力範囲を有する。
図４０（Ａ）の入力バッファの入力範囲を試験するため
には、試験器は走査動作を行ってＴＳＡ経路およびＴＳ
Ｂ経路内のスイッチを閉じる。続いて、試験器は、信号
発生器からの低信号をＴＳＢ経路を経て入力バッファの
入力に入力し、このバッファの出力を低にセットし、こ
の低をＴＳＡ経路を経て確認する。続いて、試験器は、
バッファへの入力電圧を低入力範囲内の最大レベルまで
増加させ、その後、ＴＳＡ経路を経てバッファ出力レベ
ルを読み取ることによって、バッファ出力が低に留まっ
ているかどうかチェックする。続いて、試験器は、高信
号をＴＳＢ経路を経てバッファの入力に入力し、バッフ
ァ出力を高にセットし、この高をＴＳＡ経路を経て確認
する。続いて、試験器は、バッファへの入力電圧を高入
力範囲内の最小レベルまで減少させ、その後、ＴＳＡ経
路を経てバッファ出力を読み取ることによって、バッフ
ァ出力が高に留まっているかどうかチェックする。

【０１２１】あるディジタル入力バッファは、第１の入
力電圧レベル（スレショルド）を受けた後にのみバッフ
ァ出力を高にする入力ヒステリシスを有するように、設
計されている。バッファ出力がいったん高になると、そ
れは、第２の低入力電圧レベル（スレショルド）を受け
た後になるまで、低に復帰しない。同様にして、入力バ
ッファ出力は、第２の入力電圧を受けたときは低にな
り、第１の入力電圧レベルを受けた後になるまで高に復
帰しない。ヒステリシスは、入力バッファ入力における
雑音が入力バッファ出力における状態変化を生ぜしめる
可能性を低減するために、用いられる。

【０１２２】図４０（Ａ）の入力バッファにおけるヒス
テリシスを試験するためには、試験器は、走査動作を行
ってＴＳＡ経路およびＴＳＢ経路内のスイッチを閉じ
る。続いて、試験器は、信号発生器から十分に低い（す
なわち、前述の第２の電圧レベルより低い）電圧をＴＳ
Ｂ経路を経て入力バッファの入力に入力し、バッファ出
力を低にセットして、この低をＴＳＡ経路を経て確認す
る。続いて、試験器は、バッファへの入力を第１の入力
電圧レベルよりも増加させ、次に、それを第１の入力電
圧レベルよりも低いが第２の入力電圧レベルよりも低く
ないように低下させ、次に、それを第１の入力電圧レベ
ルよりも高く復帰させる。この動作中に、試験器は、バ
ッファ出力が第１の入力電圧レベルより高い入力に応答
して低から高に変化し、入力が第１の入力電圧レベルよ
り低くされたのち、第１の入力電圧レベルよりも高く復
帰させられる間は高に留まることを、ＴＳＡ経路を経て
確認する。続いて、試験器は、バッファへの入力を第２
の入力電圧レベルよりも低く減少させ、次に、それを第
２の入力電圧レベルより高いが第１の入力電圧レベルよ
りも高くないように上昇させ、次に、それを第２の入力
電圧レベルよりも低く復帰させる。この動作中に、試験
器は、バッファ出力が第２の入力電圧レベルより低い入
力に応答して高から低へ変化し、入力が第２の入力電圧
レベルより高くされたのちに、第２の入力電圧レベルよ
りも低く復帰させられる間は低に留まることを、確認す
る。

【０１２３】図４０（Ａ）においては、試験器がバッフ
ァに信号を入力するためにＴＳＢ経路を用い、バッファ
から翻訳された信号を受けるためにＴＳＡ経路を用いる
点を除けば、図３９（Ａ）の出力バッファに関して前述
されたのと同様にして、入力バッファの電圧翻訳が試験
される。図４０（Ａ）においては、入力バッファ用のバ
ス・ホルダが、図３９（Ａ）の出力バッファに関して前
述されたようにして試験される。図４０（Ａ）において
は、図３９（Ｂ）に示されているようなダイオードＥＳ
Ｄ回路が、図３９（Ａ）の出力バッファの説明に関して
前述されたようにして試験される。

【０１２４】従来技術の図４０（Ｂ）には、従来の入力
ＥＳＤ保護回路が示されている。このＥＳＤ回路は、パ
ッドと入力バッファとの間の直列抵抗と、直列抵抗とパ
ッドとの間に接続された第１のノードおよび接地された
第２のノードを有するシリコン制御整流器（ＳＣＲ）
と、直列抵抗と入力バッファとの間に接続された第１の
ノードおよび接地された第２のノードを有するフィール
ド・プレート・ダイオード（ＦＰＤ）とを有する。パッ
ドへの正規より高い電圧入力に応答して、ＦＰＤは電流
を伝導し、バッファを損傷しないレベルにバッファへの
電圧入力をクランプする。ＦＰＤが電流を伝導すると
き、その電流はパッドから直列抵抗およびＦＰＤを経て
接地へ流れる。この電流の結果として、直列抵抗には電
圧が発生する。バッファの入力におけるＦＰＤクランプ
電圧と直列抵抗に生じた電圧との和は、ＳＣＲをターン
オンするために十分なトリガ電圧を与え、パッドからの
電流がＳＣＲを経て接地へ安全に分路されることを可能
にする。

【０１２５】図４０（Ａ）に示されているように配置さ
れた、図４０（Ｂ）のＥＳＤ回路を試験するためには、
試験器は、ＴＳＣ経路を経て増加する電圧をパッドに入
力し、ＴＳＢ経路を経てパッド電圧をモニタする。パッ
ドへの電圧入力がＦＰＤを伝導させるレベルに達する
と、ＦＰＤの電圧と直列抵抗の電圧との和はＳＣＲをト
リガしてターンオンする。試験器は、ＴＳＢ経路上のパ
ッド電圧をモニタすることによっておよび／またはＴＳ
Ｃ経路を経由しＳＣＲを経て流れる増加した電流の結果
としてのＲにおける増加した電圧降下をモニタすること
によって、この状態を検出し得る。

【０１２６】図３９（Ｂ）のＥＳＤ回路の試験において
は、ＴＳＢスイッチおよびＴＳＣスイッチのそれぞれ
は、図３９（Ａ）および図４０（Ａ）における（ＥＳＤ
回路のいずれかの側の）任意の所望の点においてパッド
ワイヤに接続され得る。しかし、図３９（Ｃ）および図
４０（Ｂ）のＥＳＤ回路を試験するときは、ＴＳＢスイ
ッチおよびＴＳＣスイッチは、図３９（Ａ）および図４
０（Ａ）に示されているように、共にパッドとＥＳＤ回
路との間のパッドワイヤに接続されるべきである。

【０１２７】例の図４１は、本発明がアナログ出力バッ
ファ４１３とアナログ出力バッファに関連するアナログ
回路とをどのように試験し得るかを示しており、それら
のアナログ回路およびバッファは、わかりやすくするた
めに、図３９（Ａ）および図４０（Ａ）のディジタル・
コアと同じダイおよび走査経路上に示されている。図３
９（Ａ）と図４１との間の相違は、図４１がアナログ回
路の入力に配置された２つの追加スイッチＳを４１０お
よび４１１に有することと、アナログ回路の出力に配置
された追加スイッチＳを４１２に有することとである。
第１の入力スイッチ４１０は、アナログ回路入力と他回
路との間の接続を開閉するために用いられ、第２の入力
スイッチ４１１は、アナログ回路入力と試験器との間の
ＴＳＡパッドを経ての接続を開閉するために用いられ
る。出力スイッチ４１２は、アナログ回路出力と試験器
との間のＴＳＢパッドを経ての接続を開閉するために用
いられる。

【０１２８】アナログ出力バッファの試験は、図３９
（Ａ）において前述されたディジタル出力バッファの試
験と同様である。アナログバッファ試験の初めに、試験
器は、走査動作を行ってスイッチ４１１，４１２，４１
４を開き、ＴＳＡ、ＴＳＢおよびＴＳＣ経路内のスイッ
チを閉じてバッファを試験器に接続する。この走査動作
に続いて、アナログバッファの試験は、ＴＳＡ経路を経
てアナログ信号をバッファに入力し、ＴＳＢ経路を経て
バッファ出力におけるアナログ信号をモニタすることに
よって、行われる。バッファの駆動強度と高および低駆
動抵抗とを測定するためのバッファ出力に対する負荷
は、図３９（Ａ）に関して前述したように、ＴＳＣ経路
を経て行われる。もしバッファが３状態タイプのものな
らば、バッファの使用禁止状態は、図３９（Ａ）におい
て前述したように試験され得る。

【０１２９】アナログ回路の試験は、同様にして行われ
る。アナログ回路試験の初めに、試験器は、走査動作を
行って、スイッチ４１０，４１４，４１５，４１７を開
いてスイッチ４１１，４１２を経てアナログ回路を試験
器に接続する。この走査動作に続いて、アナログ回路の
試験は、ＴＳＡパッドを経てアナログ信号をこの回路に
入力し、ＴＳＢパッドを経てこの回路出力におけるアナ
ログ信号をモニタする試験器により行われる。試験時間
を短縮するためには、スイッチ４１４を閉じ、スイッチ
４１２を開き、ＴＳＢ経路上のスイッチ４１７を閉じる
ことにより、アナログバッファ試験をアナログ回路試験
と組合わせて、試験器がアナログバッファの出力を経て
アナログ回路出力をモニタし得るようにする。

【０１３０】例の図４２は、図４１に類似しており、本
発明がアナログ入力バッファ４２３とアナログ入力バッ
ファに関連するアナログ回路とをどのように試験し得る
かを示す。試験されるべき回路およびバッファは、わか
りやすくするために、図３９（Ａ）、図４０（Ａ）およ
び図４１に示されているものと同じダイおよび走査経路
上に示されている。

【０１３１】アナログ入力バッファ４２３の試験は、図
４０（Ａ）において前述されたディジタル入力バッファ
の試験と同様である。アナログバッファ試験の初めに、
試験器は、走査動作を行って、スイッチ４１１，４１
２，４１４を開き、ＴＳＡ、ＴＳＢおよびＴＳＣ経路内
のスイッチを閉じてバッファを試験器に接続する。この
走査動作に続いて、アナログバッファの試験は、ＴＳＢ
経路を経てアナログ信号をバッファに入力し、ＴＳＡ経
路を経てバッファ出力におけるアナログ信号をモニタす
ることによって、行われる。

【０１３２】アナログ回路の試験は、同様にして行われ
る。アナログ回路試験の初めに、試験器は、走査動作を
行って、スイッチ４１０，４１４，４１５，４１７を開
き、スイッチ４１１，４１２を閉じる。この走査動作に
続いて、アナログ回路の試験は、ＴＳＢパッドを経てア
ナログ信号をアナログ回路へ入力し、ＴＳＡパッドを経
てアナログ回路出力におけるアナログ信号をモニタする
試験器により行われる。スイッチ４１４を閉じ、スイッ
チ４１２を開き、ＴＳＢ経路上のスイッチ４１７を閉じ
て、試験器がアナログ入力バッファを経てアナログ回路
入力を刺激し得るようにすることにより、アナログ入力
バッファ試験はアナログ回路の試験と組合わされ得る。

【０１３３】アナログ回路の上述の試験に関連して、コ
ンピュータが、受けたアナログ信号に関する従来の周波
数領域解析を行うためにディジタル化された信号を用い
得るように、電圧計は、好ましくは、受けたアナログ信
号をディジタル化するための従来のディジタイザを含
む。

【０１３４】ここで示した例の出力バッファは高駆動お
よび低駆動が可能であるが、以上の説明から明らかなよ
うに、本発明の技術を用いればオープン・ドレイン・バ
ッファまたはオープン・コレクタ・バッファをも同様に
試験し得る。以上においては、本発明の代表的な実施例
を説明したが、この説明は、さまざまな実施例により実
施し得る本発明の範囲を限定するものではない。

【０１３５】以上の説明に関して更に以下の項を開示す
る。 （１）表面に形成された少なくとも１つの集積回路を有
する半導体ボディであって、前記少なくとも１つの集積
回路が、コア機能論理と、該コア機能論理と端子パッド
との間の信号経路に結合された、該信号経路に沿って信
号を送るための端子バッファと、負荷端子を前記端子パ
ッドに選択的に接続するための負荷試験スイッチと、前
記端子バッファの入力を第１の試験端子に選択的に接続
するための第１の試験スイッチと、前記端子バッファの
出力を第２の試験端子に選択的に接続するための第２の
試験スイッチと、前記負荷試験スイッチと前記第１およ
び第２の試験スイッチとの動作を、正規動作においては
開かれるように、試験モードにおいては閉じられるよう
に、制御するための制御回路とを含む、半導体ボディ。

【０１３６】（２）前記少なくとも１つの集積回路が、
前記端子パッドと前記端子バッファとの間の信号経路の
前記負荷試験スイッチと前記端子バッファとの間の前記
信号経路の位置に接続された静電気放電保護回路をさら
に含む、第１項記載の半導体ボディ。 （３）前記端子パッドと前記端子バッファとの間にある
ノードにおいて前記端子パッドに接続されたバス・ホル
ダ回路であって、前記第１および第２の試験スイッチの
一方が前記バス・ホルダ回路と前記端子パッドとの間の
ノードに接続されている、バス・ホルダ回路をさらに含
む、第１項記載の半導体ボディ。

【０１３７】（４）前記端子バッファが出力バッファを
含み、該出力バッファが、前記コア機能論理に結合され
た入力と、前記端子パッドに結合された出力とを有し、
前記半導体ボディが、前記端子バッファを前記コア機能
論理に選択的に接続するための分離試験スイッチをさら
に含み、前記制御回路が、正規動作においては閉じ、試
験モードにおいては開くように、前記分離試験スイッチ
の動作も制御する、第１項記載の半導体ボディ。 （５）前記端子パッドに結合された入力を有し、前記コ
ア機能論理に結合された出力を有する入力バッファと、
該入力バッファの前記出力を前記第１の試験端子に選択
的に接続するための第３の試験スイッチと、をさらに含
み、前記制御回路が、正規動作においては開き、試験モ
ードにおいては選択的に閉じるように、前記第３の試験
スイッチの動作も制御する、第１項または第４項記載の
半導体ボディ。

【０１３８】（６）前記半導体ボディの表面に複数の集
積回路が形成され、該複数の集積回路の負荷端子が共通
に接続され、前記複数の集積回路の第１の試験端子が共
通に接続され、前記複数の集積回路の第２の試験端子が
共通に接続されている、第１項記載の半導体ボディ。 （７）前記少なくとも１つの集積回路が、複数の端子バ
ッファであって、それぞれが第１および第２の試験スイ
ッチおよび負荷試験スイッチに関連する複数の端子バッ
ファを含み、前記複数の端子バッファに関連する前記第
１の試験スイッチが共通の第１の試験ノードに接続さ
れ、前記複数の端子バッファに関連する前記第２の試験
スイッチが共通の第２の試験ノードに接続され、前記複
数の端子バッファに関連する前記負荷試験スイッチが共
通の負荷試験ノードに接続されており、前記半導体ボデ
ィが、前記第１の共通試験ノードと前記第１の試験端子
との間、前記第２の共通試験ノードと前記第２の試験端
子との間および前記共通負荷ノードと前記負荷端子との
間のそれぞれに直列に接続された第１、第２および第３
のパッドスイッチをさらに含み、前記制御回路が、正規
動作においては開き、試験モードにおいては選択的に閉
じるように、前記第１、第２および第３のパッドスイッ
チの動作も制御する、第１項記載の半導体ボディ。

【０１３９】（８）集積回路の出力回路であって、コア
機能回路に結合された入力および端子パッドに結合され
た出力を有する出力バッファを含む出力回路を試験する
試験方法であって、前記出力バッファの前記入力を前記
コア機能回路から切断するステップと、前記出力バッフ
ァの前記入力を第１の試験端子に接続するステップと、
前記出力バッファの前記出力を第２の試験端子に接続す
るステップと、第１の論理レベルにある試験入力信号を
前記出力バッファの前記入力によって受けられるように
前記第１の試験端子に印加するステップと、前記第１の
論理レベルにある前記試験入力信号に応答して前記出力
バッファの駆動強度を前記第２の試験端子において測定
するステップと、第２の論理レベルにある試験入力信号
を前記出力バッファの前記入力によって受けられるよう
に前記第１の試験端子に印加するステップと、前記第２
の論理レベルにある前記試験入力信号に応答して前記出
力バッファの駆動強度を前記第２の試験端子において測
定するステップとを含む、試験方法。

【０１４０】（９）前記出力バッファの前記出力を負荷
試験端子へ接続するステップと、前記印加するステップ
の前に負荷を前記負荷試験端子へ接続するステップとを
さらに含み、前記測定するステップのそれぞれが、前記
出力バッファからの駆動電流を決定するために前記負荷
における電圧降下を測定するステップを含む、第８項記
載の方法。 （１０）前記出力バッファの前記出力を負荷試験端子へ
接続するステップと、前記出力バッファを使用禁止にす
るステップと、変化する試験電圧を前記負荷試験端子に
印加するステップと、前記出力バッファの前記出力にお
ける電圧が前記変化する試験電圧に追従しているかどう
かを決定するために前記第２の試験端子における電圧を
測定するステップとをさらに含む、第８項記載の方法。

【０１４１】（１１）前記出力バッファが、該出力バッ
ファの前記駆動レベルを制御する駆動信号を受けるため
の駆動入力を有し、前記集積回路が、前記出力バッファ
の前記駆動入力と前記コア機能論理との間に接続され
た、前記出力バッファへ前記駆動信号を供給するための
境界走査セルをさらに含み、前記方法がさらに、前記印
加するステップの前に、選択された駆動信号を前記境界
走査セルに記憶するステップを含む、第８項記載の方
法。 （１２）前記集積回路が複数の出力バッファを含み、該
出力バッファがそれぞえ複数の端子パッドの１つと関連
しており、前記出力バッファがそれぞれ複数の制御スイ
ッチにも関連しており、該複数の制御スイッチが、前記
各出力バッファ用の、前記コア機能回路と前記出力バッ
ファの前記入力との間に接続された分離制御スイッチ
と、前記出力バッファの前記入力と前記第１の試験端子
との間に接続された第１の試験スイッチと、前記出力バ
ッファの前記出力と前記第２の試験端子との間に接続さ
れた第２の試験スイッチとを含み、前記集積回路が、前
記第１の試験端子と前記複数の出力バッファの前記第１
の試験スイッチのそれぞれとの間に接続された第１の試
験パッド制御スイッチと、前記第２の試験端子と前記複
数の出力バッファの前記第２の試験スイッチのそれぞれ
との間に接続された第２の試験パッド制御スイッチとを
さらに含み、前記方法がさらに、前記印加するステップ
の前に、前記第１および第２の試験パッド制御スイッチ
を閉じるステップを含む、第８項記載の方法。

【０１４２】（１３）各測定ステップが、前記印加する
ステップと前記出力バッファが前記第２の試験端子をス
レショルド電圧まで駆動する時刻との間の伝搬遅延を測
定する、第８項記載の方法。 （１４）前記集積回路が半導体ウエハ上に複数の同様の
集積回路と組み合わされて配置されており、前記複数の
集積回路のそれぞれが、コア機能回路に結合された入力
および端子パッドに結合された出力を有する出力バッフ
ァを含む出力回路を含み、前記複数の集積回路のそれぞ
れが複数の制御スイッチを含み、該複数の制御スイッチ
が、前記コア機能回路と前記出力バッファの前記入力と
の間に接続された分離制御スイッチと、前記出力バッフ
ァの前記入力と前記第１の試験端子との間に接続された
第１の試験スイッチと、前記出力バッファの前記出力と
前記第２の試験端子との間に接続された第２の試験スイ
ッチとを含み、前記複数の集積回路のそれぞれの前記第
１および第２の試験端子がともに第１および第２の試験
バス導体に接続されている、第８項記載の方法。

【０１４３】（１５）集積回路の静電気放電回路であっ
て、該静電気放電回路が端子バッファの近くのノードに
おいて端子パッドに接続されており、前記端子バッファ
がコア機能回路と前記端子パッドとの間の信号経路に結
合されており、前記集積回路が、前記静電気放電回路と
負荷試験端子との間に接続された負荷試験スイッチと、
前記静電気放電回路と試験端子との間に接続された試験
スイッチとをさらに含む、前記静電気放電回路を試験す
る試験方法であって、前記試験スイッチおよび前記負荷
試験スイッチを閉じるステップと、前記負荷試験端子に
変化する電圧を印加するステップと、前記印加するステ
ップ中に、前記静電気放電回路が該印加するステップの
結果として電流を伝導しているかどうかを決定するため
に前記負荷試験端子において伝導を検出するステップと
を含む、試験方法。 （１６）前記静電気放電回路がＳＣＲタイプのものであ
り、前記印加するステップが、前記負荷試験端子に負荷
を経て変化する電圧を印加するステップを含み、前記検
出するステップが、前記印加するステップ中に、前記Ｓ
ＣＲのトリガを検出するために前記負荷にかかる電圧を
モニタするステップを含む、第１５項記載の方法。

【０１４４】（１７）集積回路のバス・ホルダ回路であ
って、該バス・ホルダ回路が端子バッファの近くのノー
ドにおいて端子パッドに接続されており、前記端子バッ
ファがコア機能回路と前記端子パッドとの間の信号経路
に結合された、前記バス・ホルダ回路を試験する試験方
法であって前記端子バッファが前記端子パッドの状態を
駆動するために動作し得ないことを保証するステップ
と、前記バス・ホルダ回路を負荷試験端子へ接続するス
テップと、前記負荷試験端子へ負荷を接続するステップ
と、前記負荷試験端子に前記負荷を経て変化する電圧を
印加するステップであって、該電圧が第１のレベルから
第２のレベルまで変化する、印加するステップと、前記
印加するステップ中における極性の変化を検出するため
に前記負荷にかかる電圧をモニタするステップとを含
む、試験方法。

【０１４５】（１８）集積回路の入力回路であって、該
入力回路が、端子パッドに結合された入力およびコア機
能回路に結合された出力を有する入力バッファを含む、
前記入力回路を試験する試験方法であって、前記入力バ
ッファの前記入力を第１の試験端子に接続するステップ
と、前記入力バッファの前記出力を第２の試験端子に接
続するステップと、第１の論理レベルにある試験入力信
号を前記入力バッファの前記入力によって受けられるよ
うに前記第１の試験端子に印加するステップと、該印加
するステップに応答して前記入力バッファの応答を前記
第２の試験端子において測定するステップとを含む、試
験方法。

【０１４６】（１９）前記印加するステップが、前記第
１の試験端子に印加される電圧を入力低レベル電圧範囲
内において変化させるステップを含み、前記測定するス
テップが、前記第２の試験端子における論理レベルが前
記変化させるステップ中において一定に保たれるかどう
かを決定するために前記論理レベルをモニタするステッ
プを含み、前記方法がさらに、前記第１の試験端子に印
加される前記電圧を入力高レベル電圧範囲内において変
化させるステップと、前記第２の試験端子における論理
レベルが前記入力高レベル電圧範囲内において前記印加
電圧を変化させるステップ中において一定に保たれるか
どうかを決定するために前記論理レベルをモニタするス
テップとを含む、第１８項記載の方法。 （２０）前記印加するステップが、前記第１の試験端子
に印加される電圧を第１の電圧範囲内から該第１電圧範
囲外の第１のスレショルド電圧までまたは該第１のスレ
ショルド電圧を越えて変化させるステップを含み、前記
測定するステップが、前記第２の試験端子における論理
レベルが前記変化させるステップに応答して状態を変化
したかどうかを決定するために前記論理レベルをモニタ
するステップを含み、前記方法がさらに、前記論理レベ
ルが状態を変化したことを決定する前記モニタするステ
ップに応答して、再び前記第１の試験端子に印加される
電圧を前記第１のスレショルド電圧からまたは該第１の
スレショルド電圧を越えた電圧から前記第１のスレショ
ルド電圧よりも前記第１の電圧範囲に近い第２のスレシ
ョルド電圧まで変化させるステップと、前記第１の試験
端子に印加される前記電圧を前記第１のスレショルド電
圧からまたは該第１のスレショルド電圧を越えた電圧か
ら前記第２のスレショルド電圧まで変化させるステップ
に応答して状態を変化したかどうかを決定するために前
記第２の試験端子における論理レベルを再びモニタする
ステップとを含む、第１８項記載の方法。

【０１４７】（２１）前記集積回路が複数の同様の集積
回路と組み合わされて半導体ウエハ上に配置されてお
り、前記複数の集積回路のそれぞれが、端子パッドに結
合された入力およびコア機能回路に結合された出力を有
する入力バッファを含む入力回路を含み、前記複数の集
積回路のそれぞれが複数の制御スイッチを含み、該複数
の制御スイッチが、前記入力バッファの前記入力と前記
第１の試験端子との間に接続された第１の試験スイッチ
と、前記入力バッファの前記出力と前記第２の試験端子
との間に接続された第２の試験スイッチとを含み、前記
複数の集積回路のそれぞれの前記第１および第２の試験
端子がともに第１および第２の試験バス導体に接続され
ている、第１８項記載の方法。

【０１４８】（２２）ウエハ上の集積回路ダイの周辺回
路（３５０，３６０，ＥＳＤ，ＢＨ）は、ダイのボンド
パッドに物理的に接触することなく試験される。

【図面の簡単な説明】

【図1 】メモリ（Ｍ）および組合せ論理（ＣＬ）を有す
る従来の電気回路を示す図である。

【図２】図１のメモリの例を示す図である。

【図３】図１の回路がどのように走査され得るかの一例
を示す図である。

【図４】（Ａ）は、メモリに基づくＤフリップフロップ
がどのように走査セルに変換されるかの一例を示す図、
（Ｂ）は、図３のバイパスメモリの一例を示す図であ
る。

【図５】試験器へ直列に接続された図３の３つの回路を
示す図である。

【図６】従来の走査試験の概念を示す図である。

【図７】本発明のウォーピング走査試験の概念を示す図
である。

【図８】ウォーピング走査試験動作の概念的フローを示
す図である。

【図９】２ビット走査経路のみを有する点を除けば図３
の回路と同様の回路を示す図である。

【図１０】図３の回路と同様である回路を示す図であ
る。

【図１１】Ｆ出力に追加されかつ接続された走査セル
（Ｃ）の構造を示す図である。

【図１２】図１０の回路がどのように変形されてウォー
ピング走査試験の概念を支援するようにされるかを示す
図である。

【図１３】データ加算セルの一例を示す図である。

【図１４】３つの入力と２つの出力とを有する走査試験
可能な回路の一例を示す図である。

【図１５】データ保持セル（ＤＲＣ）の一例を示す図で
ある。

【図１６】ウォーピング走査試験の概念がどのようにし
て回路上に実現され得るかを示す図である。

【図１７】ウォーピング走査試験の概念がどのようにし
て回路上に実現され得るかを示す図である。

【図１８】ウォーピング走査試験の概念がどのようにし
て回路上に実現され得るかを示す図である。

【図１９】データ収集境界セル（ＤＣＢＣ）の設計の一
例を示す図である。

【図２０】データ保持境界セル（ＤＲＢＣ）の設計の一
例を示す図である。

【図２１】（Ａ）はデータ加算境界セル（ＤＳＢＣ）の
設計の一例を示す図であり、（Ｂ）はＤＣＢＣ、ＤＲＢ
ＣおよびＤＳＢＣがどのようにして実現されるかを示す
図である。

【図２２】ウォーピング走査試験の概念が多重回路Ｃ₁
〜Ｃ_N を試験するためにどのように用いられ得るかを示
す図である。

【図２３】ウォーピング走査試験の概念が多重ＩＣ１〜
Ｎを試験するためにどのように用いられ得るかを示す図
である。

【図２４】ウォーピング走査試験の概念が多重ボード
（ＢＤ）を試験するためにどのように用いられ得るかを
示している。

【図２５】ウォーピング走査試験の概念が多重ボックス
（ＢＸ）を試験するためにどのように用いられ得るかを
示している。

【図２６】ウォーピング走査試験の概念がウエハ上のダ
イを試験するためにどのように用いられ得るかを示す図
である。

【図２７】図２６に示した一つのダイを示す図である。

【図２８】ウォーピング走査試験の概念が多重ウエハを
試験するためにどのように用いられ得るかを示す図であ
る。

【図２９】ウォーピング走査試験の概念が多重ロット１
〜Ｎを試験するためにどのように用いられ得るかを示す
図である。

【図３０】エイリアシングの可能性を解消する１つの方
法を示す図である。

【図３１】図２６におけると同様のウエハを示す図であ
る。

【図３２】図２７におけると同様のダイを示す図であ
る。

【図３３】従来のＩＥＥＥ規格１１４９．１の走査セル
を示す図である。

【図３４】図３３の走査可能なスイッチ（Ｓ）を含む回
路の一例を示す図である。

【図３５】図３４におけるのと同様の回路を示す図であ
る。

【図３６】図３４におけるのと同様の回路置を示す図で
ある。

【図３７】走査可能なスイッチ（Ｓ）および双方向性パ
ッドを含む回路の一例を示す図である。

【図３８】図３４から図３７までのすべてのＴＳＡノー
ドがどのようにダイ上においてバスで結ばれ得るかを示
す図である。

【図３９】（Ａ）は、３状態出力バッファのプローブレ
ス試験が本発明を用いてどのように行われるかの一例を
示す図であり、（Ｂ）は、（Ａ）のＥＳＤ回路の１つの
従来の形式を示す図であり、（Ｃ）は、もう１つの従来
の出力ＥＳＤ保護回路を示す図である。

【図４０】（Ａ）は、入力バッファの試験がどのように
行われ得るのかを示す図であり、（Ｂ）は、従来の入力
ＥＳＤ保護回路を示す図である。

【図４１】本発明がアナログ出力バッファ４１３とアナ
ログ出力バッファに関連するアナログ回路とをどのよう
に試験し得るかを示す図である。

【図４２】本発明がアナログ入力バッファ４２３とアナ
ログ入力バッファに関連するアナログ回路とをどのよう
に試験し得るかを示す図である。

【符号の説明】

３１２ ＴＳＡパッド ３５０ 出力バッファ ３６０ 入力バッファ ３９２ パッドスイッチ ＢＨ バス・ホルダ ＥＳＤ 静電気放電保護回路 ＳＷ１ 第１のスイッチング回路 ＳＷ２ 第２のスイッチング回路 Ｒ 既知抵抗 Ｖｐ プログラム可能電圧源

Claims (2)

【特許請求の範囲】
1. 【請求項１】 表面に形成された少なくとも１つの集積
   回路を有する半導体ボディであって、 前記少なくとも１つの集積回路が、 コア機能論理と、 該コア機能論理と端子パッドとの間の信号経路に結合さ
   れた、該信号経路に沿って信号を送るための端子バッフ
   ァと、 負荷端子を前記端子パッドに選択的に接続するための負
   荷試験スイッチと、 前記端子バッファの入力を第１の試験端子に選択的に接
   続するための第１の試験スイッチと、 前記端子バッファの出力を第２の試験端子に選択的に接
   続するための第２の試験スイッチと、前記負荷試験スイ
   ッチと前記第１および第２の試験スイッチとの動作を、
   正規動作においては開かれるように、試験モードにおい
   ては閉じられるように、制御するための制御回路とを含
   む、半導体ボディ。
2. 【請求項２】 集積回路の出力回路であって、コア機能
   回路に結合された入力および端子パッドに結合された出
   力を有する出力バッファを含む出力回路を試験する試験
   方法であって、 前記出力バッファの前記入力を前記コア機能回路から切
   断するステップと、 前記出力バッファの前記入力を第１の試験端子に接続す
   るステップと、 前記出力バッファの前記出力を第２の試験端子に接続す
   るステップと、 第１の論理レベルにある試験入力信号を前記出力バッフ
   ァの前記入力によって受けられるように前記第１の試験
   端子に印加するステップと、 前記第１の論理レベルにある前記試験入力信号に応答し
   て前記出力バッファの駆動強度を前記第２の試験端子に
   おいて測定するステップと、 第２の論理レベルにある試験入力信号を前記出力バッフ
   ァの前記入力によって受けられるように前記第１の試験
   端子に印加するステップと、前記第２の論理レベルにあ
   る前記試験入力信号に応答して前記出力バッファの駆動
   強度を前記第２の試験端子において測定するステップと
   を含む、試験方法。