DE68925813T2

DE68925813T2 - Verfahren und vorrichtung zum nachweis von fehlern in halbleiterschaltungen

Info

Publication number: DE68925813T2
Application number: DE68925813T
Authority: DE
Inventors: Tushar Gheewala
Original assignee: CROSSCHECK TECHNOLOGY Inc A DE
Current assignee: CROSSCHECK TECHNOLOGY Inc A DE
Priority date: 1988-09-09
Filing date: 1989-09-06
Publication date: 1996-08-08
Anticipated expiration: 2009-09-07
Also published as: EP0396660B1; WO1990002997A1; EP0396660A4; DE68925813D1; EP0396660A1; JPH03501889A; US4937826A

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung:
Diese Erfindung bezieht sich auf das Testen von integrierten Schaltkreisen und insbesondere auf Verbesserungen des "Querprüf"-Verfahrens zum Testen integrierter Schaltkreise, welches die Beobachtung des Ausgangsknotens eines jeden Logikelementes auf einem integrierten Schaltkreis von beliebiger Kombinationsstruktur gestattet.
Der vollständige Test eines jeden Defekts erfordert die Steuerung der Ausgangszustände dieser Knoten, so daß jedes Subelement (Transistor, Widerstand, Verbindungsdraht, usw.) eines jeden Logikgatters individuell getestet wird und nicht durch die Wirkung irgendeines anderen Subelementes maskiert wird. Dies erfordert nicht nur die Anwendung eines jeden eindeutigen Kombinationszustandes eines Kombinations-Logikelements sondern kann das Anlegen dieser Zustände in bestimmten Schrittmustern erfordern, um bestimmte "offen festsitzende" Fehler festzustellen, welche andernfalls durch die auf dem Ausgangsknoten gespeicherte Ladung von einem vorhergehenden Logikzustand maskiert werden.
Die Integrationsdichte von elektronischen Systemen wächst rasch an aufgrund des andauernden Fortschrittes in der Herstellungstechnologie von integrierten Schaltkreisen. Die Anhahl von Anschlußstiften oder E/A-Anschlüssen in einem System wächst jedoch sehr viel weniger rasch. Dies schafft ein Problem beim Testen dieser Systeme, da größere Beträge von Testdaten durch relativ wenige E/A-Anschlüsse hindurchgeschickt werden müssen. Zusätzlich müssen die Testdaten eine andauernd tiefere und verwickeltere Logikstrecke durchlaufen, was ernsthafte Probleme für das Vorsehen von Testverfahren schafft, die die meisten Fehler feststellen können.
Die Feststellung eines Defektes erfordert die Bestimmung des Fehlers, der den Defekt hervorruft. Das Logikgatter muß sodann betätigt oder eingeschaltet werden, so daß das Subelement, in welchem der Defekt angeordnet ist, dem Ausgang in einer solchen Weise ausgesetzt wird, daß es alleine entweder für das korrekte Ausgangssignal (z.B. ein Transistor, der den Ausgang steuert) verantwortlich ist oder den korrekten Betrieb stört, wenn es defekt ist (z.B. ein kurzgeschlossener Transistor). Dies geschieht durch Aktivierung aller Subelemente in Reihe zu dem unter Test befindlichen Subelement und durch Abschaltung aller Subelemente parallel zu dem Subelement unter Test. Es gibt keine praktische Lösung oder keinen Algorithmus zum Überprüfen und Beobachten eines Logikgatters in einer solchen Weise, wenn es in einem großen Schaltkreis enthalten ist.
Die Definitionen der Arten von Fehlern, die Defekte anzeigen, sind hilfreich.
Ein offener Schaltkrcis oder ein "offen festsitzender" Fehler ist ein Typ eines Defektes in einem integrierten Schaltkreis, bei dem ein Transistor oder eine Verbindung aufgetrennt ist. Diese Defekte sind schwierig festzustellen, da gespeicherte Ladung an den Signalknoten ein "irrtümlich korrektes" Signal zu dem Zeitpunkt bilden kann, wo das Ausgangssignal beobachtet wird. Der korrekte Test auf solche Defekte erfordert die Steuerung des Ausgangssignales auf den entgegengesetzten logischen Ausgangspegel unmittelbar vor dem Anlegen des Testmusters. Dies stellt sicher, daß das Gatter sodann das Signal zurück auf den geeigneten zu testenden Pegel steuern kann. Dies ist in der Vergangenheit geschehen durch Bildung eines Eingangs-Anregungsmusters, das in einer Reihe organisiert war. Die Bildung eines solchen Sequenzmusters ist oftmals eine sein schwierige oder unpraktische Aufgabe in einem typischen Schaltkreis.
Ein x-Pegelfehler ist ein Fehler, hei dem der Ausgang eines Logikgatters nicht einen gültigen Logikpegel von "Eins" (VOH) oder "Null" (VOL) erreicht. Ein üblicher Defekt der diesen Zustand zum Auftreten veranlaßt ist ein kurzgeschlossener Schaltkreis entweder intern zu dem Gatter oder mit einem anderen Signal. Obgleich der Signalpegel unbestimmt ist, wird die nächste Stufr der Logik diesen entweder als eine "Eins" oder eine "Null" in Abhängigkeit von dem aktuellen Schalterschwellwert dieser nächste Stufe ansehen. Ein geeigneter Test für x-Pegelfehler erfordert eine direkte Beobachtung der Ausgangs- Signalpegel von jedem Gatter. Diese Ausgänge müssen einen ausreichenden Spielraum aufweisen, um sicherzustellen, daß jedes beliebige Gatter, das durch diesen Knoten angesteuert wird auch unter schlechtesten Betriebsbedingungen in richtiger Weise das Signal feststellen wird.
Ein Kurzschluß ist eine Art von Fehler in einem integrierten Schaltkreis, bei welchem eine Signalleitung oder ein Knoten mit einem anderen oder mit Spannung oder Masse kurzgeschlossen ist. Mit der Ausnahme von Kurzschlüssen mit Spannung oder Masse sind diese Fehler sehr schwierig deterministisch festzustellen. Es muß nicht nur jeder Knoten in dem Schaltkreis mit jedem anderen Knoten verglichen werden, um zu sehen, ob ein Defekt die Operation beeinflussen würde, sondern es müssen auch die durch diese Defekte verursachten Fehler zu den Testanschlüssen fortschreiten. Eine rigorose Feststellung dieser Zustände für große Schaltkreise ist selbst mit den größten Rechenmitteln nicht als machbar angesehen worden. Zusätzlich können einige dieser Kurzschlüsse x- Pegel- oder Verzögerungs-Fehler hervorrufen, die nicht leicht bestimmbar oder feststellbar sind.
Der Rausch-Spielraum ist ein Maß für den Grad, bis zu welchem ein Ausgangssignal die minimalen elektrischen Anforderungen für dieses Signal übersteigt, um als eine gültige "Eins" oder "Null" durch den Eingangsanschluß des Logikgatters angesehen zu werden, wenn es dieses ansteuert.
Ausgangsrauschen-Spielraumfehler sind ähnlich zu x-Pegelfehlern, indem ein Ausgangsknoten nicht den maximal möglichen Logikpegel für "Eins" oder "Null" erreichen wird. Stattdessen erreicht er einen Logikpegel mit "Eins" oder "Null", der - obgleich gültig - unzureichend ist, um einen korrekten Schaltkreisbetrieb bei der Gegenwart von außerordentlichem elektrischen Rauschen, wie es z.B. durch andere nicht bezogene Schaltungen im Schaltkreis hervorgerufen wird, zu garantieren.
Eingangsrauschen-Spielraumfehler sind Fehler, in denen der Eingang - obgleich er in der Lage ist, einen gültigen Logiksignalpegel des Wertes VOH oder VOL festzustellen - nicht in der Lage ist, ein solches Signal bei Gegenwart von elektrischem Rauschen zuverlässig festzustellen. Gültige Eingangs-Logikpegel, die VOH (VOL) entsprechen und durch Rauschen vermindert sind, werden üblicherweise als VIH (minimaler Eingangs-Logikpegel "Eins") und VIL (maximaler Eingangs-Logikpegel "Null") bezeichnet.
Ein Verzögerungsfehler ist ein Defekt, der die Fortpflanzungsverzögerung eines Gatters oder einer Signalstrecke hinreichend ausdehnt, um eine nicht korrekte Operation bei allen oder bestimmten Betriebsbedingungen hervorzurufen. Verzögerungsfehler werden üblicherweise durch Transistordefekte, wie beispielsweise aufgetrennte Transistorgatter oder "festsitzende" Transistoren hervorgerufen.
Festsitz-Fehler sind defekte Modelle, die verwendet werden, um die Charakterisierung der Qualität der Testmuster zu vereinfachen. Dieses Modell nimmt an, daß alle Effekte wie ein Kurzschluß nach Spannung oder Masse aussehen. Dieses einfache Modell wird üblicherweise benutzt, da mehrere genaue Modelle bei begrenzten Rechenmitteln schwierig zu benutzen sind. Es stellt jedoch kein genaues Modell der Herstellungsdefekte dar.

2. Beschreibung des Standes der Technik

Eine Anzahl von Techniken ist entwickelt worden, welche auf die Probleme des Testens großer integrierter Schaltkreise gerichtet sind, insbesondere Scan und BIST. Bezug sei beispielsweise genommen auf "Built-in Seif-Test Structures"; und "Built-in Self-Test Techniques" von Edward 1 McCluskey, Stanford University, April 1985, IEEE Design & Test, Seiten 21-36; "Design for Testability - A Survey" von T.W. Williams und K.P. Parker, Proc. IEEE, Band 71, Seiten 98-112, Januar 1983). Diese Referenzen beschreiben und geben einen Überblick über die Benutzung und Anwendbarkeit dieser Testverfahren.
Diese bekannten Techniken sind ernsthaft eingeschränkt auflaufende Herstellungs-Integrationspegel des Standes der Technik. Sie geben keinen adäquaten Test, weder in der Quantität noch in der Qualität für viele mögliche Herstellungsdefekte vor. Bezug sei beispielsweise genommen auf "Test Length in a Self-Testing Environment" von T.W. Williams, Seiten 59-63, IEEE Design & Test; und "Fault Coverage Requirement in Production Testing of LSI Circuits" von V.D. Agrawal et. al., Seiten 57-61, IEEE Journal of Solid-State Circuits, Band SC-17, Nr.1, Februar 1982. Diese Referenzen beschreiben die wachsende Notwendigkeit nach einer verbesserten Fehlerabdeckung, um den gleichen Qualitätspegel der versandten Teile einfach beizubehalten, wenn die Größe der integrierten Schaltkreise anwächst und unabhängig davon die Herstellungsausbeute abnimmt.
Jüngst verfügbare Verfahren zum Testen sind nicht in der Lage, eine definitive Abdeckung aller Defekte vorzugeben und sie sind für den Test bestimmter Defekte nur mit größter Schwierigkeit geeignet. Beispielsweise offene Defekte in MOS-Einrichtungen können korrekt auf bestimmte Testmuster ansprechen aber auf andere nicht. Die Vermeidung dieser falschen, guten Messungen haben in der Vergangenheit die Eingabe von bestimmten Sequenzmustern erfordert. Zum Beispiel sind Tests mit zwei Mustern auch für einfache Gatter erforderlich. Das erste Muster erfaßt den Ausgang in einem Anfangszustand und das andere steuert ihn auf den entgegengesetzten Zustand für die Prüfung. Solche Muster werden durch Gopal Gupta und N.K. Jha beschrieben in "A Universal Test Set for CMOS Circuits", IEEE Transactions on Computer-Aided Design, Seiten 590-597, Band 7, Nr.5, Mai 1988. Die Bildung unter Zeugung von Sequenz-Testmustern an Signaleingängen ist sehr schwierig und zeitaufwendig und erfordert ebenfalls eine teure Computerleistung.
R. Rajsuman et al. beschreiben ein Wegstrecken-Erfassungsschema in "Testing of Complex Gates", Electronics Letters, 30 Juli 1987, Band 23, Seiten 813-814. Dort gibt es jedoch keinen Vorschlag, wie die Wegstreckensensibilisierung zu verwenden ist, um Testgruppen herzuleiten, bzw. andere Merkmale und Vorteile der vorliegenden Erfindung, die sich auf die Testsensibilisierung beziehen.
Dr. Tushar R. Gheewala hat eine Technik vorgeschlagen, die als die "Querprüf- Methode zum Testen integrierter Schaltkreise bezeichnet wird und die einen höheren Pegel der Testabdeckung liefert. Information über diese Technik und über Produkte, die dieses Testverfahren stützen, sind erhältlich von Cross-Check Technology in San Jose, Kalifornien. Eine Beschreibung von Merkmalen der Cross-Check Technologie findet sich in dem US-Patent Nr.4,749,947, ausgegeben am 07.06.1988. Dieses Patent beschreibt die Querprüf-Technik und veranschaulicht, wie die Querprüf-Technik mit dem Zusatz von besonderen Einrichtungen und Verfahren ausgeweitet werden kann, um alle üblichen Defekte zu testen.
Die Querprüf-Technik erfordert, daß eine Schaltkreisstruktur in einem integrierten Schaltkreis enthalten ist, welcher mit einer Software-Methode zusammenarbeitet. Die Kombination gibt eine verbesserte Testbarkeit vor durch einen sehr hohen Pegel der Beobachtbarkeit von internen Knoten eines integrierten Schaltkreises. Was benötigt wird, sind Verbesserungen der Querprüf-Technik, um Schaltkreisdefekte zu identifizieren, die schwierig durch die Überprüfung von Eingangsknoten und die bloße Beobachtung von Ausgangsknoten festzustellen sind.
Diese Aufgabe wird gelöst durch die Vorrichtung und das Verfahren, wie sie in den Ansprüchen wiedergegeben werden.

Zusammenfassung der Erfindung

Gemaß der Erfindung geben in einer Einrichtung, die von dem Vorteil der "Querprüfungs"-Teststruktur Gebrauch macht, eine Vorrichtung und ein darauf bezogenes Verfahren das Laden im Voraus von Sensorleitungen auf einen bekannten Signalpegel unmittelbar vor der Verwendung der Sensorleitungen vor, um den Signalpegel an einem Testpunkt zu erfassen. Dies eliminiert das Erfordernis zum Anlegen spezifischer Sequenzmuster an Eingangsanschlüsse von getesteten Strukturen, um "offen festsitzende" Fehler festzustellen.
Zusätzlich stellt gemäß der Erfindung eine Vorrichtung Detektionspegel von Komparatoren oder Sensorverstärkern, die an die Sensorleitungen angeschlossen sind, synchron mit den Vorladungspegeln ein, um entweder einen minimalen Ausgangspegel mit dem Wert "Eins" (VOH) oder einen maximalen Ausgangspegel mit dem Wert "Null" (VOL) zu testen (d.h. die Komparatoren werden eingestellt, um VOH unmittelbar nach der Vorladung auf einen Nuilpegel festzustellen und umgekehrt). Diese Tests dienen der Feststellung von Ausgangs- Rausch-Randfehlern.
Weiter noch injiziert gemäß der Erfindung eine an die Sensorleitungen angeschlossene Vorrichtung eine Ladung in einen Ausgangsknoten eines Logikgatters zu im Voraus gewählten Zeitpunkten in einer Testfolge, um den Signalpegel an diesem Ausgangsknoten zu modifizieren. Diese injizierte Ladung wird verwendet, um Eingangsrauschen-Randfehler in integrierten Schaltkreisen festzustellen.
Ferner verwenden Verfahren gemäß der Erfindung Querprüf-Strukturen zum Testen von anderen üblichen Ausfallmoden einschließlich x-Pegelfehlern, Verzögerungsfehlern und kurzgeschlossenen Knoten (Überbrückungsfehler).
Schließlich verwenden Verfahren gemäß der Erfindung ein Prinzip, das hier als Wegstreckensensibilisierung bezeichnet wird, um rasch und unzweideutig Fehlermoden eines Logikgatters beim Vorliegen von verschiedenen Defekten festzustellen, wenn es zusammen mit Eingangsmustern mit dieser Vorlade- Einrichtung geprüft wird. Die Summe dieser Fehlermoden ist das Fehlermodell des Logikgatters, welches benutzt wird, um die erforderlichen Muster zu definieren und das Logikgatter auf verschiedene Fehler zu testen und um umgekehrt festzustellen, welche Defekte in dem Logikgatter vorliegen können, wie sie durch die Arten der beobachteten Ausfälle bestimmt sind.
Diese Erfindung gibt eine Verbesserung der "Querprüfungs"-Testtechnik vor, zum Test aller üblichen Defekte in integrierten Schaltkreisen. Die Detektierung eines Defektes erfordert die Feststellung des Fehlers (Ausfallmodus), der diesen Defekt bildet. Diese Defekte können als teilweise oder vollständig offene oder geschlossene Schaltkreise klassifiziert werden und sie rufen die folgenden Ausfälle oder Fehler an irgendeinem Schaltkreisknoten hervor: festsitzend-offen, festsitzend-geschlossen, kurzgeschlossen zu einem anderen Knoten, Rausch- Spielraum, x-Pegel und Verzögerungsfehler. Die Erfindung wird besser verständlich durch Bezugnahme auf die folgende detaillierte Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen.

Kurze Beschreibung der Zeichnungen

Figur 1A ist ein Logiksymbol eines NAND-Gatters mit zwei Eingängen.
Figur 1B ist das Transistor-Pegelschema des NAND-Gatters mit zwei Eingängen.
Figur 2 ist ein Blockdiagramm einer grundlegenden "Querprüfungs"- Tastleitung- und Sensorleitungsstruktur.
Figur 3 veranschaulicht zusätzliche Schaltkreise einschließlich eines Vorladungselementes und eines Sensorverstärkers/vergleichers, die die Lehren der vorliegenden Erfindung repräsentieren und der Struktur von Figur 2 hinzugefügt werden.
Figuren 4A und 4B veranschaulichen zwei Ausführungsbeispiele von Komparatoren, die an die Sensorleitungen angeschlossen werden können.
Figur 5 veranschaulicht das Logiksymbol und die schematische CMOS-Verwirklichung eines ODER-NAND-Gatters 68.

Detaillierte Beschreibung der Zeichnungen

Die Figuren 1A und 1B zeigen ein NAND-Gatter 100 mit zwei Eingängen in irgendeiner herkömmlichen CMOS-Technologie (CMOS = Complementary Metal-Oxide-Semiconductor = Komplementäre Metalloxid-Halbleiter). Figur 1A ist das Symbol und Figur 1B ist das Schaltungsschema. A und B sind Signaleingänge und Z ist der Signalausgang. N1 und N2 sind n-Kanal-MOS- Feldeffekt-Transistoren (MOSFET's) und P1 und P2 sind P-Kanal-MOSFET's mit den herkömmlichen Gatter-, Senken- und Quellelektroden. L ist ein interner Knoten.
Die verschiedenen Defekte, die in einem integrierten Schaltkreisgatter, insbesondere während der Herstellung auftreten können, sind folgende: Längsdefekt-Typ Mögliche Anzahl A) Offen festsitzende FETS B) Geschlossen festsitzende FETS C) Kurzschlüsse zu Spannung oder Masse D) Interne Kurzschlüsse von Knoten zu Knoten 6 E) Offene Verbindungsschaltkreise
Das Vorliegen irgendeines dieser Defekte kann einen oder mehrere der zuvor beschriebenen Ausfälle hervorrufen. Die Detekt-Typen A) und B) beziehen sich auf die vier MOSFET's: N1, N2, P1 und P2. Der Defekt-Typ C) bezieht sich auf die vier Knoten: Eingangsknoten A und B, Ausgangsknoten Z und interner Knoten L. Jeder dieser Knoten kann entweder zu VDD oder VSS kurzgeschlossen sein, was zu einer Gesamtzahl von acht möglichen Defekten führt. Der Defekt- Typ D) bezieht sich auf die gleichen Knoten wie in C). Es gibt sechs mögliche zusätzliche Kurzschlüsse: A nach B, A nach Z, A nach L, B nach Z, B nach L und L nach Z. Der Defekt-Typ E) bezieht sich auf alle möglichen offenen Verbindungen in jedem getrennten Serien-Verbindungspfad. Diese Verbindungen sind als Elemente 1-10 in dem Schema gemäß Figur 1B identifiziert.
Figur 2 ist ein Blockdiagrmnm einer grundlegenden "Querprüfungs"-Struktur der Tast- und Sensorleitungen. Es veranschaulicht wie Tastleitungen (P1-PN) und Sensorleitungen (S1-SN), in einer Matrix angeordnet sind und mit den Tasttreibern eines Tastregisters 27 und einem LFSR 28 (Linear Feedback Shift Register = Lineares Rückkopplungs-Schiebregister) verbunden sind. Gemäß der Erfindung sind Schaltkreise der grundlegenden Struktur von Figur 2 hinzugefügt. Figur 3 veranschaulicht zusätzliche Schaltkreise einschließlich Vorladungselementen 40, Sensorverstärker/Vergleicherelemente 42 und Vorladungs-Steuereinrichtungen 43, die die lehre der vorliegenden Erfindung repräsentieren und die der "Querprüfüngs"-Struktur von Figur 2 hinzugefügt sind. B1-BN repräsentieren die Tastleitungen. S1-SN repräsentieren die Sensorleitungen. Gemäß der Erfindung ist ein GUT 50 (Gate Under Test = Getestetes Gatter), welches in diesem Beispiel ein NAND-Gatter mit zwei Eingängen ähnlich zu dem in Figur 1 beschriebenen Gatter ist, an eine entsprechende Sensorleitung SN über einen entsprechenden Schalter TN an einem Testpunkt TPN in dem GUT 50 angeschlossen. Der Testpunkt TPN ist typischerweise der Ausgangsknoten Z, wobei sich aber Testpunkte an irgendeinem internen Knoten des GUT einschließlich der Eingangsknoten befinden können.
Jedes Vorladungselement 40 umläßt einen ersten FET-Schalter 44, der zwischen Spannung (VDD) und der Sensorleitung SN angeordnet ist und einen zweiten FET-Schalter 46, der zwischen Masse (VSS) und der Sensorleitung SN angeordnet ist. PR1 ist eine Signalleitung zu dem ersten FET-Schalter 44, welcher ein Signal von der Vorladungssteuerung 43 führt, das das Gatter des p- Kanal-FET 44 steuert. PR0 ist eine Signalleitung, welche ein Signal von der Vorladungssteuerung 43 führt, das das Gatter des n-Kanal-FET-Schalters 46 steuert, der zwischen einer Sensorleitung (SN) und VSS-(Masse) angeordnet ist. Ahnliche Schaltanordnungen sind zwischen jeder Sensorleitung S und VDD und VSS vorgesehen und werden durch die gleichen oder ähnliche Signale gesteuert. Alle Sensorleitungen werden durch individuelle Empfängerschaltkreise oder Sensorverstärker (z.B. SA) 42 abgeschlossen, welche die Signalpegel messen können, die auf den Sensorleitungen vorliegen. Verschiedene Arten von Empfängern können hier benutzt werden. Diese umtassen - sind aber nicht darauf beschränkt - präzise Operationsverstärker, Komparatoren, Schmitt-Trigger oder sogar einfache Inverter. Jede SA 42 ist an eine entsprechende Zelle des LSFR- Registers 23 angeschlossen. Die Vorladungsschalter 40 sind typischerweise nur den Sensorleitungen und nicht den Tastleitungen oder den zugeordneten Tastregistern und Treibern 27 zugeordnet.
Gemäß der Erfindung werden, wenn der geeignete Logikpegel an PR1 oder PR0 angelegt wird, die entsprechenden Sensorleitungen auf VDD ("Eins") oder VSS ("Null") entsprechend gesteuert (vorgeladen). Nachfolgend kann der Schalter TN betätigt werden, um das GUT an die Sensorleitung SN anzuschließen. Eine abnormale Signaländerunge auf der Sensorleitung SN, d.h. eine, die auftritt und nicht erwartet wurde oder eine die nicht auftritt und erwartet wurde, zeigt einen Fehler an, der auf einen Defekt verweist.
Die Vorlade-Steuereinrichtung 43 umfäßt eine Vorrichtung, um die Injektion einer Ladung in den adressierten Ausgangsknoten des GUT 50 zu Zeitpunkten zu steuern, die in einer vom Benutzer definierten Testfolge im voraus ausgewählt werden, um den Signalpegel an diesem Ausgangsknoten zu modifizieren. Diese injizierte Ladung wird verwendet, um unter anderen Defekten Rausch-Bandbreiten zu testen.
Die Figuren 4A und 4B veranschaulichen zwei Ausführungsbeispiele von Komparatoren 52, 54, die an die Sensorleitungen angeschlossen werden können Figur 4A veranschaulicht einen Komparator vom Invertertyp 52, welcher Transistoren umfäßt, so daß er auf unterschiedlichen Eingangs-Spannungspegeln auf der SN schalten wird, in Abhängigkeit von den Logikzuständen von PR0' und PR1' von der Vorladungs-Steuereinrichtung 43. Die durch PR0' und PR1' vorgegebenen Logikzustände wählen somit zwischen fünktionellen Unterabschnitten des Komparators 52 aus. Dadurch kann die Vorladungs- Steuereinrichtung 43 Detektionspegel der Komparatoren 42 synchron, aber außer Phase mit den Vorladungspegeln einstellen, um entweder einen minimalen Ausangspegel mit "Eins" (VOH) oder einen maximalen Ausgangspegel mit "Null" (VOL) zu testen (d.h. die Komparatoren werden eingestellt, um VOH unmittelbar nach der Vorladung auf einen Nullpegel und umgekehrt zu detektieren). Hierdurch werden Ausgangsrauschen-Bandbreitenfehler getestet.
Figur 4B veranschaulicht ein Ausführungsbeispiel mit doppeltem Komparator, das einen ersten Komparator 64, einen zweiten Komparator 66 und ein EXKLUSIV- ODER-Gatter 48 umtäßt, dessen zwei Eingängne die Ausgängen der entsprechenden ersten und zweiten Komparatoren 64, 66 zugeführt wird. Eine Sensorleitung SN ist an die nicht-invertierenden Anschlüsse 56, 58 angeschlossen, die miteinander verbunden sind. Ein erster Komparator-Invertieranschluß 60 ist an einen ersten Spannungs-Referenzanschluß VOH und ein zweiter Komparator-Invertieranschluß 62 ist an einen zweiten Spannungs-Referenzanschluß VOL angeschlossen. Ein Signalausgang des EXKLUSIV-ODER-Gatters zeigt einen Fehler an. Die Wirkungsweise wird in näheren Einzelheiten weiter unten erläutert.
Der Aufbau und die Techniken gemäß der Erfindung können benutzt werden, um leicht bestimmte Klassen von Defeltten festzustellen. Die Arbeitsweise der Erfindung wird weiter unten erläutert.
Feststellung des Zustands offen-festsitzend:
Diese Erfindung eliminiert das Erfordernis nach sequentiell organisierten Testmustern zum Testen von Ausfällen des Typs offen-festsitzend durch Vorladung der Sensorleitungen vor der Abtastung der Signale. Vor dem Feststellen der Signalpegel auf den Sensorleitungen (S1 - SN) (Figur 3), sind die elektronischen Schalter (z.B. TN), die die Testpunkte (z.B. TPN) mit den Sensorleitungen verbinden, geöffnet. Die Sensorleitungen S1 bis SN werden sodann auf einen "Eins "-Pegel vorgeladen. Die Vorladung wird sodann gesperrt und die Schalter TN werden geschlossen. Nach einer Beruhigungsperiode werden die Werte auf den Sensorleitungen durch den geeigneten
Sensorverstärker/Komparator erfaßt. Dieses Verfahren wird sodann mit den Sensorleitungen wiederholt, die voraus auf einen "Null "-Pegel geladen wurden. Dieses doppelte Vorladungs- und Abtastsystem macht die Detektion unabhängig davon, ob ein "Eins" oder "Null"-Signalpegel bei der Feststellung erwartet wurde. Einer der Vorladungszyklen wird den nicht korrekten Logikpegel vorladen, d.h. einen der entgegengesetzt zu dem ist, den das getestete GUT aufweist. Nach diesem Vorladungszyklus muß das abgetastete GUT 50 in der Lage sein, aktiv die Sensorleitung SN von einem nicht korrekten Logikpegel zu dem korrekten Logikpegel zu steuern.
Es sei vermerkt, daß die zuvor erwähnten elektronischen Schalter während der Vorladung nicht gesperrt werden müssen, um richtige Resultate zu erzielen, aber die Spannungsbeanspruchung kann überhöht sein, wenn sie nicht gesperrt sind.
X-Pegel-Detektion:
Die Sensorverstärker (SA) 42, die in Figur 3 gezeigt sind, werden benutzt, um x- Pegel-Ausfälle festzustellen. In den meisten Anwendungsfällen können entweder zwei Komparatoren 64, 66 oder ein programmierbarer Komparator 52 verwendet werden, wie dies in den Figuren 4A und 4B gezeigt ist, anstelle herkömmlicher Sensorverstärker 42, wie dies anhand eines einzigen Beispiels in Figur 3 gezeigt ist. Im Falle der zwei Komparatoren wird ein Komparator-Referenzpegel auf den schlimmsten Fall von VOL eingestellt, um einen defekten "Null"-Pegel zu detektieren. Der andere wird auf den schlimmsten Fall von VOH eingestellt, um einen defekten "Eins"-Pegel zu detektieren. Diese Komparatoren müssen nicht aufwendiger als Inverter sein, deren Schaltschwellwerte auf den schlimmsten Fall der "Eins"- und "Null"-Pegel eingestellt werden. Wenn ein einziger programmierbarer Komparator 52 verwendet wird, so werden die Komparator- Schwellwertpegel durch die Vorladungs-Steuereinrichtung 43 auf den schlimmsten Fall von VOL eingestellt, wenn die Sensorleitungen auf "Eins" vorgeladen sind. Sie werden sodann auf den schlimmsten Fall von VOH zurückgestellt, wenn die Sensorleitungen auf "Null" vorgeladen sind.
Wenn ein FET als ein Schaltelement benutzt wird, so können die Logiksignale auf den Tastleitungen einen Spannungspegel erfordern, der entweder höher als VDD oder niedriger als VSS ist, um einen vollständigen VDD-VSS- Spannungsdurchgang auf den Sensorleitungen sicherzustellen.
Figur 4A veranschaulicht einen CNOS-Inverterkomparator, dessen Schaltungspunkt (Eingangsschwellwert) durch zwei Signale PR0' und PR1' gesteuert wird. Wenn ein negatives Signal auf PR0' angelegt wird, welches den p-Kanaltransistor P3 einschaltet, während ein negatives Signal ebenfalls an PR1' angelegt wird, welches den n-Kanaltransistor N3 ausschaltet, so wird der Eingangs-Schwellwert-Spannungspegel am Anschluß SN angehoben. Bei einer geeigneten Auswahl der Transistorverstärkung oder der Größe der Einrichtung kann dieser Pegel innerhalb des Schaltbereichs, wie gewünscht, eingestellt werden. In gleicher Weise wird, wenn ein positives Signal an P3 und N3 angelegt wird, der Transistor P3 ausgeschaltet und der Transistor N3 eingeschaltet und der Schaltpunkt wird auf einen niedrigeren Pegel eingestellt. Diese Signale können mit dem Vorladungszyklus synchronisiert werden, um automatisch auf VOH (VOL) während des Zyklus der Vorladung auf Null (Vorladung auf Eins) zu testen.
Figur 48 veranschaulicht die Verwendung von zwei Komparatoren. Ein Komparator ist auf VOH eingestellt und der andere auf VOL. Immer wenn sich das Signal zwischen VOL und VOH bewegt, werden die Ausgänge der zwei Komparatoren nicht identisch sein. Dies veranlaßt den Ausgang des Exklusiv- ODER-Gatters 48 den hohen Pegel einzunehmen und einen x-Pegel-Fehler anzuzeigen. Es sei vermerkt, daß der Ausgang des Exklusiv-ODER-Gatters nur einen x-Pegel-Fehler feststellt und keine anderen Defekte, wie beispielsweise einen Kurzschluß nach VDD. Eine direkte Verbindung mit irgendeinem der Komparatorausgänge wird solche "Hard"-Fehler feststellen. Ein solches Fehlersignal ist nützlich bei Diagnoseauswertungen von Defekten.
Es liegt in der Absicht der Erfindung einen Schmitt-Trigger zu verwenden. Ein Schmitt-Trigger ist im wesentlichen ein Komparator mit doppelten Komparatorpegeln bzw. einer Hysterese. Die letzte Ablesung wird effektiv verriegelt, bis der andere Pegel überschritten wird. Dies bildet eine Totzone zwischen den zwei Pegeln und macht Schmitt-Trigger sensitiv für die Signalpolarität und die Richtung. Die Detektion mit Schmitt-Trigger erfordert daher die vorherige Steuerung des Signalpegels auf die entgegengesetzte Polarität des Signales, das festzustellen ist, bevor die Signale mit dem Schmitt-Trigger gemessen werden. Das Vorladen der Sensorleitungen, wie es zuvor beschrieben wurde, vor dem Messen mit dem Schmitt-Trigger ist erforderlich für eine richtige Feststellung von x-Pegel-Fehlern.
Verschiedene Verfahren können verwendet werden, um logisch die Ausgänge des Sensorverstärkers oder Komparators zu verarbeiten. Beispielsweise können die Daten in einem Digitalspeicher gespeichert und später geprüft werden. Doppelte Komparatorausgänge können auf Differenz verglichen werden oder es können die zwei Ablesungen während der doppelten Vorladung miteinander verglichen werden. Nichts in dieser Offenbarung soll eine Beschränkung der Verarbeitungstechniken bedeuten.
Ein einziges Vorladungssystem auf einem x-Zustand (z.B. in der Hälfte zwischen VDD und VSS) kann anstelle eines doppelten Eins/Null-Vorladungssystems verwendet werden, wenn es zusammen mit einem kompatiblen Detektionssystem verwirklicht wird. Ein geeignetes Detektionssystem ist ein x-Detektionssystem, bei dem ein doppelter Komparator oder ein Inverter mit einstellbarem Pegel in dem Sensorschaltkreis verwendet wird. Ein korreltter Betrieb eines GUT wird angezeigt, wenn das GUT die Sensorleitung aktiv von seinem Vorladungszustand x zu einem erwarteten Eins- oder Null-Zustand steuert. Ein doppelter Zyklus wird erforderlich sein, wenn ein doppelter Komparator nicht verwendet wird.
Rausch-Bandbreite:
Die Rausch-Bandbreite ist eine Messung des Ausmaßes bis zu welchem ein Logikgatter-Ausgangssignal die minimalen Anforderungen übersteigt, die an einem anderen Logikgatter-Eingang als ein gültiger Logikpegel in geeigneter Weise festgestellt wurden. Die Messung der Rausch-Bandbreite erfordert die Messung von sowohl des Signalpegels eines Logikgatter-Ausganges als auch der Eingangs-Signalempfindlichkeit des Gatters, welches angesteuert wird. Erlaubte gültige Ausgangs- und Eingangspegel können unabhängig als VOH (VOL) und VIH (VIL) spezifiziert werden. Die Differenz zwischen dem spezifizierten VOH (VOL) und VIH (VIL) wird als Rausch-Bandbreite bezeichnet. Alternativ kann die Rausch-Bandbreite direkt als die Differenz zwischen VOH (VOL) und VIH (VIL) festgelegt werden, ohne daß VOH (VOL) und VIH (VIL) direkt spezifiziert werden müssen.
Für den Fall der unabhängig festgelegten Pegel von VOH (VOL) und VIH (VIL) kann VOH (VOL) unter Verwendung der Vorrichtung und der Verfahren gemessen werden, wie sie zuvor für die x-Pegel-Detektion beschrieben wurden, um sicherzustellen, daß keine Defekte vorliegen, welche das Ausgangssignal zum Überschreiten seiner festgelegten Werte veranlassen. VIH (VIL) kann durch Veränderung der Eingangspegel des Logikgatters unter Test bestimmt werden, indem Ladung in die Eingangssignale (über die Vorladungsvorrichtung und den elektronischen Schalter an dem Ausgangsknoten des vorhergehenden, diesen Eingang steuemden Logikgatters) injiziert wird und der Ausgang des Logikgatters unter Test gemessen wird, um den Punkt festzustellen, an dem der Ausgangspegel umschaltet.
Wenn die Rausch-Bandbreite direkt festgelegt worden ist, so kann ein fester Betrag an "Rauschen" in das Eingangssignal eines Gatters (der Ausgang des vorangehenden Gatters, wie zuvor beschrieben) injiziert werden und sein Ausgangssignal gemessen werden.
Rauschen kann injiziert werden, indem die Sensor- und Vorladungs-Transistoren gleichzeitig eingeschaltet werden. Wenn andererseits die Kapazität der Sensorleitungen hoch im Vergleich zu der Kapazität des Logikgatter-Ausgangs ist, so wird Rauschen für eine endliche Zeit injiziert und fällt auf Null mit einer bekannten Geschwindigkeit ab, nachdem der Sensortransistor eingeschaltet ist. Die Steuerung des Ansteuer-(oder Größen)-Verhältnisses des Sensor- und/oder -Vorladungstransistors und/oder der Zeitpunkt der Messung, wann die Vorladungstransistoren abgeschaltet worden sind, wird den Betrag des injizierten Rauschens festlegen.
Der Querprüfüngs-Schaltkreis und die Sensorverstärker oder Komparatoren, die zuvor beschrieben wurden, können sodann benutzt werden, um die exakte Rausch-Bandbreite festzustellen oder festzustellen, ob die Rausch-Bandbreite, wie zuvor beschrieben, einen vorbestimmten Wert überschreitet.
Alternativ kann ein fester Betrag an "Rauschen" injiziert werden, während der Schaltkreis schaltet und eine Messung durchgeführt wird, um festzustellen, ob der Schaltkreis richtig schaltet.
Verzögerungs-Fehler:
Verzögerungs-Fehler können indirekt festgestellt werden durch Beobachtungen der Effekte eines Verzögerungs-Fehlers. Verzögerungs-Fehler rufen eine nichtkorrekte Schaltkreisoperation oder einen nicht-korrekten Signal-Zeittakt an einem Eingangs/Ausgangs(E/A)-Anschluß (d.h. integrierte Schaltkreis-(E/A)- Anschlußstifte) hervor. Ein nicht-korrekter Zeittakt an einem E/A-Anschluß kann durch Verwendung herkömmlicher Teste und Testtechniken getestet werden. Eine nicht-korrekte Schaltkreisoperation wird einen Fehler hervorrufen, der festgestellt werden kann durch Beobachtung des Zustandes des Schaltkreises nach jedem Testvektor, der als geschwindigkeitsempfindlich festgestellt worden ist. Beispielsweise kann die Übertragung eines Signales von einem Register zu einem anderen Register als geschwindigkeitsempfindlich festgestellt werden. Wenn die Signalstreckenverzögerung länger als ein Taktzyklus wird, so wird das richtige Signal nicht in dem Register verriegelt. Ein verzögertes Signal kann ebenfalls ein "Gleiten" hervorrufen, was ein Register takten oder zurückstellen kann. Dies ist erneut beobachtbar. Alle Verzögerungs-Fehler, die die Schaltkreisoperation beeinflussen, können durch irgendeine Verriegelung oder ein Register auf dem Schaltkreis festgehalten werden, oder sind an einem E/A-Anschluß beobachtbar Wenn irgendein Defekt die Verzögerung eines Signales hervorruft und wenn dies nicht zu einer Schaltkreis-Fehlfunktion führt oder nicht direkt an den E/A- Anschlüssen beobachtbar ist, so ist dieser kein Verzögerungs-Fehler, da er keinen herzeigbaren negativen Effekt auf den Schaltkreisbetrieb besitzt.
Verzögerungs-Fehler werden festgestellt durch einen Betrieb des Schaltkreises mit voller Geschwindigkeit bis zu dem zu überprüfenden Testvektor. Die Zustände aller Knoten werden sodann überprüft, um festzustellen, ob irgendwelche nicht korrekt sind. Das Testmuster sollte überprüft werden, um festzustellen, ob alle Strecken mit der Geschwindigkeit im schlechtesten Fall an irgendeinem Punkt während des Tests überprüft worden sind. Der Test kann durchgeführt werden nur für vorbestimmte Geschwindigkeitsstrecken. Alternativ kann ein vollständiger Test so viele Testdurchläufe erfordern, wie es Testvektoren gibt, wobei jeder Testdurchlauf am Beginn der Testfolge startet und mit einem Vektor mehr als der vorhergehende Durchlauf getaktet wird.
Kurzschlüsse (Überbrückungsdefekte):
Irgendein Kurzschluß zwischen zwei Knoten, sei es intern in dem Logikgatter oder mit einem anderen Logikgatter wird verursachen, daß sich wenigsten einer der Knoten entweder auf dem falschen Logikpegel oder auf einem x-Pegel während der Zeit befindet, wo die kurzgeschlossenen Knoten sich auf unterschiedlichen Logikpegeln befinden müssen. Diese werden üblicherweise als Überbrückungsdefekte bezeichnet. Diese können leicht durch die Sensorverstärker oder Komparatoren in der zuvor beschriebenen Weise festgestellt werden. Die Verfahren zu ihrer Feststellung werden unten erläutert.
Interner Kurzschluß eines Logikgatters:
Die Testmuster, die erforderlich sind, um Kurzschlußdefekte innerhalb eines Logikgatters festzustellen, werden unter Verwendung eines Verfahrens erzeugt, das ännlich zu dem ist, welches für die Feststellung von offenen Schaltkreisen verwendet wird. Die auf Kurzschlüsse zu testenden Knoten werden ausgewählt. Durch geeignete Auswahl der Eingangssignale wird einer der Knoten so gesetzl, daß er auf VDD gesteuert wird, während der andere auf VSS gesteuert wird. Wenn dabei ein kurzgeschlossener Schaltkreis vorlag, so wird der Ausgangs- Testknoten sowohl an VDD als auch an VSS angeschlossen und ruft einen unkorrekten Logikpegel oder einen x-Zustand hervor, der durch den Sensorverstärker als ein Fehler detektiert wird.
Beispielsweise kann in dem NAND-Gatter von Figur 1 ein möglicher Kurzschluß in der Einrichtung P1 (oder irgendein anderer Kurzschluß von VDD zu Z) festgestellt werden, indem das Testmuster AB = [11] angelegt wird, welches eine "Null" erzeugt, wenn kein Kurzschluß in P1 vorliegt, aber eine "Eins" oder einen x-Zustand erzeugt, wenn ein Kurzschluß in P1 vorliegt. Ein Kurzschluß von L zu Z kann getestet werden, indem Z auf "Eins" eingestellt wird und L auf VSS. Dies geschieht durch das Anlegen des Musters AB = [01], wodurch P1 und N2 eingeschaltet und N1 ausgeschaltet wird.
Externe Kurzschlüsse von Knoten zu Knoten:
Ein hundertprozentiger Test aller möglichen Kurzschlüsse erfordert die Überprüfung, daß keine zwei Signale während jedes Testvektors zueinander identisch sind. Der Querprüfüngs-Schaltkreis zusammen mit der hier beschriebenen Vorrichtung und den Verfahren wird jeden Kurzschluß zwischen jedem Paar von Knoten feststellen, wenn sie sich jemals in komplementären Logikzuständen befinden, da ein solcher Kurzschluß einen x-Zustand oder einen unkorrekten Logikpegel an wenigstens einem der Knoten hervorrufen wird. Die Überprüfung auf solche komplementäre Zustände kann leicht durch eine Computeranalyse der Testmuster erfolgen. Gesonderte Testvektoren können erforderlichenfalls hinzugefügt werden.
Streckensensibilisierung und Fehler-Modelierung:
Um jeden mögliche offenen Schaltkreisfehler zu testen, müssen alle unterschiedlichen Wegstrecken, die den Testnoten entweder mit einer Spannungsversorgung (VDD oder VSS) oder einem anderen Signal- Eingangsknoten verbinden, individuell getestet werden. Die für den Test eines offenen Schaltkreises erforderlichen Testmuster werden hergeleitet durch: Auswahl eines Subelementes (oder Wegstrecke) für einen offenen Schaltkreistest; Anlegung geeigneter Testmuster an das Gatter unter Test in der Weise, daß das ausgewählte Subelement sowie alle anderen Subelemente in der Reinstrecke mit dem ausgewählten Subelement zwischen dem Ausgangs-Testknoten und dem Signal-Eingangsknoten oder der Spannungsversorgung aller eingeschaltet sind; und Auftrennung aller alternativen Wegstrecken zwischen dem Ausgangs- Testknoten und den Spannungsversorgungen oder dem Signal-Eingangsknoten. Wenn die ausgewählte Wegstrecke sensibilisiert ist, wie zuvor beschrieben, so kann der Ausgangs-Testknoten im voraus mit "Eins" oder "Null" geladen werden, um einen offenen Schaltkreis zu testen. Dieses Verfahren wird für alle möglichen offenen Fehler wiederholt, um eine volle Abdeckung von offenen Fehlern zu erhalten.
Beispielsweise sind für das NAND-Gatter gemäß Figur 1 drei unterschiedliche Eingangsmuster erforderlich, um einen offenen Schaltkreis voll abzudecken: AB = [01], [10] und [11]. Für AB = [01] sind P1 und N2 eingeschaltet und P2 und N1 ausgeschaltet. Somit ist P1 die einzige geschlossene Wegstrecke, die zwischen dem Ausgang Z und VDD vorliegt. Wenn P1 ausgeschaltet ist aufgrund eines Defektes oder eines offenen Schaltkreises, so liegt keine Wegstrecke zwischen Z und VDD vor. Der Ausgang wird nicht auf eine "Eins" ansteigen, nachdem eine Vorladung auf eine "Null" vorlag. Die Vorladung auf eine "Null" ist notwendig, um den Defekt zu detektieren. In gleicher Weise ist ein Eingang [10] erforderlich, um den offenen Zustand in dem Zweig festzustellen, der P2 enthält. Die Feststellung von Auftrennungen in der Wegstrecke, die N1 und N2 enthält, erfordert, daß sowohl N1 und N2 eingeschaltet sind, d.h., daß das Eingangsmuster [11 vorliegt. Wenn irgendein Transistor offen ist oder ausgeschaltet ist, so wird Z nicht in der Lage sein, auf "Null" gesteuert zu werden. Somit ist eine Vorladung auf "Eins" erforderlich, um deterministisch eine Auftrennung in der Wegstrecke festzustellen, die die Transistoren N1 und N2 enthält.
Das Verfahren kann verallgemeinert werden in der Weise, daß die Wegstreckensensibilisierung und daher die minimale universelle Testgruppe alleine aus dem Boole'schen Ausdruck des Gatters berechnet werden kann. Z wird eingestellt, so daß es durch jeden ausgewählten Eingang der Reihe nach gesteuert wird (z.B. in CMOS-Schaltkreisen wird Z alleine die Umkehrung des ausgewählten Einganges sein). Dieser Eingang wird sodann getestet, indem er zunächst zu einer "Eins" und sodann zu einer "Null" (oder umgekehrt) gemacht wird. Z wird dem Eingang folgen und zunächst einer "Null" für jeden Eingang und sodann einer in "Eins" entsprechen. Nach Wiederholung des Verfahrens und dem Streichen von redundanten Mustern ist der sich ergebende Mustersatz ein voller Testsatz, der in der Lage ist, das Gatter vollständig zu überprüfen und alle Auftrennungen festzustellen. Die Muster müssen nicht in der herkömmlichen Weise einer Gruppe von "Einsen" und "Nullen" beschrieben werden. Sie können eine Gruppe von Boole'schen Ausdrücken sein, in welchen irgendeine Anzahl von unabhängigen Bedingungen die Wegstrecke sensibilisieren kann. Ferner sind die Muster nicht in irgendeiner sequentiellen Reihenfolge miteinander verbunden. Der Test ist gültig und vollständig, solange jedes Muster wenigstens einmal während des Tests angelegt wird. Dies ist einzig bedingt durch die Tatsache, daß der Ausgang im voraus geladen wird und fortlaufend überwacht wird. Die Referenz von G. Gupta zuvor beschreibt die komplizierteren Testgruppen, die erforderlich sind, wenn die Vorladevorrichtung und das in dieser Ertindung beschriebene Verfahren nicht benutzt wird.
Beispielsweise ist der Boole'sche Ausdruck für das NAND-Gatter mit zwei Eingängen gegeben durch Z = NICHT(AB). Die Einstellung von Z = NICHT(A) erfordert das B auf "Eins" gesetzt wird. Dies führt zu zwei Testmustern: AB = [01] und AB = [11]. Das Setzen von Z = NICHT(B) erfordert, daß A auf "Eins" gesetzt wird. Dies führt zu zwei Testmustern: AB = [10] und AB = [11]. Das Muster AB = [11] wird dupliziert, was anzeigt, daß es zwei offene Schaltkreisfehler feststellt. Das Endergebnis sind die drei gleichen, zuvor beschriebenen Muster.
In Figur 5 ist ein Komplexwerk CMOS-Schaltkrcis gezeigt. Dieses Gatter kann beschrieben werden durch die Gleichung Z = NICHT((A + B)C). Basierend auf dem zuvor beschriebenen Verfahren ist eine Gruppe von vier Testmustern (z.B. ABC = [001], [101], [011] und ((A + B) = 1, C = 0]) erforderlich, um vollständig den Schaltkreis auf offene Schaltkreisdefekte zu testen, wenn die hier beschriebene Vorladungsmethode verwendet wird.
Die vorliegende Erfindung gestattet die Herleitung und die Verwendung von sehr viel einfacheren Testmustern im Vergleich zu jenen, die durch die Eingangsreferenz von G. Gupta beschrieben sind. Insbesondere müssen Testgruppen nicht länger auf Muster von "Einsen" und "Nullen" beschränkt sein, sondern werden nun durch Boole'sche Ausdrücke zusammengesetzt. Die Beschreibung der Testgruppe in Boole'schen Ausdrücken ist sehr viel leistungsfähiger und nützlicher, da in komplexen Gattern irgendwelche von verschiedenen Testgruppen in der Lage sind, das Gerät unter Test vollständig zu testen.
Die Erfindung ist nun unter Bezugnahme auf spezifische Ausführungsbeispiele erläutert worden. Andere Ausführungsbeispiele liegen dem Fachmann im Lichte dieser Beschreibung auf der Hand. Beispielsweise können verschiedene Verfahren, die an die Sensorleitungen angeschlossenen, Hochzieh- bzw. Runterzieh-Einrichtungen verwenden, ins Auge gefaßt werden, die aktive oder passive Komponenten verwenden, um Signalleitungen während der Abtastung vorzuspannen. Solche Verfahren messen die Ansteuerung des Ausgangssignales an dem Testpunkt und sie können verwendet werden, um offen festsitzende Einrichtungen und den x-Pegel zu testen. Diese Offenbarung soll jegliche Einrichtungen einschließen, die benutzt werden, um Sensorleitungen vorzuladen oder vorzuspannen, wobei dies vor oder während der Abtastung der Signale geschehen kann. Während Beispiele gegeben worden sind unter Verwendung der CMOS-Technologie können zusätzlich ähnliche Techniken bei verschiedenen anderen Technologien, wie beispielsweise bei einer bipolaren Technologie oder bei einer Gallium-Arsenid-Technologie angewendet werden. Deshalb versteht es sich, daß die Erfindung, außer durch die angefügten Ansprüche, nicht einzuschränken ist.

Claims

1) Verfähren zum Testen auf Fehler in einem integrierten Schaltkreis, wobei der integrierte Schaltkreis eine Teststruktur aufweist, die mehrere sich schneidende Tastleitungen und Sensorleitungen mit einem Schalter an jedem Schnittpunkt umtaßt, wobei jeder Schalter durch die Tastleitung gesteuert wird und zwischen der Sensorleitung und einem Testknoten für Logikgatter angeschlossen ist, und das Verfahren umfäßt:

ein Laden im voraus der Sensorleitungen mit einer im voraus ausgewählten elektrischen Ladung; danach

ein Erfassen des engültigen Zustandes eines Signales auf jeder Sensorleitung infolge einer elektrischen Kopplung eines Logikgatters mit der Sensorleitung beim Vorliegen der gespeicherten Ladung auf der Sensorleitung, wobei die im voraus ausgewählte elektrische Ladung einem Spannungspegel entspricht, der einem Logikwert entspricht, der entgegengesetzt einem vorhergesagten Logikwert auf einem Testknoten ist, wobei der Testknoten mit der Sensorleitung über einen Schalter verbunden ist und der vorhergesagte Logikwert eine Folge des korrekten Betriebs des mit der Sensorleitung verbundenen Logikgatters ist.

2) Verfahren nach Anspruch 1, ferner umtassend den Schritt der Einstellung von Detektionspegeln von Komparatoren, die für die Erfassung der Ladungen verwendet werden, wobei die Einstellung synchron mit dem Vor-Ladungsschritt erfolgt, zur Verwendung beim Test auf x-Pegel oder Rausch-Randfehler.

3) Verfahren zum Testen auf Rausch-Randfehler in einem integrierten Schaltkreis, wobei der integrierte Schaltkreis eine Teststruktur mit mehreren sich schneidenden Tastleitungen und Sensorleitungen und mit einem Schalter an jedem Schnittpunkt umfäßt, und jeder Schalter durch die Tastleitung gesteuert wird und zwischen der Tastleitung und einem Testknoten für Logikgatter angeschlossen ist, und das Verfahren umfäßt:

ein Laden im voraus der Sensorleitungen mit einer im voraus ausgewählten elektrischen Ladung;

Injizieren einer Ladung in einen Eingangsknoten eines Logikgatters, um einen Signalpegel an einem Ausgangsknoten des Logikgatters zu messen; und

Erfassung des engultigen Zustandes eines Signales an dem Ausgangsknoten des Logikgatters infolge der elektrischen Kopplung des Ausgangsknotens des Logikgatters mit der Sensorleitung beim Vorliegen der gespeicherten Ladung auf der Sensorleitung.

4) Verfahren zum Erfassen eines Ptades zum Test von offenen Fehlern in einem integrierten Schaltkreis, wobei der integrierte Schaltkreis eine Teststruktur besitzt, die mehrere sich schneidende Tastleitungen und Sensorleitungen mit einem Schalter an jedem Schnittpunkt umfaßt, wobei jeder Schalter durch die Tastleitung gesteuert wird und zwischen der Sensorleitung und einem Testknoten für Logikgatter angeschlossen ist, und das Verfahren die Schritte umfäßt:

a) Auswahl eines Subelementes und einer Wegstrecke für einen offenen Schaltkreistest;

b) Anlegen von Testmustersignalen an Signal-Eingangsknoten des integrierten Schaltkreises, um das ausgewählte Subelement und die ausgewählte Wegstrecke zu prüfen und im voraus alle Elemente zwischen dem Ausgangs-Testknoten und dem Signal-Eingangsknoten und zwischen dem Ausgangs-Testknoten und den Spannungsversorgungen in einen Ein- Zustand einzustellen und im voraus alternative Wegstrecken zwischen dem Signal-Eingangsknoten und zwischen dem Ausgangs-Testknoten und den Spannungsversorgungen in einen Offen-Zustand einzustellen;

c) danach im voraus Laden der Sensorleitungen mit einer vorgewählten elektrischen Ladung; und d) Erfassen von Änderungen von Signalen auf den Sensorleitungen infolge der elektrischen Verbindung des Ausgangs-Testknotens mit den Sensorleitungen beim Vorliegen der Vor-Ladung auf den Sensorleitungen.

5) Verfahren nach Anspruch 4, ferner umfässend die Schritte: Wiederholung der Schritte a)-d) für jeden möglichen offenen Fehler, um eine volle Abdeckung der offenen Fehler in dem integrierten Zirkel zu erhalten; und

Substitution einer Beschreibung von ausgewählten Testmustern durch einen entsprechenden Bool'schen Ausdruck.

6) Vorrichtung zum Testen auf Fehler in einem integrierten Schaltkreis, wobei der integrierte Schaltkreis eine Teststruktur aufweist, die mehrere sich schneidende Tastleitungen und Sensorleitungen mit einem Schalter au jedem Schnittpunkt umfaßt, wobei jeder Schalter durch die Tastleitung gesteuert wird und zwischen der Sensorleitung und einem Testknoten für Logikgatter angeschlossen ist, und die Vorrichtung umtäßt:

mit den Sensorleitungen gekoppelte Einrichtungen zum Laden im voraus der Sensorleitungen mit einer im voraus ausgewählten elektrischen Ladung; und

mit den Sensorleitungen gekoppelte Einrichtungen zum Erfassen des Zustandes der Signale auf den Sensorleitungen infolge der elektrischen Kopplung eines Logikgatters mit der Sensorleitung beim Vorliegen der gespeicherten Ladung auf der Sensorleitung.

7) Vorrichtung nach Anspruch 6, wobei die Vor-Ladeeinrichtung umfäßt:

einen ersten steuerbaren Schalter, der zwischen einer Spannungsquelle und einer der Sensorleitungen angeschlossen ist, einen zweiten steuerbaren Schalter, der zwischen Masse und einer der Sensorleitungen angeschlossen ist, und Einrichtungen zum Steuern der Umschaltung des ersten steuerbaren Schalters und des zweiten steuerbaren Schalters relativ zueinander und relativ zur Betätigung der Logikgatter.

8) Vorichtung nach Anspruch 6, wobei die Sensoreinrichtung einen Sensorverstärker oder einen Komperator umtaßt.

9) Vorrichtung nach Anspruch 6, wobei die Sensoreinrichtung umtaßt einen ersten Komperator und einen zweiten Komperator, wobei der erste Komperator einen ersten nicht-invertierenden Eingang und der zweite Komperator einen zweiten nicht-invertierenden Eingang umläßt und der erste nicht-invertierende Eingang gemeinsam an den zweiten - nichtinvertierenden Eingang und die eine Sensorleitung angeschlossen ist.

10) Vorrichtung nach Anspruch 9, ferner umflissend ein EXKLUSIV- ODER - Gatter mit zwei Eingängen das mit einem ersten Eingang an einen Ausgang des ersten Komperators und mit einem zweiten Eingang an den Ausgang des zweiten Komperators angeschlossen ist, um ein Bestätigungs- Ausgangssignal immer dann zu erzeugen, wenn die Spannung auf der Sensorleitung zwischen oberen und unteren Schwellwertpegeln der ersten und zweiten Komperatoren liegt, die einen x-Pegelfehler anzeigen.

11) Vorrichtung nach Anspruch 6, wobei die Sensoreinrichtung umfäßt eine erste Schalteinrichtung zur Steuerung der Spannungsumschaltung bei einem ersten Spannungspegel aufgrund einer Spannung auf einer der Sensorleitungen und eine zweite Schalteinrichtung zur Steuerung der Spannungsumschaltung bei einem zweiten Spanungspegel aufgrund einer Spannung auf einer der Sensorleitungen.

12) Vorrichtung nach Anspruch 6, wobei die Sensoreinrichtung einen Schmitt trigger zur Erzeugung eines Ausgangssignales umfäßt das x-Pegelfehler anzeigt.